JP2010157887A - Amplifier circuit - Google Patents
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Abstract
Description
本発明は、増幅回路に関する。 The present invention relates to an amplifier circuit.
無線通信装置のフロントエンドでは、高利得の増幅回路が必要とされており、特に、高い周波数で高利得を得ることができる増幅回路が必要とされている。 In the front end of a wireless communication device, a high gain amplifier circuit is required, and in particular, an amplifier circuit capable of obtaining a high gain at a high frequency is required.
特開2004−147059号公報には、分布増幅器よりなる複数の増幅段が縦続接続された増幅器において、前段の増幅段と後段の増幅段とを第1の容量を介して結合し、かつ後段の増幅段の入力側終端回路に第2の容量を接続したことを特徴とする増幅器が開示されている。 In Japanese Patent Laid-Open No. 2004-147059, in an amplifier in which a plurality of amplification stages composed of distributed amplifiers are connected in cascade, a front amplification stage and a rear amplification stage are coupled via a first capacitor, and a rear stage amplification stage is coupled. An amplifier is disclosed in which a second capacitor is connected to the input-side termination circuit of the amplification stage.
また、特開平8−250937号公報には、ソース接地のFET素子を用いて構成される歪み補償回路において、ゲート幅をWg[mm]としたときに、ソース、グランド間に1/Wg[nH]よりも大きな値をもつインダクタ、または、1/Wg[nH]よりも大きな値をもつインダクタおよび抵抗を直列接続した回路を備えたことを特徴とする歪み補償回路が開示されている。 In Japanese Patent Laid-Open No. 8-250937, in a distortion compensation circuit configured using a grounded FET element, 1 / Wg [nH] between the source and ground when the gate width is Wg [mm]. ] Or a circuit in which an inductor having a value larger than 1 / Wg [nH] and a resistor are connected in series is disclosed.
本発明の目的は、高利得を得ることができる増幅回路を提供することである。 An object of the present invention is to provide an amplifier circuit capable of obtaining a high gain.
本発明の増幅回路は、ゲートが入力ノードに接続され、ソースが基準電位ノードに接続される第1の電界効果トランジスタと、第1の正電位ノード及び前記第1の電界効果トランジスタのドレイン間に接続される第1のインダクタと、前記第1の電界効果トランジスタのドレインに接続される第1のユニットセルとを有し、前記第1のユニットセルは、ゲートが前記第1の電界効果トランジスタのドレインに接続され、ドレインが第1のノードに接続され、ソースが第2のノードに接続される第2の電界効果トランジスタと、第2の正電位ノード及び前記第1のノード間に接続される第2のインダクタと、ゲートが第1のゲート電位ノードに接続され、ドレインが第1のドレイン電位ノードに接続され、ソースが前記第2のノードに接続される第3の電界効果トランジスタと、前記第2のノード及び前記基準電位ノード間に接続される第1の容量と、前記第2のノード及び前記基準電位ノード間に接続される第1の抵抗とを有し、前記第1のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする。 An amplifier circuit according to the present invention includes a first field effect transistor having a gate connected to an input node and a source connected to a reference potential node, and between the first positive potential node and the drain of the first field effect transistor. And a first unit cell connected to a drain of the first field effect transistor, the first unit cell having a gate of the first field effect transistor. A second field effect transistor having a drain connected to the drain, a drain connected to the first node, and a source connected to the second node; and a second positive potential node connected between the first node and the first node. A second inductor, a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the second node; A third field effect transistor; a first capacitor connected between the second node and the reference potential node; and a first resistor connected between the second node and the reference potential node. And the first node outputs a signal obtained by amplifying the signal of the input node.
また、本発明の増幅回路は、第1の入力信号を入力する第1の入力ノードと、ゲートが前記第1の入力ノードに接続され、ソースが基準電位ノードに接続される第1の電界効果トランジスタと、第1の正電位ノード及び前記第1の電界効果トランジスタのドレイン間に接続される第1のインダクタと、前記第1の入力信号に対して逆相の第2の入力信号を入力する第2の入力ノードと、ゲートが前記第2の入力ノードに接続され、ソースが前記基準電位ノードに接続される第2の電界効果トランジスタと、前記第1の正電位ノード及び前記第2の電界効果トランジスタのドレイン間に接続される第2のインダクタと、前記第1の電界効果トランジスタのドレイン及び前記第2の電界効果トランジスタのドレインに接続される第1のユニットセルとを有し、前記第1のユニットセルは、ゲートが前記第1の電界効果トランジスタのドレインに接続され、ドレインが第1のノードに接続され、ソースが第2のノードに接続される第3の電界効果トランジスタと、第2の正電位ノード及び前記第1のノード間に接続される第3のインダクタと、ゲートが第1のゲート電位ノードに接続され、ドレインが第1のドレイン電位ノードに接続され、ソースが第3のノードに接続される第4の電界効果トランジスタと、ゲートが前記第2の電界効果トランジスタのドレインに接続され、ドレインが第4のノードに接続され、ソースが前記第2のノードに接続される第5の電界効果トランジスタと、前記第2の正電位ノード及び前記第4のノード間に接続される第4のインダクタと、ゲートが前記第1のゲート電位ノードに接続され、ドレインが前記第1のドレイン電位ノードに接続され、ソースが前記第3のノードに接続される第6の電界効果トランジスタと、前記第3のノード及び前記基準電位ノード間に接続される第1の抵抗とを有し、前記第1のノード及び前記第4のノードは、それぞれ前記第1の入力信号及び前記第2の入力信号を増幅した信号を出力することを特徴とする。 The amplifier circuit of the present invention includes a first input node that inputs a first input signal, a first field effect in which a gate is connected to the first input node, and a source is connected to a reference potential node. A transistor, a first inductor connected between the first positive potential node and the drain of the first field effect transistor, and a second input signal having a phase opposite to the first input signal are input. A second input node; a second field effect transistor having a gate connected to the second input node and a source connected to the reference potential node; the first positive potential node and the second electric field; A second inductor connected between the drains of the effect transistors; a first unit cell connected to the drain of the first field effect transistor and the drain of the second field effect transistor; The first unit cell has a gate connected to the drain of the first field effect transistor, a drain connected to the first node, and a source connected to the second node. A field effect transistor, a second positive potential node and a third inductor connected between the first node, a gate connected to the first gate potential node, and a drain to the first drain potential node. A fourth field effect transistor having a source connected to the third node, a gate connected to the drain of the second field effect transistor, a drain connected to the fourth node, and a source connected to the third node; A fifth field effect transistor connected to the second node, a fourth inductor connected between the second positive potential node and the fourth node, and a gate connected to the second node. A sixth field effect transistor having a drain connected to the first drain potential node and a source connected to the third node; the third node and the reference potential node; A first resistor connected in between, wherein the first node and the fourth node output signals obtained by amplifying the first input signal and the second input signal, respectively. Features.
増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。 Since the potential of the gate and source of the field effect transistor for amplification can be individually set to optimum values, a high gain can be obtained. Further, since it is not necessary to connect a capacitor to the gate of the amplification field effect transistor, it is possible to prevent a decrease in gain due to the parasitic resistance of the capacitor.
(参考技術)
図1は、多段増幅回路の構成例を示す回路図である。多段増幅回路は、複数のユニットセルが接続されている。各ユニットセルは、抵抗101、容量102、インダクタ103、nチャネル電界効果トランジスタ104及び容量105を有する。入力ノードINは、初段のユニットセルの電界効果トランジスタ104のゲートに接続される。出力ノードOUTは、最終段のユニットセルの電界効果トランジスタ104のドレインに接続される。
(Reference technology)
FIG. 1 is a circuit diagram showing a configuration example of a multistage amplifier circuit. In the multistage amplifier circuit, a plurality of unit cells are connected. Each unit cell includes a
トランジスタ104のドレインは、インダクタ103を介してドレイン電位ノードVdからバイアス電位の供給を受ける。また、トランジスタ104のゲートは、抵抗101を介してゲート電位ノードVgからバイアス電位の供給を受ける。容量105は、隣接するユニットセル間で直流成分をカットする。容量105により、次段のトランジスタ104のゲートと前段のトランジスタ104のドレインとのバイアスが直流的に分離されるため、ドレイン電位ノードVdの電位及びゲート電位ノードVgの電位は個別に最適な値に設定することができる。シリコンのCMOSトランジスタ104の場合、例えば、ドレイン電位ノードVdの電位は約1.2V、ゲート電位ノードVgの電位は約0.8V程度である。容量105は、理想的には抵抗成分が0であるが、実際には容量105及び寄生抵抗111の直列接続で表わされる。
The drain of the
図2は、図1の増幅回路の1ユニットセル当たりの周波数に対する利得特性のシミュレーション結果を示す図である。ここでは、増幅回路の1ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。また、容量105として200fF(60又は77GHz帯等のミリ波回路でよく用いる容量値のオーダ)、寄生抵抗111として標準の90nmのCMOSプロセスを仮定している。
FIG. 2 is a diagram showing a simulation result of gain characteristics with respect to frequency per unit cell of the amplifier circuit of FIG. Here, the maximum available power gain of the gain per unit cell of the amplifier circuit was calculated and plotted. Further, it is assumed that the
利得特性201及び202は、容量105が200pFの場合の特性を示す。利得特性201は、寄生抵抗がない理想的な容量105の利得特性を示す。利得特性202は、寄生抵抗111を含む容量105の利得特性を示す。利得特性202では、利得特性201に対して、寄生抵抗111が、ミリ波(>30GHz)等の高周波数での増幅回路の利得を低下させてしまう。特に、70GHz以上のミリ波帯で利得劣化の影響が大きく、最大約3dB、パワーにして約2倍の利得劣化が見られる。
図3は、多段増幅回路の他の構成例を示す回路図であり、図1の増幅回路の課題を解決するための増幅回路を示す。図3の増幅回路は、図1の増幅回路に対して、抵抗101及び容量105を削除したものであり、容量105の寄生抵抗111による利得低下を防ぐことができる。しかし、図3の増幅回路は、前段の電界効果トランジスタ104のドレインと次段の電界効果トランジスタ104のゲートとが共通化されてしまい、電界効果トランジスタ104のドレイン及びゲートに個別に最適なバイアス電圧を与えることができない。
FIG. 3 is a circuit diagram showing another configuration example of the multistage amplifier circuit, and shows an amplifier circuit for solving the problem of the amplifier circuit of FIG. The amplifier circuit in FIG. 3 is obtained by removing the
図4は、図3の増幅回路の1ユニットセル当たりの周波数に対する利得特性401のシミュレーション結果を示す図であり、図2に対応する。容量105を削除することにより、容量105の寄生抵抗111の影響が取り除かれるため、利得特性401は、利得特性202に対して、利得が回復するが、やはり理想的な利得特性201には届かない。これは、電界効果トランジスタ104のドレイン及びゲートに個別に最適なバイアス電圧を与えることができないためである。
FIG. 4 is a diagram showing a simulation result of the
(第1の実施形態)
図5は、本発明の第1の実施形態による多段増幅回路の構成例を示す回路図である。多段増幅回路は、無線通信装置のフロントエンド等の高利得の増幅回路として使用することができ、入力ノードIN、容量601、第1のインダクタ602、第1のnチャネル電界効果トランジスタ603及び第1のユニットセルUC1を有する。第1のユニットセルUC1は、容量611、第2のインダクタ612、第2のnチャネル電界効果トランジスタ613、第3のnチャネル電界効果トランジスタ614、第1の容量615及び第1の抵抗R1を有する。
(First embodiment)
FIG. 5 is a circuit diagram showing a configuration example of the multistage amplifier circuit according to the first embodiment of the present invention. The multi-stage amplifier circuit can be used as a high-gain amplifier circuit such as a front end of a wireless communication device, and includes an input node IN, a
第1の電界効果トランジスタ603は、増幅用の電界効果トランジスタであり、ゲートが入力ノードINに接続され、ソースが基準電位ノード(例えばグランド電位ノード)に接続される。容量601は、第1の正電位ノードVd1及び基準電位ノード間に接続される。第1のインダクタ602は、第1の正電位ノードVd1及び第1の電界効果トランジスタ603のドレイン間に接続される。
The first
第1のユニットセルUC1は、第1の電界効果トランジスタ603のドレインに接続される。第2の電界効果トランジスタ613は、増幅用の電界効果トランジスタであり、ゲートが第1の電界効果トランジスタ603のドレインに接続され、ドレインが第1のノードN1に接続され、ソースが第2のノードN2に接続される。容量611は、第2の正電位ノードVd2及び基準電位ノード間に接続される。第2のインダクタ612は、第2の正電位ノードVd2及び第1のノードN1間に接続される。第3の電界効果トランジスタ614は、制御用の電界効果トランジスタであり、ゲートが第1のゲート電位ノードVcontに接続され、ドレインが第2の正電位ノード(第1のドレイン電位ノード)Vd2に接続され、ソースが第2のノードN2に接続される。第1の容量615は、第2のノードN2及び基準電位ノード間に接続される。第1の抵抗R1は、第2のノードN2及び基準電位ノード間に接続される。第1のノードN1は、入力ノードINの信号を増幅した信号OUT1を出力する。
The first unit cell UC1 is connected to the drain of the first
第2の電界効果トランジスタ613のゲートは、第1の電界効果トランジスタ603のドレインに直接接続されているので、図1の増幅回路の容量105の寄生容量による利得低下を防止することができる。第1の抵抗R1は、オフセットソース電圧を生成するための抵抗である。第1の容量615は、高周波ショート用の容量であり、その値は、ターゲットとする周波数で十分にショートできればよく、その値を限定するものではない。第3の電界効果トランジスタ614は、ゲートに第1のゲート電位ノードVcontの固定電圧を与えることにより、電流源として機能する。電流i1は、第2の電界効果トランジスタ613のソース及びドレイン間を流れる電流である。電流i2は、第3の電界効果トランジスタ614のソース及びドレイン間を流れる電流である。抵抗R1には、電流i1及びi2の和の電流が流れる。
Since the gate of the second field-
ここで、第2の電界効果トランジスタ613のドレインに供給する第2の正電位ノードVd2の電位として、Vd2=Vd1+(i1+i2)×R1を与える。このとき、第3の電界効果トランジスタ614の第1のゲート電位ノードVcontの電位を変化させることにより、電流i2が変化する。第1の抵抗R1には、電流i1及びi2の和の電流が流れるため、第1の抵抗R1には電流i1及びi2に応じた電圧が生じる。そのため、第2の電界効果トランジスタ613の実効的なゲート及びソース間電圧Vgs1は、Vgs1=Vd1−(i1+i2)×R1となり、電界効果トランジスタ603及び613の実効的なドレイン及びソース間電圧Vds(≒Vd1)と異なる値を与えることが可能となる。また、第3の電界効果トランジスタ614の第1のゲート電位ノードVcontの電位を制御することにより、電流i2を任意に変化させることができる。これにより、第1の抵抗R1の電圧(=(i1+i2)×R1)を制御し、第2の電界効果トランジスタ613のゲート及びソース間電圧Vgs1を自由に与えることが可能となる。第1の抵抗R1には(i1+i2)×R1の電圧が発生するので、第2の電界効果トランジスタ613のドレイン及びソース間電圧は、第1の電界効果トランジスタ603のドレイン及びソース間電圧と同様に、最適な第1の正電位(Vd1)を与えることができる。本実施形態の増幅回路は、直流カット用の容量105(図1)を挿入することなく、電界効果トランジスタ603,613のドレイン及び電界効果トランジスタ613のゲートに個別の最適電位を与えることが可能となり、高周波数領域での利得低下の問題を回避し、高い利得を得ることができる。
Here, Vd2 = Vd1 + (i1 + i2) × R1 is given as the potential of the second positive potential node Vd2 supplied to the drain of the second
以上のように、本実施形態の増幅回路は、ユニットセルUC1とその前段及び後段との間に容量105が設けられていないので、容量105の寄生抵抗による利得低下を防止することができる。増幅回路は、ソース接地型トランジスタ613、ソースオフセット用抵抗R1、ソースでの高周波数ショート用容量615、及び制御用トランジスタ614を有する。制御用トランジスタ614の電流i2を変化させることにより、ソースオフセット電圧がi2×R1だけ持ち上がる。このとき、第2の正電位ノードVd2の電位として、Vd2=Vd1+(i1+i2)×R1を与えれば、増幅用トランジスタ613の実効的なドレイン及びソース間電圧Vdsは前段の増幅用トランジスタ603のドレイン及びソース間電圧であるVd1と同一となる。また、増幅用トランジスタ613の実効的なゲート及びソース間電圧Vgs1は、Vgs1=Vd1−(i1+i2)×R1となり、電流i2を変化させることにより任意に選ぶことができる。
As described above, since the
本実施形態では、増幅用トランジスタ613が前段の増幅用トランジスタ603と直流的に直結しているにもかかわらず、増幅用トランジスタ603,613のドレイン及びゲートに最適な電位を別々に与えることができる。したがって、トランジスタ603,613の最も利得の高い電位を選ぶことにより、高周波数で高い利得を確保することができる。
In the present embodiment, although the amplifying
図6は、本発明の第1の実施形態による多段増幅回路の第2のユニットセルUC2の構成例を示す回路図である。多段増幅回路は、複数のユニットセルUC1及びUC2を有する。第2のユニットセルUC2は、第1のユニットセルUC1に接続され、容量621、第3のインダクタ622、第4のnチャネル電界効果トランジスタ623、第5のnチャネル電界効果トランジスタ624、第2の容量625及び第2の抵抗R2を有する。第2のユニットセルUC2の素子621〜625は、それぞれ第1のユニットセルUC1の素子611〜615に対応する。ユニットセルUC1及びUC2は、同じ構成を有する。ただし、第1のユニットセルUC1は第2の正電位ノードVd2に接続されるのに対し、第2のユニットセルUC2は第3の正電位ノードVd3に接続される。第3の正電位ノードVd3の電位は、第2の正電位ノードVd2の電位より高い。
FIG. 6 is a circuit diagram showing a configuration example of the second unit cell UC2 of the multistage amplifier circuit according to the first embodiment of the present invention. The multistage amplifier circuit has a plurality of unit cells UC1 and UC2. The second unit cell UC2 is connected to the first unit cell UC1, and has a
第4の電界効果トランジスタ623は、ゲートが第1のノードN1に接続され、ドレインが第3のノードN3に接続され、ソースが第4のノードN4に接続される。容量621は、第3の正電位ノードVd3及び基準電位ノード間に接続される。第3のインダクタ622は、第3の正電位ノードVd3及び第3のノードN3間に接続される。第5の電界効果トランジスタ624は、ゲートが第2のゲート電位ノードVcontに接続され、ドレインが第3の正電位ノード(第2のドレイン電位ノード)Vd3に接続され、ソースが第4のノードN4に接続される。第2の容量625は、第4のノードN4及び基準電位ノード間に接続される。第2の抵抗R1は、第4のノードN4及び基準電位ノード間に接続される。第3のノードN3は、入力ノードINの信号を増幅した信号OUT2を出力する。ここで、第3の正電位ノードVd3の電圧は、Vd3=Vd2+(i1+i2)×R1である。
The fourth
多段増幅回路は、3個以上のユニットセルを接続することもできる。第3のユニットセルは、第2のユニットセルと同様の構成を有し、第2のユニットセルUC2の後段に接続される。ただし、第3のユニットセルは、第2のユニットセルUC2に対して、第3の正電位ノードVd3の代わりに、第4の正電位ノードVd4が設けられる。第4の正電位ノードVd4の電位は、Vd4=Vd3+(i1+i2)×R1である。以降、同様に、第3のユニットセルの後段に、複数のユニットセルを接続することができる。 The multistage amplifier circuit can also connect three or more unit cells. The third unit cell has the same configuration as the second unit cell and is connected to the subsequent stage of the second unit cell UC2. However, the third unit cell is provided with a fourth positive potential node Vd4 instead of the third positive potential node Vd3 with respect to the second unit cell UC2. The potential of the fourth positive potential node Vd4 is Vd4 = Vd3 + (i1 + i2) × R1. Thereafter, similarly, a plurality of unit cells can be connected to the subsequent stage of the third unit cell.
図7は、図6の増幅回路の1ユニットセル当たりの周波数に対する利得特性701のシミュレーション結果を示す図であり、図2に対応する。ここでは、増幅回路の1ユニットセル当たりの利得の最大有能電力利得を計算し、プロットした。利得特性701は、図2の利得特性202に対して、高い利得を示し、77GHz等の周波数での利得向上は約3dBで、2倍の改善効果が得られる。また、利得特性701は、図2の理想的な容量105を用いた場合の利得特性201と同じ特性になる。
FIG. 7 is a diagram showing a simulation result of the gain characteristic 701 with respect to the frequency per unit cell of the amplifier circuit of FIG. 6, and corresponds to FIG. Here, the maximum available power gain of the gain per unit cell of the amplifier circuit was calculated and plotted. The gain characteristic 701 shows a higher gain than the
本実施形態の増幅回路は、図1の容量105を必要としないので、容量105の寄生抵抗111による利得低下を防止することができる。また、本実施形態の増幅回路は、図3の増幅回路と異なり、増幅用の電界効果トランジスタ603,613,623のソース及びゲートに個別に最適なバイアス電位を供給することができるので、高い利得を得ることができる。
Since the amplifier circuit of this embodiment does not require the
(第2の実施形態)
図8は、本発明の第2の実施形態による多段増幅回路の構成例を示す回路図である。図8の増幅回路は、図5の増幅回路に対して、第1の線路801を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。第1のユニットセルUC1は、第2の電界効果トランジスタ613のソース及び第2のノードN2間に接続される1/2波長(λ/2)の線路長の第1の線路801を有する。第1の容量615が大きい場合には、第1の容量615を第2の電界効果トランジスタ613の直近に配置することがレイアウト的制約により困難な場合がある。その場合には、第2の電界効果トランジスタ613のソース及び第1の容量615間に1/2波長の第1の線路801を設ける。第1の線路801は、第2の電界効果トランジスタ613のソースを高周波数的にショートするショートスタブであるので、第1の容量615を第2の電界効果トランジスタ613のソース直近に配置した場合と同様の効果を得ることができる。また、本実施形態は、第1の実施形態と同様の効果を得ることができる。
(Second Embodiment)
FIG. 8 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the second embodiment of the present invention. The amplifier circuit of FIG. 8 is obtained by adding a
(第3の実施形態)
図9は、本発明の第3の実施形態による多段増幅回路の構成例を示す回路図である。図9の増幅回路は、図8の増幅回路に対して、第3の電界効果トランジスタ614のドレインが第1のドレイン電位ノードVdxに接続される点が異なる。以下、本実施形態が第2の実施形態と異なる点を説明する。第3の電界効果トランジスタ614のドレインは、第2の正電位ノードVd2ではなく、第1のドレイン電位ノードVdxに接続される。第1のドレイン電位ノードVdxの電位は、第2の正電位ノードVd2の電位に対して、同じであってもよいし、異なっていてもよい。電流i2は、第1のドレイン電位ノードVdx及び第1のゲート電位ノードVcontの電位により決まる。図9の第1のドレイン電位ノードVdxを第2の正電位ノードVd2に接続すると、図8の増幅回路になる。また、第1の実施形態と同様に、第1の線路801を削除してもよい。本実施形態は、第2の実施形態と同様の効果を得ることができる。
(Third embodiment)
FIG. 9 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the third embodiment of the present invention. The amplifier circuit of FIG. 9 is different from the amplifier circuit of FIG. 8 in that the drain of the third
(第4の実施形態)
図10は、本発明の第4の実施形態による多段増幅回路の構成例を示す回路図である。第1〜第3の実施形態の増幅回路は、単相入力−単相出力のいわゆるシングルエンド回路である。本実施形態では、差動型増幅回路の例を示す。本実施形態の基本回路構成は、図5と同じであり、これを鏡面対象に折り返したものである。入力ノードINp及びINnに差動信号を入力することにより、差動出力信号OUT1p及びOUT1nを得る。また、差動の電界効果トランジスタ1013p及び1013nのソースを直結し、その直結したノードN12と基準電位ノードとの間にオフセット用の抵抗Ra1及びRb1を挿入する。ここで、抵抗Ra1はあってもなくてもよい。電界効果トランジスタ1014p及び1014nを流れる電流i2により、電界効果トランジスタ1013p及び1013nのゲート及びソース間電圧Vgs1を任意にコントロールする点は、第1〜第3の実施形態と同様である。以下、本実施形態が第1の実施形態と異なる点を説明する。
(Fourth embodiment)
FIG. 10 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the fourth embodiment of the present invention. The amplifier circuits of the first to third embodiments are so-called single-ended circuits of single-phase input-single-phase output. In this embodiment, an example of a differential amplifier circuit is shown. The basic circuit configuration of the present embodiment is the same as that shown in FIG. 5, and this is folded to a mirror surface. By inputting differential signals to the input nodes INp and INn, differential output signals OUT1p and OUT1n are obtained. Further, the sources of the differential
本実施形態の増幅回路は、第1の入力ノードINp、容量1001p、第1のインダクタ1002p、第1のnチャネル電界効果トランジスタ1003p、第2の入力ノードINn、容量1001n、第2のインダクタ1002n、第2のnチャネル電界効果トランジスタ1003n及び第1のユニットセルUC1を有する。
The amplifier circuit of this embodiment includes a first input node INp, a
第1の入力ノードINpは、第1の入力信号を入力する。第1の電界効果トランジスタ1003pは、ゲートが第1の入力ノードINpに接続され、ソースが基準電位ノードに接続される。第1のインダクタ1002pは、第1の正電位ノードVd1及び第1の電界効果トランジスタ1003pのドレイン間に接続される。
The first input node INp receives the first input signal. The first
第2の入力ノードINnは、第1の入力信号に対して逆相の第2の入力信号を入力する。第2の電界効果トランジスタ1003nは、ゲートが第2の入力ノードINnに接続され、ソースが基準電位ノードに接続される。第2のインダクタ1002nは、第1の正電位ノードVd1及び第2の電界効果トランジスタ1003nのドレイン間に接続される。
The second input node INn inputs a second input signal having a phase opposite to that of the first input signal. The second
第1のユニットセルUC1は、第1の電界効果トランジスタ1003pのドレイン及び第2の電界効果トランジスタ1003nのドレインに接続され、容量1011p、第3のインダクタ1012p、第3のnチャネル電界効果トランジスタ1013p、第4のnチャネル電界効果トランジスタ1014p、容量1011n、第4のインダクタ1012n、第5のnチャネル電界効果トランジスタ1013n、第6のnチャネル電界効果トランジスタ1014n、第1の抵抗Rb1及び第2の抵抗Ra1を有する。
The first unit cell UC1 is connected to the drain of the first
容量1011pは、第2の正電位ノードVd2及び基準電位ノード間に接続される。第3のインダクタ1012pは、第2の正電位ノードVd2及び第1のノードN11間に接続される。第3の電界効果トランジスタ1013pは、ゲートが第1の電界効果トランジスタ1003pのドレインに接続され、ドレインが第1のノードN11に接続され、ソースが第2のノードN12に接続される。第4の電界効果トランジスタ1014pは、ゲートが第1のゲート電位ノードVcontに接続され、ドレインが第2の正電位ノード(第1のドレイン電位ノード)Vd2に接続され、ソースが第3のノードN13に接続される。
The
容量1011nは、第2の正電位ノードVd2及び基準電位ノード間に接続される。第4のインダクタ1012nは、第2の正電位ノードVd2及び第4のノードN14間に接続される。第5の電界効果トランジスタ1013nは、ゲートが第2の電界効果トランジスタ1003nのドレインに接続され、ドレインが第4のノードN14に接続され、ソースが第2のノードN12に接続される。第6の電界効果トランジスタ1014nは、ゲートが第1のゲート電位ノードVcontに接続され、ドレインが第2の正電位ノード(第1のドレイン電位ノード)Vd2に接続され、ソースが第3のノードN13に接続される。
The
第1の抵抗Rb1は、第3のノードN13及び基準電位ノード間に接続される。第2の抵抗Ra1は、第2のノードN12及び第3のノードN13間に接続される。第1のノードN11及び第4のノードN14は、それぞれ第1の入力信号及び第2の入力信号を増幅した信号OUT1p及びOUT1nを出力する。 The first resistor Rb1 is connected between the third node N13 and the reference potential node. The second resistor Ra1 is connected between the second node N12 and the third node N13. The first node N11 and the fourth node N14 output signals OUT1p and OUT1n obtained by amplifying the first input signal and the second input signal, respectively.
第2の正電位ノードVd2は、Vd2=Vd1+{i1×Ra1+(i1+i2)×Rb1}である。電界効果トランジスタ1013p及び1013nのゲート及びソース間電圧Vgs1は、Vgs1=Vd1−{i1×Ra1+(i1+i2)×Rb1}である。なお、本実施形態は、図6の増幅回路と同様に、第1のユニットセルUC1の後段に複数のユニットセルを接続することができる。
The second positive potential node Vd2 is Vd2 = Vd1 + {i1 × Ra1 + (i1 + i2) × Rb1}. The gate-source voltage Vgs1 of the
第1〜第3の実施形態の増幅回路は、単相入力及び単相出力の場合であるが、本実施形態の増幅回路は差動入力及び差動出力の増幅回路に拡張したものである。単相入力及び単相出力の2個の増幅用トランジスタ1013p、1013nを用い、その増幅用トランジスタ1013p,1013nのソースを直結させる。直結させたソース側にはオフセット用抵抗Ra1,Rb1を挿入し、正相入力側のトランジスタ1013p及び逆相入力側のトランジスタ1013nのソースに共通のオフセット電圧を与えることができる。
The amplifier circuits of the first to third embodiments are cases of single-phase input and single-phase output, but the amplifier circuit of this embodiment is extended to a differential input and differential output amplifier circuit. Two amplifying
差動型増幅回路は、第2のノードN12が差動信号のオフセットノードになるので、図5の高周波数ショートのための第1の容量615及び図8の1/2波長の線路801が不要になり、小型化が可能である。本実施形態は、第1の実施形態と同様の効果を得ることができる。
In the differential amplifier circuit, since the second node N12 serves as an offset node for the differential signal, the
(第5の実施形態)
図11は、本発明の第5の実施形態による多段増幅回路の構成例を示す回路図である。図11の増幅回路は、図10の増幅回路に対して、第4の電界効果トランジスタ1014p及び第6の電界効果トランジスタ1014nのドレインが第1のドレイン電位ノードVdxに接続される点が異なる。以下、本実施形態が第4の実施形態と異なる点を説明する。第4の電界効果トランジスタ1014p及び第6の電界効果トランジスタ1014nのドレインは、第2の正電位ノードVd2ではなく、第1のドレイン電位ノードVdxに接続される。第1のドレイン電位ノードVdxの電位は、第3の実施形態と同様に、第2の正電位ノードVd2の電位に対して、同じであってもよいし、異なっていてもよい。図11の第1のドレイン電位ノードVdxを第2の正電位ノードVd2に接続すると、図10の増幅回路になる。本実施形態は、第4の実施形態と同様の効果を得ることができる。
(Fifth embodiment)
FIG. 11 is a circuit diagram showing a configuration example of a multistage amplifier circuit according to the fifth embodiment of the present invention. The amplifier circuit of FIG. 11 is different from the amplifier circuit of FIG. 10 in that the drains of the fourth field effect transistor 1014p and the sixth
以上のように、第1〜第5の増幅回路は、増幅用の電界効果トランジスタのゲート及びソースの電位を個別に最適値に設定することができるので、高利得を得ることができる。また、増幅用の電界効果トランジスタのゲートに容量を接続する必要がないので、容量の寄生抵抗による利得の低下を防止することができる。 As described above, since the first to fifth amplifier circuits can individually set the gate and source potentials of the field effect transistors for amplification to optimum values, high gain can be obtained. Further, since it is not necessary to connect a capacitor to the gate of the amplification field effect transistor, it is possible to prevent a decrease in gain due to the parasitic resistance of the capacitor.
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
601 容量
602 第1のインダクタ
603 第1の電界効果トランジスタ
611 容量
612 第2のインダクタ
613 第2の電界効果トランジスタ
614 第3の電界効果トランジスタ
615 第1の容量
R1 第1の抵抗
UC1 第1のユニットセル
601
Claims (6)
第1の正電位ノード及び前記第1の電界効果トランジスタのドレイン間に接続される第1のインダクタと、
前記第1の電界効果トランジスタのドレインに接続される第1のユニットセルとを有し、
前記第1のユニットセルは、
ゲートが前記第1の電界効果トランジスタのドレインに接続され、ドレインが第1のノードに接続され、ソースが第2のノードに接続される第2の電界効果トランジスタと、
第2の正電位ノード及び前記第1のノード間に接続される第2のインダクタと、
ゲートが第1のゲート電位ノードに接続され、ドレインが第1のドレイン電位ノードに接続され、ソースが前記第2のノードに接続される第3の電界効果トランジスタと、
前記第2のノード及び前記基準電位ノード間に接続される第1の容量と、
前記第2のノード及び前記基準電位ノード間に接続される第1の抵抗とを有し、
前記第1のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする増幅回路。 A first field effect transistor having a gate connected to an input node and a source connected to a reference potential node;
A first inductor connected between a first positive potential node and a drain of the first field effect transistor;
A first unit cell connected to the drain of the first field effect transistor;
The first unit cell is
A second field effect transistor having a gate connected to the drain of the first field effect transistor, a drain connected to the first node, and a source connected to the second node;
A second inductor connected between a second positive potential node and the first node;
A third field effect transistor having a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the second node;
A first capacitor connected between the second node and the reference potential node;
A first resistor connected between the second node and the reference potential node;
The amplification circuit according to claim 1, wherein the first node outputs a signal obtained by amplifying the signal of the input node.
前記第2のユニットセルは、
ゲートが前記第1のノードに接続され、ドレインが第3のノードに接続され、ソースが第4のノードに接続される第4の電界効果トランジスタと、
第3の正電位ノード及び前記第3のノード間に接続される第3のインダクタと、
ゲートが第2のゲート電位ノードに接続され、ドレインが第2のドレイン電位ノードに接続され、ソースが前記第4のノードに接続される第5の電界効果トランジスタと、
前記第4のノード及び前記基準電位ノード間に接続される第2の容量と、
前記第4のノード及び前記基準電位ノード間に接続される第2の抵抗とを有し、
前記第3のノードは、前記入力ノードの信号を増幅した信号を出力することを特徴とする請求項1〜3のいずれか1項に記載の増幅回路。 And a second unit cell connected to the first unit cell,
The second unit cell is
A fourth field effect transistor having a gate connected to the first node, a drain connected to a third node, and a source connected to a fourth node;
A third inductor connected between a third positive potential node and the third node;
A fifth field effect transistor having a gate connected to the second gate potential node, a drain connected to the second drain potential node, and a source connected to the fourth node;
A second capacitor connected between the fourth node and the reference potential node;
A second resistor connected between the fourth node and the reference potential node;
4. The amplifier circuit according to claim 1, wherein the third node outputs a signal obtained by amplifying the signal of the input node. 5.
ゲートが前記第1の入力ノードに接続され、ソースが基準電位ノードに接続される第1の電界効果トランジスタと、
第1の正電位ノード及び前記第1の電界効果トランジスタのドレイン間に接続される第1のインダクタと、
前記第1の入力信号に対して逆相の第2の入力信号を入力する第2の入力ノードと、
ゲートが前記第2の入力ノードに接続され、ソースが前記基準電位ノードに接続される第2の電界効果トランジスタと、
前記第1の正電位ノード及び前記第2の電界効果トランジスタのドレイン間に接続される第2のインダクタと、
前記第1の電界効果トランジスタのドレイン及び前記第2の電界効果トランジスタのドレインに接続される第1のユニットセルとを有し、
前記第1のユニットセルは、
ゲートが前記第1の電界効果トランジスタのドレインに接続され、ドレインが第1のノードに接続され、ソースが第2のノードに接続される第3の電界効果トランジスタと、
第2の正電位ノード及び前記第1のノード間に接続される第3のインダクタと、
ゲートが第1のゲート電位ノードに接続され、ドレインが第1のドレイン電位ノードに接続され、ソースが第3のノードに接続される第4の電界効果トランジスタと、
ゲートが前記第2の電界効果トランジスタのドレインに接続され、ドレインが第4のノードに接続され、ソースが前記第2のノードに接続される第5の電界効果トランジスタと、
前記第2の正電位ノード及び前記第4のノード間に接続される第4のインダクタと、
ゲートが前記第1のゲート電位ノードに接続され、ドレインが前記第1のドレイン電位ノードに接続され、ソースが前記第3のノードに接続される第6の電界効果トランジスタと、
前記第3のノード及び前記基準電位ノード間に接続される第1の抵抗とを有し、
前記第1のノード及び前記第4のノードは、それぞれ前記第1の入力信号及び前記第2の入力信号を増幅した信号を出力することを特徴とする増幅回路。 A first input node for inputting a first input signal;
A first field effect transistor having a gate connected to the first input node and a source connected to a reference potential node;
A first inductor connected between a first positive potential node and a drain of the first field effect transistor;
A second input node for inputting a second input signal having a phase opposite to that of the first input signal;
A second field effect transistor having a gate connected to the second input node and a source connected to the reference potential node;
A second inductor connected between the first positive potential node and the drain of the second field effect transistor;
A first unit cell connected to the drain of the first field effect transistor and the drain of the second field effect transistor;
The first unit cell is
A third field effect transistor having a gate connected to the drain of the first field effect transistor, a drain connected to the first node, and a source connected to the second node;
A third inductor connected between a second positive potential node and the first node;
A fourth field effect transistor having a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the third node;
A fifth field effect transistor having a gate connected to the drain of the second field effect transistor, a drain connected to a fourth node, and a source connected to the second node;
A fourth inductor connected between the second positive potential node and the fourth node;
A sixth field effect transistor having a gate connected to the first gate potential node, a drain connected to the first drain potential node, and a source connected to the third node;
A first resistor connected between the third node and the reference potential node;
The amplification circuit, wherein the first node and the fourth node output signals obtained by amplifying the first input signal and the second input signal, respectively.
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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JP2010157887A true JP2010157887A (en) | 2010-07-15 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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