JP5119655B2 - マルチスクリーン表示装置 - Google Patents

Description

本発明は、複数の映像表示装置をマトリックス状に配列して一つの画面を構成するマルチスクリーン表示装置に備えられたデイジーチェーン回路に係り、特にＴＭＤＳ（Transition Minimized Differential Signaling）やＬＶＤＳ（Low Voltage Differential Signal）等のシリアル差動伝送フォーマットの高速デジタル映像信号を複数の映像表示装置間で従属接続（デイジーチェーン接続ともいう）するために用いられる各映像表示装置に備えられたデイジーチェーン回路に関する。

複数の映像表示装置をマトリックス状（２次元状）に配列して一つの画面を構成するマルチスクリーン表示装置では、従来、複数の映像表示装置を従属接続（以下、デイジーチェーン接続という）し、ＴＭＤＳ（Transition minimized Differential Signaling）やＬＶＤＳ（Low Voltage Differential Signal）等のシリアル差動伝送フォーマットの高速伝送技術を用いて、デジタル映像信号を前段から後段の映像表示装置に次々に順次伝送するようにしている（例えば、特許文献１乃至特許文献２参照）。

特開２０００−１８４３１５号公報 特開２００４−３４７７３９号公報

しかし、特許文献１に記載のデイジーチェーン接続によるデジタル映像信号伝送は、シリアルの高速デジタル映像信号をパラレルのデジタル信号に変換するデジタルインターフェースレシーバやその逆の変換を行うデジタルインターフェーストランスミッタに内蔵されているＰＬＬ（Phase Locked Loop）で、画像クロック（ドットクロックともいう）を再生する時にジッタが生じる。このジッタは、デイジーチェーン接続の後段の映像表示装置になるほど加算されジッタ量が増加する。その結果、デイジーチェーン接続後段の映像表示装置のデジタルインターフェーストランスミッタにおいて、映像データの取り込みエラーが生じ、デイジーチェーン接続の段数が制限されることになる。

これに対して、特許文献２は、映像表示装置を無制限にデイジーチェーン接続することを可能にするデイジーチェーン回路が開示されている。

特許文献２に記載のデイジーチェーン回路は、入力画素クロック（ＷＣＬＫ）とは異なる出力画素クロック（ＲＣＬＫ）を生成し、この出力画素クロックを用いて入力画像データを再サンプリングして出力するデイジーチェーン回路を開示する。これによれば、クロックのジッタなどによるノイズを後段に伝播することがなく、映像表示装置のデイジーチェーン接続の台数が制限されることはない。デジタル映像データを一旦メモリに取り込み、水晶などで生成した、安定したクロックでメモリの映像データを読み出し、また該クロックで同期信号をラッチして出力することにより、デジタルインターフェース内部のＰＬＬで生じたクロック信号のジッタを取り除いている。このため、各映像表示装置においてデイジーチェーン接続によるクロック信号のジッタの増加がなく、映像表示装置の接続段数を増やしてもデジタルインターフェーストランスミッタ回路で映像データの取り込みエラーが生じない。

しかし、上記デイジーチェーン回路は、再サンプリングを行うために、入力されたデジタル映像データを一旦取り込むメモリや出力画素クロックを生成する発振回路およびメモリを制御する制御回路などが必要となる。従って、回路規模が大きくなり、構成が複雑になる。

また、入力同期信号を出力画素クロックでラッチして出力同期信号を得る場合、問題が生じる恐れがある。図１３に示すように、入力同期信号９０３の周期Ｔ１が出力画素クロック９０５Ａの周期の整数倍であれば、入力同期信号９０３の立下りとこの立ち下り後の出力画素クロック９０５Ａの立ち上り（ラッチタイミング）との間隔が一定つまりラッチタイミングが一定となり、出力同期信号９０７Ａの周期Ｔ２は一定となる。しかし、例えば入力同期信号９０３の周期Ｔ１が出力画素クロック９０５Ｂの周期の整数倍でない場合、入力同期信号９０３の立ち下りとこの立ち下り後の出力画素クロック信号９０５Ｂの立ち上り（ラッチタイミング）との間隔が一定でなくなり、この場合の出力同期信号９０７Ｂの周期（Ｔ３，Ｔ４，Ｔ５）は一定でなくなる。このような周期が一定でない同期信号が入力された場合、冷陰極管など同期信号に敏感なディスプレイでは映像にノイズが生じるなどの問題がある。

本発明は、上記した実情に鑑みて成されたものであり、接続段数が増加しても高画質な映像を提供することを目的とする。

上記課題を解決するために、デイジーチェーン回路において、前記移相器により出力される画素クロックをデジタルインターフェーストランスミッタ回路の画素クロックとして用いる。

本発明によれば、デイジーチェーン回路の接続段数が増加しても高画質な映像を提供することが可能となる。

以下、本発明の最良の形態について、図を参照しながら詳細に説明する。なお、本発明の実施例を説明するための全図において、同一機能を有する要素には同一な符号を付して示し、その繰り返した説明を省略する。また、以下では、説明の都合上、デイジーチェーン接続のためのシリアル差動伝送フォーマットとして、ＴＭＤＳの伝送フォーマットを用いるものとするが、これに限定されるものではない。

図１（ａ）は、本発明の第１の実施例を示すマルチスクリーン表示装置を構成する映像表示装置の概略ブロック図である。また、図１（ｂ）は、映像表示装置を構成するデイジーチェーン回路に含まれるレシーバの内部模式ブロック図である。

図１（ａ）において、マルチスクリーン表示装置を構成する映像表示装置５０は、端部に、ＴＭＤＳのシリアル高速伝送フォーマットの高速デジタル映像信号１００が入力される映像信号入力端子２１と、外部から基準信号（以下、「基準入力信号」と称する）１０４が入力される基準信号入力端子２２と、シリアル高速伝送フォーマットの高速デジタル映像信号１０８が出力される映像信号出力端子３１と、外部に基準信号（以下、「基準出力信号」と称する）１０５が出力される基準信号出力端子３２とを備えている。 なお、高速デジタル映像信号１００は、ＴＭＤＳの伝送フォーマットの場合、少なくとも、映像データ（所謂ピクセルデータ）やコード化された水平同期信号データを伝送するチャンネルと、画素クロック（所謂ピクセルクロック）を伝送するチャンネルとを備える。

基準信号入力端子２２は、詳細は後述するが、映像表示装置をデイジーチェーン接続した場合、前段の映像表示装置の基準信号出力端子３２から出力される基準出力信号を基準信号（基準入力信号）として入力するためのものである。本実施例では、基準出力信号は基準同期信号（詳細は後述）であり、基準信号入力端子２２には、外部（前段の映像表示装置の基準信号出力端子）から基準同期信号が基準信号（基準入力信号）として入力される。入力されるこの基準同期信号を、出力される基準同期信号と区別するために、外部を付して外部基準同期信号というものとする。

また、映像表示装置５０は、その内部に、デイジーチェーン回路４０と、画像処理回路１０と、ディスプレイ１１とを含んで成る。

デイジーチェーン回路４０は、マルチスクリーン表示装置を構成するデイジーチェーン接続された複数の映像表示装置５０間で、ＴＭＤＳのシリアル高速伝送を用いてデジタル映像情報（ピクセルデータや画素クロックなど）の送受を行う。また、受信したシリアルのデジタル映像情報から画素クロック１０２，水平同期信号１０３，パラレルのデジタル映像信号１０１などを再生する。

画像処理回路１０は、デイジーチェーン回路４０からのパラレルのデジタル映像信号１０１を映像表示装置５０が表示する内容に合わせて、スキャンコンバートや拡大縮小等の所定の画像処理を行い、映像信号１０９を出力する。ディスプレイ１１は、画像処理回路１０からの映像信号１０９を表示する表示手段である。

次に、デイジーチェーン回路４０の詳細構成について述べる。

前記デイジーチェーン回路４０は、デジタルインターフェースレシーバ（以下、「レシーバ」と省略する）１と、デジタルインターフェーストランスミッタ（以下、「トランスミッタ」と省略する）２と、セレクタ３と、ＰＬＬ４と、移相器５と、を含んで成る。

映像信号入力端子２１から入力されたシリアルの高速デジタル映像信号１００を受信するレシーバ１は、図1（ｂ）に示されるように、ＰＬＬ１ａと直並列変換回路１ｂとを含んで成る。ＰＬＬ１ａは、高速デジタル映像信号１００に含まれる画素クロック１００ａを基に同一周波数の画素クロック１０２を再生するとともに、シリアルデータをパラレルデータに変換する際のビットクロック（ＢＣＬＫ）やタイミング信号（図示せず）を生成する。

直並列変換回路１ｂは、高速デジタル映像信号１００に含まれるシリアルデータ１００ｂをＢＣＬＫと同期して取り込み、画素クロック１０２と同期して並列に変換して、パラレル（並列）のデジタル映像信号１０１と、水平同期信号１０３とを出力する。このように、レシーバ１は、高速デジタル映像信号１００から画素クロック１０２を再生し、また、デジタル映像信号１０１，水平同期信号１０３を出力する。

セレクタ３は、レシーバ１で再生した水平同期信号１０３と基準信号入力端子２２から入力された基準入力信号１０４のどちらか一方を選択する。基準入力信号１０４は、ここでは、デイジーチェーン接続された前段の映像表示装置から供給される後述する外部基準同期信号（外部水平同期信号）である。そして、セレクタ３で選択された一方の水平同期信号は、ＰＬＬ４に供給されるとともに、基準出力信号１０５としての基準同期信号が基準信号出力端子３２から出力される。

ここで、以下の説明を簡単とするため、本実施例では、基準出力信号１０５を疑義が生じない限り基準同期信号１０５というものとする。なお、セレクタ３は、例えば図示しない映像表示装置に内蔵され、映像表示装置５０全体の制御を行う図示しない演算制御手段（以下、「ＣＰＵ：Central Processing Unit」という）により、例えば図示しないユーザによるリモートコントローラ（所謂リモコン）を介しての指示あるいは外部の制御機器（例えば所謂ＰＣ）を介してコマンドを受けて、切り替えられる。

ＰＬＬ４は、入力された高速デジタル映像信号１００の解像度に合わせて、セレクタ３で選択された基準同期信号１０５をもとに画素クロック１０６を生成する。なお、画素クロック１０６は、画素クロック１０２と同一周波数である。また、移相器５は、ＰＬＬ４で生成された画素クロック１０６とレシーバ１で再生されたデジタル映像信号１０１との位相を調整（詳細は図３で後述）し、出力画素クロック１０７を出力する。

トランスミッタ２は、レシーバ１からのデジタル映像信号１０１と移相器５からの出力画素クロック１０７を受信する。そして、出力画素クロック１０７を基に内蔵する図示しないＰＬＬでパラレルデータをシリアルデータに変換する際に必要なビットクロック（図示せず）を生成し、デジタル映像信号１０１を高速デジタル映像信号１０８に変換して、映像信号出力端子３１に出力する。

図２は、図１の映像表示装置をｎ個用いてｎ面（ｎ：整数）デイジーチェーン接続したマルチスクリーン表示装置の構成例である。なお、図２において、各映像表示装置およびその構成要素を区別する必要がある場合には、符号の後に添え字−１，−２，…，−ｎを付して示し、区別する必要がない場合にはその添え字を省略する。

本実施例のマルチスクリーン表示装置は、図２に示すように、複数の映像表示装置５０−１〜５０−ｎから成り、前段の映像表示装置の出力端子（映像信号出力端子３１，基準信号出力端子３２）を後段の映像表示装置の入力端子（映像信号入力端子２１，基準信号入力端子２２）にデジタル映像信号伝送ケーブル２００と基準信号伝送ケーブル３００を用いて次々に従属接続（デイジーチェーン接続）する構成となっている。

なお、初段の映像表示装置５０−１では、映像信号源８０から映像信号入力端子２１−１に高速デジタル映像信号１００−１が供給される。但し、基準信号入力端子２２−１には信号は供給されない。

次に、本実施例の動作について説明する。

まず、基準同期信号の伝送動作について説明する。

初段の映像表示装置５０−１は、映像信号源８０から入力された高速デジタル映像信号１００−１からレシーバ１−１で水平同期信号１０３−１を再生する。そして、セレクタ３−１で水平同期信号１０３−１を基準同期信号１０５−１として選択し、基準同期信号１０５−１を基準信号出力端子３２−１から次段の映像表示装置５０−２に出力する。

ところで、レシーバ１−１で再生された水平同期信号１０３−１は、レシーバ１−１に内蔵されるＰＬＬ１ａ−１で再生されたビットクロック（ＢＣＬＫ），画素クロック１０２−１を基に再生されるので、厳密には微小なジッタを有しているが、このステージでは、ほとんどジッタを持たないと見なしてよい。つまり、基準同期信号１０５−１は、ジッタを持たないと考えてよい。

以降の映像表示装置５０（５０−２，５０−３，…）は、セレクタ３で前段から供給された外部基準同期信号である基準信号入力端子２２からの基準入力信号１０４を基準同期信号１０５として選択し、基準同期信号１０５を基準信号出力端子３２から次段の映像表示装置に出力する。

以上のようにして、デイジーチェーン接続したすべての映像表示装置５０のＰＬＬ４に入力される基準同期信号１０５を、初段の映像表示装置５０−１の水平同期信号１０３−１となるように伝送することができる。すなわち、初段で再生された水平同期信号１０３−１のデイジーチェーン伝送により、すべての映像表示装置５０のＰＬＬ４に入力される基準同期信号１０５のジッタを、初段の基準同期信号１０５−１（つまり、水平同期信号１０３−１）のジッタと同程度とすることができる。従って、すべての映像表示装置５０のＰＬＬ４で、基準同期信号１０５を基に生成された画素クロック１０６のジッタを小さくすることができることになる。

次に、映像信号の伝送動作について説明する。初段の映像表示装置５０−１では、レシーバ１−１で映像信号源８０からの高速デジタル映像信号１００−１をデジタル映像信号１０１−１に変換し、デジタル映像信号１０１−１を画像処理回路１０−１とトランスミッタ２−１に入力する。画像処理回路１０−１は、前記デジタル映像信号１０１−１に所定の画像処理（例えばスキャンコンバートや拡大縮小等の処理）を行い、ディスプレイ１１−１に映像として表示する。トランスミッタ２−１は、基準同期信号１０５−１をもとにＰＬＬ４−１で生成され移相器５−１で位相調整された出力画素クロック１０７−１を用いて、前記デジタル映像信号１０１−１を高速デジタル映像信号１０８−１に変換し、高速デジタル映像信号１０８−１を次段の映像表示装置５０−２に伝送する。映像表示装置５０−２以降においても、同様に、映像信号を伝送することにより、デイジーチェーン接続したすべての映像表示装置に映像信号を伝送する。

ところで、デジタル映像信号１０１は、高速デジタル映像信号１００に多重化されているデジタル映像情報からレシーバ１で再生される。従って、デジタル映像信号１０１は、基準同期信号１０５を基にＰＬＬ４で生成された画素クロック１０６に比べ、一般に、伝送経路の違いによるケーブル容量や回路遅延差の影響により位相が遅延する。この遅延があると、トランスミッタ２でパラレルのデジタル映像信号１０１をシリアルの高速デジタル映像信号１０８に変換する際、データエラーが生じる恐れがある。そこで、ＰＬＬ４とトランスミッタ２との間に、画素クロック１０６とデジタル映像信号１０１との位相差を補正する移相器５が挿入されている。

ここで、移相器５の作用について、図３を用いて具体的に述べる。

図３は、移相器の動作を説明する信号波形図である。図３のように、画素クロック１０６の立ち上りエッジがデジタル映像信号１０１のデジタル映像データの変わり目付近に位置した時、トランスミッタ２でデジタル映像データの取り込みエラーを起こす。そこで、移相器５で画素クロック１０６の位相を所定量遅延させて、レシーバ１からのデジタル映像信号１０１の映像データの略中心に補正し、トランスミッタ２でデジタル映像データを正しく読み取れるようにしている。

以上述べたように、本実施例のマルチスクリーン表示装置では、デイジーチェーン接続される各映像表示装置５０のトランスミッタ２に入力される出力画素クロック１０７が、初段で再生された水平同期信号１０３−１のデイジーチェーン伝送により得られる同一の基準同期信号１０５をもとにＰＬＬ４で生成される。そこで、各映像表示装置５０の出力画素クロック１０７のジッタ量はほぼ一定の小さな値となる。したがって、各映像表示装置５０において、出力画素クロック１０７を用いてトランスミッタ２で生成される高速デジタル映像信号１０８のジッタ量もほぼ一定の小さな値となる。その結果、映像表示装置を無制限にデイジーチェーン接続しても、すべての映像表示装置において、トランスミッタ２のデジタル映像データの取り込みエラーがなく、表示画面のノイズの発生を防ぐことができる。

また、本実施例によれば、水平同期信号１０３−１のデイジーチェーン伝送により得られる基準同期信号１０５をもとに出力画素クロック１０７を生成するため、出力画素クロック１０７の周期の整数倍は、水平同期信号１０３の周期と等しくなる。したがって、特許文献２に記載されているマルチスクリーン表示装置において、懸念される同期信号の周期の乱れは生じない。

また、本実施例のマルチスクリーン表示装置のデイジーチェーン回路は、従来回路の構成要素であったレシーバ１とトランスミッタ２に、セレクタ３、ＰＬＬ４、移相器５のみの追加するだけの簡単な回路構成で実現することができる。

図４は、本発明の第２の実施例を示すマルチスクリーン表示装置を構成する映像表示装置の概略ブロック図である。

実施例２は、実施例１に対し、ＰＬＬ４で生成される画素クロック１０６の位相を補正する移相器を、基準信号入力端子２２とセレクタ３との間に挿入した点で異なる。

図４に示すように、実施例２の映像表示装置５０Ａは、デイジーチェーン回路４０Ａと、画像処理回路１０と、ディスプレイ１１を含んで成る。

デイジーチェーン回路４０Ａは、レシーバ１と、トランスミッタ２と、移相器５Ａと、セレクタ３と、ＰＬＬ４と、を含んで成る。

レシーバ１は、映像信号入力端子２１から入力されたシリアルの高速デジタル映像信号１００を受信する。高速デジタル映像信号１００には画素クロック１００ａが含まれており、レシーバ１は、画素クロック１００ａを基に、内蔵されたＰＬＬ１ａを用いてシリアルデータをパラレルデータに変換する際に必要なビットクロック（ＢＣＬＫ）を生成し、ビットクロックを用いて水平同期信号１０３やパラレルのデジタル映像信号１０１などを再生する。そして、デジタル映像信号１０１をトランスミッタ２，画像処理回路１０に供給する。画像処理回路１０は、入力されたデジタル映像信号１０１に所定の画像処理を行い、ディスプレイ１１で表示させる。

移相器５Ａは、基準信号入力端子２２から入力された基準入力信号１０４の位相を調整し、調整された基準信号（以下、「調整基準信号」という）１１３を出力する。なお、基準入力信号１０４は、ここでは外部基準同期信号（外部水平同期信号）である。

セレクタ３は、移相器５Ａからの調整基準信号１１３とレシーバ１で再生した水平同期信号１０３のどちらか一方を選択する。そして、セレクタ３で選択された一方の水平同期信号は、ＰＬＬ４に供給されるとともに、基準同期信号１０５として基準信号出力端子３２から出力される。

ＰＬＬ４は、入力された高速デジタル映像信号１００の解像度に合わせて、セレクタ３で選択された基準同期信号１０５をもとに出力画素クロック１０７を生成する。

トランスミッタ２は、レシーバ１からのデジタル映像信号１０１とＰＬＬ４からの出力画素クロック１０７を受信する。そして、出力画素クロック１０７を基に内蔵する図示しないＰＬＬでパラレルデータをシリアルデータに変換する際に必要なビットクロック（図示せず）を生成し、デジタル映像信号１０１を高速デジタル映像信号１０８に変換して、映像信号出力端子３１に出力する。

図５は、図４の映像表示装置を図２のマルチスクリーン表示装置に適用した構成例である。図５においても、各信号の接続については、実施例１の図２と同じく、前段の映像表示装置の出力端子（映像信号出力端子３１，基準信号出力端子３２）を後段の映像表示装置の入力端子（映像信号入力端子２１，基準信号入力端子２２）にデジタル映像信号伝送ケーブル２００と基準信号伝送ケーブル３００を用いて次々に従属接続（デイジーチェーン接続）する構成となっている。

次に、本実施例の動作について説明する。

まず、基準同期信号の伝送動作について説明する。

初段の映像表示装置５０Ａ−１は、映像信号源８０から入力された高速デジタル映像信号１００−１からレシーバ１−１で水平同期信号１０３−１を再生する。そして、セレクタ３−１で水平同期信号１０３−１を基準同期信号１０５−１として選択し、基準同期信号１０５−１を基準信号出力端子３２−１から次段の映像表示装置５０Ａ−２に出力する。

以降の映像表示装置５０Ａ（５０Ａ−２，５０Ａ−３，…）は、基準信号入力端子２２からの基準入力信号１０４を移相器５で位相調整して調整基準信号１１３とする。そして、セレクタ３で調整基準信号１１３を基準同期信号１０５として選択し、基準同期信号１０５を基準信号出力端子３２から次段の映像表示装置に出力するとともに、ＰＬＬ４に供給する。

ＰＬＬ４は、出力画素クロック１０７を生成し、トランスミッタ２に供給する。この出力画素クロック１０７は、移相器５Ａにより、出力画素クロック１０７の立ち上りエッジがレシーバ１で再生されたデジタル映像信号１０１の映像データの略中心に位置するように補正されている。従って、トランスミッタ２は、デジタル映像信号１０１の映像データを正しく読み取れることになる。

以上のようにして、デイジーチェーン接続したすべての映像表示装置５０ＡのＰＬＬ４に入力される基準同期信号１０５を、初段の映像表示装置５０Ａ−１の水平同期信号１０３−１となるように伝送することができる。すなわち、初段で再生された水平同期信号１０３−１のデイジーチェーン伝送により、すべての映像表示装置５０ＡのＰＬＬ４に入力される基準同期信号１０５のジッタを、初段の基準同期信号１０５−１（つまり、水平同期信号１０３−１）のジッタと同程度とすることができる。従って、すべての映像表示装置５０ＡのＰＬＬ４で、基準同期信号１０５を基に生成された出力画素クロック１０７のジッタを小さくすることができることになる。

次に、映像信号の伝送動作について説明する。実施例２では、トランスミッタ２において、デジタル映像信号１０１の高速デジタル映像信号１０８への変換には、基準同期信号１０５をもとにＰＬＬ４で生成された出力画素クロック１０７を用いる。それ以外の伝送動作は、実施例１と同じであり、詳細な説明を省略する。

以上述べたように、本実施例のマルチスクリーン表示装置では、実施例１と同様、デイジーチェーン接続される各映像表示装置５０Ａのトランスミッタ２に入力される出力画素クロック１０７が、初段で再生された水平同期信号１０３−１のデイジーチェーン伝送により得られる同一の基準同期信号１０５をもとにＰＬＬ４で生成される。そこで、各映像表示装置５０Ａの出力画素クロック１０７のジッタ量はほぼ一定の小さな値となる。したがって、各映像表示装置５０Ａにおいて、出力画素クロック１０７を用いてトランスミッタ２で生成される高速デジタル映像信号１０８のジッタ量もほぼ一定の小さな値となる。その結果、映像表示装置を無制限にデイジーチェーン接続しても、すべての映像表示装置において、トランスミッタ２のデジタル映像データの取り込みエラーがなく、表示画面のノイズの発生を防ぐことができる。

ここで、実施例１および２の変形実施例について説明する。図６は、実施例１の変形例を示す図であり、図７は、実施例２の変形例を示す図である。

変形例は、実施例１および２において、図６，７に示すように、基準信号入力端子２２からの基準入力信号１０４の有無を検出する信号検出回路１４と、レシーバ１で再生される水平同期信号１０３と画素クロック１０２から水平画素数を計測するカウンタ１２と、ＰＬＬ４の分周比の設定を行う演算装置であるマイコン１３を追加した構成である。

信号検出回路１４は、基準入力信号１０４の有無を検出する。そして、検出すればセレクタ制御信号１１２を出力して、セレクタ３を基準入力信号１０４側（あるいは調整基準信号１１３側）に切り替え、検出しなければ水平同期信号１０３側に切り替える。マイコン１３は、カウンタ１２で計測された水平画素数のカウンタ計測信号１１０を基に、ＰＬＬ４に設定すべき分周比を算出し、ＰＬＬ制御信号１１１をＰＬＬ４に供給し、算出した分周比をＰＬＬ４に設定する。

上記のような回路構成とすれば、映像表示装置自身で、セレクタ３およびＰＬＬ４の内部制御を行うことができ、外部の制御用ＰＣあるいはリモコン操作等による外部制御を不要にできる。

図８は、本発明の第３の実施例を示すマルチスクリーン表示装置を構成する映像表示装置の概略ブロック図である。

実施例３は、セレクタ６で画素クロック１０２か、外部から入力される基準入力信号としての外部画素クロックかいずれか一方を選択し、選択した画素クロックの位相を遅延補正した後、出力画素クロックとした点で、実施例１と異なる。従って、本実施例では、出力画素クロックを生成するためのＰＬＬは用いない。その他は、実施例１に同じであり、同一機能を有する要素には同一な符号を付して示し、その繰り返した説明を省略する。

本実施例の映像表示装置５０Ｂのデイジーチェーン回路４０Ｂは、レシーバ１と、トランスミッタ２と、セレクタ６と、移相器５とを含んで成る。

レシーバ１は、映像信号入力端子２１から入力されたシリアルの高速デジタル映像信号１００を受信し、高速デジタル映像信号１００に含まれる画素クロック１００ａを基に、内蔵したＰＬＬ１ａを用いてシリアルデータをパラレルデータに変換する際に必要なビットクロック（ＢＣＬＫ）を生成し、ビットクロックを用いて水平同期信号１０３やパラレルのデジタル映像信号１０１などを再生する。そして、デジタル映像信号１０１をトランスミッタ２，画像処理回路１０に供給する。画像処理回路１０は、入力されたデジタル映像信号１０１に所定の画像処理を行い、ディスプレイ１１で表示させる。

セレクタ６は、基準信号入力端子２２から入力された基準入力信号である外部画素クロック１１５とレシーバ１で再生した画素クロック１０２のどちらか一方を選択する。セレクタ３で選択された一方の画素クロックは、移相器５に供給されるとともに、基準出力信号である基準画素クロック１１６として基準信号出力端子３２から出力される。

移相器５は、セレクタ６で選択された基準画素クロック１１６とレシーバ１で再生されたデジタル映像信号１０１との位相を調整し、出力画素クロック１０７を出力する。

トランスミッタ２は、レシーバ１からのデジタル映像信号１０１と移相器５からの出力画素クロック１０７を受信する。そして、出力画素クロック１０７を基に内蔵する図示しないＰＬＬでパラレルデータをシリアルデータに変換する際に必要なビットクロック（図示せず）を生成し、デジタル映像信号１０１を高速デジタル映像信号１０８に変換して、映像信号出力端子３１に出力する。

図９は、図８の映像表示装置を図２のマルチスクリーン表示装置に適用した構成例である。図９においても、各信号の接続については、実施例１の図２と同じく、前段の映像表示装置の出力端子（映像信号出力端子３１，基準信号出力端子３２）を後段の映像表示装置の入力端子（映像信号入力端子２１，基準信号入力端子２２）にデジタル映像信号伝送ケーブル２００と基準信号伝送ケーブル３００を用いて次々に従属接続（デイジーチェーン接続）する構成となっている。

次に、本実施例の動作について説明する。

まず、基準画素クロックの伝送動作について説明する。

初段の映像表示装置５０Ｂ−１は、映像信号源８０から入力された高速デジタル映像信号１００−１からレシーバ１−１で画素クロック１０２−１を再生する。そして、セレクタ６−１で画素クロック１０２−１を基準画素クロック１１６−１として選択し、基準画素クロック１１６−１を基準信号出力端子３２−１から次段の映像表示装置５０Ｂ−２に出力する。

以降の映像表示装置５０Ｂ（５０Ｂ−２，５０Ｂ−３，…）は、セレクタ６で基準信号入力端子２２からの外部画素クロック１１５を基準画素クロック１１６として選択し、基準画素クロック１１６を基準信号出力端子３２から次段の映像表示装置に出力とともに、移相器５に供給する。

移相器５は、外部画素クロック１１６とレシーバ１で再生されたデジタル映像信号１０１との位相を調整し、出力画素クロック１０７をトランスミッタ２に供給する。この出力画素クロック１０７は、移相器５により、出力画素クロック１０７の立ち上りエッジがレシーバ１で再生されたデジタル映像信号１０１の映像データの略中心に位置するように補正されている。従って、トランスミッタ２は、デジタル映像信号１０１の映像データを正しく読み取れることになる。

以上のようにして、デイジーチェーン接続したすべての映像表示装置５０Ｂのトランスミッタ２に入力される基準画素クロック１１６を、初段の映像表示装置５０Ｂ−１の画素クロック１０２−１となるように伝送することができる。すなわち、初段で再生された画素クロック１０２−１のデイジーチェーン伝送により、すべての映像表示装置５０Ｂのトランスミッタ２に移相器５を介して入力される基準画素クロック１１６のジッタを、初段の基準画素クロック１１６−１（つまり、画素クロック１０２−１）のジッタと同程度とすることができる。従って、すべての映像表示装置５０Ｂで、出力画素クロック１０７のジッタを小さくすることができることになる。

次に映像信号の伝送動作について説明する。実施例３では、トランスミッタ２において、デジタル映像信号１０１を高速デジタル映像信号１０８に変換するのに、セレクタ６で選択され移相器５で位相を調整された出力画素クロック１０７を用いる。それ以外の伝送動作は、実施例１と同じであり、詳細な説明を省略する。

以上述べたように、本実施例のマルチスクリーン表示装置では、実施例１と同様、デイジーチェーン接続される各映像表示装置５０Ｂのトランスミッタ２に入力される出力画素クロック１０７が、初段で再生された画素クロック１０２−１のデイジーチェーン伝送により得られる同一の基準画素クロック１１６であるため、各映像表示装置５０Ｂの出力画素クロック１０７のジッタ量はほぼ一定の小さな値となる。したがって、各映像表示装置５０Ｂにおいて、出力画素クロック１０７を用いてトランスミッタ２で生成される高速デジタル映像信号１０８のジッタ量もほぼ一定の小さな値となる。その結果、映像表示装置を無制限にデイジーチェーン接続しても、すべての映像表示装置において、トランスミッタ２のデジタル映像データの取り込みエラーがなく、表示画面のノイズの発生を防ぐことができる。

上記した本実施例のマルチスクリーン表示装置で基準信号に用いる画素クロックは、周波数が高いため、ケーブル伝送時に波形劣化が起きやすい。そのため、画素クロック周波数がさらに高くなる解像度の高い映像信号の画素クロックを伝送するのは困難である。しかし、画素クロックの周波数が比較的低くなる解像度の低い映像信号の画素クロックならば伝送可能である。したがって、本実施例のマルチスクリーン表示装置は、解像度の低い映像信号を扱う専用の装置という位置付けにおいて、実施例１，２よりも回路構成が簡単であり、安価に構成可能であるという点で有効である。

ここで、実施例３の変形実施例について説明する。図１０は、実施例３の変形例を示す図である。

変形例は、実施例３において、図１０に示すように、基準信号入力端子２２からの基準入力信号である外部画素クロック１１５の有無を検出する信号検出回路１４０を追加した構成である。

信号検出回路１４０は、基準入力信号である外部画素クロック１１５の有無を検出する。そして、検出すればセレクタ制御信号１１２を出力して、セレクタ６を基準入力信号側（ここでは外部画素クロック１１５側）に切り替え、検出しなければ内部の画素クロック１０２側に切り替える。

上記のような回路構成とすれば、映像表示装置自身で、セレクタ６の内部制御を行うことができ、外部の制御用ＰＣあるいはリモコン操作等による外部制御を不要にできる。

図１１は、本発明の第４の実施例を示すマルチスクリーン表示装置の構成例である。

図１１に示すように、本実施例のマルチスクリーン表示装置は、図１で述べた実施例１の映像表示装置５０−１〜５０−ｎから成る。

各映像表示装置５０−１〜５０−ｎは、高速デジタル映像信号１００の伝送において、前段の映像信号出力端子３１と後段の映像信号入力端子２１間をデジタル映像信号伝送ケーブル２００でデイジーチェーン接続する構成とされている。

一方、各映像表示装置５０−１〜５０−ｎは、基準同期信号１０５の伝送において、所定数（ここでは４つ）の映像表示装置を一つの単位ブロックとして、複数ブロックに分割されている。具体的には、映像表示装置５０−１乃至５０−４からなるブロック５００−１、映像表示装置５０−５乃至５０−８からなるブロック５００−２、映像表示装置５０−９乃至５０−１２からなるブロック５００−３、…と分割されている。

そして、これらの各単位ブロックを構成する各映像表示装置では、先頭の各映像表示装置（５０−５，５０−９，…）を除き、セレクタ３は水平同期信号１０３を選択するようになっている。但し、映像表示装置５０−１では、セレクタ３は水平同期信号１０３を選択する。

また、各単位ブロックの先頭に位置する映像表示装置、具体的には、映像表示装置５０−１，５０−５，５０−９，…のグループ５００Ｒでは、映像表示装置５０−１を除き、セレクタ３は外部基準同期信号である基準入力信号１０４を選択するようになっている。そして、グループ５００Ｒを構成する映像表示装置間では、初段の映像表示装置５０−１の基準信号出力端子３２を映像表示装置５０−５の基準信号入力端子２２に、映像表示装置５０−５の基準信号出力端子３２を映像表示装置５０−９の基準信号入力端子２２に、…という具合に、基準同期信号１０５が基準信号伝送ケーブル３００でデイジーチェーン接続される構成とされている。

次に、本実施例の動作について説明する。

基準同期信号の伝送動作について説明する。なお、映像信号の伝送動作については、実施例１に同じであり、説明を省略する。

初段の映像表示装置５０−１は、映像信号源８０から入力された高速デジタル映像信号１００−１からレシーバ１で水平同期信号１０３を再生し、セレクタ３で水平同期信号１０３を基準同期信号１０５として選択する。そして、基準同期信号１０５を基準信号出力端子３２から４段先の映像表示装置５０−５に出力する。

グループ５００Ｒに属する映像表示装置５０−５以降の基準入力信号１０４が入力される映像表示装置では、セレクタ３で基準信号入力端子２２からの基準入力信号１０４を基準同期信号１０５として選択し、基準同期信号１０５を４段先の映像表示装置に出力する。

一方、各ブロック５００（５００−１，５００−２，…）に属する各ブロックの先頭以外の映像表示装置では、前段の映像表示装置から入力された高速デジタル映像信号１００からレシーバ１で水平同期信号１０３を再生し、セレクタ３で水平同期信号１０３を基準同期信号１０５として選択する。

本実施例のマルチスクリーン表示装置では、図１２に示すように、基準入力信号１０４が入力されない映像表示装置（例えばブロック５００−１の５０−２，５０−３，５０−４、ブロック５００−２の５０−６，５０−７，５０−８など）においては、単純な従来型のデイジーチェーン接続となっている。そのため、出力画素クロック１０７のジッタ量が増加する。しかし、従来接続の段数（デイジーチェーン接続段数）は、ここでは各ブロック５００を構成する高々３段であり、トランスミッタ２でエラーが生じる程のジッタ量ではない。逆にいえば、エラーが生じないジッタ量とするように、各ブロック５００の従属接続の段数が決定される。

一方、基準入力信号１０４が入力されているグループ５００Ｒの映像表示装置（例えば５０−５，５０−９など）においては、実施例１と同様の効果がある。つまり、出力画素クロック１０７及び出力画素クロック１０７を用いてトランスミッタ２で生成される高速デジタル映像信号１０８のジッタ量がほぼ一定の小さな値となる。したがって、高速デジタル映像信号１０８のジッタ量は、基準入力信号１０４が入力されているグループ５００Ｒの映像表示装置ごとに抑えられる。その結果、映像表示装置を無制限にデイジーチェーン接続しても、すべての映像表示装置において、トランスミッタ２のデジタル映像データの取り込みエラーがなく、表示画面のノイズの発生を防ぐことができる。

以上述べたように、本マルチスクリーン表示装置では、実施例１と同様の効果を、より少ない基準信号伝送ケーブル数で実現できるというメリットがある。本実施例では、基準信号伝送ケーブル３００の数は、実施例１の場合に比べ、１／４となる。

なお、上記では、基準信号伝送ケーブル３００を４段置きに接続する場合を説明したが、一般に、ｋ（ｋ：整数）段置きに接続するような構成であってもよい。ただし、基準入力信号１０４を入力する映像表示装置５０の間隔を大きくすると、従来型のデイジーチェーン接続と同様、出力画素クロック１０７のジッタ量の増加により、トランスミッタ２でデジタル映像データの取り込みエラーが生じる。そのため、従来型のデイジーチェーン接続において、取り込みエラーを起こす接続段数をｍ（ｍ：整数）とすると、基準信号伝送ケーブル３００を接続する間隔ｋの条件は、ｋ≦ｍであればよいことは明白である。

なお、上記では、マルチスクリーン表示装置の構成に実施例１の映像表示装置を用いた場合を説明したが、他の実施例の映像表示装置についても同様に適用でき、同様の効果が得られる。

本発明の第１の実施例を示す映像表示装置の構成を説明するブロック図である。 第１の実施例によるマルチスクリーン表示装置の構成を説明するブロック図である。 第１の実施例による移相器の動作を説明する信号波形図である。 本発明の第２の実施例を示す映像表示装置の構成を説明するブロック図である。 第１の実施例によるマルチスクリーン表示装置の構成を説明するブロック図である。 第１の実施例の変形例を示すブロック図である。 第２の実施例の変形例を示すブロック図である。 本発明の第３の実施例を示す映像表示装置の構成を説明するブロック図である。 第３の実施例によるマルチスクリーン表示装置の構成を説明するブロック図である。 第３の実施例の変形例を示すブロック図である。 第４の実施例によるマルチスクリーン表示装置の構成を説明するブロック図である。 第４の実施例によるマルチスクリーン表示装置の出力画素クロックのジッタ量変動を説明する図。 入力同期信号をクロックでラッチした時に出力同期信号に生じるジッタの発生要因を説明する図である。

符号の説明

１…レシーバ、１ａ…ＰＬＬ、１ｂ…直並列変換回路、２…トランスミッタ、３…セレクタ、４…ＰＬＬ、５…移相器、６…セレクタ、１０…画像処理回路、１１…ディスプレイ、１２…カウンタ回路、１３…マイコン、１４…信号検出回路、２１…映像信号入力端子、２２…基準信号入力端子、３１…映像信号出力端子、３２…基準信号出力端子、４０…デイジーチェーン回路、５０…映像表示装置、８０…映像信号源、１００…高速デジタル映像信号、１００ａ…画素クロック、１００ｂ…シリアルデータ、１０１…デジタル映像信号、１０２…画素クロック、１０３…水平同期信号、１０４…基準入力信号（外部水平同期信号）、１０５…基準出力信号（基準同期信号）、１０６…画素クロック、１０７・・・出力画素クロック、１０８…高速デジタル映像信号、１０９…映像信号、１１０…カウンタ計測信号、１１１…ＰＬＬ制御信号、１１２…セレクタ制御信号、１１３…調整基準信号、１１５…外部画素クロック、１１６…基準画素クロック、１４０…信号検出回路、２００…デジタル映像信号伝送ケーブル、３００… 基準信号伝送ケーブル、５００…ブロック、５００Ｒ…グループ、９０１…入力画素クロック、９０３…入力同期信号、９０５Ａ，９０５Ｂ…出力画素クロック、９０７Ａ，９０７Ｂ…出力同期信号

Claims (10)

1. デイジーチェーン回路を有する映像表示装置を複数組み合わせて構成されたマルチスクリーン表示装置において、前記デイジーチェーン回路は、
   シリアルデータのデジタル映像信号を受信しパラレルデータのデジタル映像信号に変換するとともに同期信号と画素クロックを再生するデジタルインターフェースレシーバ回路と、
   前記デジタルインターフェースレシーバ回路からのパラレルデータのデジタル映像信号をシリアルデータのデジタル映像信号に変換して送信するデジタルインターフェーストランスミッタ回路と、
   外部基準同期信号を入力する基準信号入力端子とを備え、
   前記デジタルインターフェースレシーバ回路からの同期信号と前記基準信号入力端子からの外部基準同期信号のどちらか一方を選択するセレクタ回路と、
   前記セレクタ回路で選択された同期信号を基準同期信号として外部に出力する基準信号出力端子と、
   前記セレクタ回路の出力信号に基づき前記デジタル映像信号の解像度に合わせて画素クロックを生成するＰＬＬ（Phase Locked Loop）と、
   前記ＰＬＬで生成された画素クロックを前記デジタルインターフェースレシーバ回路で再生されたデジタル映像信号のデータに位相を合わせる移相器とを備え、
   前記移相器により出力される画素クロックを前記デジタルインターフェーストランスミッタ回路の画素クロックとして用いることを特徴とするマルチスクリーン表示装置。
2. 前記移相器は、前記ＰＬＬ及び前記デジタルインターフェーストランスミッタ回路の間に配置されていることを特徴とする請求項１に記載のマルチスクリーン表示装置。
3. 前記移相器は、前記基準信号入力端子と前記セレクタとの間に挿入され、前記外部基準同期信号の位相を調整するようにしたことを特徴とする請求項１に記載のマルチスクリーン表示装置。
4. 前記デジタルインターフェースレシーバ回路で再生された画素クロックと水平同期信号から水平の画素数を計測するカウンタを備え、前記カウンタにより検出されたデータに基づき前記ＰＬＬの分周比を設定することを特徴とする請求項２又は請求項３に記載のマルチスクリーン表示装置。
5. 前記基準信号入力端子に入力される外部基準同期信号から信号の有無を検出する信号検出回路及び前記ＰＬＬの分周比の設定を行う演算器とを備え、
   前記信号検出回路は、前記基準信号入力端子からの信号の入力がないと判断された場合は、前記セレクタ回路に映像信号の同期信号を選択させ、
   前記演算器は、水平画素数のカウンタ計測信号を基に、前記ＰＬＬの分周比の設定をおこなうことを特徴とする請求項１から請求項４のいずれか１項に記載のマルチスクリーン表示装置。
6. 前記デイジーチェーン回路の前記基準信号出力端子と後段のデイジーチェーン回路の基準信号入力端子とを接続して、基準同期信号を映像信号と平行して伝送することを特徴とする請求項１から請求項５のいずれか一項に記載のマルチスクリーン表示装置。
7. デイジーチェーン回路を有する映像表示装置を複数組み合わせて構成されたマルチスクリーン表示装置において、前記デイジーチェーン回路は、
   デジタル映像信号を受信するデジタルインターフェースレシーバ回路と、
   前記デジタルインターフェースレシーバ回路からの映像信号をデジタル信号で送信するデジタルインターフェーストランスミッタ回路と、
   外部よりデジタル映像信号の画素クロックを入力する基準信号入力端子とを備え、
   前記デジタルインターフェースレシーバ回路からの画素クロックと前記基準信号入力端子からの画素クロックのどちらか一方を選択するセレクタ回路と、
   前記セレクタ回路で選択された画素クロックを基準同期信号として外部に出力する基準信号出力端子と、
   前記セレクタ回路で選択された画素クロックを前記デジタルインターフェースレシーバ回路からの映像信号のデータに位相を合わせる移相器とを備え、
   前記移相器により出力される画素クロックをデジタルインターフェーストランスミッタ回路の画素クロックとして用いることを特徴とするマルチスクリーン表示装置。
8. 前記基準信号入力端子に入力される外部基準同期信号から信号の有無を検出する信号検出回路を備え、前記信号検出回路で前記基準信号入力端子からの信号がないと判別した場合、前記セレクタ回路が映像信号の画素クロックを選択することを特徴とする請求項７に記載のマルチスクリーン表示装置。
9. 請求項７又は請求項８に記載のマルチスクリーン表示装置において、
   デイジーチェーン回路の基準信号出力端子と後段のデイジーチェーン回路の基準信号入力端子とを接続して、基準同期信号を映像信号と平行して伝送することを特徴とするマルチスクリーン表示装置。
10. 前記デイジーチェーン回路の基準信号出力端子と後段のデイジーチェーン回路の前記基準信号入力端子との接続を、ｋ（ｋ：整数）段置きに接続して基準同期信号を伝送することを特徴とする請求項７から請求項９のいずれか一項に記載のマルチスクリーン表示装置。

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