JP5118989B2 - マルチプレクサ - Google Patents
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Description
[第1の実施形態]
[第2の実施形態]
Claims (3)
- 第1の容量素子を介して第1の入力信号を受ける第1の入力端子と、第2の容量素子を介して第2の入力信号を受ける第2の入力端子と、前記第1又は第2の入力信号のいずれかを出力する出力端子と、を備えたマルチプレクサにおいて、
前記第1の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、制御信号が入力されるゲートと、をそれぞれ含む第1のNMOSトランジスタ及び第1のPMOSトランジスタを有する第1のCMOSスイッチと、
前記第2の入力端子に接続されたソースと、前記出力端子に接続されたドレインと、前記制御信号が入力されるゲートと、をそれぞれ含む第2のNMOSトランジスタ及び第2のPMOSトランジスタを有する第2のCMOSスイッチと、
前記第1及び第2のCMOSスイッチのうちの何れか一方を導通させるための前記制御信号を生成する制御回路と、
前記第1のCMOSスイッチを導通させる場合には、前記第1の入力信号に同期して第1の直流電圧値で前記第1の入力信号をクランプし、前記第2のCMOSスイッチを導通させる場合には、前記第2の入力信号に同期して前記第1の直流電圧値で前記第2の入力信号をクランプする第1のクランプ回路と、
前記第1のCMOSスイッチを導通させる場合には、前記第2の入力信号を検出し、検出された第2の入力信号を第2の直流電圧値に近づけるようクランプし、前記第2のCMOSスイッチを導通させる場合には、前記第1の入力信号を検出し、検出された第1の入力信号を前記第2の直流電圧値に近づけるようクランプする第2のクランプ回路と、
を備え、
前記第2のクランプ回路は、前記第1のCMOSスイッチを導通させる場合には、前記第2の入力信号を検出し、これによって検出された第2の入力信号が、第2の直流電圧値に比べて大きいときには減少させ、前記第2の直流電圧値に比べて小さいときには増大させ、ることにより前記第2の入力信号をクランプし、前記第2のCMOSスイッチを導通させる場合には、前記第1の入力信号を検出し、これによって検出された第1の入力信号が、前記第2の直流電圧値に比べて大きいときには減少させ、前記第2の直流電圧値に比べて小さいときには増大させ、ることにより前記第1の入力信号をクランプする、
マルチプレクサ。 - 前記第2のクランプ回路は、
前記第1のCMOSスイッチの入力側に接続された一端を有する第1のスイッチ素子と、
前記第2のCMOSスイッチの入力側に接続された一端を有する第2のスイッチ素子と、
前記第1及び第2のスイッチ素子の他端に接続されたドレインと、高電位側の電源に接続されたソースとを有するクランプ用PMOSトランジスタと、
前記クランプ用PMOSトランジスタのドレインと低電位側の電源との間に接続された電流源と、
前記第2の直流電圧値が入力されるマイナス入力端子と、前記クランプ用PMOSトランジスタのドレインに接続されたプラス入力端子と、前記クランプ用PMOSトランジスタのゲートに接続された出力端子とを有する誤差増幅器と、
を備え、
前記第1のCMOSスイッチを導通させる場合には、前記第2のスイッチ素子をオン状態とし、
前記第2のCMOSスイッチを導通させる場合には、前記第1のスイッチ素子をオン状態とする、
請求項1に記載のマルチプレクサ。 - 前記第2のクランプ回路は、
前記第1のCMOSスイッチの入力側に接続された一端を有する第1のスイッチ素子と、
前記第2のCMOSスイッチの入力側に接続された一端を有する第2のスイッチ素子と、
前記第1及び第2のスイッチ素子の他端に接続されたゲートと、低電位側の電源に接続されたソースとを有するクランプ用NMOSトランジスタと、
前記クランプ用NMOSトランジスタのドレインと高電位側の電源との間に接続された抵抗素子と、
前記クランプ用NMOSトランジスタのドレインに接続された入力端子を有する増幅器と、
前記増幅器の出力端子に接続されたゲートと、前記高電位側の電源に接続されたソースと、前記クランプ用NMOSトランジスタのゲートに接続されたドレインとを有するクランプ用PMOSトランジスタと、
前記クランプ用PMOSトランジスタのドレインと前記低電位側の電源との間に接続された電流源と、
を備え、
前記第1のCMOSスイッチを導通させる場合には、前記第2のスイッチ素子をオン状態とし、
前記第2のCMOSスイッチを導通させる場合には、前記第1のスイッチ素子をオン状態とする、
請求項1に記載のマルチプレクサ。
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