JP5115707B2 - Matrix converter and output voltage control method thereof - Google Patents

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Description

本発明は、マトリクスコンバータ及びその出力電圧制御方法に関する。   The present invention relates to a matrix converter and an output voltage control method thereof.

従来のマトリクスコンバータは、入力電圧検出信号と出力電流検出信号との論理状態により転流順序を変える転流シーケンス制御回路群とシフトレジスタを備え、転流時に電源短絡や出力開放を起さず、正確な電圧を出力している（例えば、特許文献１参照）。
図３において、１は交流電源、２は交流ラインフィルタ、３は電源電圧検出回路、４はゲートドライバ、５は転流シーケンス制御回路群、６はコントローラ、７は電流方向検出回路群、８は交流電動機、９は双方向スイッチモジュール、１０〜１８は双方向スイッチである。また、信号Ａは検出された入力電流位相、信号Ｂは双方向スイッチモジュール９を駆動するゲート駆動信号、信号Ｃはゲートドライバ４への指令信号であるゲート信号、信号Ｄは電圧を出力するためのＰＷＭ指令、信号Ｅは検出された出力電流の方向である。 The conventional matrix converter includes a commutation sequence control circuit group and a shift register that change the commutation order according to the logic state of the input voltage detection signal and the output current detection signal, and does not cause a power supply short circuit or an output open at the time of commutation. An accurate voltage is output (see, for example, Patent Document 1).
In FIG. 3, 1 is an AC power source, 2 is an AC line filter, 3 is a power supply voltage detection circuit, 4 is a gate driver, 5 is a commutation sequence control circuit group, 6 is a controller, 7 is a current direction detection circuit group, and 8 is An AC motor, 9 is a bidirectional switch module, and 10 to 18 are bidirectional switches. Further, signal A is a detected input current phase, signal B is a gate drive signal for driving the bidirectional switch module 9, signal C is a gate signal that is a command signal to the gate driver 4, and signal D is for outputting a voltage. The PWM command, signal E, is the direction of the detected output current.

図５は、転流シーケンス制御回路群５の１個の双方向スイッチ分の回路構成図であり、図４の転流シーケンス制御回路群５には、９個分の双方向スイッチを制御する回路が存在する。図において、１９、２０はラッチ回路、２１はエッジ検出回路、２２は論理判定回路、２３はシフトレジスタＡ、２４はシフトレジスタＢ、２５はシフトレジスタＣであり、エッジ検出回路２１は、ラッチ回路１９、２０からの信号Ｆ，Ｇの変化タイミングでＰＷＭ指令の更新タイミングエッジを検出し、そのタイミングで信号Ｈを論理判定回路２２へ出力する。
なお、信号Ｆは次回ＰＷＭ指令、信号Ｇは現ＰＷＭ指令、信号ＨはＰＷＭ指令更新エッジ信号である。
シフトレジスタＡ，Ｂ，Ｃはｎビット長のシフトレジスタで、図示していないシフトクロックによって下位ビットから上位ビットへデータがシフトされ最上位ビットが出力される。このシフトクロックはΔＴ／ｎの周期でコントローラ６から入力される。なお、ΔＴは双方向スイッチのスイッチング遅れ時間である。これにより、シフトレジスタＡ，Ｂ，Ｃ内のデータはスイッチング遅れ時間ΔＴの時間経過で全て更新されることになる。また、シフトレジスタＡは論理判定回路１７の出力Ｉ、シフトレジスタＢは論理判定回路１７の出力Ｊによって全ビットが“１”にセットされ、ビット“１”の間は転流による遅れ時間ΔＴの補正を行うようになっている。シフトレジスタＣの出力信号Ｃがゲート信号となりゲートドライバ４に入力される。 FIG. 5 is a circuit configuration diagram for one bidirectional switch of the commutation sequence control circuit group 5. The commutation sequence control circuit group 5 of FIG. 4 includes a circuit for controlling nine bidirectional switches. Exists. In the figure, 19 and 20 are latch circuits, 21 is an edge detection circuit, 22 is a logic decision circuit, 23 is a shift register A, 24 is a shift register B, 25 is a shift register C, and the edge detection circuit 21 is a latch circuit. The update timing edge of the PWM command is detected at the change timing of the signals F and G from the signals 19 and 20, and the signal H is output to the logic determination circuit 22 at that timing.
Signal F is the next PWM command, signal G is the current PWM command, and signal H is the PWM command update edge signal.
The shift registers A, B, and C are n-bit shift registers, and data is shifted from a lower bit to an upper bit by a shift clock (not shown) and the most significant bit is output. This shift clock is input from the controller 6 with a period of ΔT / n. ΔT is the switching delay time of the bidirectional switch. As a result, the data in the shift registers A, B, and C are all updated as the switching delay time ΔT elapses. Further, the shift register A is set to “1” by the output I of the logic judgment circuit 17 and the shift register B is set to “1” by the output J of the logic judgment circuit 17, and the bit “1” has a delay time ΔT due to commutation. Correction is made. The output signal C of the shift register C becomes a gate signal and is input to the gate driver 4.

このように、従来のマトリクスコンバータは、シフトレジスタと論理判定回路を用い、スイッチング遅れ時間ΔＴの補正を行い、電源短絡や出力開放を起さず、正確な電圧指令を出力するのである。
特開２００６−１５８０６３号公報（第４−５頁、図１，３） Thus, the conventional matrix converter uses the shift register and the logic determination circuit, corrects the switching delay time ΔT, and outputs an accurate voltage command without causing a power supply short circuit or an output opening.
JP 2006-158063 A (Page 4-5, FIGS. 1 and 3)

従来のマトリクスコンバータは、そもそも出力ができない微小幅のＰＷＭ信号となる電圧指令まで出力しようとするので、非常に過大な逆回復サージ電圧が発生し、双方向スイッチの耐圧製品保証値を超えてしまう恐れがあった。
本発明はこのような問題点に鑑みてなされたものであり、スイッチングサージ電圧を抑制し、双方向スイッチの破損の恐れを解消し、信頼性の高いマトリクスコンバータとその出力電圧制御方法を提供することを目的とする。 The conventional matrix converter tries to output even a voltage command that becomes a very small PWM signal that cannot be output in the first place, so an extremely excessive reverse recovery surge voltage is generated and exceeds the withstand voltage product guaranteed value of the bidirectional switch. There was a fear.
The present invention has been made in view of such problems, and provides a highly reliable matrix converter and its output voltage control method that suppress switching surge voltage and eliminate the possibility of damage to the bidirectional switch. For the purpose.

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、交流電動機へ出力する電圧指令を演算するコントローラと、入力される交流電源の電圧位相を検出し、入力電圧検出信号を出力する入力電圧検出回路と、出力電流を検出し、出力電流検出信号を出力する出力電流検出回路と、前記入力電圧検出信号及び前記出力電流検出信号の論理状態に基づき、双方向スイッチの点弧順を切り替える転流シーケンス制御回路群と、を備え、前記交流電源の各相と前記交流電動機の各相を前記双方向スイッチで接続し、前記電圧指令に応じた電圧を最大電圧・中間電圧・最低電圧の三レベルのＰＷＭ信号で前記双方向スイッチを駆動して前記交流電動機に出力するマトリクスコンバータであって、前記コントローラは、前記ＰＷＭ信号の所定の遷移タイミングで前記中間電圧のＰＷＭ信号のＯＮ時間を所定時間確保（最小時間確保処理）し、 前記転流シーケンス制御回路群は、前記三レベルのＰＷＭ信号に対しスイッチング遅れ時間補正用のシフトレジスタを用いてデッドタイム補正処理を施し、さらに、該デッドタイム補正処理後の前記三レベルのＰＷＭ信号のＯＮ時間とＯＦＦ時間が所定値以下の部分に対し、所定時間確保（追加補正処理）するものである。
In order to solve the above problem, the present invention is configured as follows.
According to one aspect of the present invention, a controller for calculating a voltage command to be output to the AC motor, and detects the voltage phase of the AC power input, an input voltage detection circuit for outputting an input voltage detection signal, the output current It detects an output current detection circuit for outputting an output current detection signal, based on the logic state of the input voltage detection decyne item and the output current detection No. decyne, commutation sequence for switching the firing order of the bidirectional switch and a control circuit group, and the phases of the AC motor and each phase of the AC power supply connected with the bidirectional switches, the third level of the maximum voltage, intermediate voltage and the minimum voltage a voltage corresponding to the voltage command met matrix converter and outputting the at PWM signal to drive the bi-directional switch to the AC motor, the controller, PW of the intermediate voltage at a predetermined transition timing of the PWM signal And signal ON time a predetermined time ensure (minimum time securing process), the commutation sequence control circuit group, a dead time correction process P WM signal of said third level to using a shift register for switching delay time correction alms, further, ON time and OFF time of the three levels of the P WM signal after the dead time correction process for a given value or less parts, in which a predetermined time allocating (adding correction processing).

また、請求項２に記載の発明は、請求項１に記載のマトリクスコンバータにおいて、前記最小時間確保処理は、前記中間電圧のＰＷＭ信号から前記最大電圧のＰＷＭ信号へと遷移するタイミング及び前記最大電圧のＰＷＭ信号から前記中間電圧のＰＷＭ信号へと遷移するタイミングで、少なくとも前記中間電圧のＰＷＭ信号のＯＮ時間を延ばすか、あるいは最大電圧のＰＷＭ信号のＯＦＦ時間を延ばすものである。
また、請求項３に記載の発明は、請求項１または２に記載のマトリクスコンバータにおいて、前記追加補正処理は、最小時間確保用のシフトレジスタを用いて該シフトレジスタの上位ビットと下位ビットが“１”であればその間のビットは全て“１”とし、“０”であればその間のビットは“０”として前記三レベルのＰＷＭ信号を生成するものである。
According to a second aspect of the present invention, in the matrix converter according to the first aspect, the minimum time securing process includes a transition timing from the intermediate voltage PWM signal to the maximum voltage PWM signal and the maximum voltage. At the timing of transition from the PWM signal of the intermediate voltage to the PWM signal of the intermediate voltage, at least the ON time of the PWM signal of the intermediate voltage is extended or the OFF time of the PWM signal of the maximum voltage is extended.
Further, the invention according to claim 3, in the matrix converter according to claim 1 or 2, wherein additional correction process, the upper and lower bits of the shift register using a shift register for minimum time ensuring " 1 ", and""a long if therebetween bits are all" 1 0 "is long if between bits" and generates a P WM signal of said third level 0 ".

上記問題を解決するため、本発明は、次のようにするのである。
請求項４に記載の発明は、交流電源の各相と交流電動機の各相を双方向スイッチで接続し、電圧指令に応じた電圧を最大電圧・中間電圧・最低電圧の三レベルのＰＷＭ信号で前記双方向スイッチを駆動して前記交流電動機に出力するマトリクスコンバータの出力電圧制御方法であって、入力される交流電源の電圧位相を検出し、入力電圧検出信号を出力するステップと、出力電流を検出し、出力電流検出信号を出力するステップと、前記入力電圧検出信号及び前記出力電流検出信号の論理状態に基づき、双方向スイッチの点弧順を切り替えるステップと、前記中間電圧のＰＷＭ信号から前記最大電圧のＰＷＭ信号へと遷移するタイミング及び前記最大電圧のＰＷＭ信号から前記中間電圧のＰＷＭ信号へと遷移するタイミングで、少なくとも前記中間電圧のＰＷＭ信号のＯＮ時間を延ばすか、あるいは最大電圧のＰＷＭ信号のＯＦＦ時間を延ばすステップと、前記三レベルのＰＷＭ信号に対し、スイッチング遅れ時間補正用のシフトレジスタを用いてデッドタイム補正処理を行うステップと、前記三レベルのＰＷＭ信号のＯＮ時間とＯＦＦ時間が所定値以下の部分に対し、最小時間確保用のシフトレジスタの上位ビットと下位ビットが“１”であればその間のビットは全て“１”とし、“０”であればその間のビットは“０”として前記三レベルのＰＷＭ信号を生成するステップと、を備えて、前記ＰＷＭ信号の更新を周期毎に実施するのである。
In order to solve the above problem, the present invention is as follows.
In the invention according to claim 4, each phase of the AC power source and each phase of the AC motor are connected by a bidirectional switch, and the voltage corresponding to the voltage command is represented by a three-level PWM signal of maximum voltage, intermediate voltage, and minimum voltage. A matrix converter output voltage control method for driving the bidirectional switch to output to the AC motor, detecting a voltage phase of an input AC power supply, outputting an input voltage detection signal, and an output current Detecting and outputting an output current detection signal, switching the firing order of bidirectional switches based on the logic state of the input voltage detection signal and the output current detection signal, and the PWM signal of the intermediate voltage from the PWM signal At the timing of the transition to the maximum voltage PWM signal and the timing of the transition from the maximum voltage PWM signal to the intermediate voltage PWM signal, at least before Or extending the ON time of the intermediate voltage PWM signal, or a to step if extended the OFF time of the PWM signal of the maximum voltage, with respect to P WM signal of the third level, dead using a shift register for switching delay time correction and line cormorant step time correction process, the ON time and the OFF time of the three-level PWM signal to a predetermined value or less parts, if upper bits and lower bits of the shift register for minimum time ensured "1" therebetween bits are all "1", "0" is between bits long and includes the steps of: generating a P WM signal of the third level as "0", the updating of the PWM signal for each cycle To do it.

請求項に記載の発明によると、出力電圧指令のＰＷＭ信号は所定の最小ＯＮ時間、最小ＯＦＦ時間を確保でき、ＰＷＭスイッチングの際に発生するサージ電圧を双方向スイッチの耐圧以下にすることができる。   According to the invention described in the claims, the PWM signal of the output voltage command can secure predetermined minimum ON time and minimum OFF time, and the surge voltage generated at the time of PWM switching can be made lower than the withstand voltage of the bidirectional switch. .

以下、本発明の実施の形態について図を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明のマトリクスコンバータのブロック図である。図において、従来技術のブロック図である図３と同一であるものはその説明を省略し、異なる部分５’について以下説明する。
５’は転流シーケンス制御回路群で、コントローラ６からのＰＷＭ指令Ｄ、入力電源電圧検出回路３からの入力電圧位相Ａ、出力電流検出回路７からの出力電流方向Ｅの論理状態により、転流遅れ時間ΔＴと最小ＯＮ時間ΔＴ’を付加したゲート信号Ｃ’をゲートドライバ４へ出力する。
本発明が従来技術と異なる部分は、転流シーケンス制御回路群５に代えて転流シーケンス制御回路群５’を備え、ゲート信号Ｃに代えてゲート信号Ｃ’を出力するようにした部分である。 FIG. 1 is a block diagram of a matrix converter of the present invention. In the figure, the same parts as those in FIG. 3 which is a block diagram of the prior art will not be described, and different portions 5 ′ will be described below.
Reference numeral 5 'denotes a commutation sequence control circuit group, which is commutated according to the logical state of the PWM command D from the controller 6, the input voltage phase A from the input power supply voltage detection circuit 3, and the output current direction E from the output current detection circuit 7. The gate signal C ′ to which the delay time ΔT and the minimum ON time ΔT ′ are added is output to the gate driver 4.
The present invention is different from the prior art in that a commutation sequence control circuit group 5 ′ is provided instead of the commutation sequence control circuit group 5, and a gate signal C ′ is output instead of the gate signal C. .

図２は、転流シーケンス制御回路群５’の１個の双方向スイッチ分の回路構成図である。図において、従来技術の図４におけるシフトレジスタＢ（２４）の出力信号を、シフトレジスタＣ（２５）へ入力する代わりに、シフトレジスタＤ（２６）への入力に変更し、論理判定回路２２からの出力信号Ｋと共にシフトレジスタＤ（２６）へ入力している。シフトレジスタＤ（２６）では、最小時間ΔＴ’を確保したＰＷＭ信号Ｌを作成し、シフトレジスタＣ（２５）へ出力している。
なお、最小時間ΔＴ’の確保は、最小時間ΔＴ’は１ビットシフトするのに要する時間の何ビット分に相当する時間かで考慮され、そのビット数に対応するパルス幅として各信号に付加することで実現される。
このように、転流シーケンス制御回路群５’は構成されている。 FIG. 2 is a circuit configuration diagram of one bidirectional switch of the commutation sequence control circuit group 5 ′. In the figure, instead of inputting the output signal of the shift register B (24) in FIG. 4 of the prior art to the shift register C (25), the output signal is changed to the input to the shift register D (26). The output signal K is input to the shift register D (26). In the shift register D (26), the PWM signal L in which the minimum time ΔT ′ is secured is generated and output to the shift register C (25).
In order to secure the minimum time ΔT ′, the minimum time ΔT ′ is taken into consideration by the number of bits corresponding to the time required to shift 1 bit, and is added to each signal as a pulse width corresponding to the number of bits. This is realized.
Thus, the commutation sequence control circuit group 5 ′ is configured.

次に、図２を用いてシフトレジスタＤ（２６）の動作を説明する。
図のシフトレジスタＤ（２６）は、最小時間ΔＴ’に相当するビット数（以下、ｍビットとする）のレジスタで構成されている。また、シフトレジスタＢ（２４）から入力されるデータは下位ビットから上位ビットへ、シフトクロックによってシフトされ、シフトアウトしたビットは信号ＬとしてシフトレジスタＣ（２５）へ出力される。
シフトレジスタＤ（２６）は、論理判定回路２２からのシフトレジスタＤセット信号Ｋをトリガとして、下記動作を行う。
シフトレジスタＤ（２６）内のビット状態が、上位ビットと下位ビットが共に“１”の間に“０”があればその間のビットは全て“1”とし、逆に、上位ビットと下位ビットが共に“０”の間に“１”があればその間のビットは全て“０”とする。そして、上記以外の状態はそのままの出力するようにして、シフトレジスタＤ（２６）内のビット状態を変更・更新する。
このようにして、シフトレジスタＤ（２６）は最小時間ΔＴ’を確保したＰＷＭ信号Ｌを出力する。 Next, the operation of the shift register D (26) will be described with reference to FIG.
The shift register D (26) in the figure is composed of a register having a bit number (hereinafter referred to as m bits) corresponding to the minimum time ΔT ′. The data input from the shift register B (24) is shifted from the lower bit to the upper bit by the shift clock, and the shifted out bit is output as the signal L to the shift register C (25).
The shift register D (26) performs the following operation using the shift register D set signal K from the logic determination circuit 22 as a trigger.
If the bit state in the shift register D (26) is “0” between both the upper bit and the lower bit “1”, all the bits between them are set to “1”. If there is “1” between “0”, all the bits between them are “0”. Then, the state other than the above is output as it is, and the bit state in the shift register D (26) is changed / updated.
In this way, the shift register D (26) outputs the PWM signal L that secures the minimum time ΔT ′.

次に、転流シーケンス制御回路群５’を用いて実施される転流シーケンスの動作について、図３の処理手順を示すフローチャートを用いて説明する。
はじめに、ステップ１で、コントローラ６は、記載していないがＶ／ｆ一定制御等でモータ８に出力する出力電圧指令を演算し、入力電源電圧検出回路３からの入力電圧位相信号Ａを用いて、中間電圧指令及び最大電圧指令を決定し、ＰＷＭ制御のためのキャリア信号との大小比較により中間パルス指令ＭＩＤ、最大パルス指令ＭＡＸ及び最小パルス指令ＭＩＮを求める。
次に、ステップ２で、コントローラ６は、中間パルス指令ＭＩＤの立ち上がりからｍビット分に相当する期間の最大パルス指令ＭＡＸを“０”に、さらに、中間パルス指令ＭＩＤの立ち下がりからｍビット分に相当する期間の最大パルス指令ＭＡＸを“０”にする。
このようにして、コントローラ６は、中間パルス指令ＭＩＤから最大パルス指令ＭＡＸへと遷移するタイミング及び最大パルス指令ＭＡＸから中間パルス指令ＭＩＤへと遷移するタイミングで最大パルス指令ＭＡＸを“０”にして最小時間ΔＴ’の間“１”を確保した中間パルス指令ＭＩＤを生成する。 Next, the operation of the commutation sequence performed using the commutation sequence control circuit group 5 ′ will be described with reference to the flowchart showing the processing procedure of FIG.
First, in step 1, the controller 6 calculates an output voltage command to be output to the motor 8 by V / f constant control or the like (not shown), and uses the input voltage phase signal A from the input power supply voltage detection circuit 3. Then, the intermediate voltage command and the maximum voltage command are determined, and the intermediate pulse command MID, the maximum pulse command MAX, and the minimum pulse command MIN are obtained by comparing with the carrier signal for PWM control.
Next, in step 2, the controller 6 sets the maximum pulse command MAX for a period corresponding to m bits from the rising edge of the intermediate pulse command MID to “0”, and further changes to m bits from the falling edge of the intermediate pulse command MID. The maximum pulse command MAX for the corresponding period is set to “0”.
In this way, the controller 6 sets the maximum pulse command MAX to “0” at the timing of transition from the intermediate pulse command MID to the maximum pulse command MAX and the timing of transition from the maximum pulse command MAX to the intermediate pulse command MID. An intermediate pulse command MID that secures “1” for the time ΔT ′ is generated.

次に、ステップ３で、コントローラ６は、ステップ２で生成した中間パルス指令ＭＩＤ、最大パルス指令ＭＡＸと最小パルス指令ＭＩＮをＰＷＭ信号Ｄとして転流シーケンス回路群５’へ出力する。転流シーケンス回路群５’では、入力されたＰＷＭ信号Ｄに転流遅れ時間ΔＴ分のデッドタイム補正処理を施す。転流シーケンス回路群５’内の論理判定回路２２は、シフトレジスタＡ（２３）はシフトレジスタＡセット信号Ｉ、シフトレジスタＢ（２４）はシフトレジスタＢセット信号Ｊをトリガにしてシフトレジスタ内のデータを下位ビットから上位ビットへ１ビットずつシフトされる。シフトアウトしたビットは図２に記載の回路の矢印に従い次のシフトレジスタへ入力される。なお、ここで行われるデッドタイム補正処理は、出力電流検出回路７が出力する出力電流方向Ｅ 及び入力電源電圧検出回路３からの入力電流位相信号Ａを用いて行われるが、従来技術と同様な処理であるので説明は省略する。   Next, in step 3, the controller 6 outputs the intermediate pulse command MID, the maximum pulse command MAX, and the minimum pulse command MIN generated in step 2 to the commutation sequence circuit group 5 'as the PWM signal D. In the commutation sequence circuit group 5 ′, dead time correction processing for the commutation delay time ΔT is performed on the input PWM signal D. The logic determination circuit 22 in the commutation sequence circuit group 5 ′ uses the shift register A (23) as a trigger for the shift register A set signal I and the shift register B (24) as a trigger for the shift register B set signal J. Data is shifted bit by bit from lower bits to upper bits. The shifted out bit is input to the next shift register in accordance with the arrow of the circuit shown in FIG. Note that the dead time correction processing performed here is performed using the output current direction E 2 output from the output current detection circuit 7 and the input current phase signal A from the input power supply voltage detection circuit 3, which is the same as in the prior art. Since this is a process, a description thereof will be omitted.

次に、ステップ４で、シフトレジスタＤ（２６）は、論理判定回路２２からのシフトレジスタＤセット信号Ｋをトリガとし、シフトレジスタＢ（２４）からシフトアウトしてきたビットを最下位ビットに入力し、下位ビットから上位ビットへ１ビットずつシフトされる。なお、シフトアウトしたビットはシフトレジスタＣ（２５）へ入力される。
同様にシフトレジスタＣ（２５）でも１ビットシフトされ、このときシフトアウトしたビットが対応する各双方向スイッチ１０〜１８のゲート信号Ｃ’としてゲートドライバ４に出力される。
この後、シフトレジスタＤ（２６）内の上位ビットと下位ビットが“１”であればその間のビットは全て“１”とし、“０”であればその間のビットは“０”としてシフトレジスタＤ（２６）内のビットを更新する。
これら動作により、ゲート信号Ｃ’は所定の最小ＯＮ時間及び最小ＯＦＦ時間を確保している。
上記各ステップはＰＷＭ指令更新エッジ信号Ｈに同期して実施される。
なお、ステップ２において、シフトレジスタを用いた同様な手法で中間パルス指令ＭＩＤの“１”の時間を延ばしても、最小時間ΔＴ’の間“１”を確保した中間パルス指令ＭＩＤを生成することができるのは言うまでもない。
このようにして、転流シーケンスは実施される。 Next, in step 4, the shift register D (26) uses the shift register D set signal K from the logic determination circuit 22 as a trigger, and inputs the bit shifted out from the shift register B (24) to the least significant bit. , One bit at a time is shifted from the lower bit to the upper bit. The bit shifted out is input to the shift register C (25).
Similarly, the shift register C (25) shifts 1 bit, and the bit shifted out at this time is output to the gate driver 4 as the gate signal C ′ of the corresponding bidirectional switch 10-18.
Thereafter, if the upper bit and the lower bit in the shift register D (26) are “1”, all the bits between them are “1”, and if it is “0”, the bit between them is “0”. Update the bit in (26).
With these operations, the gate signal C ′ ensures a predetermined minimum ON time and minimum OFF time.
The above steps are performed in synchronization with the PWM command update edge signal H.
In step 2, even if the time of “1” of the intermediate pulse command MID is extended by the same method using the shift register, the intermediate pulse command MID that secures “1” for the minimum time ΔT ′ is generated. Needless to say, you can.
In this way, the commutation sequence is performed.

このように、前記ＰＷＭ信号の所定の遷移タイミングでの最小時間ΔＴ’を確保する最小時間確保処理、デッドタイム補正処理及び最小時間ΔＴ’を確保する追加補正処理が実施されるので、出力電圧指令の各ＰＷＭ信号は所定の最小時間のＯＮ条件、ＯＦＦ条件を満足し、ＰＷＭスイッチングの際に発生するサージ電圧を抑制することができる。   As described above, since the minimum time securing process for securing the minimum time ΔT ′ at the predetermined transition timing of the PWM signal, the dead time correcting process, and the additional correcting process for securing the minimum time ΔT ′ are performed, the output voltage command Each of the PWM signals satisfies the ON and OFF conditions of a predetermined minimum time, and can suppress a surge voltage generated during PWM switching.

本発明の第１実施例を示すマトリクスコンバータのブロック図1 is a block diagram of a matrix converter showing a first embodiment of the present invention. 本発明の転流シーケンス制御回路群５’の回路構成図Circuit diagram of commutation sequence control circuit group 5 'of the present invention 本発明の処理手順を示すフローチャートThe flowchart which shows the process sequence of this invention 従来のマトリクスコンバータのブロック図Block diagram of conventional matrix converter 従来の転流シーケンス制御回路群５の回路構成図Circuit configuration diagram of conventional commutation sequence control circuit group 5

符号の説明Explanation of symbols

１ 交流電源
２ ラインフィルタ
３ 入力電源電圧検出回路
４ ゲートドライバ
５、５’ 転流シーケンス制御回路群
６ コントローラ
７ 出力電流検出回路
８ モータ
９ 双方向スイッチモジュール
１０〜１８ 双方向スイッチ
１９、２０ ラッチ回路
２１ エッジ検出回路
２２ 論理判定回路
２３ シフトレジスタＡ
２４ シフトレジスタＢ
２５ シフトレジスタＣ
２６ シフトレジスタＤ
Ａ 入力電流位相
Ｂ ゲート駆動信号
Ｃ、Ｃ’ ゲート信号
Ｄ ＰＷＭ指令
Ｅ 出力電流方向
Ｆ 次ＰＷＭ指令
Ｇ 現ＰＷＭ指令
Ｈ ＰＷＭ指令更新エッジ信号
Ｉ シフトレジスタＡセット信号
Ｊ シフトレジスタＢセット信号
Ｋ シフトレジスタＤセット信号
Ｌ 最小時間ΔＴ’を確保したＰＷＭ信号 DESCRIPTION OF SYMBOLS 1 AC power supply 2 Line filter 3 Input power supply voltage detection circuit 4 Gate driver 5, 5 'Commutation sequence control circuit group 6 Controller 7 Output current detection circuit 8 Motor 9 Bidirectional switch module 10-18 Bidirectional switch 19, 20 Latch circuit 21 Edge detection circuit 22 Logic determination circuit 23 Shift register A
24 Shift register B
25 Shift register C
26 Shift register D
A input current phase B gate drive signal C, C ′ gate signal D PWM command E output current direction F next PWM command G current PWM command H PWM command update edge signal I shift register A set signal J shift register B set signal K shift register D set signal L PWM signal ensuring minimum time ΔT '

Claims (4)

交流電動機へ出力する電圧指令を演算するコントローラと、入力される交流電源の電圧位相を検出し、入力電圧検出信号を出力する入力電圧検出回路と、出力電流を検出し、出力電流検出信号を出力する出力電流検出回路と、前記入力電圧検出信号及び前記出力電流検出信号の論理状態に基づき、双方向スイッチの点弧順を切り替える転流シーケンス制御回路群と、を備え、前記交流電源の各相と前記交流電動機の各相を前記双方向スイッチで接続し、前記電圧指令に応じた電圧を最大電圧・中間電圧・最低電圧の三レベルのＰＷＭ信号で前記双方向スイッチを駆動して前記交流電動機に出力するマトリクスコンバータであって、
前記コントローラは、前記ＰＷＭ信号の所定の遷移タイミングで前記中間電圧のＰＷＭ信号のＯＮ時間を所定時間確保（最小時間確保処理）し、
前記転流シーケンス制御回路群は、前記三レベルのＰＷＭ信号に対しスイッチング遅れ時間補正用のシフトレジスタを用いてデッドタイム補正処理を施し、さらに、該デッドタイム補正処理後の前記三レベルのＰＷＭ信号のＯＮ時間とＯＦＦ時間が所定値以下の部分に対し、所定時間確保（追加補正処理）することを特徴とするマトリクスコンバータ。 A controller for calculating a voltage command to be output to the AC motor, and detects the voltage phase of the AC power input, an input voltage detection circuit for outputting an input voltage detection signal, detects the output current, the output current detection signal an output current detection circuit for outputting, based on the logic state of the input voltage detection decyne item and the output current detection No. decyne, with a commutation sequence control circuits for switching the firing order of the two-way switch, the said the phases and each phase of the AC motor of the AC power supply connected with the bidirectional switches, drives the bidirectional switch a voltage corresponding to the voltage command at the third level of the PWM signal of the maximum voltage, intermediate voltage and the minimum voltage A matrix converter for outputting to the AC motor,
The controller, the above at a predetermined transition timing of the PWM signal intermediate voltage ON time of the PWM signal for a predetermined time ensure the (minimum time securing process),
The commutation sequence control circuit group, the three relative levels of P WM signal subjected to dead time correction by using the shift register of the switching delay time correction, addition, of the three levels after the deadtime correction process P A matrix converter characterized in that a predetermined time is secured (additional correction processing) for a portion where an ON time and an OFF time of a WM signal are not more than a predetermined value . 前記最小時間確保処理は、前記中間電圧のＰＷＭ信号から前記最大電圧のＰＷＭ信号へと遷移するタイミング及び前記最大電圧のＰＷＭ信号から前記中間電圧のＰＷＭ信号へと遷移するタイミングで、少なくとも前記中間電圧のＰＷＭ信号のＯＮ時間を延ばすか、あるいは最大電圧のＰＷＭ信号のＯＦＦ時間を延ばすことを特徴とする請求項１に記載のマトリクスコンバータ。   The minimum time securing process includes at least the intermediate voltage at a timing of transition from the PWM signal of the intermediate voltage to the PWM signal of the maximum voltage and at a timing of transition from the PWM signal of the maximum voltage to the PWM signal of the intermediate voltage. 2. The matrix converter according to claim 1, wherein the ON time of the PWM signal is extended or the OFF time of the PWM signal having the maximum voltage is extended. 前記追加補正処理は、最小時間確保用のシフトレジスタを用いて該シフトレジスタの上位ビットと下位ビットが“１”であればその間のビットは全て“１”とし、“０”であればその間のビットは“０”として前記三レベルのＰＷＭ信号を生成することを特徴とする請求項１または２に記載のマトリクスコンバータ。 The additional correction process, all minimum time between bits when the higher-order bits and the lower bits of the shift register is "1" using a shift register for securing is a "1", in between if "0" matrix converter according to claim 1 or 2 bits and generates a P WM signal of the third level as "0". 交流電源の各相と交流電動機の各相を双方向スイッチで接続し、電圧指令に応じた電圧を最大電圧・中間電圧・最低電圧の三レベルのＰＷＭ信号で前記双方向スイッチを駆動して前記交流電動機に出力するマトリクスコンバータの出力電圧制御方法であって、
入力される交流電源の電圧位相を検出し、入力電圧検出信号を出力するステップと、
出力電流を検出し、出力電流検出信号を出力するステップと、
前記入力電圧検出信号及び前記出力電流検出信号の論理状態に基づき、双方向スイッチの点弧順を切り替えるステップと、
前記中間電圧のＰＷＭ信号から前記最大電圧のＰＷＭ信号へと遷移するタイミング及び前記最大電圧のＰＷＭ信号から前記中間電圧のＰＷＭ信号へと遷移するタイミングで、少なくとも前記中間電圧のＰＷＭ信号のＯＮ時間を延ばすか、あるいは最大電圧のＰＷＭ信号のＯＦＦ時間を延ばすステップと、
前記三レベルのＰＷＭ信号に対し、スイッチング遅れ時間補正用のシフトレジスタを用いてデッドタイム補正処理を行うステップと、
前記三レベルのＰＷＭ信号のＯＮ時間とＯＦＦ時間が所定値以下の部分に対し、最小時間確保用のシフトレジスタの上位ビットと下位ビットが“１”であればその間のビットは全て“１”とし、“０”であればその間のビットは“０”として前記三レベルのＰＷＭ信号を生成するステップと、
を備えて、前記ＰＷＭ信号の更新を周期毎に実施することを特徴とするマトリクスコンバータの出力電圧制御方法。
 Each phase of the AC power supply and each phase of the AC motor are connected by a bidirectional switch, and the bidirectional switch is driven by a three-level PWM signal of a maximum voltage, an intermediate voltage, and a minimum voltage according to a voltage command. An output voltage control method for a matrix converter that outputs to an AC motor,
Detecting the voltage phase of the input AC power supply and outputting an input voltage detection signal;
Detecting an output current and outputting an output current detection signal;
Switching the firing order of the bidirectional switch based on the logical state of the input voltage detection signal and the output current detection signal;
At least the ON time of the intermediate voltage PWM signal at the timing of transition from the intermediate voltage PWM signal to the maximum voltage PWM signal and the transition timing from the maximum voltage PWM signal to the intermediate voltage PWM signal. and to step it extend the OFF time of the PWM signal of extended or, alternatively the maximum voltage,
The relative third level of P WM signal, and row Cormorant step dead time correction by using the shift register of the switching delay time correction,
The relative ON time and the OFF time is equal to or less than a predetermined value portion of the three-level PWM signal, the upper and lower bits of the shift register for a minimum time ensured a "1" if it therebetween bits are all "1" , during which the bit if "0" is a step of generating a P WM signal of the third level as "0",
It includes an output voltage control method for a matrix converter which comprises carrying out the updating of the PWM signal for each cycle.
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