JP5114927B2 - 横型mosトランジスタ - Google Patents
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Description
さらに、上記横型MOSトランジスタにおいては、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトを、矩形状として、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの一方の辺の長さを、等しく設定し、前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトを、等しいピッチで配置している。
これによって、第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの各コンタクトで規定されるLDMOS単位セルの横型MOSトランジスタとしての特性を変えることなく、各コンタクトで規定されるLDMOS単位セルに流れ込むサージ電流をバランスさせて、横型MOSトランジスタの全体としてのサージに対する耐性を高めることができる。
S ソース領域
D ドレイン領域
G ゲート電極
Ls ソース配線
Ld ドレイン配線
Js,Jd 連結部
Ps ソースパッド
Pd ドレインパッド
Cs,Cd コンタクト
Cd1 第1ドレインコンタクト
Cd2 第2ドレインコンタクト
Cd3 第3ドレインコンタクト
R1,R2,R3 コンタクト抵抗
U1,U2,U3 LDMOS単位セル
cp ピッチ
10 半導体基板(SOI基板)
1 SOI層
1a N導電型(n−)層
2 支持基板
3 埋め込み酸化膜
4 LOCOS酸化膜
Claims (6)
- ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型MOSトランジスタであって、
前記ソース領域とドレイン領域の各領域上に、それぞれ、ストライプ状のソース配線とドレイン配線が形成され、
前記ソース配線と前記ドレイン配線が、それぞれ、前記ソース領域と前記ドレイン領域の各領域に対して3個以上のコンタクトで接続されると共に、前記ソース配線同士および前記ドレイン配線同士が、それぞれ、連結されてなり、
前記ドレイン領域において、
前記3個以上のコンタクトのうち、前記ドレイン配線同士を連結する連結部に近い順に第1ドレインコンタクト、第2ドレインコンタクト、第3ドレインコンタクトとして、前記第1ドレインコンタクトのコンタクト抵抗をR1、前記第2ドレインコンタクトのコンタクト抵抗をR2、前記第3ドレインコンタクトのコンタクト抵抗をR3とした時、
R1>R2>R3
に設定されてなり、
前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、矩形状であり、
前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトの一方の辺の長さが、等しく設定され、
前記矩形状の第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、
前記第1ドレインコンタクト、第2ドレインコンタクトおよび第3ドレインコンタクトが、等しいピッチで配置されてなることを特徴とする横型MOSトランジスタ。 - 前記コンタクト抵抗R1,R2,R3が、
R1−R2=R2−R3
に設定されてなることを特徴とする請求項1に記載の横型MOSトランジスタ。 - 前記コンタクト抵抗R1,R2,R3が、
R1−R2>R2−R3
に設定されてなることを特徴とする請求項1に記載の横型MOSトランジスタ。 - 前記半導体基板が、埋め込み酸化膜を有するSOI基板であることを特徴とする請求項1乃至3のいずれか一項に記載の横型MOSトランジスタ。
- 前記横型MOSトランジスタが、電力用の横型MOSトランジスタであることを特徴とする請求項1乃至4のいずれか一項に記載の横型MOSトランジスタ。
- 前記横型MOSトランジスタが、車載用の横型MOSトランジスタであることを特徴とする請求項1乃至5のいずれか一項に記載の横型MOSトランジスタ。
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