JP5106008B2 - 半導体素子の製造方法 - Google Patents
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Description
図1は、本発明の実施の形態1における炭化珪素半導体素子を示した断面図であり、以下に炭化珪素半導体素子の構成を説明する。炭化珪素半導体素子は、n型低抵抗SiC基板1(以下、n型基板1)を備え、このn型基板1上に耐圧を保持するためのn型SiCドリフト層2(以下、n型ドリフト層2)がエピタキシャル成長され、p型SiC領域3(以下、p型領域3)およびp型SiCコンタクト領域4(以下、p型コンタクト領域4)は、n型ドリフト層2中にイオン注入および活性化熱処理工程によって、あるいはn型ドリフト層2上にエピタキシャル成長によって形成される。そして、n型基板1下にn型電極5が形成され、p型コンタクト領域4上にp型電極6(以下、電極6)が形成される。
図4は、本発明の実施の形態2における炭化珪素半導体素子を示した断面図である。実施の形態1と異なるのは、p型SiCコンタクト領域14(以下、p型コンタクト領域14)のドーピング濃度が1〜5×1018/cm3程度である点である。
図5は、本発明の実施の形態3における炭化珪素半導体素子を示した断面図である。実施の形態1と異なるのは、p型SiCコンタクト領域24(以下、p型コンタクト領域24)のドーピング濃度が1〜4×1019/cm3程度である点である。
Claims (2)
- p型SiC半導体領域と、
前記p型SiC半導体領域上に形成された金属電極と、を備える半導体素子の製造方法であって、
前記p型SiC半導体領域へのアクセプタのドーピング濃度NA(/cm3)と、前記p型SiC半導体領域のフェルミ準位から前記電極の金属の仕事関数を引いた障壁高さφ(eV)との関係が、
0.043LN(NA)−1.63<φ<0.052LN(NA)−1.85
を満足するような金属材料を選択して、前記p型SiC半導体領域上に当該金属材料からなる前記金属電極を形成する工程を有し、
前記p型SiC半導体領域と前記電極との非オーミック成分を含む接触抵抗が10-6Ωcm2〜10-4Ωcm2に設定されることを特徴とする半導体素子の製造方法。 - 前記p型SiC半導体領域へのアクセプタのドーピング濃度NAが1×1018/cm3〜4×1019/cm3を満足するように設定される請求項1に記載の半導体素子の製造方法。
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