JP5105462B2 - 半導体集積回路 - Google Patents
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Description
本発明に係る半導体集積回路(1)は、基板(BPL)の絶縁性薄膜(EOX)上に、ソース(SOC)とドレイン(DRN)とボディー(BDY)と前記ボディー上のゲート絶縁膜(GOX)と前記ゲート絶縁膜上のゲート(GAT)とを備えた所謂SOI型の第1MOSトランジスタ(MPtk,MNtk)及び第2MOSトランジスタ(MPtn,MNtn)を複数個有し、前記第1MOSトランジスタは前記第2MOSトランジスタよりも厚いゲート絶縁膜を有する。前記第1MOSトランジスタ及び第2MOSトランジスタは回路形成領域に混在して配置された電源遮断可能回路(6,8)と電源非遮断回路(7,9)を構成する。前記電源遮断可能回路は電源配線とグランド配線の間に電源スイッチ(10)を構成する第1MOSトランジスタとこれに直列する第2MOSトランジスタとを有する。前記電源非遮断回路は電源配線とグランド配線の間に直列された複数の第2MOSトランジスタを有する。前記電源スイッチを構成する第1MOSトランジスタのゲート制御信号は前記第2MOSトランジスタのゲート制御信号よりも振幅が大きくされる。
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第1MOSトランジスタ及び第2MOSトランジスタを複数個有し、前記第1MOSトランジスタは前記第2MOSトランジスタよりも厚いゲート絶縁膜を有する。前記第1MOSトランジスタ及び第2MOSトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第1MOSトランジスタとこれに直列する第2MOSトランジスタとを含む第1回路(6)を有する。前記回路の別の一つとして、前記電源スイッチ(10)を構成する第1MOSトランジスタのゲート制御信号を出力する第2回路(13、13_1,31)を有し、前記電源スイッチを構成する第1MOSトランジスタのゲート制御信号は前記第2MOSトランジスタのゲート制御信号よりも振幅が大きくされる。
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第1MOSトランジスタ及び第2MOSトランジスタを複数個有し、前記第1MOSトランジスタは前記第2MOSトランジスタよりも厚いゲート絶縁膜を有する。前記第1MOSトランジスタ及び第2MOSトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第1MOSトランジスタとこれに直列する第2MOSトランジスタとを含む第1回路(6)を有し、前記電源スイッチを構成する第1MOSトランジスタは前記第2MOSトランジスタよりもゲート制御信号の振幅が大きくされる。前記第1回路において前記第2MOSトランジスタのボディーはフローティングにされ、前記電源スイッチを構成する第1MOSトランジスタのボディーは自らのソースに接続される。第2MOSトランジスタよりも振幅の大きなゲート電圧が印加され、且つスイッチ状態の定常期間が長い第1MOSトランジスタの方がボディー電位の揺らぎによる閾値で電圧変動の影響が大きいと考えられるので、必要最小限の部分だけにボディーバイアスを行なってデバイス構成の簡素化を優先させることができる。
本発明に係る半導体集積回路は、基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第1MOSトランジスタ及び第2MOSトランジスタを複数個有し、前記第1MOSトランジスタは前記第2MOSトランジスタよりも厚いゲート絶縁膜を有する。前記第1MOSトランジスタ及び第2MOSトランジスタは複数個の回路を構成する。前記回路の一つとして、電源スイッチを構成する第1MOSトランジスタとこれに直列する第2MOSトランジスタとを含む第1回路(6)を有する。前記回路の別の一つとして、動作モードに応じて前記電源スイッチを構成する第1MOSトランジスタのスイッチ信号(VC)とボディーバイアス信号(VBN)を制御する制御回路(30〜33)を有し、前記スイッチ信号は前記第2MOSトランジスタのゲート制御信号の振幅よりも大きく、前記ボディーバイアス信号は動作モードに応じて電圧可変である。高速動作、低消費電力、低リーク等、モードに応じてボディーバイアスを最適化することができる。
電源遮断エリアの適正化の観点による半導体集積回路は、複数のコアセルが配列されるセル領域と、上記セル領域を複数の電源遮断エリアに分離するための電源分離領域と、上記電源遮断エリアに対応して配置され、対応する電源遮断エリアへの電源供給を遮断可能な複数の電源スイッチと、を含んで一つの半導体基板に形成されるとき、上記電源遮断エリア及び上記電源スイッチは、酸化膜によって上記半導体基板から絶縁されて成る。
《SOI型厚膜MOSトランジスタを用いた電源スイッチ》
図2には本発明に係る半導体集積回路1の平面的構成が例示される。ここではディジタル・アナログ混載のSOI構造を備えたMOS集積回路を一例とする。半導体集積回路1の周縁部は入出力回路領域2とされ、その内側にコア回路領域としてディジタル回路領域3とアナログ回路領域4が形成される。ディジタル回路領域3には、電源制御回路5、前記電源制御回路5によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路6、投入された動作電源が常時供給される電源非遮断回路7と有する。アナログ回路領域4は前記電源制御回路5によって選択的に動作電源の供給が遮断可能にされた電源遮断可能回路8、投入された動作電源が常時供給される電源非遮断回路9と有する。電源遮断可能回路6,8には電源スイッチ10が配置される。電源遮断可能回路6,8内における電源スイッチの配置はランダムであってよい。レイアウトの規則性と言う点より、図3のように各電源遮断可能回路6,8の中央、或いは図4に例示されるように各遮断可能回路6,8の底辺に沿って電源スイッチ10を配置したりすることも可能である。詳細な後述するが、基本的に電源スイッチ10のレイアウトはデバイス構造上の制限を受けない。
前記電源遮断可能回路6と電源非遮断回路7とを構成するにはフルカスタム設計によって対応することも可能であるが、ここではスタンダードセル方式で対応することを考慮する。予め設計部品として幾つかのプリミティブセルを用意し、これを用いて設計を行なうことにより、回路設計やレイアウト設計の容易化を図ることができる。図13乃至図16を参照しながら、前記電源遮断可能回路6と電源非遮断回路7を構成するために利用可能な幾つかのプリミティブセルについて説明する。プリミティブセルの論理機能はCMOSインバータを一例としているが、この論理機能については適宜変更可能であることは言うまでもない。
図17乃至図23には電源遮断可能回路6と電源非遮断回路7においてプリミティブセル等を用いたトランジスタのレイアウト形態が例示される。ここではプリミティブセル間におけるMOSトランジスタMNtn,MPtnの接続信号配線については図示を省略してある。
今までの説明では図6乃至図8に例示されるように、厚膜MOSトランジスタMNtk、MPtkによって構成される電源スイッチ10のボディーBDYを部分分離領域PTIを用いて自らのソースSOCに接続するものとした。以下において電源スイッチ10のボディー電位を制御するボディーバイアス制御について説明する。例えば図28の電源遮断回路を考えると、電源スイッチ10がオンのときはその電源スイッチ10に直列された薄膜MOSトランジスタMNtn、MPtn等によって構成される論理回路の高速動作を妨げないように、ΔVは極力小さい方がよい。即ち、動作時においては電源スイッチ10のオン抵抗は小さい方が良い。そのためには電源スイッチ10の閾値電圧は小さい方が良い。一方、電源スイッチ10がオフにされた状態ではサブスレッショルドリーク電流が小さい方が望ましい。そのためには電源スイッチ10の閾値電圧は大きい方が有利である。この相反する要求を満足させるには図29に示されるような傾向を以って電源スイッチ10のボディーバイアスコントロールを行なうのがよい。図29においてボディー電位0Vとはソース電位に等しいことを意味する。正のボディー電位とはドレイン寄りの電位を意味し、負のボディー電位はそれと逆方向の電位を意味する。nチャンネル型MOSトランジスタの場合にはボディー電圧を高くするに従って閾値電圧が下がり、pチャンネル型MOSトランジスタの場合にはボディー電圧を低くするに従って閾値電圧が下がる。便宜上、閾値電圧を小さくする方向のボディーバイアスをフォワードバイアス、閾値電圧を大きくする方向のボディーバイアスをリバースバイアスと称する。
前述のようにSOI構図のMOSトランジスタを採用した場合、電源遮断可能回路と電源非遮断回路との間ではウェル分離等を要しないから、相互間では電源配線やグランド配線を共有することが本質的に可能にされる。このとき、電源非遮断回路と電源配線やグランド配線を共有する電源遮断可能回路において電源スイッチがターンオンされると、その瞬間、そこに突入電流が流れ、電源配線やグランド配線にノイズが載る。図34に例示されるようにnチャンネルMOSトランジスタMNtkから成る電源スイッチ10の場合、そこに突入電流が流れることによってグランド配線VSSの電圧が不所望に浮いてしまう。このグランド電位VSSの浮きはグランド配線を共有する電源非遮断回路において論理閾値電圧を変動させ、入力電圧に対する動作マージンが小さくなり、誤動作を生ずる虞が増すことになる。図示はしないが、pチャンネルMODSトランジスタMPtkから成る電源スイッチの場合、そこに突入電流が流れることによって電源配線VDDの電圧が不所望に低下し、これによっても同様に、電源配線を共有する電源非遮断回路において誤動作を生ずる虞が増すことになる。
図39には、本発明にかかる半導体集積回路の一例とされるマイクロコンピュータにおけるチップの全体的なレイアウトが示される。図39に示されるマイクロコンピュータは、特に制限されないが、SOC(System On Chip)により一つの半導体チップ上にシステムが構築される。このマイクロコンピュータは、ディジタル信号を取り扱うディジタル部106と、アナログ信号を取り扱うアナログ部107とを含み、それらを包囲するようにIO(入出力)領域105が配置される。ディジタル部106やアナログ部107は、複数のコアセルが配列されて成る複数のセル領域103が形成される。このセル領域103は、電源分離領域101によって複数の電源遮断エリアに分離されている。個々の電源遮断エリアの縁辺部には電源スイッチ領域102が設けられる。この電源スイッチ領域102には、電源遮断エリア毎に低電位側電源Vssの供給を遮断可能な複数の電源スイッチが形成される。上記電源スイッチの動作は、電源制御部104により制御される。
2 入出力回路領域
3 ディジタル回路領域
4 アナログ回路領域
5 電源制御回路
6 電源遮断可能回路
7 電源非遮断回路
8 電源遮断可能回路
9 電源非遮断回路
10 電源スイッチ
BPL シリコン基板
EOX 埋め込み酸化膜
SOC ソース
DRN ドレイン
BDY ボディー
FTI 完全分離領域
PTI 部分分離領域
MNtn ゲート酸化膜の比較的薄いnチャンネル型のMOSトランジスタ
MPtn ゲート酸化膜の比較的薄いpチャンネル型のMOSトランジスタ
MNtk ゲート酸化膜の比較的厚いnチャンネル型のMOSトランジスタ
MPtk ゲート酸化膜の比較的厚いpチャンネル型のMOSトランジスタ
6A 電源遮断可能回路6A
7A 電源非遮断回路
PMVC_1〜PMVC_13 プリミティブセル
CRCT1〜CRCT4 回路領域
MDA1〜MDA4、MDB1〜MDB2、MDC1〜MDC2 機能ブロック
13、13_1 電源スイッチ制御回路(VSWC)
14、14_1 システムコントローラ
15〜18 回路モジュール
FF1,FF2 順序回路
LOG1,LOG2 組み合わせ回路
20 論理回路
21 不定伝播防止回路
22 電源スイッチ回路
24 コントロールレジスタ(CREG)
VC1〜VC4 電源制御信号
TC1〜TC4 伝播制御信号
30 システムコントローラ(SYSCON)
31 電源スイッチ制御回路(VSWC)
32 ボディーバイアス生成回路(BBGEN)
33 ボディーバイアス制御回路(BBCON)
VC 電源スイッチ制御信号VC
VBN ボディーバイアス信号
−Vbnr リバースバイアス電圧
Vbnf フォワードバイアス電圧
MSC 電源スイッチ制御回路に対する動作指示信号
BIAS_N,BIAS_P ボディーバイアス制御回路に対する動作指示信号
52,53,813,823,833,843 電源スイッチ
81,82,83,84 電源遮断エリア
85 システムコントローラ
91,92,93,94 駆動回路
101 電源分離領域
102 電源スイッチ領域
103 セル領域
104 電源制御部
105 IO領域
106 ディジタル領域
107 アナログ領域
111,112 スイッチ回路
503,504 ゲート酸化膜
811,821,831,841 不定伝搬防止回路
812,822,832,842 ユーザ論理
813,823,833,843 電源スイッチ
Claims (12)
- 基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えた第1MOSトランジスタ及び第2MOSトランジスタを有し、前記第1MOSトランジスタは前記第2MOSトランジスタよりも厚いゲート絶縁膜を有し、
電源配線とグランド配線の間に接続され、前記第1MOSトランジスタで構成された第1電源スイッチとこれに直列接続される前記第2MOSトランジスタとで構成された電源遮断可能回路と、
前記第2MOSトランジスタに供給されるゲート制御信号よりも振幅が大きいゲート制御信号を前記第1電源スイッチのゲートに供給する電源スイッチ制御回路と、
前記第1電源スイッチのボディーの電圧を制御するボディー電圧制御回路とを有し、
前記電源スイッチ制御回路は、第1モードにおいて、前記第1電源スイッチのゲートに前記第1電源スイッチがオフ状態となるゲート制御信号を供給し、当該第1モードの解除に応答して、前記第1電源スイッチのゲートに前記第1電源スイッチがオン状態となるゲート制御信号を供給する半導体集積回路。 - 前記ボディー電圧制御回路は前記第1モードにおいてオフ状態にする前記第1電源スイッチのボディーに逆方向にバイアスする第1電圧を供給する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は前記第1モードが解除された状態において前記第1電源スイッチのボディーに順方向にバイアスする第2電圧を供給する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は前記第1モードが解除された状態において前記第1電源スイッチのボディーをフローティングに制御する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は、前記第1モードが解除された状態において、前記電源スイッチのボディーにソース電圧を供給する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は、前記第1モードにおいて、前記電源スイッチのボディーに逆方向にバイアスされる第1電圧を供給し、前記第1モードが解除された状態では前記電源スイッチのボディーにソース電圧を供給する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は、前記第1モードにおいて、前記電源スイッチのボディーに逆方向にバイアスされる第1電圧を供給し、前記第1モードが解除された状態では前記電源スイッチのボディーに順方向にバイアスされる第2電圧を供給する請求項1記載の半導体集積回路。
- 前記ボディー電圧制御回路は前記第1モードを解除するとき、前記第1電源スイッチのボディーを前記第1電圧に維持し、前期電源スイッチ制御回路は当該第1電源スイッチをオン状態に制御し、この後、前記ボディー電圧制御回路は前記オン状態にした当該第1電源スイッチのボディーを前記第2電圧又はフローティングに制御する請求項1記載の半導体集積回路。
- 前記電源遮断可能回路は、
複数の前記第2MOSトランジスタで構成された順序回路と、
前記第1MOSトランジスタ又は前記第2MOSトランジスタで構成された第2電源スイッチに直列接続され、複数の前記第2MOSトランジスタで構成された組み合わせ回路とを有し、
前記順序回路及び前記第2電源スイッチは、前記第1電源スイッチにそれぞれ直列形態で接続される請求項1記載の半導体集積回路。 - 前記電源スイッチ制御回路は、前記第1モードにおいて前記第1電源スイッチをオフ状態に制御し、第2モードにおいて前記第1電源スイッチをオン状態に維持し且つ前記第2電源スイッチをオフ状態に制御する請求項9記載の半導体集積回路。
- 前記第1電源スイッチは、前記電源配線に接続されたpチャンネル型MOSトランジスタである請求項1記載の半導体集積回路。
- 前記第1電源スイッチは、前記グランド配線に接続されたnチャンネル型MOSトランジスタである請求項1記載の半導体集積回路。
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