JP5104145B2 - スイッチング電源 - Google Patents

Description

この発明は、電流モードのスイッチング電源に関する。

図１１に従来の電流モードのスイッチング電源の一例について、その回路ブロック図を示す。１はスイッチング電源の入力電圧ＶＩＮが入力される入力端子、Ｍｐはスイッチング素子であるＰチャネルＭＯＳトランジスタ、Ｍｎは同期整流素子であるＮチャネルＭＯＳトランジスタであり、２つのトランジスタＭｐ，Ｍｎはそれぞれドライブ回路２,３により駆動されて交互にオン・オフする。トランジスタＭｐ，Ｍｎの接続点にはインダクタＬと出力コンデンサＣｏの直列回路からなる平滑フィルタが接続されている。入力電圧ＶＩＮに接続されたトランジスタＭｐ，Ｍｎを交互にオン・オフすることによりその接続点に発生する断続的な電圧をインダクタＬと出力コンデンサＣｏからなる平滑フィルタにより平滑化し、所望の出力電圧ＶＯＵＴを出力端子４から出力する。出力電圧ＶＯＵＴは抵抗Ｒ１，Ｒ２により分圧されてエラーアンプ（誤差増幅器）ＥＲＲＡＭＰの反転入力端子に入力される。エラーアンプＥＲＲＡＭＰの非反転入力端子には基準電圧回路ＶＲＥＦから出力され目標電圧に対応する基準電圧ＶＲＥＦ（便宜的に回路名と同じとする）が入力されている。また、エラーアンプＥＲＲＡＭＰの出力端子と反転入力端子の間には抵抗ＲｃとコンデンサＣｃの直列回路からなる位相補償回路が接続されている。この構成により、エラーアンプＥＲＲＡＭＰは出力電圧と目標電圧との差に応じた誤差信号（エラーシグナル）を出力する。以下では、この誤差信号をフィードバック信号ＦＢと呼ぶ。フィードバック信号ＦＢはＰＷＭコンパレータＰＷＭＣＭＰの反転入力端子に入力され、その出力信号はＲＳフリップフロップ５のリセット端子Ｒに入力される。ＲＳフリップフロップ５のセット入力端子Ｓには入力端子６にからの信号ＯＳＣが入力されていて、フリップフロップ５は信号ＯＳＣにより所定期間毎にセットされてそのＱ出力がＨ（ハイ）になる。

スイッチング素子Ｍｐに流れる電流は電流検出手段７により検出され、その電流検出信号はスロープ補償回路８から出力されるスロープ補償信号と加算回路９により和をとられてＰＷＭコンパレータＰＷＭＣＭＰの非反転入力端子に入力されている。スロープ補償回路８も信号ＯＳＣにより所定期間毎に起動をかけられている。フリップフロップのＱ出力はＰＷＭ信号としてドライブ回路２,３に入力され、フリップフロップのＱ出力がＨのときにスイッチング素子Ｍｐがオン、フリップフロップのＱ出力がＬ（ロー）のときに同期整流素子Ｍｎがオンする。このように、スイッチング素子Ｍｐに流れる電流を検出してスイッチング素子の制御を行う方式を電流モードという。電流モードのスイッチング電源では、スイッチング素子を５０％以上のオンデューティ（時比率）で動作させた場合に、スイッチング周波数より低い周波数の発振が起こる、サブハーモニック発振という現象が知られている（例えば、特許文献１参照）。これを防止するのがスロープ補償回路８である。スロープ補償回路８から出力される単調増加のスロープ補償信号を電流検出信号に加算して電流検出信号の傾き（増加率）を上げることによりサブハーモニック発振を防止する。
図１２に、電流検出手段７、スロープ補償回路８および加算回路９の構成例を示す。ドライブ回路２およびトランジスタＭｐは図１１のものと同じものであり、Ｒｓはスイッチング素子Ｍｐに流れる電流を検出するためのセンス抵抗である。センス抵抗Ｒｓの両端の電圧は、それぞれレベルシフト回路１０，１１によりレベルシフトされてトランスコンダクタンスアンプ１２に入力される。レベルシフト回路１０，１１としては様々な様態を適用することができるが、簡易的な構成、例えば分圧回路であってもよい。トランスコンダクタンスアンプ１２は２つの入力の差分に応じた電流を出力する。本発明の場合、トランスコンダクタンスアンプ１２の出力はシンク電流であり、２つの入力の差分が大きいほど、すなわちスイッチング素子Ｍｐに流れる電流が大きいほど大きな電流を吸い込む。トランスコンダクタンスアンプ１２の出力であるシンク電流ＩｓはＰチャネルＭＯＳトランジスタＭ１を介して電源ＶＩＮから供給される。ＰチャネルＭＯＳトランジスタＭ２とＭ１はカレントミラー回路を構成していて、ＰチャネルＭＯＳトランジスタＭ２に流れる電流Ｉ１は、トランスコンダクタンスアンプ１２の出力電流Ｉｓをコピーしたものになっている（電流Ｉｓに等しいか、比例したものになっている）。この電流Ｉ１がスイッチング素子Ｍｐに流れる電流を検出した電流検出信号に相当する。

定電流源Ｉ０とコンデンサＣ１は積分回路を構成していて、定電流源Ｉ０から供給される定電流（その値もＩ０と表わす）がコンデンサＣ１で積分されることにより、コンデンサＣ１の両端電圧（積分電圧）は直線的に上昇していく。信号ＯＳＣはこの回路の外部から与えられる定周期の信号であり、一定期間毎に所定時間幅のリセット信号をＮチャネルＭＯＳトランジスタＭ３のゲートに与える。ＮチャネルＭＯＳトランジスタＭ３は、信号ＯＳＣがリセット信号Ｈを与えるとオンし、コンデンサＣ１の電荷を放電させてその積分電圧をリセットするリセットトランジスタである。コンデンサＣ１の積分電圧はＮチャネルＭＯＳトランジスタＭ４のゲートに印加されている。ＮチャネルＭＯＳトランジスタＭ４はソースフォロワ回路として動作し、抵抗Ｒ３にＶ１＝（コンデンサＣ１の積分電圧−ＮチャネルＭＯＳトランジスタＭ４の閾値電圧）の電圧を加える。抵抗Ｒ３の抵抗値をＲ３とすると抵抗Ｒ３にはＩ２＝Ｖ１／Ｒ３の電流が流れ、Ｉ２も直線的に上昇する信号となる。ＰチャネルＭＯＳトランジスタＭ５とＭ６はカレントミラー回路を構成していて、ＰチャネルＭＯＳトランジスタＭ６に流れる電流Ｉ３は、電流Ｉ２をコピーしたものになっている。この電流Ｉ３がスロープ補償信号に相当する。
電流Ｉ１とＩ３はともに抵抗Ｒａに流れ、抵抗Ｒａの抵抗値もＲａとすると、これにより抵抗Ｒａの両端電圧Ｖｓｉｇ（抵抗Ｒａの一端は基準電位のＧＮＤであるので、他端のＰチャネルＭＯＳトランジスタＭ２，Ｍ６と接続される側の電圧Ｖｓｉｇと等しい）は、Ｖｓｉｇ＝Ｒａ×（Ｉ１＋Ｉ３）＝Ｒａ×Ｉ１＋Ｒａ×Ｉ３ となる。この電圧Ｖｓｉｇが電流検出信号とスロープ補償信号を合成した（和をとった）信号であり、スイッチング素子のオン・オフ制御を行うための信号となる。

図１３は上記の回路の動作を説明するためのタイミングチャートである。上から順に、スロープ補償回路８の出力であるスロープ補償信号（図１２に示す電流Ｉ３に相当），電流検出信号（図１２に示す電流Ｉ１に相当），電流検出信号とスロープ補償信号を加算した合成信号（図１２に示す電圧信号Ｖｓｉｇに相当），信号ＯＳＣ（Ｈの部分がＲＳフリップフロップ５をセット（ＳＥＴ）する信号となる），ＲＳフリップフロップ５のリセット信号（ＰＷＭコンパレータＰＷＭＣＭＰの出力信号）およびＰＷＭ信号（ＲＳフリップフロップ５のＱ出力）である。信号ＯＳＣのＨによりオンスロープ補償回路８がトリガーされてスロープ補償信号が立ち上がる（厳密には、信号ＯＳＣがＬに戻り、コンデンサＣ１の積分電圧がＮチャネルＭＯＳトランジスタＭ４の閾値電圧を超えてから立ち上がる）とともに、ＲＳフリップフロップ５がセットされてスイッチング素子Ｍｐがオンし、電流検出信号も立ち上がる。加算回路９の出力である合成信号Ｖｓｉｇも立ち上がり、合成信号ＶｓｉｇがエラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢに達すると、ＰＷＭコンパレータＰＷＭＣＭＰの出力信号がＨとなってＲＳフリップフロップ５をリセットする。ＲＳフリップフロップ５がリセットされるとＰＷＭ信号がＬとなり、スイッチング素子Ｍｐがオフして電流検出信号の値がゼロとなる。電流検出信号がゼロとなると、合成信号Ｖｓｉｇがスロープ補償信号だけを反映した信号となるとともに、ＲＳフリップフロップ５のリセット信号が解除される。以上の動作を信号ＯＳＣの周期毎に繰り返して、所定の出力電圧ＶＯＵＴを得るのである。
特開２００４−４０８５６号公報

電流モードのスイッチング電源においては、軽負荷（出力電流が小さい）でかつスイッチング周波数（すなわち上記の信号ＯＳＣの周波数）が高いとセンス抵抗Ｒｓにより検出される電流検出信号が微小になる。この様子を図１４に示す。図１４に示す信号は図１３のものと同じであるが、軽負荷でかつ高スイッチング周波数の場合について示すものである。スイッチング周波数が高くてスイッチング周期が短いと、そのスイッチング周期で立ち上がる合成信号Ｖｓｉｇとバランスをとる形となるため（バランスがとれていないとＰＷＭ波形のデューティが大きすぎるか小さすぎて出力電圧ＶＯＵＴが変化し、結局バランスがとれるようになる）、スイッチング周期が長いときに比べ、エラーアンプＥＲＲＡＭＰの出力ＦＢは低下する。さらに、図１４に示すように、軽負荷で出力コンデンサＣｏから外部に取り出される電荷が少ない（すなわち出力電流が小さい）と、出力電圧ＶＯＵＴが増加するためエラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢが一層小さくなる。このように、軽負荷でかつ高スイッチング周波数の場合はフィードバック新Ｂ号ＦＢがゼロ近くまで減少し、鋸波である合成信号Ｖｓｉｇが立ち上がり始めて直ぐの、その値がまだ小さいときにＰＷＭコンパレータＰＷＭＣＭＰが動作する（ＲＳフリップフロップ５へのリセット信号を出力する）ので、図１４に示すように誤パルスが出力され、不安定動作の要因となる。さらに、エラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢが微小信号であるためノイズの影響を受けやすく、これも不安定動作の要因となる。

また、特許文献１に開示されている、スロープ補償信号をスイッチング周期の途中から加算する方式では、軽負荷でかつ高スイッチング周波数の場合に関する上記の問題がさらに顕著になってしまう（合成信号Ｖｓｉｇの立ち上がりがさらに小さくなり、これとバランスをとるエラーアンプＥＲＲＡＭＰの出力ＦＢがさらに微小となる）。
この発明は、これらの課題を解決し、軽負荷でかつ高スイッチング周波数の場合においてもＰＷＭ信号を生成するたもの信号が微小信号であることに起因する不安定動作要因のない電流モードのスイッチング電源を提供することを目的とする。

そこで、上記課題を解決するために、請求項１に係る発明は、スイッチング素子のオン・オフを制御して所定の電圧の出力を生成するスイッチング電源において、前記出力の電圧またはその分圧と基準電圧を比較してその差に応じた誤差信号を出力する誤差増幅器と、前記スイッチング素子に流れる電流を検出する電流検出手段と、前記スイッチング素子がオンする前にゼロリセットされ、前記スイッチング素子がオンすると増加を開始し、前記スイッチング素子のスイッチング周期より短い所定時間経過後に増加を停止する加算スロープ信号を生成する加算スロープ回路とを有し、前記電流検出手段の出力と前記加算スロープ信号を加算した和信号を求め、該和信号と前記誤差信号を比較して前記和信号が前記誤差信号に等しくなったときに前記スイッチング素子をオフにすることを特徴とする。
請求項２に係る発明は、請求項１に係る発明においてサブハーモニック発振を防ぐためのスロープ補償信号を生成するスロープ補償回路をさらに有し、前記和信号の替わりに前記和信号にさらに前記スロープ補償信号を加算した第２和信号を前記誤差信号と比較して、前記第２和信号が前記誤差信号に等しくなったときにスイッチング素子をオフにすることを特徴とする。
請求項３に係る発明は、請求項１に係る発明においてサブハーモニック発振を防ぐためのスロープ補償信号を生成するスロープ補償回路をさらに有し、前記誤差信号の替わりに前記誤差信号から前記スロープ補償信号を差し引いた差信号を前記和信号と比較して、前記和信号が前記差信号に等しくなったときにスイッチング素子をオフにすることを特徴とする。

請求項４に係る発明は、請求項１ないし３のいずれか１つに係る発明において前記加算スロープ回路が定電流で充電されるコンデンサを有し、該コンデンサの両端電圧を前記加算スロープ信号とすることを特徴とする。
請求項５に係る発明は、請求項４に係る発明において前記定電流が前記スイッチング素子のスイッチング周波数に比例することを特徴とする。
請求項６に係る発明は、請求項１ないし３のいずれか１つに係る発明において前記加算スロープ信号の増加率が前記スイッチング素子のスイッチング周波数に比例することを特徴とする。
請求項７に係る発明は、請求項５または６に係る発明において前記所定時間が前記スイッチング素子のスイッチング周期に比例することを特徴とする。
請求項８に係る発明は、請求項１に係る発明において前記電流検出手段が前記スイッチング素子に接続された抵抗の両端電圧を検出するものであることを特徴とする。

この発明のスイッチング電源は、電流検出信号の立ち上がりの早い時期に加算スロープ信号を重畳させて、軽負荷でかつ高スイッチング周波数の場合でも合成信号Ｖｓｉｇがある程度大きくなるようにすることにより、これとバランスをとるエラーアンプＥＲＲＡＭＰの出力ＦＢも大きくして、電流モードであっても、ＰＷＭ信号を生成するための信号が微小信号であることに起因する不安定動作要因を解消することができる。

以下、図面を用いて本発明のスイッチング電源について説明する。
図１に、本発明のスイッチング電源に係る全体構成例を示す。図１１と同じ部位には、同じ符号を付して詳細な説明を省略する。本実施例の図１１に示すスイッチング電源との違いは、加算スロープ回路２０を設け、その出力である加算スロープ信号を加算回路９への３つめの入力信号としたことにある。加算スロープ回路２０は入力端子２１からの信号Ｍｉｎ．Ｐｕｌｓｅが入力され、信号Ｍｉｎ．Ｐｕｌｓｅにより指示される期間、単調増加する信号を発生し、それを加算スロープ信号として加算回路９に入力する。信号Ｍｉｎ．Ｐｕｌｓｅは信号ＯＳＣ同じ周波数（すなわちスイッチング周波数と同じ周波数）で、かつ同期をとられた信号であり、信号ＯＳＣの新しい周期が開始すると加算スロープ回路２０に加算スロープ信号の生成を指示する。
図２に加算スロープ回路２０の第１の構成例を関連部分とともに示す。本図において、図１２と同じ部位には、同じ符号を付して詳細な説明を省略する。図２において加算スロープ回路２０は、ＮチャネルＭＯＳトランジスタＭ７，Ｍ８，ＰチャネルＭＯＳトランジスタＭ９，Ｍ１０，定電流源Ｉ１，コンデンサＣ２および抵抗Ｒ４を有している。構成はスロープ補償回路８と同様であり、定電流源Ｉ１とコンデンサとＣ２が積分回路を構成し、ＮチャネルＭＯＳトランジスタＭ７がそのリセットトランジスタとなっている。ワンショット回路２１の出力である信号Ｍｉｎ．ＰｕｌｓｅがＬであるとリセットトランジスタＭ７がオフするので、その期間に定電流源からの定電流（その値もＩ１とする）がコンデンサＣ２（その容量値もＣ２とする）に積分され、時間をｔとするとコンデンサＣ２の両端電圧はＩ１×ｔ／Ｃ２となって直線的に立ち上がる。コンデンサＣ２による積分電圧はＮチャネルＭＯＳトランジスタＭ８のゲートに印加され、ＮチャネルＭＯＳトランジスタＭ８はソースフォロワ回路として動作し、抵抗Ｒ４にＶ２＝（コンデンサＣ２の積分電圧−ＮチャネルＭＯＳトランジスタＭ８の閾値電圧）の電圧を加える。抵抗Ｒ４の抵抗値をＲ４とすると抵抗Ｒ４にはＩ４＝Ｖ２／Ｒ４の電流が流れ、Ｉ４も直線的に上昇する信号となる。ＰチャネルＭＯＳトランジスタＭ９とＭ１０はカレントミラー回路を構成していて、ＰチャネルＭＯＳトランジスタＭ１０に流れる電流Ｉ５は、電流Ｉ４をコピーしたものになっている。この電流Ｉ５が加算スロープ信号に相当する。

電流Ｉ５は電流Ｉ１，Ｉ３とともに抵抗Ｒａに流れ、これにより合成信号Ｖｓｉｇは、Ｖｓｉｇ＝Ｒａ×（Ｉ１＋Ｉ３＋Ｉ５）＝Ｒａ×Ｉ１＋Ｒａ×Ｉ３＋Ｒａ×Ｉ５ となる。
信号Ｍｉｎ．ＰｕｌｓｅがＨであるとリセットトランジスタＭ７がオンするので、加算スロープ信号Ｉ５がゼロとなり、加算スロープ信号は合成信号Ｖｓｉｇの生成に寄与しなくなる。また、ワンショット回路２２には信号ＯＳＣが入力され、ワンショット回路２２は信号ＯＳＣが立ち上がると所定期間Ｌとなりその後Ｈとなる信号を生成する。
図１，２の回路に係るタイミングチャートを図３，４に示す。図３はエラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢが小さく、加算スロープ信号が増加しているときに合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくなる場合であり、図４はフィードバック信号ＦＢが大きく、加算スロープ信号の増加期間が終了してから合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくなる場合である。
図３において、ＯＳＣ信号がＨになると、上述のようにスロープ補償回路８がトリガーされてスロープ補償信号が立ち上がるとともに、ワンショット回路２２が所定期間Ｌとなる信号（Ｍｉｎ．Ｐｕｌｓｅ信号）を出力して加算スロープ信号も立ち上がる（増加を始める）。この所定期間の間は、加算スロープ信号，スロープ補償信号および電流検出信号の和が合成信号Ｖｓｉｇとなる（電流検出信号は、スイッチング素子がオフするとゼロになって合成信号Ｖｓｉｇに寄与しなくなる）。フィードバック信号ＦＢが小さいので合成信号Ｖｓｉｇとフィードバック信号ＦＢが上記所定期間のうちに等しくなってＰＷＭ信号が終了し（Ｌになり）、スイッチング素子Ｍｐがオフするから電流検出信号もゼロになる。この場合、フィードバック信号ＦＢが小さいといっても、ある程度傾斜の大きい加算スロープ信号が電流検出信号に重畳されて合成信号Ｖｓｉｇもある程度の大きさを有しているので、これとバランスをとる（合成信号Ｖｓｉｇと等しくなる点で適切な時比率を与える）フィードバック信号ＦＢも従来より大きな値をとるようになるので、フィードバック信号ＦＢや合成信号Ｖｓｉｇが微小信号であることに起因する不安定動作要因を解消することができる。

図４は軽負荷ではない場合に相当し、フィードバック信号ＦＢが従来でも大きくなる領域である。上記の所定期間が経過しても合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくならないと、加算スロープ信号がゼロに戻り、以降はスロープ補償信号と電流検出信号の和が合成信号Ｖｓｉｇとなる。この合成信号Ｖｓｉｇがフィードバック信号ＦＢに等しくなるとスイッチング素子Ｍｐがオフし、電流検出信号がゼロになるから、以降は合成信号Ｖｓｉｇがスロープ補償信号だけを反映した信号となる。
図５に加算スロープ回路の第２の構成例を関連部分とともに示す。図５に示す回路は、図２の第１の加算スロープ回路２０を第２の加算スロープ回路２０’に置き換えたものである。第２の加算スロープ回路２０’に対しては、ワンショット回路２１の出力Ｍｉｎ．Ｐｕｌｓｅではなく、信号ＯＳＣが直接入力される。第１の加算スロープ回路２０に対する第２の加算スロープ回路２０’の違いは、コンデンサＣ２に並列にツェナーダイオードＺＤを設けた点である。第２の加算スロープ回路２０’はツェナーダイオードＺＤを除き、スロープ補償回路８と同様の構成・動作を行う。すなわち、第２の加算スロープ回路２０’はスロープ補償回路８と同様に信号ＯＳＣでトリガーされて一定の傾きで増加する加算スロープ信号Ｉ５を生成する。加算スロープ信号Ｉ５の増加はスイッチング周期の最後まで続くものではなく、コンデンサＣ２の積分電圧（両端電圧）がツェナーダイオードＺＤのツェナー電圧Ｖｚに達した時点でクランプされて増加は終了する。すなわち、コンデンサＣ２の積分電圧がＶｚでクランプされるので、電圧Ｖ２は以降（Ｖｚ−ＮチャネルＭＯＳトランジスタＭ８の閾値電圧）の定電圧となり、これにより電流Ｉ４，Ｉ５も定電流となる。

図１，５の回路に係るタイミングチャートを図６，７に示す（図１において、信号Ｍｉｎ．Ｐｕｌｓｅが信号ＯＳＣに置き換えられているものとする）。図６，７は、図１，２に関する図３，４に対応するものであり、それぞれ、エラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢが小さく、加算スロープ信号が増加しているときに合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくなる場合、およびフィードバック信号ＦＢが大きく、加算スロープ信号の増加期間が終了してから合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくなる場合のタイミングチャートである。
図６においてＯＳＣ信号がＨになると、上述の実施例と同様にスロープ補償回路８がトリガーされてスロープ補償信号が立ち上がるとともに、第２の加算スロープ回路２０’もトリガーされて加算スロープ信号が立ち上がる（増加を始める）。コンデンサＣ２の積分電圧がツェナーダイオードＺＤのツェナー電圧Ｖｚに達するまでは、加算スロープ信号，スロープ補償信号および電流検出信号の和が合成信号Ｖｓｉｇとなる（電流検出信号は、スイッチング素子がオフするとゼロになって合成信号Ｖｓｉｇに寄与しなくなる）。フィードバック信号ＦＢが小さいので合成信号Ｖｓｉｇとフィードバック信号ＦＢが、コンデンサＣ２の積分電圧がツェナーダイオードＺＤのツェナー電圧Ｖｚに達する前に等しくなってＰＷＭ信号が終了し（Ｌになり）、スイッチング素子Ｍｐがオフするから電流検出信号もゼロになる。この場合、フィードバック信号ＦＢが小さいといっても、上述の実施例と同様にある程度傾斜の大きい加算スロープ信号が電流検出信号に重畳されて合成信号Ｖｓｉｇもある程度の大きさを有しているので、これとバランスをとるフィードバック信号ＦＢも従来より大きな値をとり、フィードバック信号ＦＢや合成信号Ｖｓｉｇが微小信号であることに起因する不安定動作要因を解消することができる。

図７は軽負荷ではない場合に相当し、フィードバック信号ＦＢが従来でも大きくなる領域である。コンデンサＣ２の積分電圧がツェナーダイオードＺＤのツェナー電圧Ｖｚに達しても合成信号Ｖｓｉｇとフィードバック信号ＦＢが等しくならないと、加算スロープ信号はコンデンサＣ２の積分電圧がツェナー電圧Ｖｚに達した時点の値を保ち、以降はその一定値とスロープ補償信号と電流検出信号との和が合成信号Ｖｓｉｇとなる。この合成信号Ｖｓｉｇがフィードバック信号ＦＢに等しくなるとスイッチング素子Ｍｐがオフし、電流検出信号がゼロになるから、以降はスロープ補償信号と上記一定値の和の信号が合成信号Ｖｓｉｇとなる。
上述の実施例において、定電流源Ｉ１の定電流Ｉ１の大きさは信号ＯＳＣの周波数、すなわちスイッチング周波数に比例したものであるとよい。これは、スイッチング周波数が変化しうるものであり、スイッチング周波数もしくはスイッチング周期が変化しても定電流Ｉ１の値が一定であると、スイッチング周期が短い場合は加算スロープ信号の立ち上がりが遅すぎることになり、スイッチング周期が長い場合は加算スロープ信号の立ち上がりが速すぎることになって不具合が生じるからである。なお、スイッチング周波数は、負荷の軽重や入出力電圧の変化などによって変化させる場合がある。加算スロープ信号については、上記Ｍｉｎ．Ｐｕｌｓｅのパルス幅をスイッチング周期に比例する時間として当該時間経過後に加算スロープ信号の大きさがスイッチング周波数によらず一定値になる、もしくはコンデンサＣ２の積分電圧がツェナー電圧Ｖｚに達するまでの時間がスイッチング周期に比例したものになることが望ましい。このためには、定電流Ｉ１がスイッチング周期に反比例、すなわちスイッチング周波数に比例するものであればよい。

スイッチング周波数に比例する定電流Ｉ１を与える回路の例を図８に示す。図８において、ＶＣＯは電圧制御発振器（Voltage Controlled Oscillator）であり、入力信号ｆ＿ｓｉｇの電圧に比例した周波数の信号ＯＳＣを生成・出力する。また、図８の回路はオペアンプ（演算増幅器）ＯＰ１，ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２および抵抗Ｒ５も有していて、この部分が定電流源Ｉ１に相当する。入力信号ｆ＿ｓｉｇはオペアンプＯＰ１の反転入力端子に入力され、オペアンプＯＰ１の出力はＰチャネルＭＯＳトランジスタＭ１１，Ｍ１２のゲートに接続されている。出力はＰチャネルＭＯＳトランジスタＭ１１のドレインは抵抗Ｒ５の一端およびオペアンプＯＰ１の非反転入力端子に接続されている。この構成により、オペアンプＯＰ１の反転入力端子と非反転入力端子は仮想短絡されるから、抵抗Ｒ５には入力信号ｆ＿ｓｉｇの電圧が印加される。従い、抵抗Ｒ３には入力信号ｆ＿ｓｉｇの電圧に比例した、すなわちスイッチング周波数に比例した電流Ｉ６が流れる。ＰチャネルＭＯＳトランジスタＭ１１とＭ１２はカレントミラー回路を構成していて、ＰチャネルＭＯＳトランジスタＭ１２に流れる電流はＰチャネルＭＯＳトランジスタＭ１１に流れる電流（すなわち抵抗Ｒ３に流れる電流）Ｉ６に等しい、もしくは比例したものになる。従い、ＰチャネルＭＯＳトランジスタＭ１２のドレインから供給される電流はスイッチング周波数に比例したものになり、これを定電流Ｉ１としてコンデンサＣ２で積分すればよい。

図９に、電圧制御発振器ＶＣＯおよびスイッチング周期に比例したＭｉｎ．Ｐｕｌｓｅ信号のパルス幅を与える回路の構成例を示す。この回路では、定電流源Ｉ１の構成要素であるオペアンプ（演算増幅器）ＯＰ１，ＰチャネルＭＯＳトランジスタＭ１１および抵抗Ｒ５を、電圧制御発振器ＶＣＯが共有している。電圧制御発振器ＶＣＯはこの他に、ＰチャネルＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１７，ＮチャネルＭＯＳトランジスタＭ１５，Ｍ１６，Ｍ１８，コンデンサＣｔ，ワンショット回路２３，ヒステリシスコンパレータＣＭＰ１，コンパレータＣＭＰ２およびオア（ＯＲ）ゲート２４を有している。ＰチャネルＭＯＳトランジスタＭ１３，Ｍ１４はゲートが共通に接続されてカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタＭ１３に流れる電流Ｉ７およびＰチャネルＭＯＳトランジスタＭ１４に流れる電流Ｉ８は、ＰチャネルＭＯＳトランジスタＭ１１に流れる電流Ｉ６に等しいか、もしくは比例したものになっている。ＰチャネルＭＯＳトランジスタＭ１３とＮチャネルＭＯＳトランジスタＭ１５は直列に接続され、ＮチャネルＭＯＳトランジスタＭ１５とＭ１６とがカレントミラー回路を構成しているから、ＮチャネルＭＯＳトランジスタＭ１６に流れる電流Ｉ９は電流Ｉ７に等しいか、もしくは比例するものになる。ＰチャネルＭＯＳトランジスタＭ１４，Ｍ１７とＮチャネルＭＯＳトランジスタＭ１８，Ｍ１６は直列に接続され、ＰチャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳトランジスタＭ１８はヒステリシスコンパレータＣＭＰ１の出力Ｖ４により交互にオン・オフするので、ＰチャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳトランジスタＭ１８の接続点に接続されているコンデンサＣｔは、電流Ｉ８で充電される（ＰチャネルＭＯＳトランジスタＭ１７がオンしている場合）か、電流Ｉ９で放電される（ＮチャネルＭＯＳトランジスタＭ１８がオンしている場合）かのいずれかの状態となる。コンデンサＣｔの充電電圧Ｖ３は、ヒステリシスコンパレータＣＭＰ１により基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較され、コンパレータＣＭＰ２により基準電圧Ｖｒｅｆ３（Ｖｒｅｆ１＜Ｖｒｅｆ３＜Ｖｒｅｆ２）と比較される。ヒステリシスコンパレータＣＭＰ１の出力Ｖ４とコンパレータＣＭＰ２の出力Ｖ５はオアゲート２４によって論理和をとられて信号Ｍｉｎ．Ｐｕｌｓｅになる。また、ヒステリシスコンパレータＣＭＰ１の出力Ｖ４はワンショット回路２３に入力され、ワンショット回路２３は信号Ｖ４の立下りでトリガーされて一定幅のＨパルスを出力する。

図９の回路の動作について、図１０のタイミングチャートを用いて説明する。ヒステリシスコンパレータＣＭＰ１の出力Ｖ４がＨであるとコンデンサＣｔの電荷が定電流Ｉ９によって放電されるため、コンデンサＣｔの積分電圧Ｖ３は直線的に減少する。電圧Ｖ３が基準電圧Ｖｒｅｆ１に達するとヒステリシスコンパレータＣＭＰ１の出力Ｖ４は反転してＬとなるとともに、ヒステリシスコンパレータＣＭＰ１の基準電圧がＶｒｅｆ１からＶｒｅｆ２に切り替わる。ヒステリシスコンパレータＣＭＰ１の出力Ｖ４がＬであるとコンデンサＣｔは定電流Ｉ８によって充電されるため、コンデンサＣｔの積分電圧Ｖ３は直線的に増加する。電圧Ｖ３が基準電圧Ｖｒｅｆ２に達するとヒステリシスコンパレータＣＭＰ１の出力Ｖ４は反転してＨとなるとともに、ヒステリシスコンパレータＣＭＰ１の基準電圧がＶｒｅｆ２からＶｒｅｆ１に切り替わる。この動作を繰り返し、コンデンサＣｔの積分電圧Ｖ３はＶｒｅｆ１とＶｒｅｆ２の間で振動する三角波となる。
一方、コンパレータＣＭＰ２は、コンデンサＣｔの積分電圧Ｖ３と基準電圧Ｖｒｅｆ３との比較を行って、信号Ｖ５を出力する。信号Ｖ４と信号Ｖ５はオアゲート２４によって論理和をとられて、信号ＯＳＣの立ち上がりからコンデンサＣｔの積分電圧Ｖ３が基準電圧Ｖｒｅｆ３に達するまでの期間Ｌとなる信号Ｍｉｎ．Ｐｕｌｓｅとなる。信号Ｖ４がＬとなっている時間をＴ１、信号Ｖ４がＨとなっている時間をＴ２とすると、Ｔ１＝Ｋ１×Ｉ６，Ｔ２＝Ｋ２×Ｉ６（Ｋ１，Ｋ２は定数）となる。信号Ｍｉｎ．Ｐｕｌｓｅのパルス幅（Ｌとなっている期間）をＴ０とすると、Ｔ０＝Ｔ１×（Ｖｒｅｆ３−Ｖｒｅｆ１）／（Ｖｒｅｆ２−Ｖｒｅｆ１）となるから、Ｔ０とスイッチング周期（＝Ｔ１＋Ｔ２）の比は、Ｔ０／（Ｔ１＋Ｔ２）＝（Ｋ１／（Ｋ１＋Ｋ２））×（Ｖｒｅｆ３−Ｖｒｅｆ１）／（Ｖｒｅｆ２−Ｖｒｅｆ１）となり、スイッチング周波数に依存しない一定値となる。

また、本発明はスロープ補償を行わない場合でも有効である。この場合、上述の説明においてスロープ補償信号が常にゼロであると考えればよい。合成信号Ｖｓｉｇは加算スロープ信号と電流検出信号の和信号となる。これを第１の和信号と考えれば、上述の加算スロープ信号，スロープ補償信号および電流検出信号を加算した信号は第２和信号といえる。
さらに、スロープ補償信号を加算スロープ信号および電流検出信号と一緒に加算して上記和信号，第２和信号を求める実施例について説明してきたが、エラーアンプＥＲＲＡＭＰの出力であるフィードバック信号ＦＢからスロープ補償信号を差し引いたものと、加算スロープ信号と電流検出信号との和信号をＰＷＭコンパレータＰＷＭＣＭＰで比較してＰＷＭ信号を生成するようにしてもよい。この場合も電流検出信号に加算スロープ信号が加算されて合成信号Ｖｓｉｇはある程度の大きさを有しているので、これとバランスをとる（合成信号Ｖｓｉｇと等しくなる点で適切な時比率を与える）信号（フィードバック信号ＦＢ−スロープ補償信号）も従来より大きな値をとるようになるので、ＰＷＭ信号を生成するための信号が微小信号であることに起因する不安定動作要因を解消することができる。

本発明のスイッチング電源に係る全体構成例を示す図である。 加算スロープ回路２０の第１の構成例を関連部分とともに示す回路図である。 図１，２の回路に係るタイミングチャートである。 図１，２の回路に係る別のタイミングチャートである。 加算スロープ回路の第２の構成例を関連部分とともに示す回路図である。 図１，５の回路に係るタイミングチャートである。 図１，５の回路に係る別のタイミングチャートである。 スイッチング周波数に比例する定電流Ｉ１を与える回路例を示す図である。 電圧制御発振器ＶＣＯおよびスイッチング周期に比例したＭｉｎ．Ｐｕｌｓｅ信号のパルス幅を与える回路の構成例を示す図である。 図９の回路の動作について説明するためのタイミングチャートである。 従来の電流モードのスイッチング電源の一例を示す回路図である。 電流検出手段７、スロープ補償回路８および加算回路９の構成例を示す回路図である。 図１１，１２の回路の動作を説明するためのタイミングチャートである 軽負荷でかつスイッチング周波数が高いときにセンス抵抗Ｒｓにより検出される電流検出信号が微小になる様子を示すための図である。

符号の説明

１，６，２１ 入力端子
２，３ ドライブ回路
４ 出力端子
５ ＲＳフリップフロップ
７ 電流検出手段
８ スロープ補償回路
９ 加算回路
１０，１１ レベルシフト回路
１２ トランスコンダクタンスアンプ
２０ 加算スロープ回路
２２，２３ ワンショット回路
２４ オアゲート
Ｃ１，Ｃ２，Ｃｃ，Ｃｏ，Ｃｔ コンデンサもしくはその容量値
ＣＭＰ１ ヒステリシスコンパレータ
ＣＭＰ２ コンパレータ
ＥＲＲＡＭＰ エラーアンプ（誤差増幅器）
Ｉ０，Ｉ１ 定電流源もしくはその定電流値
Ｉ２〜Ｉ９ 定電流
Ｌ インダクタ
Ｒ１〜Ｒ５，Ｒａ，Ｒｃ，Ｒｓ 抵抗もしくはその抵抗値
ＶＲＥＦ，Ｖｒｅｆ１〜Ｖｒｅｆ３ 基準電圧源もしくは基準電圧値
ＶＩＮ 入力電源もしくはその電圧
ＶＯＵＴ 出力もしくはその電圧
Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ９〜１４，Ｍ１７ ＰチャネルＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ７，Ｍ８，Ｍ１５，Ｍ１６，Ｍ１８ チャネルＭＯＳトランジスタ
Ｍｎ 同期整流素子（ＮチャネルＭＯＳトランジスタ）
Ｍｐ スイッチング素子（ＰチャネルＭＯＳトランジスタ）
ＯＰ１ オペアンプ（演算増幅器）
ＺＤ ツェナーダイオード

Claims (8)

1. スイッチング素子のオン・オフを制御して所定の電圧の出力を生成するスイッチング電源において、
   前記出力の電圧またはその分圧と基準電圧を比較してその差に応じた誤差信号を出力する誤差増幅器と、
   前記スイッチング素子に流れる電流を検出する電流検出手段と、
   前記スイッチング素子がオンする前にゼロリセットされ、前記スイッチング素子がオンすると増加を開始し、前記スイッチング素子のスイッチング周期より短い所定時間経過後に増加を停止する加算スロープ信号を生成する加算スロープ回路とを有し、
   前記電流検出手段の出力と前記加算スロープ信号を加算した和信号を求め、該和信号と前記誤差信号を比較して前記和信号が前記誤差信号に等しくなったときに前記スイッチング素子をオフにすることを特徴とするスイッチング電源。
2. サブハーモニック発振を防ぐためのスロープ補償信号を生成するスロープ補償回路をさらに有し、前記和信号の替わりに前記和信号にさらに前記スロープ補償信号を加算した第２和信号を前記誤差信号と比較して、前記第２和信号が前記誤差信号に等しくなったときにスイッチング素子をオフにすることを特徴とする請求項１に記載のスイッチング電源。
3. サブハーモニック発振を防ぐためのスロープ補償信号を生成するスロープ補償回路をさらに有し、前記誤差信号の替わりに前記誤差信号から前記スロープ補償信号を差し引いた差信号を前記和信号と比較して、前記和信号が前記差信号に等しくなったときにスイッチング素子をオフにすることを特徴とする請求項１に記載のスイッチング電源。
4. 前記加算スロープ回路が定電流で充電されるコンデンサを有し、該コンデンサの両端電圧を前記加算スロープ信号とすることを特徴とする請求項１ないし３のいずれか１項に記載のスイッチング電源。
5. 前記定電流が前記スイッチング素子のスイッチング周波数に比例することを特徴とする請求項４に記載のスイッチング電源。
6. 前記加算スロープ信号の増加率が前記スイッチング素子のスイッチング周波数に比例することを特徴とする請求項１ないし３のいずれか１項に記載のスイッチング電源。
7. 前記所定時間が前記スイッチング素子のスイッチング周期に比例することを特徴とする請求項５または６に記載のスイッチング電源。
8. 前記電流検出手段が前記スイッチング素子に接続された抵抗の両端電圧を検出するものであることを特徴とする請求項１に記載のスイッチング電源。

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