JP4203464B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、外部同期機能を有するカレントモード制御方式のＤＣ−ＤＣコンバータに関する。

近年、携帯機器をはじめとする各種電子機器において、電子回路へ電源電圧の供給を行なう電源回路にはスイッチング式のＤＣ−ＤＣコンバータが多用されている。これら電源回路には、機器の省エネ要望又は多機能化に伴い、複数のＤＣ−ＤＣコンバータを併設する際の同期運転機能、又は負荷急変等の過渡時の高速応答化が求められている。このような要望に対応するために、高速応答性に優れたカレントモード制御方式のＤＣ−ＤＣコンバータがある。

以下に、カレントモード制御方式のＤＣーＤＣコンバータについて、図６（ａ）及び（ｂ）を参照しながら説明する。

まず、カレントモード制御方式のＤＣーＤＣコンバータの一般的な回路構成について、図６（ａ）を参照しながら説明する。

図６（ａ）に示すように、ハイサイドスイッチ１１及びローサイドスイッチ１２は、直列に接続されており、入力電圧Ｖｉｎが印加される。ハイサイドスイッチ１１とローサイドスイッチ１２とが交互にオン・オフし、ハイサイドスイッチ１１とローサイドスイッチ１２との接続点にスイッチング電圧が発生する。

ハイサイドスイッチ１１とローサイドスイッチ１２との接続点に接続されたインダクタ１３とコンデンサ１４とによってＬＣフィルタを構成しており、該ＬＣフィルタは、ハイサイドスイッチ１１とローサイドスイッチ１２との接続点に発生するスイッチング電圧を整流し且つ平滑化して出力電圧Ｖｏｕｔを出力する。

誤差増幅器１５は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、その比較結果を増幅して誤差信号Ｖｅを出力する。ランプ信号発生回路１６は、クロック信号ＣＬＫに同期した鋸波状のランプ信号Ｖｃを出力する。演算回路１７は、誤差信号Ｖｅからランプ信号Ｖｃを減算して出力信号（Ｖｅ−Ｖｃ）を出力する。電流検出回路１８は、インダクタ１３に流れる電流を検出し、電流信号Ｖｉを出力する。比較器１９は、演算回路１７からの出力信号（Ｖｅ−Ｖｃ）と電流信号Ｖｉとを比較し、その比較結果を出力する。

ＲＳラッチ２０は、クロック信号ＣＬＫでセットされ、比較器１９の出力信号（Ｖｅ−Ｖｃ）に基づいてリセットされ、ハイサイドスイッチ１１及びローサイドスイッチ１２に対して駆動信号を出力する。

次に、一般的なカレントモード制御方式のＤＣ−ＤＣコンバータの動作について説明する。

まず、ＲＳラッチ２０がクロック信号ＣＬＫによってセットされると、ハイサイドスイッチ１１がオンとなると共にローサイドスイッチ１２がオフになる。このとき、インダクタ１３には入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差電圧（Ｖｉｎ−Ｖｏｕｔ）が印加される。インダクタ１３は差電圧（Ｖｉｎ−Ｖｏｕｔ）によって磁化されるので、インダクタ１３に流れる電流は増加する。従って、このインダクタ１３に流れる電流に応じた電流信号Ｖｉも上昇する。一方、ランプ信号発生回路１６はランプ信号Ｖｃをゼロから徐々に上昇させるので、演算回路１７における誤差信号Ｖｅとランプ信号Ｖｃとの演算結果である出力信号（Ｖｅ−Ｖｃ）は徐々に低下する。電流信号Ｖｉが出力信号（Ｖｅ−Ｖｃ）を上回ると、比較器１９からの出力信号が反転するので、その反転された出力信号によってＲＳラッチ２０はリセットされる。これにより、ハイサイドスイッチ１１はターンオフすると共にローサイドスイッチ１２はターンオンする。

ハイサイドスイッチ１１がオフであると共にローサイドスイッチ１２がオンであるとき、インダクタ１３には出力電圧Ｖｏｕｔが逆方向に印加される。このため、インダクタ１３は電圧（−Ｖｏｕｔ）によって消磁されるので、インダクタ１３に流れる電流は減少する。この状態は、クロック信号ＣＬＫによってＲＳラッチ２０が再びセットされて、ハイサイドスイッチ１１がターンオンすると共にローサイドスイッチ１２がターンオフするまで継続する。以上の動作を繰り返しながら出力電圧Ｖｏｕｔは供給される。

次に、出力電圧Ｖｏｕｔを安定化させる動作について説明する。

出力電圧Ｖｏｕｔが所望値よりも高くなろうとすると、誤差増幅器１５は誤差信号Ｖｅを低下させる。このため、電流信号Ｖｉが演算回路１７からの出力信号（Ｖｅ−Ｖｃ）を上回るレベルも低下していくので、その結果、インダクタ１３に流れる電流を減少させるようになる。すなわち、出力へ供給する電力を抑制することにより、出力電圧Ｖｏｕｔを低下させるようになる。逆に、出力電圧Ｖｏｕｔが低下していくと、前述の動作と反対の動作が行なわれるので、出力電圧Ｖｏｕｔを上昇させるようになる。

なお、図６（ｂ）は、前述した出力電圧Ｖｏｕｔの安定化動作におけるクロック信号ＣＬＫ、ランプ信号Ｖｃ、演算回路１７からの出力信号（Ｖｅ−Ｖｃ）、及び電流信号Ｖｉの動作波形を示している。

以上のような制御動作において、ランプ信号発生回路１６からのランプ信号Ｖｃが無い場合には、ハイサイドスイッチ１１のオン時間がスイッチング周期の５０％以上になると、制御動作が不安定になるという現象が知られている。このような不安定現象を回避する技術として、電流信号Ｖｉが比較される誤差信号Ｖｅにランプ信号Ｖｃを重畳させるスロープ補償と呼ばれる技術が提案されている。スロープ補償については、例えば特許文献１においては、ランプ信号の傾きを出力電圧から設定する技術が開示されており、また、特許文献２においては、ランプ信号の傾きを入出力電圧から設定する技術が開示されている。
ＵＳＰ４，６７４，０２０ 特開平６−１８９５２８

しかしながら、前述の従来技術によると、クロック信号ＣＬＫに同期してランプ信号Ｖｃを発生させているが、スロープ補償が必要なタイミングは、本来、１スイッチング周期内の５０％以降である。クロック信号ＣＬＫに同期して１スイッチング周期の最初からランプ信号Ｖｃを増加させると、１スイッチング周期が長い場合には、電流信号Ｖｉと比較される出力信号（Ｖｅ−Ｖｃ）が１スイッチング周期の終わりには低下し過ぎることになる。すなわち、ハイサイドスイッチ１１のオン時間が長くなる低入力電圧時には電流信号Ｖｉが低く抑えられてしまうので、充分な電力を出力に供給できなくなる。逆に、低入力電圧時の出力電力を確保しようとすると、高入力電圧時に必要以上の出力電力が供給されてしまう。

このような点に鑑みると、必要とされる１スイッチング周期の後半、実際には各素子の特性バラツキ等をも考慮すると、１スイッチング周期の４０％ぐらいからランプ信号Ｖｃを増加させ始めることが望ましい。ＤＣ−ＤＣコンバータの内部においてクロック信号ＣＬＫを発生させる場合には、１スイッチング周期の４０％からランプ信号Ｖｃを増加させるような設定を行なうことは容易であるが、ＤＣ−ＤＣコンバータの外部からクロック信号ＣＬＫが入力されてくる場合、すなわちＤＣ−ＤＣコンバータに外部同期機能が必要な場合には、前述の従来の技術では、１スイッチング周期の４０％からランプ信号ＣＬＫを増加させるような設定を行なうこと困難である。

前記に鑑み、本発明の目的は、外部同期機能を有するカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、スロープ補償に必要なランプ信号の増加を、１スイッチング周期における例えば４０％といった所定の割合の時点から開始させることが可能なＤＣ−ＤＣコンバータを提供することである。

前記の目的を達成するために、本発明の第１のＤＣ−ＤＣコンバータは、入力電圧を受け、入力電圧から連続的な所定の周期を有したスイッチング電圧を生成して出力するスイッチング手段と、スイッチング手段からのスイッチング電圧をインダクタに受け、インダクタに発生する電圧を整流し平滑化した出力電圧を出力する出力電圧生成手段と、ランプ信号を生成して出力するランプ信号発生手段と、インダクタに流れる電流に応じた電流信号と、出力電圧に応じた誤差信号と、ランプ信号発生手段からのランプ信号とを用いた演算を行なって、スイッチング手段の動作を制御する制御信号を生成してスイッチング手段に出力する制御手段とを備え、ランプ信号発生手段は、所定の周期を有したクロック信号を分周して、第１の周期と第２の周期とを有した分周信号を出力する分周回路と、分周信号に基づいて、第１の周期には、第１の周期の開始時に放電した後に定電流充電を行なうと共に、第２の周期には、第１の周期において充電された電圧を保持する、第１の静電容量を持つ第１のコンデンサ及び第２の静電容量を持つ第２のコンデンサよりなる第１の直列回路と、分周信号に基づいて、第２の周期には、第２の周期の開始時に放電した後に定電流充電を行なうと共に、第１の周期には、第２の周期において充電された電圧を保持する、第１の静電容量と等しい容量である第３の静電容量を持つ第３のコンデンサ及び第２の静電容量と等しい容量である第４の静電容量を持つ第４のコンデンサよりなる第２の直列回路とを少なくとも含み、第１の直列回路の電圧が第４のコンデンサの電圧に到達するまでの期間と、第２の直列回路の電圧が第２のコンデンサの電圧に到達するまでの期間とにおいては、一定値に保持されたランプ信号を出力することを特徴とする。

本発明の第１のＤＣ−ＤＣコンバータによると、外部同期型のカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、任意の外部クロック信号に対して、該クロック信号の周期における所定の割合の期間経過後に増加する、スロープ補償のためのランプ信号を発生させることが可能である。これにより、高入力電圧時の出力電力供給能力を過大にすることなく、低入力電圧時の出力電力を確保することができる。

本発明の第１のＤＣ−ＤＣコンバータにおいて、第１の静電容量は、第２の静電容量よりも小さいことが好ましい。

このようにすると、スロープ補償に必要なランプ信号の発生を１スイッチング周期の５０％未満に設定することができる。

本発明の第２のＤＣ−ＤＣコンバータは、入力電圧を受け、入力電圧から連続的な所定の周期を有したスイッチング電圧を生成して出力するスイッチング手段と、スイッチング手段からのスイッチング電圧をインダクタに受け、インダクタに発生する電圧を整流し平滑化した出力電圧を出力する出力電圧生成手段と、ランプ信号を生成して出力するランプ信号発生手段と、インダクタに流れる電流に応じた電流信号と、出力電圧に応じた誤差信号と、ランプ信号発生手段からのランプ信号とを用いた演算を行なって、スイッチング手段の動作を制御する制御信号を生成してスイッチング手段に出力する制御手段とを備え、ランプ信号発生手段は、所定の周期を有したクロック信号を分周して、第１の周期と第２の周期とを有した分周信号を出力する分周回路と、分周信号に基づいて、第１の周期には、第１の電流値で定電流充電を行なうと共に、第２の周期には、第２の電流値で定電流放電を行なう、第１の静電容量を持つ第１のコンデンサと、分周信号に基づいて、第１の周期には、第２の電流値で定電流放電を行なうと共に、第２の周期には、第１の電流値で定電流充電を行なう、第１の静電容量と等しい容量である第２の静電容量を持つ第２のコンデンサとを少なくとも含み、第１の周期における第１のコンデンサの電圧が第２のコンデンサの電圧に到達するまでの期間と、第２の周期における第２のコンデンサの電圧が第１のコンデンサの電圧に到達するまでの期間とにおいて、一定値に保持されたランプ信号を出力することを特徴とする。

本発明の第２のＤＣ−ＤＣコンバータによると、外部同期型のカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、任意の外部クロック信号に対して、該クロック信号の周期における所定の割合の期間経過後に増加する、スロープ補償のためのランプ信号を発生させることが可能である。これにより、高入力電圧時の出力電力供給能力を過大にすることなく、低入力電圧時の出力電力を確保することができる。

本発明の第２のＤＣ−ＤＣコンバータにおいて、第１の電流値は、第２の電流値よりも小さいことが好ましい。

このようにすると、スロープ補償に必要なランプ信号の発生を１スイッチング周期の５０％未満に設定することができる。

本発明の第２のＤＣ−ＤＣコンバータにおいて、ランプ信号発生手段は、第１の周期における第１のコンデンサの定電流充電前に、第１のコンデンサを放電すると共に、第２の周期における第２のコンデンサの定電流充填前に、第２のコンデンサを放電することが好ましい。

こようにすると、スロープ補償のためのランプ信号の発生を周期の後半に設定することが可能になる。

本発明の第１又は第２のＤＣ−ＤＣコンバータにおいて、ランプ信号を出力するランプ信号発生手段を複数備えており、複数のランプ信号発生手段の各々から出力されるランプ信号を加算した信号が制御手段に出力されることが好ましい。

このようにすると、周期の後半にランプ信号の傾きを大きくすることが可能になるので、周期の後半においてスロープ補償を強くすることができる。

本発明のＤＣ−ＤＣコンバータによれば、クロック信号に同期してスイッチング動作するカレントモード制御方式において、スロープ補償に必要なランプ信号の増加を、１スイッチング周期の例えば４０％といった所定の割合の時刻から開始させることができる。これにより、高入力電圧時の出力電力供給能力を過大にすることなく、低入力電圧時の出力電力を確保することができる。

以下に、本発明の各実施形態について、図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータについて、図１及び図２を参照しながら説明する。

図１は、本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成図を示している。

図１に示すように、ハイサイドスイッチ１１及びローサイドスイッチ１２（スイッチング手段）は、直列に接続されており、入力電圧Ｖｉｎが印加される。ハイサイドスイッチ１１とローサイドスイッチ１２とが交互にオン・オフし、ハイサイドスイッチ１１とローサイドスイッチ１２との接続点にスイッチング電圧が発生する。

ハイサイドスイッチ１１とローサイドスイッチ１２との接続点に接続されたインダクタ１３とコンデンサ１４とによってＬＣフィルタ（出力電圧生成手段）が構成されており、該ＬＣフィルタは、ハイサイドスイッチ１１とローサイドスイッチ１２との接続点に発生するスイッチング電圧を整流し且つ平滑化して出力電圧Ｖｏｕｔを出力する。

誤差増幅器１５は、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆとを比較し、その比較結果を増幅して誤差信号Ｖｅを出力する。ランプ信号発生回路（ランプ信号発生手段）１００は、クロック信号ＣＬＫに同期した鋸波状のランプ信号Ｖｃを出力する。演算回路１７は、誤差信号Ｖｅからランプ信号Ｖｃを減算して出力信号（Ｖｅ−Ｖｃ）を出力する。電流検出回路１８は、インダクタ１３に流れる電流を検出し、電流信号Ｖｉを出力する。比較器１９は、演算回路１７からの出力信号（Ｖｅ−Ｖｃ）と電流信号Ｖｉとを比較し、その比較結果を出力する。

ＲＳラッチ２０は、クロック信号ＣＬＫでセットされ、比較器１９の出力信号（Ｖｅ−Ｖｃ）に基づいてリセットされ、ハイサイドスイッチ１１及びローサイドスイッチ１２に対して駆動信号（制御信号）を出力する。なお、ここでは、例えば、演算回路１７、比較器１９、及びＲＳラッチ２０によって制御手段が構成され、該制御手段は、誤差増幅器１５からの誤差信号Ｖｅ、インダクタ１３に流れる電流に応じた電流信号Ｖｉ、及びランプ信号発生回路１００からのランプ信号Ｖｃとを用いた演算を行なって、スイッチング手段の動作を制御する制御信号（駆動信号）を出力する。

以下に、図１に示したＤＣ−ＤＣコンバータの動作について、図２を参照しながら説明する。

まず、ＲＳラッチ２０がクロック信号ＣＬＫを受けてセットされると、ハイサイドスイッチ１１がオンになると共に、ローサイドスイッチ１２がオフになる。このとき、インダクタ１３には入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差電圧（Ｖｉｎ−Ｖｏｕｔ）が印加される。インダクタ１３は差電圧（Ｖｉｎ−Ｖｏｕｔ）によって磁化されるので、インダクタ１３に流れる電流は増加する。従って、インダクタ１３に流れる電流に応じた電流信号Ｖｉも上昇する。電流信号Ｖｉが演算回路１７からの出力信号（Ｖｅ−Ｖｃ）を上回ると、比較器１９からの出力信号が反転するので、その反転された出力信号によってＲＳラッチ２０はリセットされる。このため、ハイサイドスイッチ１１をターンオフすると共に、ローサイドスイッチ１２をターンオンする。

ハイサイドスイッチ１１がオフであると共にローサイドスイッチ１２がオンであるとき、インダクタ１３には出力電圧Ｖｏｕｔが逆方向に印加される。このため、インダクタ１３は電圧（−Ｖｏｕｔ）によって消磁されるので、インダクタ１３に流れる電流は減少する。この状態は、クロック信号ＣＬＫによってＲＳラッチ２０が再びセットされて、ハイサイドスイッチ１１がターンオンすると共にローサイドスイッチ１２がターンオフするまで継続する。以上の動作を繰り返しながら出力電圧Ｖｏｕｔは供給される。

また、出力電圧Ｖｏｕｔが所望値よりも高くなろうとすると、誤差増幅器１５は誤差信号Ｖｅを低下させる。このため、電流信号Ｖｉが演算回路１７からの出力信号（Ｖｅ−Ｖｃ）を上回るレベルも低下していくので、その結果、インダクタ１３に流れる電流を減少させるようになる。すなわち、出力へ供給する電力を抑制することにより、出力電圧Ｖｏｕｔを低下させるようになる。一方、出力電圧Ｖｏｕｔが所望値よりも低くなろうとすると、前述の動作と反対の動作が行なわれるので、出力電圧Ｖｏｕｔを上昇させるようになる。このようにして、出力電圧Ｖｏｕｔは所望値となるように安定化される。

以下に、図１に示したランプ信号発生回路１００の構成について説明する。

図１のランプ信号発生回路１００において、分周回路１０１はクロック信号ＣＬＫの周波数を半分の周波数に分周し、クロック信号ＣＬＫの周期の２倍の周期を持つ分周信号ＣＬＫ１を出力する。第１の定電流回路１０２は分周信号ＣＬＫ１を受け、分周信号が“Ｈ”レベルのときに定電流Ｉｃを流す。第１の立上りエッジ検出回路１０３は分周信号ＣＬＫ１を受け、分周信号ＣＬＫ１の立上りエッジに同期してワンショットパルスを出力する。第１のＲＳラッチ１０４は、第１の立上りエッジ検出回路１０３からのワンショットパルスを受けてセットされる。第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６は直列に接続されており、それぞれのゲートに第１のＲＳラッチ１０４からの出力信号を受ける。第１の静電容量を有する第１のコンデンサ１０７及び第２の静電容量を有する第２のコンデンサ１０８は直列に接続されており、第１のコンデンサ１０７は第１のＮチャンネルＦＥＴ１０５のドレイン−ソース間に接続されており、第２のコンデンサ１０８は第２のＮチャンネルＦＥＴ１０６のドレイン−ソース間に接続されている。第１のＮチャンネルＦＥＴ１０５及び第１のコンデンサ１０７は第１の定電流回路１０２に接続されており、第２のＮチャンネルＦＥＴ１０６及び第２のコンデンサ１０８は接地されている。第１の比較器１０９は、第１のコンデンサ１０７及び第２のコンデンサ１０８の直列回路の電圧Ｖｃ１と基準電圧Ｖｒ１とを比較し、その比較結果を出力する。ここで、基準電圧Ｖｒ１は、例えば０．１Ｖのような接地電位に近い値に設定する。第１の比較器１０９からの出力に基づいて第１のＲＳラッチ１０４はリセットされる。なお、第２のコンデンサ１０８の電圧をＶｃ２とする。

また、図１のランプ信号発生回路１００において、インバータ１１０は、分周回路１０１からの分周信号ＣＬＫ１を受け、分周信号ＣＬＫ１を反転して出力する。第２の定電流回路１１１は、第２の定電流回路１０２と同様に、定電流Ｉｃを流す回路であり、インバータ１１０からの出力信号を受け、その出力信号が“Ｈ”レベル、すなわち分周信号ＣＬＫ１が“Ｌ”レベルのときに定電流Ｉｃを流す。第２の立上りエッジ検出回路１１２は、インバータ１１０からの出力信号の立上りエッジに同期してワンショットパルスを出力する。第２のＲＳラッチ１１３は、第２の立上りエッジ検出回路１１２からのワンショットパルスを受けてセットされる。第３のＮチャンネルＦＥＴ１１４及び第４のＮチャンネルＦＥＴ１１５は直列に接続されており、それぞれのゲートに第２のＲＳラッチ１１３からの出力信号をゲートに受ける。第１の静電容量と等しい容量である第３の静電容量を有する第３のコンデンサ１１６は第３のＮチャンネルＦＥＴ１１４のドレイン−ソース間に接続されており、第２の静電容量と等しい容量である第４の静電容量を有する第４のコンデンサ１１７は第４のＮチャンネルＦＥＴ１１５のドレイン−ソース間に接続されている。第３のＮチャンネルＦＥＴ１１４及び第３のコンデンサ１１６は、第２の定電流回路１１１に接続されており、第４のＮチャンネルＦＥＴ１１５及び第４のコンデンサ１１７は接地されている。第２の比較器１１８は、第３のコンデンサ１１６及び第４のコンデンサ１１７の直列回路の電圧Ｖｃ３と基準電圧Ｖｒ１とを比較し、その比較結果を出力する。第２の比較器１１８からの出力に基づいて第２のＲＳラッチ１１３はリセットされる。なお、第４のコンデンサ１１７の電圧をＶｃ４とする。

また、図１のランプ信号発生回路１００において、第３の比較器１１９は第１のコンデンサ１０７及び第２のコンデンサ１０８の直列回路の電圧Ｖｃ１と第４のコンデンサ１１７の電圧Ｖｃ４とを比較し、その比較結果を出力する。また、第４の比較器１２０は第３のコンデンサ１１６及び第４のコンデンサ１１７の直列回路の電圧Ｖｃ３と第２のコンデンサ１０８の電圧Ｖｃ２とを比較し、その比較結果を出力する。ＯＲゲート１２１は、第３の比較器１１９の出力と第４の比較器１２０の出力とを受け、出力Ｖｇｃを生成し出力する。第５のＮチャンネルＦＥＴ１２２は、ゲートにＯＲゲート１２１の出力Ｖｇｃを受け、ソースは接地されている。第５のコンデンサ１２３は、第５のＮチャンネルＦＥＴ１２２のドレイン−ソース間に接続されている。第３の定電流回路１２４は、第５のＮチャンネルＦＥＴ１２２のドレインに接続されている。そして、第５のＮチャンネルＦＥＴ１２２のドレイン電圧、つまり、第５のコンデンサ１２３の電圧がランプ信号Ｖｃとして出力される。

以下に、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける特徴部分であるランプ信号発生回路１００の動作について、図１及び図２を参照しながら説明する。なお、図２はランプ信号発生回路１００の動作を表し、具体的にはランプ信号発生回路１００における各部の動作、つまり、クロック信号ＣＬＫ、分周信号ＣＬＫ１、電圧Ｖｃ１、電圧Ｖｃ４、電圧Ｖｃ２、電圧Ｖｃ３、出力Ｖｇｃ、及びランプ信号Ｖｃの動作波形図を示している。

図２に示すように、クロック信号ＣＬＫは所定の周期で“Ｈ”レベルと“Ｌ”レベルとを繰り返す。また、クロック信号ＣＬＫが分周回路１０１によって半分の周波数に分周された分周信号ＣＬＫ１は、クロック信号ＣＬＫの周期の２倍の周期を有し、クロック信号ＣＬＫの立上りに同期して“Ｈ”レベルと“Ｌ”レベルとを繰り返す。分周信号ＣＬＫ１が“Ｈ”レベルになると、その立上りエッジを検出した立上りエッジ検出回路１０３はワンショトパルスを出力し、第１のＲＳラッチ１０４をセットする。

セットされたＲＳラッチ１０４は出力を“Ｈ”レベルとし、第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６をターンオンする。第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６がオンすることにより、第１のコンデンサ１０７及び第２のコンデンサ１０８の電圧Ｖｃ１はゼロへ急速に放電される。第１のコンデンサ１０７及び第２のコンデンサ１０８の直列回路の電圧Ｖｃ１が基準電圧Ｖｒ１（＝０．１Ｖ）を下回ると、第１の比較器１０９は出力を“Ｈ”レベルとし、第１のＲＳラッチ１０４をリセットする。

リセットされた第１のＲＳラッチ１０４は出力を“Ｌ”レベルとし、第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６をターンオフする。一方、分周信号ＣＬＫ１は“Ｈ”レベルであるので、第１の定電流回路１０２は定電流Ｉｃを供給している。従って、第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６をターンオフすると、第１のコンデンサ１０７及び第２のコンデンサ１０８は定電流Ｉｃによって充電され、第１のコンデンサ１０７及び第２のコンデンサ１０８の電圧Ｖｃ１は直線的に増加する。ここで、第１のコンデンサ１０７及び第２のコンデンサ１０８の静電容量をそれぞれＣ１，Ｃ２とすると、電圧Ｖｃ１及び第２のコンデンサ１０８の電圧Ｖｃ２は、それぞれ下記式（１）及び式（２）によって表される。

Ｖｃ１＝Ｉｃ×ｔ×（１／Ｃ１＋１／Ｃ２） ・・・（１）
Ｖｃ２＝Ｉｃ×ｔ／Ｃ２ ・・・（２）
分周信号ＣＬＫ１が“Ｌ”レベルになると、第１の定電流回路１０２は動作を停止し、定電流Ｉｃを供給しなくなり、第１のコンデンサ１０７及び第２のコンデンサ１０８の電圧Ｖｃ１は変化せずに保持される。ここで、このときの電圧Ｖｃ１及び電圧Ｖｃ２は、クロック信号ＣＬＫの周期をＴｓとすると、それぞれ下記式（３）及び（４）によって表される。

Ｖｃ１＝Ｉｃ×Ｔｓ×（１／Ｃ１＋１／Ｃ２） ・・・（３）
Ｖｃ２＝Ｉｃ×Ｔｓ／Ｃ２ ・・・（４）
一方、分周信号ＣＬＫ１がインバータ１１０によって反転した後における第２の定電流回路１１１、第２の立上りエッジ検出回路１１２、第２のＲＳラッチ１１３、第３のＮチャンネルＦＥＴ１１４及び第４のＮチャンネルＦＥＴ１１５、第３のコンデンサ１１６及び第４のコンデンサ１１７、並びに第２の比較器１１８の構成及び動作は、前述した第１の定電流回路１０２、第１の立上りエッジ検出回路１０３、第１のＲＳラッチ１０４、第１のＮチャンネルＦＥＴ１０５及び第２のＮチャンネルＦＥＴ１０６、第１のコンデンサ１０７及び第２のコンデンサ１０８、並びに第１の比較器１０９の構成及び動作と基本的には同様である。しかし、分周信号ＣＬＫ１がインバータ１１０を介して反転されて入力されることにより、分周信号ＣＬＫ１が“Ｈ”レベルで第１のコンデンサ１０７及び第２のコンデンサ１０８が充電されている間には、第３のコンデンサ１１６及び第４のコンデンサ１１７の直列回路の電圧Ｖｃ３、及び第４のコンデンサ１１７の電圧Ｖｃ４の値は保持される。反対に、分周信号ＣＬＫ１が“Ｌ”レベルで第１のコンデンサ１０７及び第２のコンデンサ１０８の電圧が保持されている間には、第３のコンデンサ１１６及び第４のコンデンサ１１７の直列回路の電圧Ｖｃ３、並びに第４のコンデンサＶｃ４は充電される。このように、第３のコンデンサ１１６及び第４のコンデンサ１１７の直列回路の電圧Ｖｃ３、並びに第４のコンデンサ１１７の電圧Ｖｃ４は、それぞれ、第１のコンデンサ１０７及び第２のコンデンサ１０８の直列回路の電圧Ｖｃ１、並びに第２のコンデンサ１０８の電圧Ｖｃ２とは位相の点で異なるが、それぞれ電圧Ｖｃ１及びＶｃ２と同様に変化する。

ところで、第３の比較器１１９から“Ｈ”レベルが出力される場合とは、電圧Ｖｃ１＜電圧Ｖｃ４の場合であり、図２に示すように、分周信号ＣＬＫ１が“Ｈ”レベルのときであって、且つ上昇する電圧Ｖｃ１が電圧Ｖｃ４に至るまでの期間Ｔｑである。期間Ｔｑの経過時には、下記式（５）
Ｉｃ×Ｔｑ×（１／Ｃ１＋１／Ｃ２）＝Ｉｃ×Ｔｓ／Ｃ２ ・・・（５）
が成立するので、期間Ｔｑは下記式（６）で表される。

Ｔｑ＝Ｔｓ×Ｃ１／（Ｃ１＋Ｃ２） ・・・（６）
同様に、第４の比較器１２０から“Ｈ”レベルが出力される場合とは、電圧Ｖｃ２＜電圧Ｖｃ３の場合であり、図２に示すように、分周信号ＣＬＫ１が“Ｌ”レベルのときであって、且つ上昇する電圧Ｖｃ３が電圧Ｖｃ２に至るまでの期間である。このため、この期間についても前述と同様にして求められ、前述した期間Ｔｑに等しくなる。従って、第３の比較器１１９の出力と第４の比較器１２０の出力との論理和であるＯＲゲート１２１の出力Ｖｇｃは、図２に示すように、クロック信号ＣＬＫに同期して、期間Ｔｑだけ“Ｈ”レベルとなる。さらに、ＯＲゲート１２１の出力Ｖｇｃが“Ｈ”レベルの期間では、第５のＮチャンネルＦＥＴ１２２はオン状態であり、第５のコンデンサ１２３は地絡されるので、図２に示すように、ランプ信号Ｖｃはゼロである。一方、ＯＲゲート１２１の出力Ｖｇｃが“Ｌ”レベルの期間では、第５のコンデンサ１２３は第３の定電流回路１２４によって充電されるので、図２に示すように、ランプ信号Ｖｃは上昇する。

ここで、ランプ信号Ｖｃがゼロとなる期間Ｔｑは、前述した式（６）に示したように、静電容量Ｃ１及びＣ２によって調整することが可能であり、クロック信号ＣＬＫの周期ＴｓのＣ１／（Ｃ１＋Ｃ２）倍に設定することができる。例えばＴｑ＝０．４×Ｔｓに設定したい場合であれば、Ｃ２＝１．５×Ｃ１にすればよい。

以上のように第１の実施形態によると、外部同期型のカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、任意の外部クロック信号に対して、該クロック信号の周期における所定の割合の期間経過後に増加する、スロープ補償のためのランプ信号を発生させることが可能である。

（第２の実施形態）
以下、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータについて、図３及び図４を参照しながら説明する。図３は、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成図を示している。

図３において、図１に示した第１の実施形態に係るＤＣ−ＤＣコンバータと同様の構成要素には同じ符号を付しており、その説明は省略する。第２の実施形態に係るＤＣ−ＤＣコンバータが図１に示した第１の実施形態に係るＤＣ−ＤＣコンバータと異なる点は、ランプ信号発生回路の構成であり、第２の実施形態に係るＤＣ−ＤＣコンバータにおける特徴部分である。従って、以下では、図３に示すランプ信号発生回路（ランプ信号発生手段）２００の構成及び動作について説明する。

図３のランプ信号発生回路２００において、分周回路２０１はクロック信号ＣＬＫの周波数を半分に分周し、クロック信号ＣＬＫの周期の２倍の周期を持つ分周信号ＣＬＫ１を出力する。第１の定電流回路２０２は高電位側から定電流Ｉ１を流すと共に、第２の定電流回路２０３は定電流Ｉ２を接地へ流す。第２の定電流回路２０３はその電位が接地電位に近づくと、電流源としての機能を失って電流を流せなくなるものとする。インバータ２０４は分周信号ＣＬＫ１を受け、分周信号ＣＬＫ１を反転して出力する。第１のＮチャンネルＦＥＴ２０５及び第２のＮチャンネルＦＥＴ２０６は直列に接続されており、第１のＮチャンネルＦＥＴ２０５はドレインが第１の定電流回路２０２に接続されており、第２のＮチャンネルＦＥＴ２０６はソースが第２の定電流回路２０３に接続されている。また、第１のＮチャンネルＦＥＴ２０５は分周信号ＣＬＫ１をゲートに受け、第２のＮチャンネルＦＥＴ２０６はインバータ２０４からの出力信号をゲートに受ける。第１の静電容量を有する第１のコンデンサ２０７は、第１のＮチャンネルＦＥＴ２０５と第２のＮチャンネルＦＥＴ２０６との接続点と接地との間に接続されている。なお、第１のコンデンサ２０７の電位をＶｃ５とする。

また、図３のランプ信号発生回路２００において、第３のＮチャンネルＦＥＴ２０８及び第４のＮチャンネルＦＥＴ２０９は直列に接続されており、第３のＮチャンネルＦＥＴ２０８はドレインが第１の定電流回路２０２に接続されており、第４のＮチャンネルＦＥＴ２０９はソースが第２の定電流回路２０３に接続されている。また、第３のＮチャンネルＦＥＴ２０８はインバータ２０４からの出力信号をゲートに受け、第４のＮチャンネルＦＥＴ２０９は分周信号ＣＬＫ１をゲートに受ける。第１の静電容量と等しい容量である第２の静電容量を持つ第２のコンデンサ２１０は、第３のＮチャンネルＦＥＴ２０８と第４のＮチャンネルＦＥＴ２０９との接続点と接地との間に接続されている。なお、第２のコンデンサ２１０の電位をＶｃ６とする。

また、図３のランプ信号発生回路２００において、比較器２１１は、第１のコンデンサ２０７の電圧Ｖｃ５と第２のコンデンサ２１０の電圧Ｖｃ６とを比較し、出力Ｖｃｘを生成し出力する。ＸＯＲゲート２１２は、分周信号ＣＬＫ１と比較器２１１の出力Ｖｃｘとを受け、出力Ｖｇｃを生成し出力する。第５のＮチャンネルＦＥＴ２１３は、ＸＯＲゲート２１２の出力Ｖｇｃをゲートに受け、ソースが接地されている。第３のコンデンサ２１４は、第５のＮチャンネルＦＥＴ２１３のドレイン−ソース間に接続されている。第３の定電流回路２１５は、第５のＮチャンネルＦＥＴ２１３のドレインに接続されている。そして、第５のＮチャンネルＦＥＴ２１３のドレイン電圧、つまり、第３のコンデンサ２１４の電圧がランプ信号Ｖｃとして出力される。

以下に、本発明の第２の実施形態に係るＤＣ−ＤＣコンバータにおける特徴部分であるランプ信号発生回路２００の動作について、図３及び図４を参照しながら説明する。なお、図４はランプ信号発生回路２００の動作を表し、具体的にはランプ信号発生回路２００における各部の動作、つまり、クロック信号ＣＬＫ、分周信号ＣＬＫ１、電圧Ｖｃ５、電圧Ｖｃ６、電圧Ｖｃｘ、出力Ｖｇｃ、及びランプ信号Ｖｃの動作波形図を示している。

図４に示すように、クロック信号ＣＬＫは所定の周期で“Ｈ”レベルと“Ｌ”レベルとを繰り返す。また、クロック信号ＣＬＫが分周回路２０１によって半分の周波数に分周された分周信号ＣＬＫ１は、クロック信号ＣＬＫの周期の２倍の周期を有し、クロック信号ＣＬＫの立上りに同期して“Ｈ”レベルと“Ｌ”レベルとを繰り返す。分周信号ＣＬＫ１が“Ｈ”レベルになると、分周信号ＣＬＫ１をゲートに受ける第１のＮチャンネルＦＥＴ２０５及び第４のＮチャンネルＦＥＴ２０９はオン状態となり、分周信号ＣＬＫ１がインバータ２０４を介してゲートに受ける第２のＮチャンネルＦＥＴ２０６及び第３のＮチャンネルＦＥＴ２０８はオフ状態となる。このため、第１のコンデンサ２０７は第１の定電流回路２０２からの定電流Ｉ１によって充電される一方、第２のコンデンサ２１０は第２の定電流回路２０３への定電流Ｉ２によって放電される。定電流Ｉ２は定電流Ｉ１よりも大きく設定されているので、第２のコンデンサ２１０の電圧Ｖｃ６は、分周信号ＣＬＫ１が“Ｈ”レベルである期間内にゼロに到達する。

一方、分周信号ＣＬＫ１が“Ｌ”レベルのときは、第１のＮチャンネルＦＥＴ２０５及び第４のＮチャンネルＦＥＴ２０９はオフ状態であり、第２のＮチャンネルＦＥＴ２０６及び第３のＮチャンネルＦＥＴ２０８はオン状態となる。このため、第１のコンデンサ２０７は第２の定電流回路２０３への定電流Ｉ２によって放電される一方、第２のコンデンサ２１０は第１の定電流回路２０２からの定電流Ｉ１によって充電される。第１のコンデンサ２０７の電圧Ｖｃ５は、分周信号ＣＬＫ１が“Ｌ”レベルである期間内にゼロに到達する。

ここで、分周信号ＣＬＫ１が“Ｈ”レベルであるとき、クロック信号ＣＬＫの周期をＴｓとすると、充電される第１のコンデンサ２０７の電圧Ｖｃ５と、放電される第２のコンデンサ２１０の電圧Ｖｃ６とは、それぞれ下記式（７）及び式（８）によって表される。

Ｖｃ５＝Ｉ１×ｔ／Ｃ ・・・（７）
Ｖｃ６＝（Ｉ１×Ｔｓ−Ｉ２×ｔ）／Ｃ ・・・（８）
なお、分周信号ＣＬＫ１が“Ｌ”レベルであるときは、前記各式が逆、つまり、電圧Ｖｃ５が式（８）で表され、電圧Ｖｃ６が式（８）で表される。

比較器２１１は第１のコンデンサ２０７の電圧Ｖｃ５と第２のコンデンサ２１０の電圧Ｖｃ６とを比較し、その比較結果を出力する。従って、図４に示すように、比較器２１１からの出力Ｖｃｘは、クロック信号ＣＬＫに同期して逆位相で増減を繰り返す電圧Ｖｃ５と電圧Ｖｃ６とが交差する時に反転する。クロック信号ＣＬＫが立ち上がってから電圧Ｖｃ５と電圧Ｖｃ６とが交差するまでの時間Ｔｙについては、下記式（９）
Ｉ１×Ｔｙ／Ｃ＝（Ｉ１×Ｔｓ−Ｉ２×Ｔｙ）／Ｃ ・・・（９）
が成立するので、その期間Ｔｙは下記式（１０）によって表される。

Ｔｙ＝Ｔｓ×Ｉ１／（Ｉ１＋Ｉ２） ・・・（１０）
また、図４に示すように、ＸＯＲゲート２１２からの出力Ｖｇｃは、比較器２１１の出力Ｖｃｘと分周信号ＣＬＫ１との排他的論理和であるので、クロック信号ＣＬＫに同期して“Ｈ”レベルとなり、期間Ｔｙの経過後に“Ｌ”レベルとなる。また、ＸＯＲゲート２１２の出力Ｖｇｃが“Ｈ”レベルである期間は、第５のＮチャンネルＦＥＴ２１３はオン状態であり、第３のコンデンサ２１４は地絡されてランプ信号Ｖｃはゼロである。一方、ＸＯＲゲート２１２の出力Ｖｇｃが“Ｌ”レベルである期間は、第３のコンデンサ２１４は第３の定電流回路２１５から充電されるので、ランプ信号Ｖｃは上昇する。

ここで、ランプ信号Ｖｃがゼロとなる期間Ｔｙは、前述したように、第１の定電流回路２０２の電流値Ｉ１及び第２の定電流回路２０３の電流値Ｉ２によって調整することが可能であるので、クロック信号ＣＬＫの周期ＴｓのＩ１／（Ｉ１＋Ｉ２）倍に設定することができる。例えば、Ｔｙ＝０．４×Ｔｓに設定したい場合には、Ｉ２＝１．５×Ｉ１にすればよい。

以上のように第２の実施形態によると、外部同期型のカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、任意の外部クロック信号に対して、該クロック信号の周期における所定の割合の期間経過後に増加する、スロープ補償のためのランプ信号を発生させることが可能である。

なお、以上の第２の実施形態においては、定電流Ｉ２は定電流Ｉ１よりも大きく設定されている場合について説明した。このようにした理由は、放電電流である定電流Ｉ２が充電電流である定電流Ｉ１以下であると、周期の終わりの時点にてコンデンサに電荷が残存してコンデンサの電圧がゼロに到達しないために、期間Ｔｙを定めることができなくなるからである。しかしながら、コンデンサを充電する前にコンデンサに残存する電荷を一旦放電すれば、コンデンサを充填する前にコンデンサの電圧をゼロに到達させることができるので、定電流Ｉ２を定電流Ｉ１よりも大きく設定することは必ずしも必要がない。つまり、例えば、分周信号ＣＬＫ１が“Ｈ”レベルになることをその立上りエッジで検出し、第１のコンデンサ２０７を一旦急速放電した後に定電流充電する一方で、分周信号ＣＬＫ１が“Ｌ”レベルになることをその立下りエッジで検出し、第２のコンデンサ２１０を一旦急速放電後に定電流充電するように構成することにより、定電流Ｉ２は定電流Ｉ１以下であっても構わない。また、分周信号ＣＬＫ１の代わりに、比較器２１１の出力Ｖｃｘが“Ｈ”レベルになることをその立上りエッジで検出し、第２のコンデンサ２１０を一旦急速放電する一方で、出力Ｖｃｘが“Ｌ”レベルになることをその立下りエッジで検出し、第１のコンデンサ２０７を一旦急速放電するように構成してもよい。また、分周信号ＣＬＫ１と比較器２１１の出力Ｖｃｘとが共に“Ｈ”レベルになることをＡＮＤ検出し、第２のコンデンサ２１０を一旦急速放電する一方で、分周信号ＣＬＫ１と比較器２１１との出力Ｖｃｘが共に“Ｌ”レベルになることをＮＯＲ検出し、第１のコンデンサ２０７を一旦急速放電するように構成してもよい。このようにすると、スロープ補償のためのランプ信号の発生を周期の後半に設定することも可能である。

（第３の実施形態）
以下に、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータについて、図５（ａ）及び（ｂ）を参照しながら説明する。なお、図５（ａ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成図であって、（ｂ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータにおける要部波形図である。また、図５（ａ）において、図１に示した第１の実施形態に係るＤＣ−ＤＣコンバータの構成要素と同様の構成要素には同じ符号を付しており、その説明は省略する。

本発明の第３の実施形態に係るＤＣ−ＤＣコンバータが、図１に示したＤＣ−ＤＣコンバータと異なる点は、ランプ信号発生回路の構成であって、図１に示したランプ信号発生回路１００に加えて、ランプ信号発生回路１００と同じ構成のランプ信号発生回路（ランプ信号発生手段）３００を付加している点である。このような構成により、ランプ信号Ｖｃは、ランプ信号発生回路１００が出力する第１のランプ信号Ｖｃ１とランプ信号発生回路３００が出力する第２のランプ信号Ｖｃ２とが加算された信号となる。また、ランプ信号発生回路３００ではその内部に占めるコンデンサの比率をランプ信号発生回路１００よりも小さくしている。例えば、図５（ｂ）に示すように、第１のランプ信号Ｖｃ１が周期の４０％から上昇する波形を有するのに対して、第２のランプ信号Ｖｃ２は周期の７０％から上昇する波形を有している。このようにすると、図５（ｂ）に示すように、第１のランプ信号Ｖｃ１と第２のランプ信号Ｖｃ２とが加算されたランプ信号Ｖｃにより、周期の後半ほどスロープ補償を強くすることができる。

以上のように第３の実施形態によると、ランプ信号Ｖｃの傾きは周期の後半になればなる程大きいことが望ましいので、本実施形態の回路構成により、低入力電圧時の出力電力を確保するという本発明の効果をより一層発揮することができる。

本発明は、外部同期機能を有するカレントモード制御方式のＤＣ−ＤＣコンバータに好適である。

本発明の第１の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。 本発明の第１の実施形態に係るＤＣ−ＤＣコンバータを構成するランプ信号発生回路１００における各部の動作波形図である。 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータの回路構成図である。 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータのランプ信号発生回路２００における各部の動作波形図である。 （ａ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、本発明の第３の実施形態に係るＤＣ−ＤＣコンバータのランプ信号発生回路における要部の動作波形図である。 （ａ）は、従来のＤＣ−ＤＣコンバータの回路構成図であり、（ｂ）は、従来のＤＣ−ＤＣコンバータの要部の動作波形図である。

符号の説明

１１ ハイサイドスイッチ
１２ ローサイドスイッチ
１３ インダクタ
１４ コンデンサ
１５ 誤差増幅器
１７ 演算回路
１８ 電流検出回路
１９ 比較器
２０ ＲＳラッチ
１００ ランプ信号発生回路
１０１ 分周回路
１０２ 第１の定電流回路
１０３ 第１の立上りエッジ検出回路
１０４ 第１のＲＳラッチ
１０５ 第１のＮチャンネルＦＥＴ
１０６ 第２のＮチャンネルＦＥＴ
１０７ 第１のコンデンサ
１０８ 第２のコンデンサ
１０９ 第１の比較器
１１０ インバータ
１１１ 第２の定電流回路
１１２ 第１の立上りエッジ検出回路
１１３ 第２のＲＳラッチ
１１４ 第３のＮチャンネルＦＥＴ
１１５ 第４のＮチャンネルＦＥＴ
１１６ 第３のコンデンサ
１１７ 第４のコンデンサ
１１８ 第２の比較器
１１９ 第３の比較器
１２０ 第４の比較器
１２１ ＯＲゲート
１２２ 第４のＮチャンネルＦＥＴ
１２３ 第５のコンデンサ
１２４ 第３の電流源回路
２０１ 分周回路
２０２ 第１の定電流回路
２０３ 第２の定電流回路
２０４ インバータ
２０５ 第１のＮチャンネルＦＥＴ
２０６ 第２のＮチャンネルＦＥＴ
２０７ 第１のコンデンサ
２０８ 第３のＮチャンネルＦＥＴ
２０９ 第４のＮチャンネルＦＥＴ
２１０ 第２のコンデンサ
２１１ 比較器
２１２ ＸＯＲゲート
２１３ 第５のＮチャンネルＦＥＴ
２１４ 第３のコンデンサ
２１５ 第３の定電流回路
３００ ランプ信号発生回路

Claims (6)

1. 入力電圧を受け、前記入力電圧から連続的な所定の周期を有したスイッチング電圧を生成して出力するスイッチング手段と、
   前記スイッチング手段からの前記スイッチング電圧をインダクタに受け、前記インダクタに発生する電圧を整流し平滑化した出力電圧を出力する出力電圧生成手段と、
   ランプ信号を生成して出力するランプ信号発生手段と、
   前記インダクタに流れる電流に応じた電流信号と、前記出力電圧に応じた誤差信号と、前記ランプ信号発生手段からの前記ランプ信号とを用いた演算を行なって、前記スイッチング手段の動作を制御する制御信号を生成して前記スイッチング手段に出力する制御手段とを備え、
   前記ランプ信号発生手段は、
   前記所定の周期を有したクロック信号を分周して、第１の周期と第２の周期とを有した分周信号を出力する分周回路と、
   前記分周信号に基づいて、前記第１の周期には、前記第１の周期の開始時に放電した後に定電流充電を行なうと共に、前記第２の周期には、前記第１の周期において充電された電圧を保持する、第１の静電容量を持つ第１のコンデンサ及び第２の静電容量を持つ第２のコンデンサよりなる第１の直列回路と、
   前記分周信号に基づいて、前記第２の周期には、前記第２の周期の開始時に放電した後に定電流充電を行なうと共に、前記第１の周期には、前記第２の周期において充電された電圧を保持する、前記第１の静電容量と等しい容量である第３の静電容量を持つ第３のコンデンサ及び前記第２の静電容量と等しい容量である第４の静電容量を持つ第４のコンデンサよりなる第２の直列回路とを少なくとも含み、
   前記第１の直列回路の電圧が前記第４のコンデンサの電圧に到達するまでの期間と、前記第２の直列回路の電圧が前記第２のコンデンサの電圧に到達するまでの期間とにおいては、一定値に保持された前記ランプ信号を出力することを特徴とするＤＣ−ＤＣコンバータ。
2. 前記第１の静電容量は、前記第２の静電容量よりも小さいことを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
3. 入力電圧を受け、前記入力電圧から連続的な所定の周期を有したスイッチング電圧を生成して出力するスイッチング手段と、
   前記スイッチング手段からの前記スイッチング電圧をインダクタに受け、前記インダクタに発生する電圧を整流し平滑化した出力電圧を出力する出力電圧生成手段と、
   ランプ信号を生成して出力するランプ信号発生手段と、
   前記インダクタに流れる電流に応じた電流信号と、前記出力電圧に応じた誤差信号と、前記ランプ信号発生手段からの前記ランプ信号とを用いた演算を行なって、前記スイッチング手段の動作を制御する制御信号を生成して前記スイッチング手段に出力する制御手段とを備え、
   前記ランプ信号発生手段は、
   前記所定の周期を有したクロック信号を分周して、第１の周期と第２の周期とを有した分周信号を出力する分周回路と、
   前記分周信号に基づいて、前記第１の周期には、第１の電流値で定電流充電を行なうと共に、前記第２の周期には、第２の電流値で定電流放電を行なう、第１の静電容量を持つ第１のコンデンサと、
   前記分周信号に基づいて、前記第１の周期には、前記第２の電流値で定電流放電を行なうと共に、前記第２の周期には、前記第１の電流値で定電流充電を行なう、第１の静電容量と等しい容量である第２の静電容量を持つ第２のコンデンサとを少なくとも含み、
   前記第１の周期における前記第１のコンデンサの電圧が前記第２のコンデンサの電圧に到達するまでの期間と、前記第２の周期における前記第２のコンデンサの電圧が前記第１のコンデンサの電圧に到達するまでの期間とにおいて、一定値に保持された前記ランプ信号を出力することを特徴とするＤＣ−ＤＣコンバータ。
4. 前記第１の電流値は、前記第２の電流値よりも小さいことを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
5. 前記ランプ信号発生手段は、
   前記第１の周期における前記第１のコンデンサの前記定電流充電前に、前記第１のコンデンサを放電すると共に、
   前記第２の周期における前記第２のコンデンサの前記定電流充電前に、前記第２のコンデンサを放電することを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。
6. 前記ランプ信号を出力する前記ランプ信号発生手段を複数備えており、
   前記複数の前記ランプ信号発生手段の各々から出力される前記ランプ信号を加算した信号が前記制御手段に出力されることを特徴とする請求項１、３又は５に記載のＤＣ−ＤＣコンバータ。

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