JP5103662B2

JP5103662B2 - Crystal oscillation circuit

Info

Publication number: JP5103662B2
Application number: JP2007236183A
Authority: JP
Inventors: 壮洋山本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2007-09-12
Filing date: 2007-09-12
Publication date: 2012-12-19
Anticipated expiration: 2027-09-12
Also published as: JP2009071466A

Description

本発明は水晶発振回路に関わり、特に低消費電力タイプの温度補償型水晶発振器（ＴＣＸＯ）等に適用できる発信回路に関する。 The present invention relates to a crystal oscillation circuit, and more particularly to a transmission circuit applicable to a low power consumption type temperature compensated crystal oscillator (TCXO) or the like.

最近の携帯機器の小型軽量化に伴って、これら携帯機器の周波数基準として用いられる水晶発振回路においても小型化が求められている。
特許文献１は公知の水晶発振器について記載している。図１０は特許文献１に記載されている水晶発振回路の回路構成例を示した図である。この図１０において、Ｘ１は水晶振動子、Ｒｆは高周波抵抗、Ｃ１、Ｃ２は発振用容量、０は発振増幅回路、１は第１のバッファ回路（初段バッファ回路）、２は第２のバッファ回路（２段目バッファ回路）、３は第３のバッファ回路（３段目バッファ回路）、Ｒ１、Ｒ２は抵抗、ＣＢ１、ＣＢ２はコンデンサ、４は出力増幅回路、５は安定化電源、Ｃ_VREGはバイパスコンデンサ、Ｖ_REGは安定化電源５から出力される基準電圧である。 With recent reduction in size and weight of portable devices, miniaturization is also required in crystal oscillation circuits used as frequency standards for these portable devices.
Patent Document 1 describes a known crystal oscillator. FIG. 10 is a diagram showing a circuit configuration example of the crystal oscillation circuit described in Patent Document 1. In FIG. In FIG. 10, X1 is a crystal resonator, Rf is a high frequency resistor, C1 and C2 are oscillation capacitors, 0 is an oscillation amplifier circuit, 1 is a first buffer circuit (first-stage buffer circuit), and 2 is a second buffer circuit. (Second stage buffer circuit), 3 is a third buffer circuit (third stage buffer circuit), R1 and R2 are resistors, CB1 and CB2 are capacitors, 4 is an output amplifier circuit, 5 is a stabilized power supply, and C _VREG is A bypass capacitor, V _REG, is a reference voltage output from the stabilized power supply 5.

発振増幅回路０はＰｃｈ−ＣＭＯＳトランジスタＭ１とＮｃｈ−ＣＭＯＳトランジスタＭ２とからなるインバータ増幅器、第１のバッファ回路１はＰｃｈ−ＣＭＯＳトランジスタＭ３とＮｃｈ−ＣＭＯＳトランジスタＭ４とからなるインバータ増幅器、第２のバッファ回路２はＰｃｈ−ＣＭＯＳトランジスタＭ５とＮｃｈ−ＣＭＯＳトランジスタＭ６とからなるインバータ増幅器、第３のバッファ回路３はＰｃｈ−ＣＭＯＳトランジスタＭ７とＮｃｈ−ＣＭＯＳトランジスタＭ８とからなるインバータ増幅器である。また出力増幅回路４はＮｃｈ−ＣＭＯＳトランジスタＭ９とＰｃｈ−ＣＭＯＳトランジスタＭ１０とからなるＣＭＯＳプッシュプル型増幅回路である。 The oscillation amplifier circuit 0 is an inverter amplifier composed of a Pch-CMOS transistor M1 and an Nch-CMOS transistor M2, and the first buffer circuit 1 is an inverter amplifier composed of a Pch-CMOS transistor M3 and an Nch-CMOS transistor M4, and a second buffer. The circuit 2 is an inverter amplifier composed of a Pch-CMOS transistor M5 and an Nch-CMOS transistor M6, and the third buffer circuit 3 is an inverter amplifier composed of a Pch-CMOS transistor M7 and an Nch-CMOS transistor M8. The output amplifier circuit 4 is a CMOS push-pull amplifier circuit composed of an Nch-CMOS transistor M9 and a Pch-CMOS transistor M10.

図１０において、発振増幅回路０の出力は、第１のバッファ回路１で充分な振幅にまで増幅され、第２、第３のバッファ回路２、３で波形成形されてコンデンサＣＢ１、ＣＢ２を介して出力増幅回路４のＮｃｈ−ＣＭＯＳトランジスタＭ９とＰｃｈ−ＣＭＯＳトランジスタＭ１０のそれぞれのゲートに印加される。 In FIG. 10, the output of the oscillation amplifying circuit 0 is amplified to a sufficient amplitude by the first buffer circuit 1, shaped by the second and third buffer circuits 2 and 3, and passed through capacitors CB1 and CB2. The voltage is applied to the gates of the Nch-CMOS transistor M9 and the Pch-CMOS transistor M10 of the output amplifier circuit 4, respectively.

出力増幅回路４は、低インピーダンスで出力端子（ＯＵＴ端子）より負荷へ出力電流を供給する。上述の各部位へは安定化電源５から基準電圧Ｖ_REGが供給される。安定化電源５の出力ラインと接地電位（ＧＮＤ）との間にはバイパスコンデンサＣ_VREGが接続されており、安定化電源５の高周波ノイズを除去している。 The output amplifier circuit 4 supplies output current from the output terminal (OUT terminal) to the load with low impedance. A reference voltage V _REG is supplied from the stabilized power supply 5 to each of the above-described parts. A bypass capacitor C _VREG is connected between the output line of the stabilized power supply 5 and the ground potential (GND) to remove high-frequency noise from the stabilized power supply 5.

したがって、特許文献１に開示の技術によれば、発振増幅回路０、帰還抵抗Ｒｆ、水晶振動子Ｘ１、容量Ｃ１、Ｃ２で構成されるインバータ発振回路部の出力信号をさらにインバータを介してクリップド・サイン波（振幅制限された矩形波）として出力することができる。
特開２００６−７４４１６号公報 Therefore, according to the technique disclosed in Patent Document 1, the output signal of the inverter oscillation circuit unit including the oscillation amplifier circuit 0, the feedback resistor Rf, the crystal resonator X1, and the capacitors C1 and C2 is further clipped via the inverter. -It can be output as a sine wave (rectangular wave with limited amplitude).
JP 2006-74416 A

ところが、従来の一般的インバータ発振回路では、出力が矩形波に近く、波形の立ち上がりが鋭くなっているため、所望の基本波以外の高次高調波成分を、目的とするレベルまで、抑圧することが困難となっている。この出力波形の鋭さを鈍らせることで高調波が抑制されるため、その１つの手法として、使用しているＭＯＳトランジスタのゲート幅を小さくして出力電流を低下させることで波形が鈍ることを利用することが考えられる。しかし、この種のインバータ発振回路では、負荷が接続される関係で出力電流を大きくとる必要が生じている。このため高調波抑制を取るか出力電流を大きくとるかのいずれかを選択しなければならないという二律背反の問題を生じてしまう。特に、発振回路をＩＣに集積化した場合においては、ゲート幅を変更するなどして最終段の出力用トランジスタの駆動能力を任意に調節するのは、ＩＣチップの面積増加につながるので好ましくない。 However, in the conventional general inverter oscillation circuit, the output is close to a rectangular wave, and the rising of the waveform is sharp, so high-order harmonic components other than the desired fundamental wave are suppressed to the target level. Has become difficult. Since the harmonics are suppressed by dulling the sharpness of the output waveform, as one of the methods, the waveform is dulled by reducing the output current by reducing the gate width of the MOS transistor being used. It is possible to do. However, in this type of inverter oscillation circuit, it is necessary to increase the output current because the load is connected. For this reason, there arises a trade-off problem in that it is necessary to select either to suppress harmonics or to increase the output current. In particular, in the case where the oscillation circuit is integrated in an IC, it is not preferable to arbitrarily adjust the driving capability of the output transistor at the final stage by changing the gate width or the like because this leads to an increase in the area of the IC chip.

本発明は、上記従来の問題点に着目し、出力用トランジスタのゲート幅の調整などを必要とせず、出力波形を高調波が発生しないように調整することができ、もって高次高調波の抑圧効果の高い水晶発振回路を提供することを目的とする。 The present invention pays attention to the above-mentioned conventional problems, and does not require adjustment of the gate width of the output transistor, and the output waveform can be adjusted so as not to generate harmonics, thereby suppressing higher-order harmonics. An object of the present invention is to provide a highly effective crystal oscillation circuit.

また、発振回路を集積化した場合でも、最終段のトランジスタのサイズを変えることなく出力波形の立ち上がりの鋭さを軽減することができるようにして高調波抑制効果を高めることができる水晶発振回路を提供することを目的とする。
更に、出力周波数を分周した場合であっても容易に高調波抑制を実現できる水晶発振回路を提供することを目的とする。 In addition, even when the oscillation circuit is integrated, a crystal oscillation circuit is provided that can reduce the sharpness of the rising edge of the output waveform without changing the size of the transistor at the final stage, thereby enhancing the harmonic suppression effect. The purpose is to do.
It is another object of the present invention to provide a crystal oscillation circuit that can easily suppress harmonics even when the output frequency is divided.

本発明は、上述の課題のうちの少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

［適用例１］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記時定数変更素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。 Application Example 1 First-stage buffer circuit including an inverter composed of an oscillation circuit section using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit section is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifying circuit for amplifying the output signal from the buffer circuit section; a drain in the other Pch-CMOS transistor of the final stage buffer circuit section bypassing the time constant changing element; and the other Nch- A bypass circuit for connecting a drain of the CMOS transistor to an output of the final stage buffer circuit section; a MOS switch means for controlling on / off of the bypass circuit connected to the bypass circuit; and the MOS And a memory unit that outputs a signal for controlling the switch means .

このような構成を採用することにより、終段バッファ回路部の出力信号は時定数変更素子により決まる時定数だけ遅れて緩やかに立ち上がるように成形される。これにより後段のＣＭＯＳプッシュプル型増幅回路へ入力した信号の波形の立ち上がりが鈍り、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。また、水晶発振回路は通常モードと高調波抑制モードを選択することができる。したがって、負荷の用途に応じて高調波抑制を行うか否かの選択ができる水晶発振回路とすることができる。さらに、メモリ設定により高調波抑制機能を発揮させるか否かを選択することができるのでモード切替が容易である。 By adopting such a configuration, the output signal of the final stage buffer circuit is shaped so as to rise slowly with a delay of a time constant determined by the time constant changing element. As a result, the rise of the waveform of the signal input to the CMOS push-pull amplifier circuit at the subsequent stage is dulled, and thus the high-order harmonics are output in a suppressed state. Therefore, even when an inverter oscillation circuit is used, it is possible to output an oscillation signal while suppressing high-order harmonic levels other than the fundamental wave. In addition, the crystal oscillation circuit can select a normal mode and a harmonic suppression mode. Therefore, it is possible to provide a crystal oscillation circuit that can select whether or not to suppress harmonics depending on the application of the load. Furthermore, since it is possible to select whether or not to exhibit the harmonic suppression function by the memory setting, mode switching is easy.

［適用例２］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記終段バッファ回路部と並列接続された分周器と、前記終段バッファ回路部の出力側と前記分周器の出力側に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、を備えていることを特徴とする水晶発振器。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。 Application Example 2 First-stage buffer circuit including an inverter composed of an oscillation circuit section using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit section is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifier circuit for amplifying the output signal from the buffer circuit section; a frequency divider connected in parallel to the final stage buffer circuit section; an output side of the final stage buffer circuit section; and the frequency divider And a selection switch means for switching an input to the CMOS push-pull type amplifier connected to the output side.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function and to divide the frequency.

［適用例３］前記分周器は、分周回路からの出力の時定数変更素子を備えてなることを特徴とする適用例２記載の水晶発振回路。
この構成により、周波数を分周した場合でも、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができる。 Application Example 3 The crystal oscillation circuit according to Application Example 2, wherein the frequency divider includes a time constant changing element for output from the frequency divider circuit.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function even when the frequency is divided.

前記終段バッファ部と並列接続された分周器を備え、この分周器は前記ＣＭＯＳプッシュプル型増幅回路へ出力可能であり、当該分周器と前記終段バッファ部との入力切り替え回路を設けていることを特徴とする適用例１に記載の水晶発振回路。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。 Comprising a front Kitsuidan buffer unit and the parallel-connected frequency divider, the frequency divider is capable of outputting to the CMOS push-pull amplifier circuit, the input switching circuit and the frequency divider said final stage buffer unit The crystal oscillation circuit according to Application Example 1, wherein the crystal oscillation circuit is provided.
With this configuration, it is possible to provide a crystal oscillation circuit that can arbitrarily select whether or not to exhibit the harmonic suppression function and to divide the frequency.

［適用例４］水晶振動子を振動源とする発振回路部と、前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを直列接続した複数の抵抗素子の接続中点を前記終段バッファ回路部の出力側とした、前記抵抗素子と前記キャパシタを有する時定数変更用の回路と、前記抵抗素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする水晶発振回路。 Application Example 4 First-stage buffer circuit including an inverter composed of an oscillation circuit unit using a crystal resonator as a vibration source, and a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit unit is input And another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and a drain in the other Pch-CMOS transistor and a drain in the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected between the first-stage buffer circuit section and an input connected to the output side of the first-stage buffer circuit section, and a DC component from the output signal of the final-stage buffer circuit section The final stage having a capacitor to be cut and transmitted through the capacitor A CMOS push-pull type amplifier circuit that amplifies the output signal from the buffer circuit unit, and a drain of the other Pch-CMOS transistor and a drain of the other Nch-CMOS transistor of the final stage buffer circuit unit are connected in series. A circuit for changing the time constant having the resistance element and the capacitor, wherein the connection middle point of the plurality of resistance elements is an output side of the final stage buffer circuit section, and the final stage buffer circuit section bypassing the resistive element A bypass circuit for connecting the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor to the output of the final stage buffer circuit section, and the bypass circuit connected to the bypass circuit MOS switch means for controlling on / off of the circuit, and Crystal oscillator circuit, characterized in that it comprises a memory unit for outputting a signal for controlling the OS switching means.

水晶振動子を振動源とする発振回路部と、この発振回路部の出力信号を入力とするＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタのインバータからなる複数段のバッファ回路部と、このバッファ回路部の出力から直流成分をカットするキャパシタを介して増幅するＣＭＯＳプッシュプル型増幅回路とを備えた水晶発振回路であって、前記バッファ回路部における終段バッファ回路部のＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタ間に抵抗素子を接続してその中間点を終段バッファ回路部の出力とし、前記抵抗素子と前記キャパシタとにより定まる時定数で出力信号の波形成形可能としてなるとともに、前記抵抗素子のバイパス回路と当該バイパス回路部に介在されたＭＯＳスイッチ手段と、メモリ設定により前記ＭＯＳスイッチ手段をオン／オフ切り替え可能としたメモリを備えてなることを特徴とする水晶発振回路。 An oscillation circuit for a water crystal oscillator and the vibration source, and a buffer circuit portion of the plurality of stages of the inverters of Pch-CMOS transistor and Nch-CMOS transistor which receives the output signal of the oscillation circuit, the buffer circuit Oscillation circuit including a CMOS push-pull type amplifying circuit that amplifies the output from the output through a capacitor that cuts a direct current component, and a Pch-CMOS transistor and an Nch-CMOS in the final stage buffer circuit portion in the buffer circuit portion A resistor element is connected between the transistors, and the intermediate point is used as the output of the final stage buffer circuit unit, and the waveform of the output signal can be formed with a time constant determined by the resistor element and the capacitor, and the resistor element bypass circuit And MOS switch means interposed in the bypass circuit section, and memory setting Crystal oscillation circuit characterized by comprising an on / off switchable between the memory the MOS switch means Ri.

この構成により、終段バッファ回路部のＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタ間に接続した抵抗素子とキャパシタにより定まる時定数によって支配される波形が出力される。この波形の立ち上がりは遅くなり、波形を鈍らせることができる。この結果、これによって高次高調波が抑制された状態で出力される。したがって、インバータ発振回路を用いた場合でも、基本波以外の高次高調波レベルを抑圧して発振信号を出力することが可能となる。 With this configuration, a waveform governed by a time constant determined by a resistance element and a capacitor connected between the Pch-CMOS transistor and the Nch-CMOS transistor in the final stage buffer circuit section is output. The rise of this waveform is delayed and the waveform can be blunted. As a result, the high-order harmonics are output in a suppressed state. Therefore, even when an inverter oscillation circuit is used, it is possible to output an oscillation signal while suppressing high-order harmonic levels other than the fundamental wave.

［適用例５］前記水晶振動子以外の回路部分をＩＣ内に全て集積化したことを特徴とする適用例４記載の水晶発振回路。
発振回路をＩＣに集積化した場合でも、最終段のトランジスタのサイズを変えることなく、任意に出力波形の矩形波レベルを下げることができ、所望のレベルまで高調波レベルを抑圧することができる。 Application Example 5 crystal oscillator circuit of Application Example 4, wherein it has all integrated circuit portions in the IC other than the crystal oscillator.
Even when the oscillation circuit is integrated in the IC, the rectangular wave level of the output waveform can be arbitrarily reduced without changing the size of the final stage transistor, and the harmonic level can be suppressed to a desired level.

［適用例６］前記終段バッファ回路部と並列接続された分周器を備えており、前記分周器は、分周回路と、前記分周回路の出力側と接続されている他の時定数変更素子と、前記分周回路の出力と前記終段バッファ回路部の出力に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、前記分周回路の出力を遮断する遮断素子と、を備えていることを特徴とする適用例４に記載の水晶発振回路。
このような構成によって、分周された周波数の出力が可能となるとともに、分周出力時にも高調波抑圧モードの選択ができる。 Application Example 6 A frequency divider connected in parallel with the final stage buffer circuit unit is provided, and the frequency divider is connected to the frequency divider circuit and the output side of the frequency divider circuit at other times. A constant changing element, a selection switch means for switching an input to the CMOS push-pull type amplifier connected to an output of the frequency divider circuit and an output of the final stage buffer circuit unit, and a cutoff for cutting off an output of the frequency divider circuit A crystal oscillation circuit according to Application Example 4, wherein the crystal oscillation circuit includes an element.
With such a configuration, the frequency-divided frequency can be output, and the harmonic suppression mode can be selected even at the time of the frequency-divided output.

［適用例７］前記メモリ部には、デコーダが設けられ、前記デコーダは、前記ＭＯＳスイッチ手段と、前記選択スイッチ手段と、前記遮断素子と、を制御することを特徴とする請求項６に記載の水晶発振回路。 Application Example 7 The decoder according to claim 6, wherein a decoder is provided in the memory unit, and the decoder controls the MOS switch unit, the selection switch unit, and the cutoff element. Crystal oscillation circuit.

分周回路によって分周された周波数にて時定数を調整することも可能となるので、分周する場合としない場合で、時定数調整を行う場合と行わない場合の４パターンに適用できる水晶発振回路とすることができ、用途を拡大できる効果が得られる。また、デコーダを利用し、メモリ設定で分周出力する場合でも、高調波抑圧モードを簡単に選択できるメリットが得られる。 Since it is possible to adjust the time constant at the frequency divided by the frequency divider, the crystal oscillation can be applied to four patterns with and without the time constant adjustment. It can be set as a circuit and the effect which can expand a use is acquired. Further, even when a frequency is divided and output by memory setting using a decoder, there is an advantage that the harmonic suppression mode can be easily selected.

本発明に係る最良の実施形態を、図面を参照しながら、詳細に説明する。図１は、本実施形態に係わる水晶発振回路の構成を示す図である。
同図に示すように、本発振回路は、発振部を構成する水晶振動子ＸＴＡＬ、高周波抵抗Ｒｆ、発振用容量Ｃ１、Ｃ２及びＰｃｈ−ＣＭＯＳトランジスタＴｐ１、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ１からなる発振増幅器としてのインバータ増幅器１００を備えている。このインバータ増幅器１００の出力側には、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ２、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ２とからなる初段バッファ回路部としてのインバータ増幅器１１と、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ３、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ３とからなる２段目バッファ回路部としてのインバータ増幅器１２と、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ４、Ｎｃｈ−ＣＭＯＳトランジスタＴｎ４とからなる３段目バッファ回路部としてのインバータ増幅器１３と、からなる３段増幅器が設けられ、発振出力を波形整形しながら増幅する。 The best embodiment according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram illustrating a configuration of a crystal oscillation circuit according to the present embodiment.
As shown in the figure, this oscillation circuit is an oscillation amplifier including a crystal resonator XTAL, a high frequency resistor Rf, oscillation capacitors C1 and C2, and a Pch-CMOS transistor Tp1 and an Nch-CMOS transistor Tn1 that constitute an oscillation unit. An inverter amplifier 100 is provided. On the output side of the inverter amplifier 100, an inverter amplifier 11 as a first-stage buffer circuit unit including a Pch-CMOS transistor Tp2 and an Nch-CMOS transistor Tn2, and a Pch-CMOS transistor Tp3 and an Nch-CMOS transistor Tn3 are provided. A three-stage amplifier including an inverter amplifier 12 as a stage buffer circuit section and an inverter amplifier 13 as a third stage buffer circuit section including a Pch-CMOS transistor Tp4 and an Nch-CMOS transistor Tn4 is provided, and an oscillation output is provided. Is amplified while shaping the waveform.

そして、複数段のインバータ増幅器１１、１２、１３を経た出力信号は、ＣＭＯＳプッシュプル型増幅回路１４に入力される。ＣＭＯＳプッシュプル型増幅回路１４は、高抵抗Ｒ１、Ｒ２と、直流カット用のコンデンサＣＢ１、ＣＢ２、及びＮｃｈ−ＣＭＯＳトランジスタＴｎ５、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ５とからなる。 The output signals that have passed through the plurality of stages of inverter amplifiers 11, 12, and 13 are input to the CMOS push-pull amplifier circuit 14. The CMOS push-pull amplifier circuit 14 includes high resistances R1 and R2, DC cut capacitors CB1 and CB2, and Nch-CMOS transistors Tn5 and Pch-CMOS transistors Tp5.

上記各回路に供給する直流電源Ｖ_ＤＤの電源は、安定化電源１５を介し、発振増幅器１００のＰｃｈ−ＣＭＯＳトランジスタＴｐ１のソース、バッファとしての各インバータ増幅器１１、１２、１３ごとに設けられているデプレッション型ＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３のゲートに、並びにＣＭＯＳプッシュプル型増幅回路１４の抵抗Ｒ１に対し、安定化処理された電源出力Ｖ_ＲＥＧが供給される。 The power supply of the DC power supply V _DD supplied to each circuit is provided for each of the inverter amplifiers 11, 12, and 13 serving as the source and buffer of the Pch-CMOS transistor Tp 1 of the oscillation amplifier 100 via the stabilized power supply 15. The stabilized power output V _REG is supplied to the gates of the depletion type MOS transistors Tn11, Tn12, and Tn13 and to the resistor R1 of the CMOS push-pull type amplifier circuit 14.

また、デプレッション型ＭＯＳトランジスタＴｎ１１、Ｔｎ１２、Ｔｎ１３のドレイン及びＣＭＯＳプッシュプル型増幅回路１４のＮｃｈ−ＣＭＯＳトランジスタＴｎ５のドレインは直流電源ＶＤＤに直接接続される。 Further, the drains of the depletion type MOS transistors Tn11, Tn12, and Tn13 and the drain of the Nch-CMOS transistor Tn5 of the CMOS push-pull type amplifier circuit 14 are directly connected to the DC power supply VDD.

上記回路構成において、本実施形態では、特に、複数段あるバッファ回路部の終段バッファ回路部を構成しているインバータ増幅器１３における出力の時定数を変更する素子を備えていることを特徴としている。 In the above circuit configuration, the present embodiment is particularly characterized in that an element for changing the time constant of the output in the inverter amplifier 13 constituting the final stage buffer circuit section of the buffer circuit section having a plurality of stages is provided. .

すなわち、終段インバータ増幅器１３を構成しているＰｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４との間に時定数変更素子としての抵抗素子Ｒ３、Ｒ４を接続して、その中間点を次段のＣＭＯＳプッシュプル型増幅回路１４における直流カット用のコンデンサＣＢ１、ＣＢ２の中間点に接続し、終段インバータ増幅器１３からの出力がＲＣ回路を経由してＣＭＯＳプッシュプル型増幅回路１４のトランジスタＴｎ５、Ｔｐ５のゲートに入力するようにしている。これによって、終段インバータ増幅器１３からの出力信号は、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４の各ゲートに加わる入力信号Ａに応じてオン、オフされる際、抵抗素子Ｒ３、Ｒ４からの出力Ｂ，コンデンサＣＢ１、ＣＢ２を経由した後の出力Ｃ、Ｄ、最終的にＣＭＯＳプッシュプル型増幅回路１４からの出力Ｅは、図２に示すように、各出力Ｂ、Ｃ、Ｄの立ち上がりは、抵抗素子Ｒ３、Ｒ４、コンデンサＣＢ１、ＣＢ２で決まる時定数によって支配され、図２に示されるように、立ち上がりが鈍る波形に成形されるのである（但し抵抗素子Ｒ３、Ｒ４≒２〜４ｋΩ＜＜Ｒ１、Ｒ２≒５０Ω）。これによって、高次高調波が発生することが抑圧される。 That is, resistance elements R3 and R4 as time constant changing elements are connected between the Pch-CMOS transistor Tp4 and the Nch-CMOS transistor Tn4 constituting the final stage inverter amplifier 13, and the intermediate point is set to the next stage. Connected to the midpoint between the DC cut capacitors CB1 and CB2 in the CMOS push-pull amplifier circuit 14, and the output from the final stage inverter amplifier 13 passes through the RC circuit and the transistors Tn5 and Tp5 of the CMOS push-pull amplifier circuit 14 I try to enter the gate. Thereby, when the output signal from the final stage inverter amplifier 13 is turned on / off according to the input signal A applied to each gate of the Pch-CMOS transistor Tp4 and the Nch-CMOS transistor Tn4, the output signal from the resistance elements R3, R4. The output C, D after passing through the output B, the capacitors CB1, CB2, and finally the output E from the CMOS push-pull amplifier circuit 14 are as shown in FIG. 2 is governed by the time constant determined by the resistance elements R3 and R4 and the capacitors CB1 and CB2, and as shown in FIG. R1, R2≈50Ω). This suppresses the generation of high-order harmonics.

一方、このような高調波抑圧を使用せずに通常状態のまま使用したい場合がある。このため、前記終段インバータ増幅器１３に介在させた抵抗素子Ｒ３、Ｒ４をバイパスさせて時定数調整機能をオフできるようにしている。すなわち、前記終段インバータ増幅器（バッファ回路部）１３には、時定数変更素子である抵抗素子Ｒ３、Ｒ４のバイパス回路１６を設け、ＭＯＳスイッチ手段１７により出力信号の時定数調整のオン／オフの切り替えを可能としている。 On the other hand, there is a case where it is desired to use a normal state without using such harmonic suppression. For this reason, the time constant adjustment function can be turned off by bypassing the resistance elements R3 and R4 interposed in the final stage inverter amplifier 13. That is, the final-stage inverter amplifier (buffer circuit section) 13 is provided with a bypass circuit 16 for resistance elements R3 and R4 which are time constant changing elements, and the MOS switch means 17 turns on / off the time constant adjustment of the output signal. Switching is possible.

すなわち、バイパス回路１６にＰｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６を直列に接続し、その中点位置を次段のＣＭＯＳプッシュプル型増幅回路１４への出力ラインとしている。したがって、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６が共にオンになれば、抵抗素子Ｒ３、Ｒ４をバイパスして終段インバータ増幅器１３からＣＭＯＳプッシュプル型増幅回路１４に出力されるので、通常モードで機能する。この通常モードと時定数変更モードとを切り替えるために、上記バイパス回路１６上のＰｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６のゲートをメモリ部３００から入力される“Ｈｉ”または“Ｌｏ”の信号に基づいてオンオフさせる論理回路１８が接続されている。このオンオフ論理回路１８は、安定化電源電圧Ｖ_ＲＥＧで作動するＰｃｈ−ＣＭＯＳトランジスタＴｐ７とＮｃｈ−ＣＭＯＳトランジスタＴｎ７から構成されている。通常時はメモリ部３００が“Ｌｏ”設定でトランジスタＴｐ６、Ｔｎ６がそれぞれＯＮ、メモリ設定が“Ｈｉ”でトランジスタＴｐ６、Ｔｎ６がＯＦＦして、抵抗素子Ｒ３、Ｒ４とキャパシタＣＢ１、ＣＢ２による時定数による出力波形の立ち上がり／立ち下がりが緩やかになり、高次高調波レベルが抑圧される。 That is, a Pch-CMOS transistor Tp6 and an Nch-CMOS transistor Tn6 are connected in series to the bypass circuit 16, and the midpoint position is used as an output line to the CMOS push-pull amplifier circuit 14 in the next stage. Therefore, if both the Pch-CMOS transistor Tp6 and the Nch-CMOS transistor Tn6 are turned on, the resistor elements R3 and R4 are bypassed and output from the final stage inverter amplifier 13 to the CMOS push-pull amplifier circuit 14, so that the normal mode It works with. In order to switch between the normal mode and the time constant changing mode, a “Hi” or “Lo” signal is input from the memory unit 300 to the gates of the Pch-CMOS transistor Tp6 and the Nch-CMOS transistor Tn6 on the bypass circuit 16. A logic circuit 18 that is turned on / off based on the above is connected. The on-off logic circuit 18 is composed of Pch-CMOS transistor Tp7 and Nch-CMOS transistor Tn7 operating in a stabilized power supply voltage _{V REG.} Normally, when the memory unit 300 is set to “Lo”, the transistors Tp6 and Tn6 are turned on, respectively, and when the memory setting is “Hi”, the transistors Tp6 and Tn6 are turned off, depending on the time constants of the resistance elements R3 and R4 and the capacitors CB1 and CB2. The rise / fall of the output waveform becomes gradual, and the high-order harmonic level is suppressed.

図３は、図１に示した実施形態に係る水晶発振回路による高調波抑圧時の周波数スペクトラムである。メモリ部３００からの出力を“Ｈｉ”として、図２の出力波形Ｅを得た場合には、高次高調波が抑圧されていることがよく理解できる。図４は、メモリ部３００からの出力を“Ｌｏ”として通常モードで作用させた場合の周波数スペクトラムで、高次高調波が抑圧されていないことが明示されている。図５は実際の波形を示しており、高調波抑圧モードの場合（太実線）と通常モードの場合（細実線）を示している。ＲＣ回路による時定数が変更され、立ち上がりが鈍っていることが示されている。 FIG. 3 is a frequency spectrum when harmonics are suppressed by the crystal oscillation circuit according to the embodiment shown in FIG. When the output from the memory unit 300 is “Hi” and the output waveform E of FIG. 2 is obtained, it can be well understood that the higher-order harmonics are suppressed. FIG. 4 clearly shows that the high-order harmonics are not suppressed in the frequency spectrum when the output from the memory unit 300 is “Lo” and is operated in the normal mode. FIG. 5 shows an actual waveform, and shows the case of the harmonic suppression mode (thick solid line) and the case of the normal mode (thin solid line). It is shown that the time constant by the RC circuit is changed and the rise is dull.

なお、上記実施形態において、終段インバータ増幅器１３の前段には２段のインバータ増幅器１１、１２を設けた構成として例示しているが、これは単段インバータ増幅器として構成してよい。集積化した場合、インターバ増幅器１００（トランジスタＴＰ１、Ｔｎ１のゲート側）とＣＭＯＳプッシュプル型増幅回路１４の出力端との間のカップリング（容量結合）によって起こる異常発振を抑制できる効果がある。また、出力バッファ部の初段バッファの駆動能力が落ちることで、出力波形の立ち上がり／立ち下がりがさらに緩やかになるので、高次高調波レベルの抑圧量がアップする。 In the above-described embodiment, the two-stage inverter amplifiers 11 and 12 are illustrated in the preceding stage of the final-stage inverter amplifier 13, but this may be configured as a single-stage inverter amplifier. When integrated, there is an effect that it is possible to suppress abnormal oscillation caused by coupling (capacitive coupling) between the inverter amplifier 100 (the gate side of the transistors TP1 and Tn1) and the output terminal of the CMOS push-pull amplifier circuit 14. In addition, since the drive capability of the first-stage buffer of the output buffer unit is reduced, the rise / fall of the output waveform becomes more gradual, so that the suppression amount of the higher-order harmonic level is increased.

次に、図６に第２実施形態に係る水晶発振回路の出力バッファ部を示している。この実施形態は、分周器４００を設け、分周器で分周した場合でも通常モードと出力信号の時定数調整による高調波抑圧モードを使用できるようにした点が先の実施形態と相違する。 Next, FIG. 6 shows an output buffer unit of the crystal oscillation circuit according to the second embodiment. This embodiment is different from the previous embodiment in that the frequency divider 400 is provided and the harmonic suppression mode by adjusting the time constant of the output signal and the normal mode can be used even when the frequency divider divides the frequency. .

このため、前記終段バッファ部であるインバータ増幅器１３と並列接続された分周器４００を備え、この分周器４００は前記ＣＭＯＳプッシュプル型増幅回路１４へ出力可能であり、当該分周器４００と前記終段のインバータ増幅器１３との入力切り替え回路を設けている。この切り替え回路は終段インバータ増幅器１３に対し前段のインバータ増幅器１１からの出力信号を入力させる場合には、分周器４００への入力を遮断し、分周器４００へ入力させる場合は終段インバータ増幅器１３への入力を遮断させることで容易に実現できる。この実施形態では、メモリ部３００に図７に示したような２ｂｉｔデコーダ３０を設け、図８に示したようなメモリデータＤ１、Ｄ０に基づいて、２ｂｉｔデコーダ出力Ｂ１〜Ｂ４、Ｂ１（−）〜Ｂ４（−）を生成し、高調波抑圧機能をオンするかオフするか、発振出力をオンするかオフするか、あるいは分周出力をオンするかオフするかの選択を行わせるようにしている。したがって、２ｂｉｔデコーダ３０は前記終段インバータ増幅器１３と前記分周器４００の選択スイッチ手段を構成することになる。 For this reason, a frequency divider 400 connected in parallel with the inverter amplifier 13 as the final stage buffer unit is provided, and this frequency divider 400 can output to the CMOS push-pull type amplifier circuit 14. And an input switching circuit for the final stage inverter amplifier 13. This switching circuit cuts off the input to the frequency divider 400 when the output signal from the previous stage inverter amplifier 11 is input to the final stage inverter amplifier 13, and the final stage inverter when the input signal to the frequency divider 400 is input. This can be easily realized by blocking the input to the amplifier 13. In this embodiment, a 2-bit decoder 30 as shown in FIG. 7 is provided in the memory unit 300, and 2-bit decoder outputs B1 to B4, B1 (−) ˜ are based on the memory data D1 and D0 as shown in FIG. B4 (−) is generated, and the selection of whether the harmonic suppression function is turned on or off, whether the oscillation output is turned on or off, or whether the frequency-divided output is turned on or off is performed. . Therefore, the 2-bit decoder 30 constitutes a selection switch means for the final stage inverter amplifier 13 and the frequency divider 400.

これを具体的に実現すべく、図６に示しているように、終段インバータ増幅器１３には第１実施形態の場合に加えて、遮断素子であるＰｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８を、抵抗素子Ｒ３、Ｒ４の外側であって、インバータを構成するＰｃｈ−ＣＭＯＳトランジスタＴｐ４とＮｃｈ−ＣＭＯＳトランジスタＴｎ４の内側に直列に接続している。また、バイパス回路１６は抵抗素子Ｒ３、Ｒ４およびＰｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８をバイパスするように構成され、ここにモード切り替え用のＭＯＳスイッチ手段１７を介装させている。これは、先の実施形態と同様、Ｐｃｈ−ＣＭＯＳトランジスタＴｐ６とＮｃｈ−ＣＭＯＳトランジスタＴｎ６とから構成される。分周器４００を用いる場合には、これらＭＯＳスイッチ手段１７と上記Ｐｃｈ−ＣＭＯＳトランジスタＴｐ８とＮｃｈ−ＣＭＯＳトランジスタＴｎ８をオフにして電気的に遮断するように、前記２ｂｉｔデコーダ３０から作動信号を出力させる（Ｂ１、Ｂ１（−）、Ｂ２、Ｂ２（−））。 In order to realize this specifically, as shown in FIG. 6, in addition to the case of the first embodiment, the final stage inverter amplifier 13 includes a Pch-CMOS transistor Tp8 and an Nch-CMOS transistor Tn8 which are blocking elements. Are connected in series to the outside of the resistance elements R3 and R4 and inside the Pch-CMOS transistor Tp4 and the Nch-CMOS transistor Tn4 constituting the inverter. The bypass circuit 16 is configured to bypass the resistance elements R3 and R4, the Pch-CMOS transistor Tp8, and the Nch-CMOS transistor Tn8, and a mode switching MOS switch means 17 is interposed therein. As in the previous embodiment, this is composed of a Pch-CMOS transistor Tp6 and an Nch-CMOS transistor Tn6. When the frequency divider 400 is used, an operation signal is output from the 2-bit decoder 30 so that the MOS switch means 17, the Pch-CMOS transistor Tp8, and the Nch-CMOS transistor Tn8 are turned off to be electrically cut off. (B1, B1 (−), B2, B2 (−)).

一方、分周器４００を利用して分周された周波数で動作させるときには、分周器４００に初段インバータ増幅器１１から出力信号が入力し、これを通常モードと高調波抑圧モードを択一的に行わせるのであるから、分周器４００の内部回路には終段インバータ増幅器１３と同一の回路構成部分が形成される。この分周器４００の回路構成を図９に示す。通常モード出力と高調波抑圧モードの切り替え回路部分は、図６の場合と同様であるので説明を省略する。 On the other hand, when the frequency divider 400 is used to operate at the frequency divided, the output signal is input from the first-stage inverter amplifier 11 to the frequency divider 400, and this is alternatively selected between the normal mode and the harmonic suppression mode. Therefore, the same circuit components as the final stage inverter amplifier 13 are formed in the internal circuit of the frequency divider 400. The circuit configuration of the frequency divider 400 is shown in FIG. The switching circuit portion between the normal mode output and the harmonic suppression mode is the same as in FIG.

分周回路４０の前段には、信号入力オンオフ切り替え回路４１が設けられ、これは前述した２ｂｉｔデコーダ３０によって生成された信号によって、分周回路４０への信号入力を遮断するか否かを選択する。これらの処理は２ｂｉｔデコーダ３０から作動信号を出力させる（Ｂ３、Ｂ３（−）、Ｂ４、Ｂ４（−））ことによって制御される。 A signal input on / off switching circuit 41 is provided in the preceding stage of the frequency dividing circuit 40, and this selects whether or not to interrupt the signal input to the frequency dividing circuit 40 based on the signal generated by the 2-bit decoder 30 described above. . These processes are controlled by outputting an operation signal from the 2-bit decoder 30 (B3, B3 (−), B4, B4 (−)).

このような第２実施形態によれば、メモリ部３００にデコーダ３０を設けることで、分周出力する場合でも、高調波抑圧モードを選択できるようにした。水晶発振回路からの発振信号をそのままの周波数で出力する場合と、分周して出力する場合の双方についても、高調波レベルの抑圧モード選択が可能となる。
分周出力時にも高調波抑圧モードの選択ができるようになり、低周波帯における高調波スペクトル特性の改善に繋がる。 According to the second embodiment, by providing the decoder 30 in the memory unit 300, the harmonic suppression mode can be selected even when frequency-divided output is performed. The harmonic mode suppression mode can be selected both when the oscillation signal from the crystal oscillation circuit is output at the same frequency and when the oscillation signal is divided and output.
The harmonic suppression mode can be selected even at the frequency-divided output, which leads to improvement of the harmonic spectrum characteristics in the low frequency band.

本発明の第１実施形態に係る水晶発振回路である。1 is a crystal oscillation circuit according to a first embodiment of the present invention. 同回路の要部出力波形図である。It is a principal part output waveform diagram of the same circuit. 同実施形態に係る発振回路の高調波抑圧時の周波数スペクトラムである。It is a frequency spectrum at the time of the harmonic suppression of the oscillation circuit which concerns on the same embodiment. 同実施形態に係る発振回路の通常時の周波数スペクトラムである。3 is a normal frequency spectrum of the oscillation circuit according to the embodiment. 同実施形態に係る発振回路の出力波形図である。It is an output waveform diagram of the oscillation circuit according to the same embodiment. 本発明の第２実施形態に係る水晶発振回路の出力バッファ回路である。It is the output buffer circuit of the crystal oscillation circuit which concerns on 2nd Embodiment of this invention. 同実施形態の２ｂｉｔデコーダである。It is a 2-bit decoder of the same embodiment. 同実施形態のメモリ設定表である。It is a memory setting table | surface of the embodiment. 同実施形態の分周回路である。It is a frequency divider of the same embodiment. 従来の水晶発振回路の例である。It is an example of the conventional crystal oscillation circuit.

符号の説明Explanation of symbols

１１………初段インバータ増幅器、１２………２段インバータ増幅器、１３………終段インバータ増幅器、１４………ＣＭＯＳプッシュプル型増幅回路、１５………安定化電源、１６………バイパス回路、１７………ＭＯＳスイッチ手段、１８………オンオフ論理回路、３０………２ｂｉｔデコーダ、４０………分周回路、４１………信号入力オンオフ切り替え回路、１００………インバータ増幅器（発振増幅器）、２００………出力バッファ部、３００………メモリ部、４００………分周器。 11 ......... First-stage inverter amplifier, 12 ......... Two-stage inverter amplifier, 13 ......... Last-stage inverter amplifier, 14 ......... CMOS push-pull amplifier circuit, 15 ......... Stabilized power supply, 16 ......... Bypass Circuit, 17... MOS switching means, 18... ON / OFF logic circuit, 30... 2 bit decoder, 40. Oscillating amplifier), 200... Output buffer section, 300... Memory section, 400.

Claims

水晶振動子を振動源とする発振回路部と、
前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、
他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、
前記時定数変更素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、
前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、
前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、
を備えていることを特徴とする水晶発振回路。 An oscillation circuit section using a crystal resonator as a vibration source;
A first-stage buffer circuit including an inverter composed of a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit unit is input;
It has another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and between the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected to the input, and an input connected to the output side of the first-stage buffer circuit section,
A CMOS push-pull amplifier circuit that includes a capacitor that cuts a direct current component from the output signal of the final stage buffer circuit unit and amplifies the output signal from the final stage buffer circuit unit transmitted through the capacitor;
Bypassing the time constant changing element and connecting the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor of the final stage buffer circuit section to the output of the final stage buffer circuit section A bypass circuit;
MOS switch means for controlling on / off of the bypass circuit connected to the bypass circuit;
A memory unit for outputting a signal for controlling the MOS switch means;
A crystal oscillation circuit comprising:

水晶振動子を振動源とする発振回路部と、An oscillation circuit section using a crystal resonator as a vibration source;
前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、A first-stage buffer circuit including an inverter composed of a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit unit is input;
他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、It has another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and between the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected to the input, and an input connected to the output side of the first-stage buffer circuit section,
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、A CMOS push-pull amplifier circuit that includes a capacitor that cuts a direct current component from the output signal of the final stage buffer circuit unit and amplifies the output signal from the final stage buffer circuit unit transmitted through the capacitor;
前記終段バッファ回路部と並列接続された分周器と、A frequency divider connected in parallel with the final stage buffer circuit;
前記終段バッファ回路部の出力側と前記分周器の出力側に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、Selection switch means connected to the output side of the final stage buffer circuit section and the output side of the frequency divider, and for switching the input to the CMOS push-pull amplifier;
を備えていることを特徴とする水晶発振回路。A crystal oscillation circuit comprising:

前記分周器は、分周回路からの出力の時定数変更素子を備えてなることを特徴とする請求項２記載の水晶発振回路。 3. The crystal oscillation circuit according to claim 2 , wherein the frequency divider includes a time constant changing element for output from the frequency dividing circuit.

水晶振動子を振動源とする発振回路部と、An oscillation circuit section using a crystal resonator as a vibration source;
前記発振回路部の出力信号を入力されるＰｃｈ−ＣＭＯＳトランジスタとＮｃｈ−ＣＭＯＳトランジスタとで構成されているインバータを含む初段バッファ回路と、A first-stage buffer circuit including an inverter composed of a Pch-CMOS transistor and an Nch-CMOS transistor to which an output signal of the oscillation circuit unit is input;
他のＰｃｈ−ＣＭＯＳトランジスタと他のＮｃｈ−ＣＭＯＳトランジスタとで構成されている他のインバータを有しているとともに前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、It has another inverter composed of another Pch-CMOS transistor and another Nch-CMOS transistor, and between the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor. A final-stage buffer circuit section including a time constant changing element connected to the input, and an input connected to the output side of the first-stage buffer circuit section,
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するＣＭＯＳプッシュプル型増幅回路と、A CMOS push-pull amplifier circuit that includes a capacitor that cuts a direct current component from the output signal of the final stage buffer circuit unit and amplifies the output signal from the final stage buffer circuit unit transmitted through the capacitor;
前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを直列接続した複数の抵抗素子の接続中点を前記終段バッファ回路部の出力側とした、前記抵抗素子と前記キャパシタを有する時定数変更用の回路と、The connection middle point of a plurality of resistance elements in which the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor of the final-stage buffer circuit section are connected in series to the output side of the final-stage buffer circuit section A time constant changing circuit having the resistance element and the capacitor;
前記抵抗素子をバイパスして前記終段バッファ回路部の前記他のＰｃｈ−ＣＭＯＳトランジスタにおけるドレインと前記他のＮｃｈ−ＣＭＯＳトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、A bypass circuit for bypassing the resistance element and connecting the drain of the other Pch-CMOS transistor and the drain of the other Nch-CMOS transistor of the final-stage buffer circuit section to the output of the final-stage buffer circuit section When,
前記バイパス回路に接続されている前記バイパス回路のオン／オフを制御するためのＭＯＳスイッチ手段と、MOS switch means for controlling on / off of the bypass circuit connected to the bypass circuit;
前記ＭＯＳスイッチ手段を制御する信号を出力するメモリ部と、A memory unit for outputting a signal for controlling the MOS switch means;
を備えていることを特徴とする水晶発振回路。A crystal oscillation circuit comprising:

前記水晶振動子以外の回路部分をＩＣ内に全て集積化したことを特徴とする請求項４記載の水晶発振回路。 5. The crystal oscillation circuit according to claim 4 , wherein all circuit portions other than the crystal resonator are integrated in an IC.

前記終段バッファ回路部と並列接続された分周器を備えており、A frequency divider connected in parallel with the final stage buffer circuit unit;
前記分周器は、分周回路と、前記分周回路の出力側と接続されている他の時定数変更素子と、The frequency divider includes a frequency divider, another time constant changing element connected to the output side of the frequency divider,
前記分周回路の出力と前記終段バッファ回路部の出力に接続され、前記ＣＭＯＳプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、A selector switch connected to the output of the frequency divider and the output of the final stage buffer circuit, and for switching the input to the CMOS push-pull amplifier;
前記分周回路の出力を遮断する遮断素子と、A blocking element for blocking the output of the divider circuit;
を備えていることを特徴とする請求項４に記載の水晶発振回路。The crystal oscillation circuit according to claim 4, further comprising:

前記メモリ部には、デコーダが設けられ、The memory unit is provided with a decoder,
前記デコーダは、前記ＭＯＳスイッチ手段と、前記選択スイッチ手段と、前記遮断素子と、The decoder includes the MOS switch means, the selection switch means, the cutoff element,
を制御することを特徴とする請求項６に記載の水晶発振回路。7. The crystal oscillation circuit according to claim 6, wherein the crystal oscillation circuit is controlled.