JP2005094645A

JP2005094645A - Oscillation circuit apparatus

Info

Publication number: JP2005094645A
Application number: JP2003328313A
Authority: JP
Inventors: Minoru Sakai; 稔酒井; Yoshichika Takahashi; 佳周高橋
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2005-04-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide an oscillation circuit apparatus for reducing a high-order higher harmonic component and outputting an oscillation signal approximated to a sine wave. <P>SOLUTION: The apparatus has a delay circuit 38 for delaying an oscillation signal containing a higher harmonic outputted from an oscillation circuit 30; a first inverter 40 which is supplied with the oscillation signal before being delayed by the delay circuit 38 and inverted, and outputs a signal having a gradual rise and fall; a second inverter 42 which is supplied with the oscillation signal after being delayed by the delay circuit 38 and inverted, and outputs a signal having a steep rise and fall. The output terminals of the first and second inverters 40, 42 are commonly connected, and the output signal of the first inverter 40 is added to the output signal of the second inverter 42 and an added signal is outputted. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は発振回路装置に関し、特に、出力段にバッファ回路を持つ発振回路装置に関する。 The present invention relates to an oscillation circuit device, and more particularly to an oscillation circuit device having a buffer circuit at an output stage.

従来からＶＣＸＯ（電圧制御型水晶発振回路）を用いた発振回路装置が使用されている。ＶＣＸＯは負荷容量が変動すると、発振周波数の変動や出力振幅の変動が大きくなる。このため、出力段にバッファ回路を挿入して、負荷容量変動の影響をＶＣＸＯ側に伝えない構成とすることが一般的に行われている。 Conventionally, an oscillation circuit device using a VCXO (voltage controlled crystal oscillation circuit) has been used. When the load capacity of the VCXO varies, the fluctuation of the oscillation frequency and the fluctuation of the output amplitude increase. For this reason, it is generally performed that a buffer circuit is inserted in the output stage so that the influence of the load capacitance variation is not transmitted to the VCXO side.

図４及び図５は、従来の発振回路装置の一例の回路構成図を示す。図４において、ＶＣＸＯ１０の出力する発振信号は、ＦＥＴ（電界効果トランジスタ）Ｍ１，Ｍ２によるインバータ構成のバッファ回路１２で反転されて出力端子１４から出力される。出力端子１４には容量Ｃｄｃを介して負荷容量ＣＬ及び負荷抵抗ＲＬが接続されている。 4 and 5 show circuit configuration diagrams of an example of a conventional oscillation circuit device. In FIG. 4, the oscillation signal output from the VCXO 10 is inverted by the buffer circuit 12 having an inverter configuration with FETs (field effect transistors) M1 and M2, and output from the output terminal 14. A load capacitor CL and a load resistor RL are connected to the output terminal 14 via a capacitor Cdc.

ここでは、ＶＣＸＯ１０の発振周波数で出力負荷ＣＬをチャージアップする必要があるため、ＦＥＴＭ１のオン抵抗を低く設定する必要がある。このため、ＦＥＴＭ１は比較的Ｗ／Ｌの大きいトランジスタとする必要がある。このため、チップサイズが増加すると共に、ゲート・ソース間容量Ｃｇｓが大きくなり、ＶＣＸＯ１０の負荷が重くなってしまう。なお、Ｗ／Ｌはゲートの幅と長さの比であり、長さを一定とするとＷ／Ｌが大きいほどゲート面積が大きくなる。 Here, since it is necessary to charge up the output load CL at the oscillation frequency of the VCXO 10, it is necessary to set the on-resistance of the FET M1 low. For this reason, the FET M1 needs to be a transistor having a relatively large W / L. For this reason, the chip size increases, the gate-source capacitance Cgs increases, and the load on the VCXO 10 becomes heavy. Note that W / L is the ratio of the width and length of the gate. If the length is constant, the larger the W / L, the larger the gate area.

図５に示す構成は、上記のＶＣＸＯ１０の負荷が重くなる点を改善するものであり、バッファ回路１６はＦＥＴＭ１，Ｍ２，Ｍ３及びｎｐｎトランジスタＱ１で構成され、トランジスタＱ１がエミッタフォロアとしてＦＥＴＭ１，Ｍ２の出力信号をバッファリングしている。この構成では、ＦＥＴＭ１，Ｍ２のチップサイズは比較的小さくてすむ。 The configuration shown in FIG. 5 improves the point that the load of the VCXO 10 becomes heavy. The buffer circuit 16 includes FETs M1, M2, and M3 and an npn transistor Q1, and the transistor Q1 serves as an emitter follower of the FETs M1 and M2. The output signal is buffered. In this configuration, the chip sizes of the FETs M1 and M2 can be relatively small.

図４，図５のどちらの場合も、バッファ回路１２，１６自体がゲインを持つため、そのバッファ回路１２，１６のダイナミックレンジで出力波形がクリップされ、クリップトサイン波形の出力信号となる。 4 and 5, since the buffer circuits 12 and 16 themselves have gain, the output waveform is clipped in the dynamic range of the buffer circuits 12 and 16, and becomes an output signal of a clipped tosine waveform.

図６（Ａ），（Ｂ）に、ＶＣＸＯ１０の出力信号波形と、出力端子１４における出力信号波形を示す。図４，図５の構成の場合、バッファ回路１２が１段で構成されるため、ＶＣＸＯ１０から出力端子１４までのゲインが比較的低いため、信号がクリップする部分の波形は丸みを持っている。この場合の端子１４における出力信号の高調波特性を図７に示す。 FIGS. 6A and 6B show the output signal waveform of the VCXO 10 and the output signal waveform at the output terminal 14. 4 and 5, since the buffer circuit 12 is composed of one stage, the gain from the VCXO 10 to the output terminal 14 is relatively low, so that the waveform of the portion where the signal is clipped is rounded. FIG. 7 shows the harmonic characteristics of the output signal at the terminal 14 in this case.

なお、高次高調波成分を低減する技術について公知文献を調査したが、これに対応する公知文献は発見できなかった。 In addition, although the well-known literature was investigated about the technique which reduces a high order harmonic component, the well-known literature corresponding to this was not discovered.

ここで、近年の発振回路装置の状況を見てみると、水晶振動子は、従来一般的であった５．０×３．２ｍｍサイズから３．２×２．５ｍｍへと小型化に拍車がかかっている。 Here, looking at the status of recent oscillator circuit devices, the quartz resonator has spurred downsizing from the 5.0 × 3.2 mm size, which was conventionally common, to 3.2 × 2.5 mm. It depends.

水晶振動子が小型化されると、水晶振動子の直列抵抗Ｒ１が大きくなる傾向にある。なお、水晶振動子は直列抵抗Ｒ１，直列容量Ｃ１，直列インダクタンスＬ１と、並列容量Ｃ０により等価的に表される。水晶振動子の直列抵抗Ｒ１が大きくなると、負性抵抗が小さくなってしまい起動時間が遅くなることから、発振周波数自体も高い周波数へとシフトし起動時間を確保するようにせざるを得なくなる。 When the crystal unit is downsized, the series resistance R1 of the crystal unit tends to increase. The crystal resonator is equivalently represented by a series resistor R1, a series capacitor C1, a series inductance L1, and a parallel capacitor C0. When the series resistance R1 of the crystal resonator is increased, the negative resistance is decreased and the start-up time is delayed. Therefore, the oscillation frequency itself must be shifted to a higher frequency to ensure the start-up time.

従って、水晶振動子を小型化しても従来と同じ発振周波数出力を得るためには、当然のように分周回路の導入が不可欠となる。このような場合、図８に示すように、バッファ回路内にインバータ２０やトリガー型フリップフロップ（Ｔ−ＦＦ）２２や信号選択回路２４が追加されるため、バッファ回路の構成段数が増加すると共に、ＶＣＸＯ１０から出力端子１４までのゲインが増加することとなる。 Therefore, in order to obtain the same oscillation frequency output as before even if the crystal resonator is miniaturized, it is necessary to introduce a frequency divider as a matter of course. In such a case, as shown in FIG. 8, the inverter 20, the trigger flip-flop (T-FF) 22, and the signal selection circuit 24 are added in the buffer circuit, so that the number of stages of the buffer circuit increases, The gain from the VCXO 10 to the output terminal 14 will increase.

特に、トリガー・フリップフロップ２２等の分周回路はその回路機能上、ゲインを増大させる必要が生じる。このようにゲインが高くなった場合は、ＦＥＴＭ１，Ｍ２のオン抵抗と出力負荷ＣＬにより構成される１次低域フィルタによって出力信号の立ち上がり時間ｔｒ，立ち下がり時間ｔｆが決定されるため、図９（Ａ）のＶＣＸＯ１０出力信号波形に対し、出力端子１４の出力信号波形は図９（Ｂ）に示すように波形立ち上がりポイント及び波形立ち下がりポイントが尖った出力波形となってしまう。このような、波形の尖りは、高次高調波成分となるため、端子１４における出力信号の高調波特性は図１０に破線で示すように、実線で示すバッファ回路１２だけの高次高調波特性に比べて高次領域が著しく悪化する問題があった。 In particular, the frequency divider circuit such as the trigger flip-flop 22 needs to increase the gain in terms of its circuit function. When the gain increases in this way, the rise time tr and the fall time tf of the output signal are determined by the first-order low-pass filter constituted by the on-resistances of the FETs M1 and M2 and the output load CL. In contrast to the VCXO 10 output signal waveform of (A), the output signal waveform of the output terminal 14 becomes an output waveform having a sharp waveform rising point and waveform falling point as shown in FIG. 9B. Since the sharpness of the waveform becomes a high-order harmonic component, the harmonic characteristic of the output signal at the terminal 14 has a high-order harmonic of only the buffer circuit 12 indicated by a solid line as shown by a broken line in FIG. There is a problem that the higher-order region is significantly worse than the characteristics.

本発明は、上記の点に鑑みなされたもので、高次高調波成分を低減し正弦波に近似した発振信号を出力する発振回路装置を提供することを目的とする。 The present invention has been made in view of the above points, and an object of the present invention is to provide an oscillation circuit device that outputs an oscillation signal approximating a sine wave by reducing high-order harmonic components.

請求項１に記載の発明は、発振回路（３０）から出力された高調波を含む発振信号を遅延する遅延回路（３８）と、
前記遅延回路（３８）で遅延される前の発振信号を供給されて反転し、立ち上がり及び立ち下がりが緩やかな信号を出力する第１インバータ（４０）と、
前記遅延回路（３８）で遅延された後の発振信号を供給されて反転し、立ち上がり及び立ち下がりが急峻な信号を出力する第２インバータ（４２）を有し、
前記第１インバータ（４０）と第２インバータ（４２）の出力端子が共通接続され前記第１インバータ（４０）の出力信号と前記第２インバータ（４２）の出力信号を加算して出力することにより、
高次高調波成分を低減し正弦波に近似した発振信号を出力することができる。 The invention according to claim 1 is a delay circuit (38) for delaying an oscillation signal including harmonics output from the oscillation circuit (30);
A first inverter (40) for receiving and inverting the oscillation signal before being delayed by the delay circuit (38), and outputting a signal whose rise and fall are gentle;
A second inverter (42) for supplying and inverting the oscillation signal delayed by the delay circuit (38) and outputting a signal having a steep rise and fall;
The output terminals of the first inverter (40) and the second inverter (42) are connected in common, and the output signal of the first inverter (40) and the output signal of the second inverter (42) are added and output. ,
An oscillation signal approximating a sine wave can be output by reducing high-order harmonic components.

請求項５に記載の発明では、第１インバータ（４０）は、ゲートが共通接続されたｐチャネルＦＥＴ（Ｍ６）及びｎチャネルＦＥＴ（Ｍ７）と、前記ｐチャネルＦＥＴ（Ｍ６）及びｎチャネルＦＥＴ（Ｍ７）のドレイン間に接続された抵抗（Ｒ１，Ｒ２）とよりなることにより、
第１インバータ（４０）から立ち上がり及び立ち下がりが緩やかな信号を出力することができる。 In the invention according to claim 5, the first inverter (40) includes a p-channel FET (M6) and an n-channel FET (M7) whose gates are commonly connected, and the p-channel FET (M6) and the n-channel FET ( M7) and the resistors (R1, R2) connected between the drains,
A signal with a gradual rise and fall can be output from the first inverter (40).

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態ように限定されるものではない。 The reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to those shown in the drawings.

請求項１に記載の発明によれば、高次高調波成分を低減し正弦波に近似した発振信号を出力することができる。 According to the first aspect of the present invention, it is possible to output an oscillation signal approximating a sine wave by reducing high-order harmonic components.

また、請求項５に記載の発明によれば、第１インバータから立ち上がり及び立ち下がりが緩やかな信号を出力することができる。 According to the invention of claim 5, it is possible to output a signal whose rise and fall are gentle from the first inverter.

図１は、本発明の発振回路装置の一実施形態の回路構成図を示す。同図中、ＶＣＸＯ３０の出力する発振信号は、ｐチャネルＦＥＴＭ４，ｎチャネルＦＥＴＭ５で構成されるインバータ３２でバッファリングされ、分周回路としてのトリガー型フリップフロップ３４及び信号選択回路３６の一方の入力端子に供給される。 FIG. 1 shows a circuit configuration diagram of an embodiment of an oscillation circuit device of the present invention. In the figure, an oscillation signal output from the VCXO 30 is buffered by an inverter 32 composed of a p-channel FET M4 and an n-channel FET M5, and one input terminal of a trigger flip-flop 34 and a signal selection circuit 36 as a frequency dividing circuit. To be supplied.

トリガー型フリップフロップ３４はインバータ３２から供給される発振信号を１／２分周して信号選択回路３６の他方の入力端子に供給する。信号選択回路３６はインバータ３２の出力する発振信号とトリガー型フリップフロップ３４で１／２分周された発振信号のいずれかを選択して出力する。 The trigger flip-flop 34 divides the oscillation signal supplied from the inverter 32 by half and supplies it to the other input terminal of the signal selection circuit 36. The signal selection circuit 36 selects and outputs either the oscillation signal output from the inverter 32 or the oscillation signal divided by 1/2 by the trigger type flip-flop 34.

信号選択回路３６の出力する信号はインバータ４０に供給されると共に、遅延回路３８で一定時間遅延されてインバータ４２に供給される。インバータ４０，４２それぞれの出力は出力端子４４にて共通接続されて加算され出力される。出力端子４４には容量Ｃｄｃを介して負荷容量ＣＬ及び負荷抵抗ＲＬが接続されている。 The signal output from the signal selection circuit 36 is supplied to the inverter 40 and is delayed by a predetermined time by the delay circuit 38 and then supplied to the inverter 42. The outputs of the inverters 40 and 42 are commonly connected at the output terminal 44 and added and output. A load capacitor CL and a load resistor RL are connected to the output terminal 44 via a capacitor Cdc.

インバータ４０は、ゲートが共通接続されたｐチャネルＦＥＴＭ６とｎチャネルＦＥＴＭ７と、ＦＥＴＭ６，Ｍ７のドレイン間に接続された抵抗Ｒ１，Ｒ２より構成され、ＦＥＴＭ６のソースは電源Ｖｂｉａｓに接続され、ＦＥＴＭ７のソースは接地され、抵抗Ｒ１，Ｒ２の接続点が出力端子４４に接続されている。 The inverter 40 includes a p-channel FET M6 and an n-channel FET M7, whose gates are commonly connected, and resistors R1 and R2 connected between the drains of the FETs M6 and M7. The source of the FET M6 is connected to the power source Vbias, and the source of the FET M7 Is grounded, and the connection point of the resistors R1 and R2 is connected to the output terminal 44.

インバータ４２は、ゲートが共通接続されたｐチャネルＦＥＴＭ１とｎチャネルＦＥＴＭ２より構成され、ＦＥＴＭ１のソースは電源Ｖｂｉａｓに接続され、ＦＥＴＭ２のソースは接地され、ＦＥＴＭ１，Ｍ２のドレインは出力端子４４に共通接続されている。インバータ４０は抵抗Ｒ１，Ｒ２が設けられているため、インバータ４２に対して、出力信号の立ち上がり及び立ち下がりが緩やかとなる。 The inverter 42 is composed of a p-channel FET M1 and an n-channel FET M2 whose gates are commonly connected, the source of the FET M1 is connected to the power supply Vbias, the source of the FET M2 is grounded, and the drains of the FETs M1 and M2 are commonly connected to the output terminal 44. Has been. Since the inverter 40 is provided with the resistors R1 and R2, the rise and fall of the output signal is gentler than that of the inverter 42.

ここで、ＶＣＸＯ３０の出力する信号波形を図２（Ａ）に示し、信号選択回路３６の出力する信号波形を図２（Ｂ）に一点鎖線Iで示す。この場合、遅延回路３８の出力する信号波形は図２（Ｂ）に破線IIで示すようになる。 Here, a signal waveform output from the VCXO 30 is shown in FIG. 2A, and a signal waveform output from the signal selection circuit 36 is shown by a one-dot chain line I in FIG. In this case, the signal waveform output from the delay circuit 38 is as shown by a broken line II in FIG.

一点鎖線Iで示す信号が上昇してインバータ４０の閾値Ｖｔｈを超えると、インバータ４０の出力が緩やかに低下を開始する。その後、破線IIで示す信号が上昇してインバータ４２の閾値Ｖｔｈを超えると、インバータ４２の出力が急速に低下を開始する。このインバータ４０，４２の出力が加算されることにより、出力端子４４の信号波形は図２（Ｂ）に実線IIIで示すように立ち下がりがなまって正弦波に近似する。 When the signal indicated by the alternate long and short dash line I rises and exceeds the threshold value Vth of the inverter 40, the output of the inverter 40 starts to gradually decrease. Thereafter, when the signal indicated by the broken line II rises and exceeds the threshold value Vth of the inverter 42, the output of the inverter 42 starts to decrease rapidly. When the outputs of the inverters 40 and 42 are added, the signal waveform at the output terminal 44 is approximated to a sine wave with a falling edge as shown by a solid line III in FIG.

同様に、一点鎖線Iで示す信号が低下してインバータ４０の閾値Ｖｔｈを下回ると、インバータ４０の出力が緩やかに上昇を開始する。その後、破線IIで示す信号が低下してインバータ４２の閾値Ｖｔｈを下回ると、インバータ４２の出力が急速に上昇を開始する。このインバータ４０，４２の出力が加算されることにより、出力端子４４の信号波形は図２（Ｂ）に実線IIIで示すように立ち上がりがなまって正弦波に近似する。 Similarly, when the signal indicated by the alternate long and short dash line I decreases and falls below the threshold value Vth of the inverter 40, the output of the inverter 40 starts to increase gradually. Thereafter, when the signal indicated by the broken line II decreases and falls below the threshold value Vth of the inverter 42, the output of the inverter 42 starts to rise rapidly. By adding the outputs of the inverters 40 and 42, the signal waveform at the output terminal 44 becomes like a sine wave with a rising edge as shown by a solid line III in FIG.

このように、出力端子４４の信号波形がなまって正弦波に近似することにより、高次高調波成分が低減し、出力端子４４における出力信号の高調波特性は図３に破線で示すように、高次領域が改善され、実線で示す従来のバッファ回路１２だけの高次高調波特性に近づくことができる。 As described above, the signal waveform at the output terminal 44 is rounded and approximated to a sine wave, whereby the higher-order harmonic components are reduced, and the harmonic characteristic of the output signal at the output terminal 44 is shown by a broken line in FIG. The higher-order region is improved, and the higher-order harmonic characteristics of only the conventional buffer circuit 12 indicated by the solid line can be approached.

本発明の発振回路装置の一実施形態の回路構成図である。It is a circuit block diagram of one Embodiment of the oscillation circuit device of this invention. 本発明装置の各部の信号波形図である。It is a signal waveform diagram of each part of the device of the present invention. 本発明の出力信号の高調波特性図である。It is a harmonic characteristic view of the output signal of the present invention. 従来の発振回路装置の一例の回路構成図である。It is a circuit block diagram of an example of the conventional oscillation circuit device. 従来の発振回路装置の一例の回路構成図である。It is a circuit block diagram of an example of the conventional oscillation circuit device. 従来装置の各部の信号波形図である。It is a signal waveform diagram of each part of the conventional device. 従来の出力信号の高調波特性図である。It is a harmonic characteristic figure of the conventional output signal. 従来の発振回路装置の他の一例の回路構成図である。It is a circuit block diagram of another example of the conventional oscillation circuit device. 従来装置の各部の信号波形図である。It is a signal waveform diagram of each part of the conventional device. 従来の出力信号の高調波特性図である。It is a harmonic characteristic figure of the conventional output signal.

符号の説明Explanation of symbols

３０ＶＣＸＯ
３２，４０，４２インバータ
３４トリガー型フリップフロップ
３６信号選択回路
３８遅延回路
Ｍ１〜Ｍ７ＦＥＴ
Ｒ１，Ｒ２抵抗 30 VCXO
32, 40, 42 Inverter 34 Trigger type flip-flop 36 Signal selection circuit 38 Delay circuit M1-M7 FET
R1, R2 resistance

Claims

発振回路から出力された高調波を含む発振信号を遅延する遅延回路と、
前記遅延回路で遅延される前の発振信号を供給されて反転し、立ち上がり及び立ち下がりが緩やかな信号を出力する第１インバータと、
前記遅延回路で遅延された後の発振信号を供給されて反転し、立ち上がり及び立ち下がりが急峻な信号を出力する第２インバータを有し、
前記第１インバータと第２インバータの出力端子が共通接続され前記第１インバータの出力信号と前記第２インバータの出力信号を加算して出力することを特徴とする発振回路装置。 A delay circuit for delaying an oscillation signal including harmonics output from the oscillation circuit;
A first inverter that receives and inverts the oscillation signal before being delayed by the delay circuit, and outputs a signal that rises and falls slowly;
A second inverter that receives and inverts the oscillation signal after being delayed by the delay circuit and outputs a signal having a steep rise and fall;
An oscillation circuit device characterized in that output terminals of the first inverter and the second inverter are connected in common, and an output signal of the first inverter and an output signal of the second inverter are added and outputted.

請求項１記載の発振回路装置において、
前記発振回路の出力する発振信号を分周する分周回路を
有することを特徴とする発振回路装置。 The oscillation circuit device according to claim 1,
An oscillation circuit device comprising a frequency dividing circuit for frequency-dividing an oscillation signal output from the oscillation circuit.

請求項２記載の発振回路装置において、
前記分周回路で分周される前の発振信号と分周された後の発振信号のいずれか一方を選択して前記遅延回路に供給する信号選択回路を
有することを特徴とする発振回路装置。 The oscillation circuit device according to claim 2, wherein
An oscillation circuit device comprising: a signal selection circuit that selects one of an oscillation signal before being divided by the frequency divider and an oscillation signal after being divided and supplies the selected signal to the delay circuit.

請求項１乃至３のいずれか記載の発振回路装置において、
前記発振回路は、電圧制御型水晶発振回路であることを特徴とする発振回路装置。 The oscillation circuit device according to any one of claims 1 to 3,
The oscillation circuit device is a voltage controlled crystal oscillation circuit.

請求項１乃至４の何れか記載の発振回路装置において、
前記第１インバータは、ゲートが共通接続されたｐチャネルＦＥＴ及びｎチャネルＦＥＴと、前記ｐチャネルＦＥＴ及びｎチャネルＦＥＴのドレイン間に接続された抵抗とよりなることを特徴とする発振回路装置。 The oscillation circuit device according to any one of claims 1 to 4,
The oscillation circuit device according to claim 1, wherein the first inverter includes a p-channel FET and an n-channel FET whose gates are commonly connected, and a resistor connected between the drains of the p-channel FET and the n-channel FET.