JP3839460B2 - ホールド型表示装置並びにその部品 - Google Patents

Description

この発明は、例えば液晶表示パネルや有機ＥＬ表示パネル等のようなホールド型発光を行う表示パネルに好適なホールド型表示装置並びにその部品に係り、特に、所謂『黒挿入技術』により擬似インパルス化を実現するホールド型表示装置並びにその部品に関する。

昨今、大画面テレビ等として好適な大型液晶表示パネルの分野においては、所謂『動画ぼやけ』の解消を目的として様々な提案がなされている。液晶表示パネルにおける『動画ぼやけ』の原因は、映像中の対象物を追って視点が移動すると、ホールド型発光が人間の目にはフレーム間で輝度積分され、フレーム間の飛び越し移動距離に応じた画像劣化が生ずるためであることが知られている。従って、ホールド型表示を所謂『黒挿入技術』を使用して擬似インパルス型の発光に補正することで動画ぼやけを解消できると考えられている。

従来の黒挿入技術としては、ゲートドライバ、ソースドライバを２倍の速度のクロックで駆動しつつ、前半の１／２フレーム時間で１フレームの画データを表示パネルに書き込み、後半の１／２フレーム時間で１フレームの黒データを表示パネルに書き込むものが知られている（例えば、電子ジャーナル別冊 ２００３ ＦＰＤテクノロジー大全 第１３１頁の図４（ａ），（ｂ）並びにその説明（２００３年３月２５日、株式会社電子ジャーナル発行）参照）。
電子ジャーナル別冊 ２００３ ＦＰＤテクノロジー大全（第１３１頁の図４（ａ），（ｂ）並びにその説明）

なお、本明細書で使用する「黒データ」とは、画データの塗りつぶし消去に使用される暗色系乃至濃色系のデータを広く総称するものであり、黒に限定されるものではない。

この従来の黒挿入技術にあっては、１フレーム時間内に黒と画とで２フレーム分の表示を行う関係から、黒と画像の書き込み時間はそれぞれ１／２水平期間ずつになるので、その期間内に画素の容量を十分に充電することができず、コントラストの低下と画質の劣化が招来されると言った問題点が指摘されている。

ここにおいて、本発明者等は、鋭意研究の結果、黒と画像の書き込み時間がそれぞれ１／２水平期間ずつになるのは、画データのみならず、黒データについても複数の水平画素列のそれぞれに逐次書き込みを行うからであるから、黒データについてはデータ内容が同一であることを利用して、複数の水平画素列に同時に書き込みを行うようにすれば、複数の画素列に黒データを書き込むに要する時間を大幅に節減することができ、それにより余った時間を利用すれば、クロック速度をさほど高速化することなく、黒書き込み時間及び画像書き込み時間の双方を増加させ、コントラストの低下と画質の劣化を改善できる、との知見を得た。

ところで、現在最も多く採用されているシフトレジスタ方式のゲートドライバ（水平走査線駆動回路）を前提とした場合、複数の水平画素列に対する画データの逐次書込と複数の水平画素列に対する黒データの同時一括書込とを交互に実施するためには、シフトレジスタ内の一連のステージに画データ書込用の走査線選択データと黒データ書込用の走査線選択データとの双方を存在並びにシフトさせ、それらを必要なタイミングで互いに競合なく走査信号として水平走査線へと出力させる制御を実現しなくてはならない。

しかしながら、従前のゲートドライバに内蔵されるシフトレジスタは、製造プロセス上の制約や製造コストとの兼ね合いから、数個のシフトレジスタデバイスを直列接続してなるものが殆どであることを考慮すると、画データ書込用の走査信号と黒データ書込用の走査信号との出力競合を回避するために、画データ書込用の走査線選択データと黒データ書込用の走査線選択データとが常に異なるシフトレジスタデバイス上を移動するようにすると、この種の疑似インパルス化技術における重要な要素である所謂「黒挿入率」の設計自由度が著しく制約されることが判明した。

この点をより具体的に説明する。従来のゲートドライバの動作を示す状態遷移図（第１状態〜第４状態）が図４４〜図４７に示されている。なお、図において、９Ａはゲートドライバ、Ｇ１〜Ｇ２５６は出力イネーブゲート、２−１〜２−７６８は水平走査線、３は左端の垂直走査線、９１Ａ〜９３Ａはシフトレジスタデバイス、９１１Ａ〜９３１Ａはデバイス内のシフトレジスタ素子である。

これらの図から明らかなように、このゲートドライバ９Ａは３個のシフトレジスタデバイス９１Ａ，９２Ａ，９３Ａを含んでいる。各シフトレジスタデバイス９１Ａ，９２Ａ，９３Ａ内にはシフトレジスタ素子９１１Ａ，９２１Ａ，９３１Ａの他に、デバイスイネーブルゲートＧ１〜Ｇ２５６が内蔵されている。シフトレジスタ素子９１１Ａ，９２１Ａ，９３１Ａはデバイスの外部において例えば基板上の導体パターンを介して直列接続されている。各デバイス９１Ａ，９２Ａ，９３Ａ内のデバイスイネーブルゲートＧ１〜Ｇ２５６の各制御入力端子はデバイス単位で共通接続された後、デバイスイネーブル制御端子ＥＮ１，ＥＮ２，ＥＮ３へと導出されている。尚、ＣＰＶは垂直方向シフトクロック信号、ＳＴＶは垂直方向スタート信号である。この例では、表示パネルの水平走査線は７６８本とされ、各デバイス内のシフトレジスタ素子９１１Ａ，９２１Ａ，９３１Ａは２５６個のデータ格納のためのステージを有する。

図４４に示される第１状態にあっては、１段目のシフトレジスタ素子９１１Ａの第１ステージには画像書込用の走査線選択データ（図中、画用ＳＴＶと記す。以下、同様。）が、２段目のシフトレジスタ素子９２１Ａの第１及び第２ステージには黒書込用の走査線選択データ（図中、黒用ＳＴＶと記す。以下、同様。）がそれぞれ格納されている。この状態において、垂直信号線３上にソースドライバ（図示せず）から黒データが出力されるのに合わせて、２段目のシフトレジスタデバイス９２Ａのデバイスイネーブル制御端子ＥＮ２がアクティブ（“Ｈ”）とされると、水平走査線２−２５７，２５８にのみ走査信号が出力されて、該当する２本の水平画素列に黒データの書込が行われる。このとき、１段目のシフトレジスタデバイスのデバイスイネーブル端子ＥＮ１はノンアクティブ（“Ｌ”）とされるから、水平走査線２−１に走査信号が出力されることはない。

図４５に示される第２状態にあっては、やはり１段目のシフトレジスタ素子９１１Ａの第１ステージには画書込用の走査線選択データが、２段目のシフトレジスタ素子９２１Ａの第１及び第２ステージには黒書込用の走査線選択データがそれぞれ格納されている。この状態において、垂直信号線３上にソースドライバ（図示せず）から画データが出力されるのに合わせて、１段目のシフトレジスタデバイス９１Ａのデバイスイネーブル制御端子ＥＮ１がアクティブ（“Ｈ”）とされると、水平走査線２−１にのみ走査信号が出力されて、該当する１本の水平画素列に画データの書込が行われる。このとき、２段目のシフトレジスタデバイス９２Ａのデバイスイネーブル端子ＥＮ２はノンアクティブ（“Ｌ”）とされるから、水平走査線２−２５７，２５８に対応する２本の水平画素列に黒データが書き込まれることはない。

図４６に示される第３状態にあっては、垂直方向シフト用クロック（ＣＰＶ）が１個入力されたことにより、各走査線選択データの位置が１ステージ分だけシフトされている。すなわち、１段目のシフトレジスタ素子９１１Ａの第２ステージには画書込用の走査線選択データが、２段目のシフトレジスタ素子９２１Ａの第２及び第３ステージには黒書込用の走査線選択データがそれぞれ格納されている。この状態において、垂直信号線３上にソースドライバ（図示せず）から画データが出力されるのに合わせて、１段目のシフトレジスタデバイス９１Ａのデバイスイネーブル制御端子ＥＮ１がアクティブ（“Ｈ”）とされると、水平走査線２−２にのみ走査信号が出力されて、該当する１本の水平画素列に画データの書込が行われる。このとき、２段目のシフトレジスタデバイス９２Ａのデバイスイネーブル端子ＥＮ２はノンアクティブ（“Ｌ”）とされるから、水平走査線２−２５８，２５９に対応する２本の水平画素列に黒データが書き込まれることはない。

図４７に示される第４状態にあっては、垂直方向シフト用クロック（ＣＰＶ）がさらに１個入力されたことにより、各走査線選択データの位置が１ステージ分だけシフトされている。すなわち、１段目のシフトレジスタ素子９１１Ａの第３ステージには画書込用の走査線選択データが、２段目のシフトレジスタ素子９２１Ａの第３及び第４ステージには黒書込用の走査線選択データがそれぞれ格納されている。この状態において、垂直信号線３上にソースドライバ（図示せず）から黒データが出力されるのに合わせて、２段目のシフトレジスタデバイス９２Ａのデバイスイネーブル制御端子ＥＮ２がアクティブ（“Ｈ”）とされると、水平走査線２−２５９，２６０にのみ走査信号が出力されて、該当する２本の水平画素列に画データの書込が行われる。このとき、１段目のシフトレジスタデバイス９１Ａのデバイスイネーブル端子ＥＮ１はノンアクティブ（“Ｌ”）とされるから、水平走査線２−３に対応する１本の水平画素列に黒データが書き込まれることはない。

図４４〜図４７に示された例にあっては、シフトレジスタデバイス単位でしか出力イネーブルをかけることができないことから、黒データ書込用の走査線選択データと画データ書込用の走査線選択データとが同一のシフトレジスタデバイス上に存在することを回避せねばならない。そのため、それらのドット間には最低２５６ステージ分のスペースが必要となり、このことから黒挿入率は２５６／７６８（＝３３％）〜５１２／７６８（＝６６％）の範囲に制限されることがわかる。

一般に、各表示パネルに要求される黒挿入率の値は、その表示パネルの白と黒との間における立ち上がり、立ち下がりの応答性によって規定され、この立ち上がり、立ち下がりの応答性は表示パネルのデバイス構造（例えば、ＴＮ、ＩＰＳ、ＭＶＡ、ＯＣＢ等）によりかなり変動するものである。黒挿入技術では、画面に黒を挿入することによる輝度の低下が画質において致命的な問題となるため、これらパネルの応答性の違いに合わせて黒挿入率をぼやけ改善効果が得られる最小まで低減し、輝度低下を抑制する必要がある。上述した方法では、黒挿入率は３３％〜６６％の範囲に限定されてしまい、挿入率を３３％未満でかつ細かく設定しようとすると、ゲートドライバ１つあたりの走査線数を減らし、ゲートドライバの数を増やさねばならず、コストの増大を来す。加えて、パネルの応答性の違いに合わせて、その都度、ゲートドライバの個数を変更せねばならないとすれば、汎用の表示パネル駆動装置としてはほとんど実用に供し得ないと言う問題点がある。

この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、コントラストの低下や画質の劣化を引き起こすことなく、黒挿入技術を適用してホールド型表示パネルの疑似インパルス化を達成することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有する表示パネルへの適用を容易とした汎用性の高いホールド型表示装置及びその部品を提供することにある。

この発明の他の目的とするところは、シーエス・オン・ゲート方式のＴＦＴ液晶表示パネルへの擬似インパルス化技術の適用を可能としたホールド型表示装置及びその部品を提供することにある。

この発明の他の目的とするところは、黒データの同時書込ライン数を増加させた場合にも、グラデーションが生ずることを抑制することができるホールド型表示装置及びその部品を提供することにある。

この発明のさらに他の目的並びに作用効果については、以下の明細書の記載を参照することにより、当業者であれば容易に理解されるであろう。

本発明のホールド型表示装置は、複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルと、ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、映像・タイミング制御部とを有している。

ゲートドライバは、一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含んでいる。

それらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされている。

映像・タイミング制御部は、垂直方向制御手段と水平方向制御手段とを含んでいる。

垂直方向制御手段は、映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する。

水平方向制御手段は、 画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御する。また、水平方向制御手段は、ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する。

それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされている。

以上の構成によれば、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされているため、黒挿入技術を適用して疑似インパルス化を達成しつつも、コントラストの低下や画質の劣化を極力回避することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有する表示パネルへの適用を容易とすることができる。

本発明の好ましい実施の形態においては、走査データ用シフトレジスタが、同一構成を有する複数のシフトレジスタデバイスを直列接続してなるものであり、かつ各シフトレジスタデバイスから導出されるグループ別出力イネーブル制御端子は、シフトレジスタデバイス同士の直列接続箇所において出力イネーブルゲートのグループ順序の連続性が維持されるように、相互接続されるものであってもよい。このような構成によれば、様々な表示パネルデバイスへの汎用性を確保しつつ、シフトレジスタデバイスの規格化を進めることにより、一層のコストダウンが可能となる。

本発明の好ましい実施の形態においては、ホールド型表示パネルが、シーエス・オン・ゲート型のＴＦＴ液晶表示パネルであり、同時に黒データが書き込まれる（Ｍ−１）本の水平画素列のそれぞれは、互いに１本以上の水平画素列を隔てた関係にある、ようにしてもよい。このような構成によれば、連続した複数の走査線への書き込みの困難なＣｓ ｏｎ Ｇａｔｅ方式のＴＦＴ液晶表示パネルにおいても、黒挿入技術による疑似インパルス化を実現することができる。

本発明の好ましい実施の形態においては、（Ｍ−１）本の水平画素列のそれぞれに対する映像データの書込順序をフレーム毎に変更するようにしてもよい。このような構成によれば、黒データ又は画データの書込時間を増加させるべく、黒データ同時書込ライン数を増加させたことに起因して、画データ書込スタートラインとエンドライン間のホールド時間差によりグラデーションが生ずる場合にも、これを隣接フレーム間の画データで相殺することができる。

別の一面から見た本発明は、ホールド型表示パネルの駆動制御装置として把握することもできる。すなわち、この装置は、複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルに適合する。

この装置は、ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、映像・タイミング制御部と、を有している。

ゲートドライバは、一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含んでいる。

それらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされている。

映像・タイミング制御部は、垂直方向制御手段と水平方向制御手段とを含んでいる。

垂直方向制御手段は、映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する。

水平方向制御手段は、画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御する。また、水平方向制御手段は、ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する。

それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされている。

別の一面から見た本発明は、ドライバ付き表示パネルの映像・タイミング制御装置として把握することもできる。

すなわち、この映像・タイミング制御装置は、複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルと、ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、を一体化してなるものであり、ゲートドライバは、一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含み、かつそれらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされたドライバ付き表示パネル、に適合するものである。

この映像・タイミング制御装置は、垂直方向制御手段と水平方向制御手段とを含んでいる。

垂直方向制御手段は、映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する。

水平方向制御手段は、画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御し、かつ
ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する。

それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされる。

別の一面から見た本発明は、上述のドライバ付表示パネルの映像・タイミング制御装置を構成する、
映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する垂直方向制御手段と、
画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御し、かつ
ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する水平方向制御手段、
として機能するＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ(Application Specific IC)、又はＡＳＳＰ（Application Specific Standard Products）として把握することもできる。

さらに、別の一面から見た本発明は、上述のＦＰＧＡ、ＡＳＩＣ、又はＡＳＳＰの製作に必須なネットリストを生成出力するためのコンパイラ機能を有するコンピュータに読み込ませるためのソースコードを前記コンピュータに読み込み可能な形式で記録させた記録媒体として把握することもできる。

この発明の表示パネルの駆動装置によれば、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされているため、黒挿入技術を適用して疑似インパルス化を達成しつつも、コントラストの低下や画質の劣化を極力回避することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有する表示パネルへの適用を容易とすることができる。

以下に、この発明の好適な実施の一形態を添付図面に従って詳細に説明する。なお、以下に述べる実施の形態は本発明の一部を示すものに過ぎず、あくまでも、本発明の要旨は特許請求の範囲の記載によってのみによって特定されることは言うまでもない。

本発明装置の一実施形態の全体構成を示すブロック図が図１に示されている。同図に示されるように、この表示パネルの駆動装置は、表示パネルであるＴＦＴ方式の液晶パネル１と、ソースドライバ８と、ゲートドライバ９と、映像・タイミング制御部１０とを含んでいる。ソースドライバ８と、ゲートドライバ９とは、半導体プロセスにより表示パネル１に作り込んでも良いし、それらのドライバ８、９を搭載する基板を表示パネル１に接着剤やビスで装着したものでも良い。

液晶パネル１は、縦横に画素を配列してなる画素アレイを含んでいる。画素アレイを構成する各画素にはスイッチング素子である薄膜トランジスタ（ＴＦＴ）が具備されている。ＴＦＴアレイのうちで水平方向各画素列に属するＴＦＴのゲート端子は走査線２に接続されており、同様にして、垂直方向へ延びる各画素列に属するＴＦＴのドレイン端子は信号線３に接続されている。

各ＴＦＴと走査線２及び信号線３との接続関係を示す説明図が図２及び図３に示されている。当業者にはよく知られているように、この種のＴＦＴ型液晶パネルは、シーエス・オン・コモン（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）方式のものとシーエス・オン・ゲート（Ｃｓ ｏｎ Ｇａｔｅ）方式のものとが知られている。それらのうちのシーエス・オン・コモン方式の等価回路図が図２に示されている。同図において、２は水平走査線、３は信号線、４はＴＦＴ、５は液晶容量、６は蓄積容量、７は共通電極である。

図から明らかなように、シーエス・オン・コモン方式の液晶パネルにあっては、液晶容量５の一端と蓄積容量６の一端は共通接続された後、スイッチング素子であるＴＦＴ４を介して各信号線３に接続される。液晶容量５の他端と蓄積容量６の他端についてはコモン電極７に接続されている。このように、シーエス・オン・コモン方式の液晶表示パネルにあっては、液晶容量５と蓄積容量６とは信号線３とコモン電極７との間に並列に接続されている。そのため、隣接する走査線Ｎ，Ｎ＋１上に存在する画素列は、それらの走査線をアクティブとすることにより、同時に駆動することが可能である。

一方、シーエス・オン・ゲート方式の等価回路図が図３に示されている。なお、図において先に説明した図２の各部の構成と同一構成については同符号を付して説明は省略する。図から明らかなように、シーエス・オン・ゲート方式の場合、蓄積容量６の他端は共通電極７ではなくて、その画素が属する走査線（Ｎ）よりも１つ前の走査線（Ｎ−１）、すなわちＴＦＴ４のゲートへと接続される。そのため、相隣接する走査線（Ｎ，Ｎ＋１）に属する画素を同時に駆動しようとすると、走査線Ｎ＋１に属する蓄積容量６の他端を“Ｌ”に維持することができなくなり、蓄積容量に十分な電荷が蓄積されず、正常な画像が表示されない。結果として、相隣接する２本の走査線Ｎ，Ｎ＋１に属する画素を同時に駆動することができないという不都合が生ずる。この点は、本発明者等が鋭意研究により知見したところである。

図１に戻って、ソースドライバ８は、図示するまでもなく、当業者にはよく知られているものであり、例えば、水平方向スタート信号（ＳＴＨ）を取り込んでシフトさせるシフトレジスタと、シフトレジスタのパラレル出力によって、映像ソース（例えば、ＤＶＤプレイヤ、コンピュータ、ＴＶチューナ等）からの画像の１水平走査線分の各画データを順に取り込む直並変換用の第１のレジスタ群と、１水平周期の終了のたびにラッチパルス（ＬＰ）に応答して、第１のレジスタ群に取り込まれた画データをそのまま並列に取り込む第２のレジスタ群と、第２のレジスタ群に取り込まれた一連の画データのそれぞれを、極性指示信号（ＰＯＬ）で指定される極性を有する階調電圧に変換して、垂直信号線３，３・・・のそれぞれに出力するＤ／Ａ変換器群と、を含んで構成することができる。

一方、ゲートドライバ９は本発明の要部であって、特徴的な回路構成を有する。なお、ゲートドライバの詳細については、後に図２１〜図２４を参照して詳細に説明する。

次に、映像・タイミング制御部１０の構成について説明する。図１に示されるように、この映像・タイミング制御部１０は、スケーラ１１と、タイミングコントローラ１２と、黒挿入回路１３とを含んでいる。

スケーラ１１の機能は、当業者にはよく知られているように、映像ソース側の形式と表示パネル側の形式との整合を図るものである。整合される形式としては、例えば、画面サイズ、走査形式、などを挙げることができる。スケーラ１１から引き出された太線矢印で示される信号線群１１ａには、スケーラ１１から出力される各種の信号が含まれている。これらの信号としては、例えば、ＲＧＢデータ（Ｄａｔａ）、ドットクロック信号（ＤＣＬＫ）、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、データイネーブル信号（ＤＥ）等を挙げることができる。

次に、タイミングコントローラ１２の構成について説明する。タイミングコントローラ１２は、スケーラ１１から信号線１１ａ群を介して到来する各種の信号に基づいて、ソースドライバ８に適合したデータ列及び信号群、並びに、ゲートドライバ９に適合した信号群をそれぞれ生成する。なお、このタイミングコントローラ１２としては、従前のものをそのまま使用することもできる。

より具体的には、このタイミングコントローラ１２においては、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）、及びデータイネーブル信号（ＤＥ）に基づいて、ドットクロック（ＤＣＬＫ）に同期させつつ、ソースドライバ用の水平制御信号を生成する。この水平制御信号には、水平方向スタート信号（ＳＴＨ）、ドットクロック信号（ＤＣＬＫ）、ラッチパルス（ＬＰ）、極性指定信号（ＰＯＬ）等が含まれている。又、タイミングコントローラ１２は、スケーラ１１から送られてくる水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）及びデータイネーブル信号（ＤＥ）に基づいて、ドットクロック信号（ＤＣＬＫ）に同期させながら、ゲートドライバ用の垂直制御信号を生成する。この垂直制御信号には、垂直方向スタート信号（ＳＴＶ）、ゲートドライバシフトクロック信号（ＣＰＶ）、及び本発明の要部であるところの出力イネーブル信号（ＯＥ）が含まれている。なお、このようにして生成された垂直方向スタート信号（ＳＴＶ）、ゲートドライバシフトクロック信号（ＣＰＶ）及び出力イネーブル信号（ＯＥ）の詳細については、後に動作説明に関連して行うものとする。太線矢印１２ａには上述の水平、垂直制御信号が含まれている。

次に、黒挿入回路１３の詳細について説明する。なお、以下の説明においては、説明を簡略化するために、出力イネーブル制御信号ＯＥの数が３系統の場合の回路を例にとる。また、第２系統のドットクロック（ＣＬＫＮ）の周波数は第１系統のドットクロック（ＤＣＬＫ）の周波数の３／２倍に設定しているものとする。

黒挿入回路１３は本発明の要部に相当するものであり、画像ソースから与えられるデータによって表示される画面中に黒を挿入することによって、ホールド型表示パネル装置を擬似インパルス化することで、動画を表示した際の残像の問題を解決するものである。

黒挿入回路の詳細を示すブロック図が図４に示されている。同図に示されるように、黒挿入回路１３は、フェーズロックドループ回路（ＰＬＬ）１３１と、データ生成回路１３２と、水平方向制御回路１３３と、垂直方向制御回路１３４と、タイミング調整回路１３５とを含んでいる。

フェーズロックドループ回路（ＰＬＬ）１３１は、タイミングコントローラ１２から出力されるドットクロック信号（ＤＣＬＫＩＮ）に基づいて、第１系統のドットクロック信号（ＤＣＬＫ）及び第２系統のドットクロック信号（ＣＬＫＮ）を生成出力する。ここで、第１系統のドットクロック信号（ＤＣＬＫ）の周波数は入力側ドットクロック信号（ＤＣＬＫＩＮ）の１倍に設定されており、第２系統のドットクロック信号（ＣＬＫＮ）の周波数は入力側ドットクロック信号（ＤＣＬＫＩＮ）のＭ／（Ｍ−１）倍に設定されている。こうして得られた第１系統のドットクロック信号（ＤＣＬＫ）は、その後段に設けられたデータ生成回路１３２及び水平方向制御回路１３３へと供給される。同様にして、第２系統のドットクロック信号（ＣＬＫＮ）は、その後段に設けられた、データ生成回路１３２、水平方向制御回路１３３、垂直方向制御回路１３４、及びタイミング調整回路１３５のそれぞれへと供給される。

次に、データ生成回路１３２について説明する。データ生成回路の詳細を示すブロック図が図５に示されている。同図に示されるように、このデータ生成回路１３２は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ処理部）１３２１と、セレクタ１３２２と、フリップフロップ１３２３と、黒データ生成回路１３２４とを含んでいる。

ＦＩＦＯ１３２１は、ＦＩＦＯ書き込みイネーブル信号（ＦＩＦＯ_ＷＥ）がアクティブの期間に、映像信号（ＤＡＴＡ）を第１系統のドットクロック信号（ＤＣＬＫ）に同期してＦＩＦＯ内部のメモリ（図示せず）に書き込む。また、ＦＩＦＯ読み出しイネーブル信号（ＦＩＦＯ_ＲＥ）がアクティブの期間に、映像信号（ＤＡＴＡ）を第２系統のドットクロック信号（ＣＬＫＮ）に同期してＦＩＦＯ内部のメモリから読み出す。

黒データ生成回路１３２４は、本発明の塗りつぶし処理に必要な黒または暗色系乃至濃色系の映像データを生成する。セレクタ１３２２は、フリップフロップ１３２３で第２系統のドットクロックが１クロック分遅らされたＦＩＦＯ読み出しイネーブル信号により選択制御され、ＦＩＦＯ１３２１から読み出された映像信号（ＤＡＴＡ）信号と黒データ生成回路１３２４から出力された黒データ（ＢＬＡＣＫ）とのいずれかを選択し、映像信号（ＤＡＴＡ＿ｂｉｔ）として出力する。

次に、図４に戻って、水平方向制御回路１３３について説明する。水平方向制御回路の詳細を示すブロック図が図６に示されている。同図に示されるように、この水平方向制御回路１３３は、ＦＩＦＯ書き込みイネーブル信号生成回路１３３１と、水平方向スタート信号生成回路１３３２と、ＦＩＦＯ読み出しイネーブル信号生成回路１３３３と、水平カウンタ１３３４と、ラッチパルス信号生成回路１３３５と、極性指定信号生成回路１３３６とを含んでいる。

ＦＩＦＯ書き込みイネーブル信号生成回路１３３１は、図７に示されるように、イネーブル生成回路１３３１ａとカウンタ１３３１ｂとを備えている。カウンタ１３３１ｂは、ドットクロック信号（ＤＣＬＫ）によってカウントアップされ、水平方向スタート信号（ＳＴＨ）の前縁でリセットされる。一方、イネーブル生成回路１３３１ａは、水平方向スタート信号（ＳＴＨ）の前縁で“Ｈ”にセットされかつカウンタ１３３１ｂの計数値が一定値に達するとリセットされるフリップフロップ（図示せず）を含んでいる。このフリップフロップの出力が、ＦＩＦＯ書き込みイネーブル信号（ＦＩＦＯ＿ＷＥ）として出力される。

次に、図６に戻って、水平方向スタート信号生成回路１３３２について説明する。水平方向スタート信号生成回路の詳細を示すブロック図が図８に示されている。同図に示されるように、このＳＴＨ生成回路１３３２は、ＳＴＨエッジ抽出回路１３３２ａと、ステート回路１３３２ｂと、カウンタ１３３２ｃと、ＳＴＨ生成回路（デコーダ）１３３２ｄと、ＯＲゲート１３３２ｅと、ＡＮＤゲート１３３２ｆ〜ｈと、ＯＲゲート１３３２ｉとを含んでいる。

ＳＴＨエッジ抽出回路１３３２ａは、奇数回目の水平方向スタート信号（ＳＴＨ）の立ち上がりエッジを検出して、１ＣＬＫ幅パルスを生成出力する。カウンタ１３３２ｃは、ドットクロック信号（ＣＬＫＮ）によってカウントアップ制御されると共に、ＳＴＨエッジ検出回路１３３２ａから出力されるエッジ検出信号でリセットされる。カウンタ１３３２ｃの計数値（ＰＩＸ＿ＣＯＵＮＴ）は、ＳＴＨ生成回路（デコーダ）１３３２ｄへと供給される。ＳＴＨ生成回路（デコーダ）１３３２ｄでは、カウンタ１３３２ｃから与えられる計数値（ＰＩＸ＿ＣＯＵＮＴ）の値が特定値に達するたびに１ＣＬＫ幅のパルスである水平方向スタート信号（ＳＴＨ＿ｂｉｔ）を生成出力する。さらに、この水平方向スタート信号（ＳＴＨ＿ｂｉｔ）は、カウンタ１３３２ｃのリセット端子及びステート回路１３３２ｂへと供給される。

次に、ステート回路１３３２ｂについて説明する。ステート回路１３３２ｂは、ＳＴＨエッジ検出回路１３３２ａから供給されるエッジ検出信号とＳＴＨ生成回路（デコーダ）１３３２ｄから供給される水平方向スタート信号（ＳＴＨ＿ｂｉｔ）とに基づいて、３種類のステート信号Ｓ１，Ｓ２，Ｓ０及びブランキング信号（ＢＬＡＮＫＩＮＧ）を生成出力する。なお、これらのステート状態信号Ｓ１，Ｓ２，Ｓ０，ＢＬＡＮＫＩＮＧはそれぞれアクティブのとき“Ｈ”となる。又、この例にあっては、状態信号Ｓ１は１回目のデータ出力期間、Ｓ２は２回目のデータ出力期間、Ｓ０は黒データ出力期間のそれぞれに対応している。さらに、ＢＬＡＮＫＩＮＧは垂直の帰線期間を表している。

ステート信号Ｓ１，Ｓ２，Ｓ０及びブランキング信号（ＢＬＡＮＫＩＮＧ）は次のようにして生成される。まず前提として、ステート信号Ｓ１，Ｓ２，Ｓ０のそれぞれに対応する各期間が互いに重なりあうことはない。又、それらの信号Ｓ１，Ｓ２，Ｓ０は、ＳＴＨ生成回路１３３２ｄから水平方向スタート信号（ＳＴＨ＿ｂｉｔ）が到来する度に、Ｓ０，Ｓ１，Ｓ２の順に繰り返し現れる。また、ＳＴＨエッジ検出回路１３３２ａからエッジ検出信号が到来すると、必ずＳ０ステートへの設定が行われる。

こうして得られたステート信号Ｓ０は、ＡＮＤゲート１３３２ｈにおいて、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）でゲートされた後、水平方向画スタート信号（ＳＴＨ＿Ｃ１）として外部へと出力される。ステート信号Ｓ１はＡＮＤゲート１３３２ｆにおいて、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）にてゲートされた後、水平方向画スタート信号（ＳＴＨ＿Ｃ２）として外部へと出力される。ステート信号Ｓ２についても、同様にして、ＡＮＤゲート１３３２ｇにおいて、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）でゲートされた後、水平方向黒スタート信号（ＳＴＨ＿ＢＬＡＣＫ）として外部へと出力される。ステート信号Ｓ０については、そのまま黒ステート信号（ＳＴＡＴＥ＿ＢＬＡＣＫ）として、外部へと出力される。さらに、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）とステート信号Ｓ０とは、ＡＮＤゲート１３３２ｈにおいて論理積がとられた後、さらにＯＲゲート１３３２ｉにおいて水平方向画スタート信号（ＳＴＨ＿Ｃ２）との論理和がとられ、水平方向画スタート信号（ＳＴＨ＿ＣＯＬＯＲ）として、外部へと出力される。

次に、ブランキング信号（ＢＬＡＮＫＩＮＧ）について説明する。先に説明したように、ブランキング期間とは垂直帰線期間のことであり、ブランキング信号（ＢＬＡＮＫＩＮＧ）はＳ２ステートからＳ０ステートへの切り替わり時、信号（ＳＴＨ）と信号（ＳＴＨ＿ｂｉｔ）が同じタイミングで到来しないと“Ｈ”を出力する一方、その後に信号（ＳＴＨ）が到来すると“Ｌ”となり、そのまま信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）として出力される。

このようにしてＳＴＨ生成回路から出力される各信号は、それぞれ次の意味を表す。まず、信号（ＳＴＨ＿Ｃ１）は、１回目に書き込まれるべき画データのスタート信号に相当する。信号（ＳＴＨ＿Ｃ２）は、２回目に書き込まれるべき画データのスタート信号に相当する。信号（ＳＴＨ＿ＢＬＡＮＫＩＮＧ）は、黒データのスタート信号に相当する。信号（ＳＴＡＴＥ＿ＢＬＡＣＫ）は、黒データ出力期間を表す信号に相当する。信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）は、帰線期間を表す信号に相当する。信号（ＳＴＨ＿ＣＯＬＯＲ）は、画データ用のスタート信号に相当する。信号（ＳＴＨ＿ｂｉｔ）は、ソースドライバ８用のスタート信号に相当する。なお、これらＳＴＨ生成回路の各信号の動作を示すタイムチャートを図４３に示す。

次に、図６に戻って、ＦＩＦＯ読み出しイネーブル生成回路１３３３について説明する。この回路１３３３は、先に説明したＦＩＦＯ書き込みイネーブル生成回路１３３１と同様な回路構成を有し、異なる点は、入出力の関係だけである。すなわち、図７に示されるＦＩＦＯ書き込みイネーブル生成回路１３３１において、イネーブル生成回路１３３１ａの入力を水平方向画スタート信号（ＳＴＨ＿ＣＯＬＯＲ）に置き換え、カウンタ１３３１ｂのカウント用クロックをドットクロック信号（ＣＬＫＮ）に置き換え、さらにカウンタ１３３１ｂのリセット入力を水平方向画像スタート信号（ＳＴＨ＿ＣＯＬＯＲ）に置き換えれば、そのままＦＩＦＯ読み出しイネーブル生成回路１３３３を構成することができる。

次に、図６に戻って、水平カウンタ１３３４について説明する。水平カウンタ１３３４は、図９に示されるように、ドットクロック信号（ＣＬＫＮ）をカウントすると共に、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）でリセットされるカウンタである。すなわち、この水平カウンタは、水平方向のドット数をカウントして出力すると共に、２Ｈ／３周期で動作する。ここでＨは映像ソース側における元の水平走査周期のことである。

次に、図６に戻って、ラッチパルス生成回路１３３５について説明する。このラッチパルス生成回路１３３５は、図１０に示されるように、第１比較器１３３５ａと、第２比較器１３３５ｂと、ＡＮＤゲート１３３５ｃとを含んでいる。第１比較器１３３５ａは、水平カウンタのカウントデータの値が予め決められたＬＰ立ち上がり値よりも大きくなると、その出力が“Ｌ”から“Ｈ”へと変化する。同様に、第２の比較器１３３５ｂは、水平カウンタからのカウントデータの値が予め決められたＬＰ立ち下がり値よりも大きくなると、その出力が“Ｈ”から“Ｌ”へと変化する。その結果、ＡＮＤゲート１３３５ｃの出力側には、予め決められた立ち上がりタイミングと立ち下がりタイミングとを有する特定幅のラッチパルス（ＬＰ）が出力送出される。

次に、図６に戻って、極性指示信号生成回路１３３６について説明する。極性指示信号生成回路１３３６の詳細が図１１に示されている。同図に示されるように、この回路は、極性初期ステートレジスタ１３３６ａと、極性画レジスタ１３３６ｂと、極性黒レジスタ１３３６ｃと、極性セレクト回路（セレクタ）１３３６ｄとを含んでいる。

極性初期ステートレジスタ１３３６ａは、水平方向スタート信号生成回路１３３２から出力される水平方向画スタート信号（ＳＴＨ＿Ｃ１）と画像用ブランキング信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）とに基づいて、初期ステート信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）を生成する。すなわち、この極性初期ステートレジスタ１３３６ａは、極性指示信号（ＰＯＬ）の初期値設定用レジスタであり、その出力信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）は、毎フレームの先頭にて反転する。すなわち、極性初期ステートレジスタ１３３６ａは、画像ブランキング信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）が“Ｈ”から“Ｌ” （または“Ｌ”から“Ｈ”）へと変化した後の、１回目の画像用スタート信号（ＳＴＨ＿Ｃ１）の立ち上がりエッジでのみ出力を反転させる。これは、各画素の充電極性をフレーム毎に交互に反転させるためである。

極性指定画レジスタ１３３６ｂは、極性初期ステートレジスタ１３３６ａから得られる初期ステート信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）と、水平方向画スタート信号（ＳＴＨ＿Ｃ１）と、水平方向画スタート信号（ＳＴＨ＿Ｃ２）と、画像ブランキング信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）とに基づいて、画像用極性指定信号（ＰＯＬ＿Ｃ）を生成する。すなわち、この極性指定画レジスタ１３３６ｂは、画像ブランキング信号（ＣＯＬＯＲ＿ＢＬＡＮＫ）が“Ｈ”から“Ｌ”へと変化した後の、１回目の水平方向画像スタート信号（ＳＴＨ＿Ｃ１）の立ち上がりエッジでのみ初期ステート信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）を読み込む。そして、水平方向画スタート信号（ＳＴＨ＿Ｃ２）が到来するたびに、画用極性指定信号（ＰＯＬ＿Ｃ）の内容は反転される。

極性指定黒レジスタ１３３６ｃは、極性初期ステートレジスタ１３３６ａから出力される初期ステート信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）と、水平方向黒スタート信号（ＳＴＨ＿ＢＬＡＣＫ）と、垂直方向黒スタート信号（ＳＴＶ＿ＢＬＡＣＫ）とに基づいて、黒極性指定信号（ＰＯＬ＿Ｂ）を生成出力する。すなわち、この極性指定黒レジスタ１３３６ｃは、水平方向黒スタート信号（ＳＴＨ＿ＢＬＡＣＫ）の立ち上がりエッジで、初期ステート信号（ＦＩＲＳＴ＿ＳＴＡＴＥ）の状態を読み込む。そして、水平方向黒スタート信号（ＳＴＨ＿ＢＬＫ）が到来するたびに、その出力は反転される。

極性指定セレクト回路（セレクタ）１３３６ｄは、極性指定画レジスタ１３３６ｂから出力される画極性信号（ＰＯＬ＿Ｃ）と極性指定黒レジスタ１３３６ｃから出力される黒極性指定信号（ＰＯＬ＿Ｂ）のうちの１つを択一的に選択し、これを極性指定信号（ＰＯＬ＿ｂｉｔ）として外部へと出力する。このセレクトの切り替えは、黒書き込み中を表す黒ステート信号（ＳＴＡＴＥ＿ＢＬＡＣＫ）により制御される。すなわち、黒ステート信号（ＳＴＡＴＥ＿ＢＬＡＣＫ）が“Ｌ”のとき、画極性指定信号（ＰＯＬ＿Ｃ）が選択され、“Ｈ”のとき黒極性指定信号（ＰＯＬ＿Ｂ）が選択される。

次に、図４に戻って、垂直方向制御回路１３４について説明する。垂直方向制御回路１３４は、ＰＬＬ１３１から得られるドットクロック信号（ＣＬＫＮ）と、水平方向制御回路１３３から得られる水平方向スタート信号（ＳＴＨ＿ｂｉｔ）とに基づいて、５系統の信号（ＣＰＶ＿ｂｉｔ，ＳＴＶ＿ｂｉｔ，ＯＥ１＿ｂｉｔ，ＯＥ２＿ｂｉｔ，ＯＥ３＿ｂｉｔ）を生成出力する。

垂直方向制御回路の詳細を示すブロック図が図１２に示されている。同図に示されるように、この垂直方向制御回路１３４は、エッジ検出回路１３４１と、ドットカウンタ１３４２と、垂直方向シフト用クロック生成回路１３４３と、垂直方向スタート信号生成回路１３４４と、出力イネーブル生成回路１３４５とを含んでいる。

エッジ検出回路１３４１は、図１３にその詳細を示すように、３系統のエッジ検出部を備えている。第１のエッジ検出部は、第１のＤ型フリップフロップ１３４１ａと、第２のＤ型フリップフロップ１３４１ｂと、ＡＮＤゲート１３４１ｃとを備えている。第２のエッジ検出部は、第１のＤ型フリップフロップ１３４１ｄと、第２のＤ型フリップフロップ１３４１ｅと、ＡＮＤゲート１３４１ｆとを備えている。第３のエッジ検出部は、第１のＤ型フリップフロップ１３４１ｇと、第２のＤ型フリップフロップ１３４１ｈと、２個のＡＮＤゲート１３４１ｉ，１３４１ｊとを備えている。

第１のエッジ検出部は、水平方向スタート信号（ＳＴＨ＿ｂｉｔ）の立ち上がりエッジを検出して、１ＣＬＫ幅のパルス信号である水平方向スタート信号立ち上がりエッジ検出信号（ＳＴＨ＿Ｈ＿ＤＥＴＥＣＴ）を出力する。又、第２のエッジ検出部は、垂直方向シフト用クロック信号（ＣＰＶ＿ｂｉｔ）の立ち上がりを検出して、１ＣＬＫ幅のパルス信号である垂直方向シフト用クロック立ち上がり検出信号（ＣＰＶ＿Ｈ＿ＤＥＴＥＣＴ）を生成出力する。第３のエッジ検出部は、垂直方向シフト用内部クロックの立ち上がり及び立ち下がりの双方を検出して、垂直方向シフト用内部クロック立ち下がり検出信号（ＩＮＴ＿ＣＰＶ＿Ｌ＿ＤＥＴＥＣＴ）と垂直方向シフト用内部クロック立ち上がり検出信号（ＩＮＴ＿ＣＰＶ＿Ｈ＿ＤＥＴＥＣＴ）とを生成出力する。

次に、図１２に戻って、ドットカウンタ１３４２について説明する。ドットカウンタ１３４２は、図１４に示されるように、ドットクロック信号（ＣＬＫＮ）をカウントすると共に、水平方向スタート信号の立ち上がり検出信号（ＳＴＨ＿Ｈ＿ＤＥＴＥＣＴ）によりリセットされ、そのカウント値は水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）として出力される。すなわち、このドットカウンタ１３４２は２Ｈ／３周期で動くカウンタであり、そのカウント動作は水平方向のドット数（帰線期間を含む）まで行われる。

次に、図１２に戻って、垂直方向シフト用クロック生成回路１３４３について説明する。垂直方向シフト用クロック生成回路１３４３の詳細が図１５に示されている。同図に示されるように、この回路１３４３は、第１比較器１３４３ａと、第２比較器１３４３ｂと、ＡＮＤゲート１３４３ｃと、カウンタ１３４３ｄと、デコーダ１３４３ｅと、ＡＮＤゲート１３４３ｆとを含んでいる。

第１比較器１３４３ａは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の値が予め決められたＣＰＶ立ち上がり値に達すると、その出力が“Ｌ”から“Ｈ”に変化する。第２比較器１３４３ｂは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の値が予め決められたＣＰＶ立ち下がり値に達すると、その出力は“Ｈ”から“Ｌ”に変化する。そのため、ＡＮＤゲート１３４３ｃの出力側には、水平期間カウント信号の値がＣＰＶ立ち上がり値に達するのに応答して、ＣＰＶ立ち上がり値とＣＰＶ立ち下がり値との差に相当する幅を有するパルスである垂直方向シフト用内部クロック信号（ＩＮＴ＿ＣＰＶ）が生成出力される。換言すれば、この垂直方向シフト用内部クロック信号中には、２Ｈ／３の周期で所定パルス幅を有するクロックパルスが繰り返し出現する。

カウンタ１３４３ｄはいわゆる３値カウンタであって、カウント値『０』，『１』，『２』を順次繰り返し出力する。すなわち、このカウンタ１３４３ｄは、垂直方向シフト用内部クロックの立ち下がり検出信号（ＩＮＴ＿ＣＰＶ＿Ｌ＿ＤＥＴＥＣＴ）によりカウント動作をイネーブル制御され、イネーブル状態にある期間に限り、ドットクロック信号（ＣＬＫＮ）をカウントアップする。その結果、カウンタ１３４３ｄの出力側には、２Ｈ／３周期で『０』，『１』，『２』が繰り返し出力される。

デコーダ１３４３ｅは、カウンタ１３４３ｄから出力される３つの値のうちの１つだけをデコードし、その出力側に“Ｈ”を出力する。その結果、ＡＮＤゲート１３４３ｆの出力側には、垂直方向シフト用内部クロック信号に現れるパルスの中で、３個のうちの１つをマスクした信号である垂直方向シフト用クロック信号（ＣＰＶ＿ｂｉｔ）が生成出力される。

次に、図１２に戻って、垂直方向シフト用スタート信号生成回路１３４４について説明する。垂直方向シフト用スタート信号生成回路の詳細を示すブロック図が図１６に示されている。同図に示されるように、この回路１３４４は、第１比較器１３４４ａと、第２比較器１３４４ｂと、ＡＮＤゲート１３４４ｃと、ラインカウンタ１３４４ｄと、画用デコーダ１３４４ｅと、黒用デコーダ１３４４ｆと、ＡＮＤゲート１３４４ｇと、ＡＮＤゲート１３４４ｈと、ＯＲゲート１３４４ｉとを含んでいる。

第１比較器１３４４ａは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の値が予め決められた垂直方向スタート信号立ち下がり値に達すると、その出力は“Ｌ”から“Ｈ”に変化する。第２比較器１３４４ｂは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の値が垂直方向スタート信号立ち下がり値に相当する値に達すると、その出力は“Ｈ”から“Ｌ”に変化する。そのため、ＡＮＤゲート１３４４ｃの出力側には、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の立ち上がりに応答して、ＳＴＶ立ち上がり値とＳＴＶ立ち下がり値との値で定まる所定パルス幅を有するパルス信号が生成出力される。

ラインカウンタ１３４４ｄは、水平ライン数をカウントするカウンタであり、垂直方向シフト用クロック立ち上がり検出信号（ＣＰＶ＿Ｈ＿ＤＥＴＥＣＴ）によってカウントイネーブル制御され、カウント動作がイネーブルされている状態に限り、ドットクロック信号（ＣＬＫＮ）をカウントする。換言すれば、このラインカウンタ１３４４ｄは、垂直方向シフト用クロック立ち上がり検出信号（ＣＰＶ＿Ｈ＿ＤＥＴＥＣＴ）の立ち上がりエッジにてカウントアップされ、最大水平ライン数にてリセットされる。その結果、ラインカウンタ１３４４ｄの出力側には、走査中の画像のライン数に相当する数値データが出力される。この数値データは、画用デコーダ１３４４ｅと黒用デコーダ１３４４ｆとに並列に供給される。

画用デコーダ１３４４ｅはラインカウンタ１３４４ｄのカウント値が特定ラインに相当するカウント値であるときに“Ｈ”を出力する。同様に、黒用デコーダ１３４４ｆも、ラインカウンタ１３４４ｄのカウント値が特定ラインに相当するときに“Ｈ”を出力する。画用デコーダ１３４４ｅのデコード出力はＡＮＤゲート１３４４ｇに、また黒用デコーダ１３４４ｆのデコード出力はＡＮＤゲート１３４４ｈに供給される。そのため、ＡＮＤゲート１３４４ｃから毎水平周期出力されるパルス信号は、ＡＮＤゲート１３４４ｇ，１３４４ｈでゲート制御される結果、ＯＲゲート１３４４ｉの出力側には、ゲートドライバへ与えられるべき垂直方向スタート信号（ＳＴＶ＿ｂｉｔ）が生成出力され、同時にＡＮＤゲート１３４４ｈの出力側には、垂直方向黒スタート信号（ＳＴＶ＿ＢＬＫ）が生成出力される。

次に、図１２に戻って、出力イネーブル生成回路１３４５について説明する。出力イネーブル生成回路の詳細を示すブロック図が図１７に示されている。同図に示されるように、この回路１３４５は、第１比較器１３４５ａと、第２比較器１３４５ｂと、ＡＮＤゲート１３４５ｃと、カウンタ１３４５ｄと、セレクタ１３４５ｅとを含んでいる。

第１比較器１３４５ａは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）のカウント値が、予め決められたＯＥ立ち上がり値に達すると、その出力は“Ｌ”から“Ｈ”へと変化する。同様にして、第２比較器１３４５ｂは、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）のカウント値が予め決められたＯＥ立ち下がり値に達すると、その出力は“Ｈ”から“Ｌ”に変化する。その結果、ＡＮＤゲート１３４５ｃの出力側には、水平期間カウント信号（Ｈ＿ＰＥＲＩＯＤ＿ＣＯＵＮＴ）の値がＯＥ立ち上がり値に達すると共に、ＯＥ立ち上がり値とＯＥ立ち下がり値との差により規定されるパルス幅を有するパルス信号である内部出力イネーブル信号（ＩＮＴ＿ＯＥ）が出力される。この内部出力イネーブル信号（ＩＮＴ＿ＯＥ）は、セレクタ１３４５ｅへと供給される。

一方、カウンタ１３４５ｄは、垂直方向シフト用内部クロックパルス立ち上がり検出信号（ＩＮＴ＿ＣＰＶ＿Ｈ＿ＤＥＴＥＣＴ）によりカウントイネーブル制御され、イネーブル状態にあるときに限り、ドットクロック信号（ＣＬＫＮ）をカウントする。より具体的には、カウンタ１３４５ｄは、カウント値として『０』〜『８』を繰り返し出力する９値カウンタとして構成されている。

セレクタ１３４５ｅは、入力信号として内部出力イネーブル信号（ＩＮＴ＿ＯＥ）を有すると共に、出力信号として３系統の出力イネーブル信号（ＯＥ１＿ｂｉｔ，ＯＥ２＿ｂｉｔ，ＯＥ３＿ｂｉｔ）を有する。又、セレクタ１３４５ｅの内部には、内部出力イネーブル信号（ＩＮＴ＿ＯＥ）を、それら３系統の出力ラインの９種類の組み合わせの１つに割り当てるためのセレクタ機能が組み込まれており、このセレクタ機能はカウンタ１３４５ｄから得られる９種類のカウント値『０』〜『８』によって制御される。

例えば、第１実施形態の場合は、カウンタ１３４５ｄのカウント値と出力イネーブル信号（ＯＥ１＿ｂｉｔ，ＯＥ２＿ｂｉｔ，ＯＥ３＿ｂｉｔ）との関係は次のようになっている。
［１］カウント値が『０』の場合
ＯＥ１＿ｂｉｔ＝“Ｈ”，ＯＥ２＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ３＿ｂｉｔ＝ＩＮＴ＿ＯＥ
［２］カウント値が『１』の場合
ＯＥ１＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ２＿ｂｉｔ＝“Ｈ”，ＯＥ３＿ｂｉｔ＝“Ｈ”
［３］カウント値が『２』の場合
ＯＥ１＿ｂｉｔ＝“Ｈ”，ＯＥ２＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ３＿ｂｉｔ＝“Ｈ”
［４］カウント値が『３』の場合
ＯＥ１＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ２＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ３＿ｂｉｔ＝“Ｈ”
［５］カウント値が『４』の場合
ＯＥ１＿ｂｉｔ＝“Ｈ”，ＯＥ２＿ｂｉｔ＝“Ｈ”，ＯＥ３＿ｂｉｔ＝ＩＮＴ＿ＯＥ
［６］カウント値が『５』の場合
ＯＥ１＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ２＿ｂｉｔ＝“Ｈ”，ＯＥ３＿ｂｉｔ＝“Ｈ”
［７］カウント値が『６』の場合
ＯＥ１＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ２＿ｂｉｔ＝“Ｈ”，ＯＥ３＿ｂｉｔ＝ＩＮＴ＿ＯＥ
［８］カウント値が『７』の場合
ＯＥ１＿ｂｉｔ＝“Ｈ”，ＯＥ２＿ｂｉｔ＝ＩＮＴ＿ＯＥ，ＯＥ３＿ｂｉｔ＝“Ｈ”
［９］カウント値が『８』の場合
ＯＥ１＿ｂｉｔ＝“Ｈ”，ＯＥ２＿ｂｉｔ＝“Ｈ”，ＯＥ３＿ｂｉｔ＝ＩＮＴ＿ＯＥ

次に、図４に戻って、タイミング調整回路１３５について説明する。タイミング調整回路１３５の基本的な機能は、データ生成回路１３２から出力される黒混入済みのデータ（ＤＡＴＡ＿ｂｉｔ）、水平方向制御回路１３３から出力される各種の信号（ＰＯＬ＿ｂｉｔ，ＬＰ＿ｂｉｔ，ＳＴＨ＿ｂｉｔ）、垂直方向制御回路１３４から出力される各種の信号（ＳＰＶ＿ｂｉｔ，ＳＴＶ＿ｂｉｔ，ＯＥ１＿ｂｉｔ，ＯＥ２＿ｂｉｔ，ＯＥ３＿ｂｉｔ）の位相をＤ型フリップフロップ群を用いてクロック同期により調整することによって、ソースドライバ８への信号群（ＤＡＴＡ＿Ｏ，ＰＯＬ＿Ｏ，ＬＰ＿Ｏ，ＳＴＨ＿Ｏ）、並びに、ゲートドライバ９への信号群（ＣＰＶ＿Ｏ，ＳＴＶ＿Ｏ，ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）を生成することにある。こうして得られた信号群は、ソースドライバ８及びゲートドライバ９へと送り出され、本発明に係る擬似インパルス化のための黒挿入動作に寄与することとなる。

次に、本発明の要部であるところのゲートドライバ９の内部構成について、図２１〜図２４を参照しながら詳細に説明する。

図２１〜図２４に示されるように、ゲートドライバ９は、３個の半導体デバイス９１，９２，９３を含んでいる。それらの半導体デバイス９１，９２，９３のそれぞれには、直列２５６ステージを有するシフトレジスタ素子９１１，９２１，９３１がそれぞれ内蔵されている。それらのシフトレジスタ素子９１１，９２１，９３１は、デバイス間を結ぶ基板上のパターンを介して、互いに直列接続され、それにより直列７６８ステージを有するシフトレジスタが構成されている。各シフトレジスタ素子９１１，９２１，９３１には、それぞれ２５６本のパラレル出力線が設けられている。各シフトレジスタ素子９１１，９２１，９３１の２５６本のパラレル出力線のそれぞれには、出力イネーブルゲートＧ１，Ｇ２〜Ｇ２５６が設けられている。

それらのゲートＧ１，Ｇ２〜Ｇ２５６は、第１グループ、第２グループ、第３グループからなる３個のグループに分割されている。より具体的には、ｋを０，１，２・・・の整数としたとき、（３ｋ＋１）番目のゲートであるＧ１，Ｇ４，Ｇ７，Ｇ１０・・・が第１グループに属している。同様に、（３ｋ＋２）番目のゲートであるＧ２，Ｇ５，Ｇ８，Ｇ１１・・・が第２グループに属している。さらに、（３ｋ＋３）番目のゲートであるＧ３，Ｇ６，Ｇ９，Ｇ１２・・・が第３グループに属している。第１グループに属する一連のゲートＧ１，Ｇ４，Ｇ７，Ｇ１０・・・の制御入力はデバイス９１の内部において共通接続された後、外部端子ＯＥ１へと導出されている。同様に、第２グループに属するゲートＧ２，Ｇ５，Ｇ８，Ｇ１１・・・の制御入力端子についてもデバイス内において共通接続された後、外部端子ＯＥ２へと導出される。同様にして、第３グループに属するゲートＧ３，Ｇ６，Ｇ９，Ｇ１２・・・の各制御入力についてもデバイス内において共通接続された後、外部端子ＯＥ３へと導出されている。

一方、各デバイス９１，９２，９３内の一連のゲートＧ１，Ｇ２〜Ｇ２５６の各出力ラインは、デバイス９１，９２，９３のそれぞれから外部へと導出され、走査線２−１，２−２，・・・２−７６８に接続されている。そのため、この３個のデバイス９１，９２，９３を含むゲートドライバ９によれば、デバイス内に導出された第１グループ共通線、第２グループ共通線、第３グループ共通線を適宜に接続することによってし、それら共通接続線を適当なタイミングでアクティブとすることによって、シフトレジスタ素子９１１，９２１，９３１の各ステージの黒データ又は画データをグループ単位で選択的に外部へ導出することが可能となっている。

なお、図２１〜図２４に示されるゲートドライバを構成するシフトレジスタデバイス９１，９２，９３は製造コスト低減の観点から同一回路構成とされている。すなわち、シフトレジスタ素子９１１，９２１，９３１はいずれも２５６個のステージを有し、各々に含まれる出力イネーブルゲートＧ１〜Ｇ２５６は３つのグループに分けられている。しかも、（３ｋ＋１）（但し、ｋは０，１，２・・・の整数）番目の出力イネーブルゲート（Ｇ１，Ｇ４，Ｇ７・・・）は第１グループに、（３ｋ＋２）番目のグループは第２グループに、（３ｋ＋３）番目のグループは第３グループに属するように、グループ順序が決められている。

本発明に必要な動作を実現するためには、一連のシフトレジスタ素子９１１，９２１，９３１の全体に亘って、このグループ順序が連続する必要がある。ところが、第１段目のシフトレジスタ素子９１１の最終ゲートＧ２５６は第１グループに、また第２段目のシフトレジスタ素子９２１の先頭ゲートＧ１も第１グループに属するため、もしも各デバイス９１，９２，９３から導出される共通端子を第１グループ同士で接続すると、第１段目のシフトレジスタ素子９１１と第２段目のシフトレジスタ素子９２１との接続部において、グループの繰り返し連続性が崩れてしまう。そのため、この例にあっては、第１段目のシフトレジスタデバイス９１から導出された第１グループ共通線は、第２段目のシフトレジスタデバイス９２から導出された第２グループ共通線及び第３段目のシフトレジスタデバイス９３から導出された第３グループの共通線と接続されている。また、第１段目のシフトレジスタデバイス９１から導出された第２グループ共通線は、第２段目のシフトレジスタデバイス９２から導出された第１グループ共通線及び第３段目のシフトレジスタデバイス９３から導出された第３グループ共通線に接続されている。さらに、第１段目のシフトレジスタデバイス９１から導出された第３グループ共通線は、第２段目のシフトレジスタデバイス９２から導出された第２グループ共通線、及び第３段目のシフトレジスタデバイス９３から導出された第１グループ共通線に接続されている。このようにすれば、３個のシフトレジスタ素子９１１，９２１，９３１の全体に亘って、出力イネーブルゲートのグループ順番の繰り返しが維持される。

本発明にあっては、後に詳細に説明するように、各デバイス９１，９２，９３から導出される第１，第２，第３グループ共通線の接続関係、垂直方向スタート信号（ＳＴＶ＿Ｏ）に含まれる黒書き込み用データ、画書き込み用データの出現タイミング、ソースドライバ８からの黒データ又は画データの出現タイミング、垂直方向シフト用クロック信号（ＣＰＶ＿Ｏ）に含まれるクロックパルスの出現タイミング、さらには、第１，第２，第３グループ共通線のそれぞれに与える出力イネーブル信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）のイネーブルタイミングなどに工夫を加えることによって、一連のシフトレジスタ素子９１１，９２１，９３１上に、デバイス間の区切りを超えて任意の距離だけ離して黒書き込み用（走査線選択）データと画書き込み用（走査線選択）データとを双方同時にシフトさせつつ、これらを互いに競合することなく走査線へ送出させることによって、画像書き込み時間の減少を抑制しつつ、各画素行への黒書き込みを可能として、実用に供し得る擬似インパルス化方式を実現するものである。

すなわち、図２１に示されるように、いま仮に、第１状態において、シフトレジスタ素子９１１の第１ステージに画書き込用データが、また２５１ステージ，２５２ステージに黒書き込み用データがそれぞれ存在するものと想定する。

但し、これら画書き込み用データおよび黒書き込み用データは、便宜上区別しているものであり、実際にはどちらも垂直方向スタート信号（ＳＴＶ＿Ｏ）としてゲートドライバに入力される。また、この第１状態においては、信号線３にはソースドライバ８から黒データが送出されているものと想定する。このとき、出力イネーブル信号ＯＥ１＿Ｏがノンアクティブ、ＯＥ２＿Ｏ及びＯＥ３＿Ｏが、図中太線で示されるようにアクティブとされると、ゲートＧ１は閉、ゲートＧ２５１及びＧ２５２が開となることによって、２個の黒書き込み用データのみが走査線２−２５１，２−２５２へと送り出され、その結果図中黒丸に示されるように、走査線２−２５１，２−２５２のみが選択されて、相隣接する２本の水平画素列には同時に黒が書き込まれる。

図２２に示されるように、第２状態においては、信号線３にはソースドライバから画データが送り出されている。又、このとき、ＯＥ１＿Ｏはアクティブ、ＯＥ２＿Ｏ及びＯＥ３＿Ｏはいずれもノンアクティブとされている。さらに、第１状態から第２状態への遷移に際して、垂直方向シフト用クロック信号（ＣＰＶ＿Ｏ）にはシフトパルスは出現していない。この第２状態においては、ゲートＧ１は開、ゲートＧ２５１，Ｇ２５２は閉とされる。そのため、シフトレジスタ素子９１１の第１ステージに格納された画書き込み用データは走査信号として走査線２−１へと出力されるのに対し、シフトレジスタ素子９１１の２５１ステージと２５２ステージに格納された画書き込み用データは走査線２−２５１，２−２５２へは出力されない。そのため、この第２状態にあっては、図中白丸に示されるように、走査線２−１に相当する水平画素列に対してのみ画データの書き込みが行われる。

図２３に示されるように、第３状態にあっては、信号線３には画データが出力されている。又、出力イネーブル信号ＯＥ１＿Ｏ及びＯＥ３＿Ｏはノンアクティブ、ＯＥ２＿Ｏはアクティブとされる。さらに、第２状態から第３状態への遷移に際しては、垂直方向シフト用クロック信号（ＣＰＶ＿Ｏ）にはシフトパルスが１個出現している。そのため、シフトレジスタ素子９１１の第１ステージに存在した画書き込み用データは第２ステージへとシフトされており、同時に第２５１ステージ及び第２５２ステージに存在した２個の黒書き込み用データは、それぞれ第２５２ステージ及び第２５３ステージへとシフトされている。このとき、ゲートＧ２は開、ゲートＧ２５２及びＧ２５３は閉とされている。そのため、この第３状態においては、第２ステージに格納された画書き込み用データは走査線２−２へと送り出されるのに対し、第２５２ステージ及び第２５３ステージに格納された黒書き込み用データは、走査線２−２５２，２−２５３へは出力されない。その結果、この第３状態においては、図中白丸に示されるように、走査線２−２に相当する水平画素列画素行に対してのみ画データの書き込みが行われる。

図２４に示されるように、第４状態においては、信号線３には黒データが送り出されている。出力イネーブル信号ＯＥ１＿Ｏ及びＯＥ２＿Ｏはアクティブ、ＯＥ３＿Ｏはノンアクティブとされている。第３状態から第４状態への遷移に際しては、垂直方向シフトクロック信号中にはシフトクロックが１個出現している。そのため、それまでシフトレジスタ素子９１１の第２ステージに存在した画書き込み用データは第３ステージへと、また第２５２ステージ及び第２５３ステージに存在した２個の黒書き込み用データは第２５３ステージ及び第２５４ステージへとシフトされている。また、ゲートＧ３は閉、ゲートＧ２５３及びＧ２５４は開である。そのため、この第４状態においては、第３ステージに存在する画書き込み用データは走査線２−３には出力されない。第２５３ステージ及び第２５４ステージに存在する黒書き込み用データは、走査線２−２５３及び２−２５４へと送り出される。そのため、この第４状態においては、図中黒丸に示されるように、走査線２−２５３及び２−２５４に相当する２行の水平画素列のみ対する黒データの書き込みが行われる。

図２１〜図２４を参照して以上説明したように、本発明にあっては、特定回路構成を有するゲートドライバ９を使用すると共に、これを垂直方向スタート信号（ＳＴＶ＿Ｏ）、３系統の出力イネーブル信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）、垂直方向シフト用クロック信号（ＣＰＶ＿Ｏ）にて適宜に制御することにより、同一のデバイス９１のシフトレジスタ素子９１１内に画書き込み用データと黒書き込み用データとを混在させつつも、これらを択一的に該当する走査線へと出力させることが可能となり、これを用いることによって、画書き込み用データの存在用ステージと黒書き込み用データの存在用ステージとの距離（すなわち、黒挿入率決定因子）を任意に設定しつつ、１ラインずつの画データ書き込みと複数ラインの同時黒書き込みとを交互に実施させ、目的とする黒書き込みによる擬似インパルス化制御を実現することができる。

すなわち、先に従来例で説明したように、仮に複数ラインの同時書き込みと１ラインずつの複数回の画書き込みとを交互に繰り返しつつ、画面上に黒挿入を行おうとすれば、画書き込みラインと黒書き込みラインとの距離は、１個のデバイスの最大ライン数である例えば２５６ライン最低離さねばならない。このことは、黒挿入率の要求に対しては、３３％〜６６％の範囲でしか対応できないという極めて実用上の不利不便を伴う。当業者にはよく知られているように、黒書き込み時における黒挿入率は、表示パネルのデバイス特性に応じてまちまちであり、これが３３％〜６６％の範囲に制限されることは実用化の大きな障害となる。これに対して、本発明によれば、図２１〜図２４に示される３系統の出力イネーブル信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）を有するだけで、黒挿入率は６ライン刻みで任意に変更することが可能となり、従前のデバイス単位でしかアクティブ／ノンアクティブ制御が不能なゲートドライバを使用した場合に比べ、著しく黒挿入率の自由度を向上させることができ、輝度低下の抑制に柔軟に対応することが出来る。

次に、以上説明した表示パネルの駆動装置の具体的な動作を図２５〜図３９を参照しつつ詳細に説明する。なお、それらの図に示す表示パネルは、説明の便宜のために、垂直走査期間を２４ライン分とし、そのうち２１ライン〜２４ラインからなる４ライン分を帰線期間としている。

第１実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１〜その３）が図２５〜図２７に示されている。この第１実施例は、液晶表示パネルの形式としてシーエス・オン・コモン（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）、出力イネーブル信号として３本の信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）、ソースクロック周波数としては３／２倍のものが採用されている。

図２５〜図２７において、最上段に記載された波形（ＤＡＴＡ）は、図４に示される黒挿入回路１３に入力される４８ｂｉｔの映像データに相当する。一方、それらの図において２段目に記載された波形（ＤＡＴＡ＿Ｏ）は、図４に示される黒挿入回路１３から出力される黒挿入済みの表示用データ（ＤＡＴＡ＿Ｏ）に相当する。これら２つの波形を比較して明らかなように、画像ソースからのデータ２Ｈ分の期間に、１個の黒データと２個の画データとが２Ｈ／３周期で出力される。こうして黒挿入回路１３から出力される黒挿入済みの表示用データ（ＤＡＴＡ＿Ｏ）は、第１図に示されるソースドライバ８へと送り込まれる。

ソースドライバ８内においては、表示用データは、ドットクロックによりシフトされる水平方向スタート信号（ＳＴＨ＿Ｏ）により順次図示しない第１のレジスタ群に取り込まれ、１水平ライン分のデータが保持されたのち、ラッチパルス（ＬＰ＿Ｏ）に基づいて、１水平ライン分のデータは図示しない第２のレジスタ群へと取り込まれる。同時に、こうして第２のレジスタ群に読み込まれた表示用データは、Ｄ／Ａ変換器（図示せず）により階調電圧に変換されたのちソースドライバ８から各信号線３へと出力される。図中上から４段目に記載されたソースドライバ出力がこの走査線３上の出力を示している。

一方、ゲートドライバ９の側では、先に説明したように、５系統の信号（ＣＰＶ＿Ｏ，ＳＴＶ＿Ｏ，ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）に基づいて、所定の制御動作が行われる。すなわち、この例にあっては、信号（ＣＰＶ＿Ｏ）には、ソースドライバからデータの出力されるタイミングに合わせて垂直方向シフト用のパルスが出力される。但し、ソースドライバからデータが出力されるタイミングのうちで、黒データの出力されるタイミングの次の画データの出力されるタイミングにおいては、パルスの欠落が見られる。これは、後に詳細に説明するように、画データ及び黒データを連続するラインにもれなく書き込むための工夫である。又、信号（ＳＴＶ＿Ｏ）には、この例にあっては、所定の時間を隔てて、画書き込み用パルスと黒書き込み用パルスとが出現する。この例では、画書き込み用パルスのパルス幅はほぼ２Ｈ／３程度とされており、黒データ書き込み用のパルスのパルス幅はほぼ４Ｈ／３程度に設定されている。

このタイムチャートで示される動作は、３系統の出力イネーブル信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）で規定される９個の状態に分割することができる。各状態と信号ＯＥ１＿Ｏ〜ＯＥ３＿Ｏの組み合わせとの関係は次の通りである。
［第１状態］
ＯＥ１＿Ｏ（ノンアクティブ）、ＯＥ２＿Ｏ（アクティブ）、ＯＥ３＿Ｏ（アクティブ）
［第２状態］
ＯＥ１＿Ｏ（アクティブ）、ＯＥ２＿Ｏ（ノンアクティブ）、ＯＥ３＿Ｏ（ノンアクティブ
［第３状態］
ＯＥ１＿Ｏ（ノンアクティブ）、ＯＥ２＿Ｏ（アクティブ）、ＯＥ３＿Ｏ（ノンアクティブ）
［第４状態］
ＯＥ１＿Ｏ（アクティブ）、ＯＥ２＿Ｏ（アクティブ）、ＯＥ３＿Ｏ（ノンアクティブ）
［第５状態］
ＯＥ１＿Ｏ（ノンアクティブ）、ＯＥ２＿Ｏ（ノンアクティブ）、ＯＥ３＿Ｏ（アクティブ）
［第６状態］
ＯＥ１＿Ｏ（アクティブ）、ＯＥ２＿Ｏ（ノンアクティブ）、ＯＥ３＿Ｏ（ノンアクティブ
［第７状態］
ＯＥ１＿Ｏ（アクティブ）、ＯＥ２＿Ｏ（ノンアクティブ）、ＯＥ３＿Ｏ（アクティブ）
［第８状態］
ＯＥ１＿Ｏ（ノンアクティブ）、ＯＥ２＿Ｏ（アクティブ）、ＯＥ３＿Ｏ（ノンアクティブ
［第９状態］
ＯＥ１＿Ｏ（ノンアクティブ）、ＯＥ２＿Ｏ（ノンアクティブ）、ＯＥ３＿Ｏ（アクティブ）

なお、以上述べたアクティブ状態の中で、着色されているのは黒アクティブ、無着色のものは画アクティブである。又、ＯＥ１＿Ｏがアクティブの場合、（３ｋ＋１）番目のラインが出力可能となる。ＯＥ２＿Ｏがアクティブの場合、（３ｋ＋２）番目のラインが出力可能となる。ＯＥ３＿Ｏがアクティブの場合、（３ｋ＋３）番目のラインが出力可能となる。また、垂直方向スタート信号（ＳＴＶ＿Ｏ）は適宜入力されており、ソースドライバから黒データが出力されている第１状態では、画書き込み用データが第１ラインに対応するステージにあり、黒書き込み用データが第１１ラインと第１２ラインに対応するステージにそれぞれ保持されているものとする。さらに、第２状態、第３状態、第５状態、第６状態、第８状態、第９状態から、次の状態に移行する際には、垂直方向シフト用クロックが入力されるものとする。

このように、間欠的に垂直方向シフト用クロックのパルスを欠落させることは、先に述べたように、画データ及び黒データを連続するラインにもれなく書き込むための工夫である。仮に、パルスの欠落が無いとした場合、第２ラインに画像が書き込まれ、第１３ラインと第１４ラインに黒が書き込まれた後に、パルスが入力されることにより、走査線選択用データが第４ラインに対応するステージにシフトしてしまい、第３ラインへの画データの書き込みが欠落する。この例に示されるような画データの書き込みの欠落を防ぐために、黒データの出力されるタイミングの次の画データの出力されるタイミングにおいては、垂直方向シフト用クロックのパルスを欠落させる。

以上を前提とすると、ソースドライバから黒データが出力されている第１状態においては、第１１ラインと第１２ラインのみが選択されて、それら２ラインに相当する水平画素列に対して、黒データの書き込みが行われる。ソースドライバから画データ『１』が出力されている第２状態においては、第１ラインのみが選択されて、第１ラインに相当する水平画素列に対して画データの書き込みが行われる。ソースドライバから２番目の画データ『２』が出力されている第３状態においては、第２ラインのみが選択されて、第２ラインに相当する水平画素列に対して画データ『２』の書き込みが行われる。ソースドライバから黒データの出力されている第４状態においては、第１３ラインと第１４ラインのみが選択され、それらの２ラインに相当する水平画素列に対して黒データの書き込みが行われる。ソースドライバから第３番目の画データ『３』が出力されている第５状態においては、第３ラインのみが選択されて、第３ラインに相当する水平画素列に対して３番目の画データ『３』が書き込まれる。ソースドライバから第４番目の画データ『４』が出力されている第６状態においては、第４ラインのみが選択されて、第４ラインに相当する水平画素列に対して４番目の画データ『４』の書き込みが行われる。ソースドライバから黒データが出力されている第７状態においては、第１５ラインと第１６ラインのみが選択されて、それらの２ラインに相当する水平画素列に対して黒データの書き込みが行われる。ソースドライバから５番目の画データ『５』が出力されている第８状態においては、第５ラインのみが選択されて、第５ラインに相当する水平画素列に対して５番目の画素データ『５』が書き込まれる。ソースドライバから６番目の画データ『６』が出力されている第９状態においては、第６ラインのみが選択されて、第６ラインに相当する水平画素列に対して６番目の画データ『６』が書き込まれる。

以上第１状態〜第９状態を繰り返す間に、所定のタイミングが到来すると、信号（ＳＴＶ＿Ｏ）には、黒データ書き込み用のスタートパルスが出現する。この例にあっては、黒データ書き込み用のスタートパルスのパルス幅はほぼ４Ｈ／３程度に設定されている。これは信号（ＣＰＶ＿Ｏ）に出現する２個のパルスに応答して、シフトレジスタの相連続する２ステージに黒書き込み用データが読み込まれることを保証するためである（図２６参照）。

このように、連続する２ラインへの黒データの同時書き込みと、連続する２ラインへの１ラインずつの画データ書き込みとを交互に実行する動作を、互いに競合なく継続させるためには、表示ライン総数（この例では２０）と帰線期間のライン数（この例では４）との和（この例では２４）が６の倍数となるように設定しなければならない。これは、先に述べた第１〜第９状態が６Ｈ毎に完結するからである。

次に、第２実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１〜その３）が、図２８〜図３０に示されている。この第２実施例の第１実施例との相違は、黒書き込み用スタートパルスの挿入タイミングが異なる点にある。すなわち、図２６に示される第１実施例にあっては、ソースドライバから１４番目のデータが出力されるタイミングと、それに続く黒データの出力されるタイミングにあわせて、信号（ＣＰＶ＿Ｏ）中に連続する２個のパルスが出現する。また、これら２個のパルスの立ち上がりで黒書き込み用データをシフトレジスタに送り込むことができるように、それら２個のクロックパルスの出現期間に対応したパルス幅のパルスが黒書き込み用スタート信号（ＳＴＶ＿Ｏ）に出現する。

これに対して、第２実施例の場合にあっては、特にその図３０に示されるように、黒書き込み用のスタートパルスの出現タイミングだけが、６Ｈ分だけ遅れている。具体的には、この第２実施例の場合にあっては、ソースドライバから２０番目の画データ及びそれに続く黒データの出力されるタイミングにあわせて、２個のパルスが信号（ＣＰＶ＿Ｏ）に出現する。さらに、これら相連続する２個のパルスによって読み込まれるように、ほぼ４Ｈ／３幅の黒データ書き込み用スタートパルスが信号（ＳＴＶ＿Ｏ）に出現する。その結果、第１実施例の場合に比べ、あるラインに黒が書き込まれるタイミングと画が書き込まれるタイミングとの差が縮まり、それにより黒挿入率は減少する。このようにして、６Ｈ毎に黒書き込み用パルスの出現タイミングを遅らせることによって、画像に対する黒挿入率を自在に変更することができる。

次に、第３実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１〜その３）が図３１〜図３３に示されている。この第３実施例と先に説明した第１及び第２実施例との相違点は、出力イネーブル信号が３系統から４系統に増加された点にある。すなわち、この第３実施例においては、信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ，ＯＥ４＿Ｏ）からなる４系統の出力イネーブル信号が設けられている。これにより、それら出力イネーブル信号の組み合わせによって、第１〜第１６からなる１６状態が繰り返し設定される。すなわち、信号ＯＥ１＿Ｏがアクティブのとき、（４ｋ＋１）番目のラインが出力可能となる。信号ＯＥ２＿Ｏがアクティブのとき、（４ｋ＋２）番目のラインが出力可能となる。信号ＯＥ３＿Ｏがアクティブのとき、（４ｋ＋３）番目のラインが出力可能となる。信号ＯＥ４＿Ｏがアクティブのとき、（４ｋ＋４）番目のラインがアクティブとなる。

また、映像ソースからのデータ（ＤＡＴＡ）と黒挿入回路からの出力データ（ＤＡＴＡ＿Ｏ）との関係については、３Ｈの期間内に１個の黒データと３個の画データとがソースドライバへ入力される。その結果、ソースドライバから各信号ラインへは、３Ｈの期間内に１個の黒データと３個の画データとが出力される。

また、垂直方向スタート信号（ＳＴＶ＿Ｏ）は適宜入力されており、ソースドライバから黒データが出力されている第１状態では、画書き込み用データが第１ラインに対応するステージにあり、黒書き込み用パルスが第１０ラインと第１１ラインと第１２ラインに対応するステージにそれぞれ保持されているものとする。さらに、第２状態、第３状態、第４状態、第６状態、第７状態、第８状態、第１０状態、第１１状態、第１２状態、第１４状態、第１５状態、第１６状態から、次の状態に移行する際には、垂直方向シフト用クロックが入力されるものとする。

第１状態にあっては、第１０ライン、第１１ライン、第１２ラインのみが選択され、それらのラインに相当する３つの水平画素列に対して黒データの書き込みが行われる。続く第２状態においては、第１ラインのみが選択され、第１番目の画データ『１』が第１ラインに相当する水平画素列に書き込まれる。続く第３状態においては、第２ラインのみが選択され、同ラインに相当する水平画素列に対して画データの書き込みが行われる。続く第４状態においては、第３ラインのみが選択され、同ラインに相当する水平画素列のみに第３番目の画データ『３』が書き込まれる。続く第５状態においては、第１３ライン、第１４ライン、第１５ラインのみが選択され、それらのラインに相当する水平画素列に黒データが書き込まれる。続く第６状態においては、第４ラインのみが選択され、同ラインに相当する水平画素列に対して４番目の画素データ『４』が書き込まれる。続く第７状態においては、第５ラインのみが選択され、同ラインに相当する水平画素列に対して第５番目の画データ『５』が書き込まれる。続く第８状態においては、第６ラインのみが選択され、同ラインに相当する水平画素列には第６番目の画データ『６』が書き込まれる。続く第９状態においては、第１６ライン、第１７ライン、第１８ラインのみが選択され、それらのラインに相当する水平画素列には、黒データが書き込まれる。続く第１０状態においては、第７ラインのみが選択され、同ラインに相当する水平画素列に対して第７番目の画データ『７』が書き込まれる。続く第１１状態においては、第８ラインのみが選択され、同ラインに相当する水平画素列に対して、第８番目の画データ『８』が書き込まれる。第１２状態においては、第９ラインのみが選択され、同ラインに相当する水平画素列に対して第９番目の画データ『９』が書き込まれる。続く第１３状態においては、第１９ライン、第２０ラインのみ（第２１ラインはブランキング期間のため表示されない）が選択され、同ラインに相当する水平画素列に対して黒データの書き込みが行われる。第１４状態においては、第１０ラインのみが選択され、同ラインに相当する水平画素列には第１０番目の画データ『１０』が書き込まれる。続く第１５状態においては、第１１ラインのみが選択され、同ラインに相当する水平画素列には第１１番目の画データ『１１』が書き込まれる。第１６状態においては、第１２ラインが選択され、同ラインに相当する水平画素列には第１２番目の画データ『１２』が書き込まれる。以後、同様にして、第１〜第１６状態が繰り返し実行される。

この第３実施例によれば、出力イネーブル信号を１系統増加させたことによって、１ライン当たりの書き込み時間が３Ｈ／４となり、第１及び第２実施例の場合に比較して、画データおよび黒データの書き込み時間が増加する。書き込み時間が増加することによって、黒データを挿入することによる画データ書き込み時間の減少を抑制することができる。又、この例にあっては、黒を３ライン同時に書き込むこととしているため、信号（ＳＴＶ＿Ｏ）に出現する黒書き込み用のパルスの幅が、第１及び第２実施例の場合に比較してより幅広なものとされている。この例にあっては、黒書き込み用パルスの幅はほぼ２Ｈ程度に設定されている。これは信号（ＣＰＶ＿Ｏ）に出現する３個のパルスに応答して、シフトレジスタの相連続する３つのステージに黒書き込み用データが読み込まれるためである（図２６参照）。

第１及び第２実施例と第３実施例とを比較すると、先に述べたように、出力イネーブル信号（ＯＥ）の系統数に差が見られる。ここで、出力イネーブル信号の数と黒又は画の書き込み時間との一般的な関係式を求めると、ＯＥの系統数をＭとした場合、書き込み時間は｛（Ｍ−１）Ｈ｝／Ｍ（但し、画と黒の書き込み時間を同じとした場合）として表される。又、ＯＥの組み合わせにより生ずる各状態の一巡周期は、Ｍ（Ｍ−１）Ｈとして表すことができる。従って、黒の挿入率は、Ｍ（Ｍ−１）Ｈ刻みで任意に変更することができ、シフトレジスタデバイス単位でしか変更ができないゲートドライバを使用した従来例に比べ、黒挿入率の変更自由度を増加させることができる。

なお、先に述べたように、本発明に係る複数ライン同時黒書き込みと複数ラインの１ラインずつの画書き込みとの繰り返しサイクルを維持するためには、表示用走査ライン数と帰線期間に含まれるライン数との総和は、Ｍ（Ｍ−１）の倍数とすることが好ましいことは言うまでもない。

次に、第４実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１〜その３）が図３４〜図３６に示されている。この第４実施例と先に説明した第１〜第３実施例との相違点は、表示パネルとしてシーエス・オン・ゲート（Ｃｓ ｏｎ Ｇａｔｅ）型のＴＦＴ液晶パネルを使用した点にある。

先に図３を参照して説明したように、シーエス・オン・ゲート型のＴＦＴ液晶パネルにおいては、蓄積容量６の他端が１つ前の走査線のゲートに接続されていることから、相隣接する走査線に対応する２本の画素行に対し同時に黒データを書き込もうとすると、それら黒データの書き込みに支障を来すことを発明者等は知見した。そこで、この第４実施例にあっては、本来相連続する２本の画素行に対して書き込まれるべき黒データを同じＯＥで制御される互いに２ライン離間した２つの画素行に書き込むことによって、Ｃｓ ｏｎ Ｇａｔｅ型のＴＦＴ液晶パネルであっても、近接する２ラインに対して同時に黒を書き込むことを可能としたものである。

すなわち、図３４において、第１状態においては、第１１ラインと第１４ラインのみが選択され、それら２ラインに相当する水平画素列に対して黒データの書き込みが行われる。第２状態においては、第１ラインのみが選択され、同ラインに相当する水平画素列に対して第１番目の画データ『１』が書き込まれる。第３状態においては、第２ラインのみが選択され、同ラインに相当する水平画素列に対して第２番目の画データ『２』が書き込まれる。第４状態においては、第１３ラインと第１６ラインのみが選択され、それらのラインに相当する２本の水平画素列に対して黒データの書き込みが行われる。第５状態においては、第３ラインのみが選択され、同ラインに相当する水平画素列に対して第３番目の画データ『３』が書き込まれる。第６状態においては、第４ラインのみが選択され、同ラインに相当する水平画素列に対して画データの書き込みが行われる。第７状態においては、第１５ライン及び第１８ラインのみが選択され、それら２ラインに相当する２本の水平画素列に対して黒データの書き込みが行われる。第８状態においては、第５ラインのみが選択され、同ラインに相当する水平画素列に対して第５番目の画データ『５』が書き込まれる。第９状態においては、第６ラインのみが選択され、同ラインに相当する水平画素列に対して、第６番目の画データ『６』の書き込みが行われる。

この第４実施例にあっては、３系統の出力イネーブル信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）を使用しつつも、その制御に際しては第１実施例の場合と若干相違する。この相違点は、第１状態〜第９状態から明らかなように、いずれの状態においても、ただ１つのＯＥのみがアクティブとなる点である。さらに、この第４実施例においては、書き込み用スタートパルスの挿入方法についても、第１実施例の場合と相違する。すなわち、この相違点は、図３５に示されるように、２ラインを同時に選択するについて、その間の２ラインを含めた長大幅のパルスを出現させるのではなく、ほぼ２Ｈ／３幅のパルスを間欠的に出現させることにより、２つおきの２ラインを同時に選択することを実現している。一方、黒挿入率の点については、このように２ライン隔てた２本のラインに同時に黒を書き込みつつも、６ライン刻みで任意の黒挿入率を実現することができる。

次に、第５実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１〜その３）が図３７〜図３９に示されている。この第５実施例の特徴は、第４実施例のものに比べて、ソースクロックの速度を上昇させ、それにより黒の書き込み時間を短縮させて、その分、画の書き込み時間を増加させたものである。すなわち、本発明にあっては、映像信号の（Ｍ−１）個の水平走査期間（Ｈ）に相当する期間毎に（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるものであるが、その際に画データの出力期間と黒データの出力期間とが同一である必要はない。Ｍ／（Ｍ−１）倍以上の周波数のクロックを使用して黒データの書込期間を縮め、画の書込期間を延ばすこともできる。この例にあっては、２倍のソースクロックを使用しているため、黒の書き込み時間はＨ／２となり、画の書き込み時間は３Ｈ／４となる。

なお、以上の実施例において、ソースドライバに黒データを送り込むのではなくて、ソースドライバ内のシフトレジスタを一括してリセットするような、信号線への出力を一定（例えば黒データ）とすることが可能となる機能を設けても、映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御することができる。

次に、本発明の第６実施例におけるソースドライバの出力およびゲートドライバの動作を示すタイムチャート（その１〜その３）が図４０〜図４２に示されている。なお、これらの図に示す表示パネルは、説明の便宜のために、出力イネーブル信号として３本の信号（ＯＥ１＿Ｏ，ＯＥ２＿Ｏ，ＯＥ３＿Ｏ）、ソースクロック周波数としては３／２倍を用い、垂直走査期間を１８ライン分とし、そのうち第１７ラインと第１８ラインの２ライン分を帰線期間としたものである。また、図に記載されているソースドライバ出力欄の番号は、画データが書き込まれる走査線の番号を示している。

先に述べた、第１実施例の図２５〜図２７から明らかなように、第１実施例では黒データは第１ラインと第２ライン、第３ラインと第４ライン、・・・と２本の走査線が同時に選択され書き込みが行わるのに対し、画データは走査線１本ずつに書き込みが行われる。その為、同時に黒が書き込まれる２本の走査線（例えば第１ラインと第２ライン）に着目すると、一方の走査線の画の表示時間が他方より２Ｈ／３長い。また、第４実施例においても、図３４〜図３６から明らかなように、黒データは第１ラインと第４ライン、第３ラインと第６ライン・・・と２本の走査線が同時に書き込まれるのに対して、画データは走査線１本ずつに書き込みが行われる。その為、同時に黒が書き込まれる２本の走査線（例えば第１ラインと第４ライン）に着目すると、一方の走査線の画の表示時間が他方より８Ｈ／３長い。これらの表示時間の差は、液晶パネルの特性、黒データ書き込み時に同時に選択する走査線本数、垂直走査線数等により、人の目に輝度差として認識出来てしまうことがある。本実施例では、これらの表示時間の差を無くすことを目的としている。第６実施例では、先に説明した第４実施例と黒の書き込み方法は同様であるが、画の書き込み方法を変更する。

次に、これら画の書き込み方法について、より具体的に説明する。図４０〜図４２において、期間Ａでは、期間Ａ以前にゲートドライバに入力されシフトされた書き込み用データパルスが、第２ラインに対応するステージに保持されている。この期間、出力イネーブル信号はＯＥ２＿Ｏだけがイネーブルにされているため、第２ラインに画像が書き込まれる。

期間Ｂでは、期間Ａに第２ラインに対応するステージに保持されていた書き込み用データが１ＣＬＫシフトされるとともに、新たな書き込み用データが入力され、第１ラインと第３ラインに対応するステージにそれぞれ保持される。この期間、出力イネーブル信号はＯＥ１＿Ｏだけがイネーブルにされているため、第１ラインのみに画像が書き込まれる。

期間Ｃでは、期間Ｂから１ＣＬＫだけ書き込み用データがシフトされ、第２ラインと第４ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はＯＥ１＿Ｏだけがイネーブルにされているために、第４ラインのみに画像が書き込まれる。

期間Ｄでは、期間Ｃから１ＣＬＫだけ書き込み用データがシフトされ、第３ラインと第５ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はＯＥ３＿Ｏだけがイネーブルにされているために、第３ラインのみに画像が書き込まれる。

期間Ｅでは、期間Ｄから１ＣＬＫだけ書き込み用データがシフトされ、第４ラインと第６ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はＯＥ３＿Ｏだけがイネーブルにされているために、第６ラインのみに画像が書き込まれる。

期間Ｆでは、期間Ｅから１ＣＬＫだけ書き込み用データがシフトされ、第５ラインと第７ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はＯＥ２＿Ｏだけがイネーブルにされているために、第５ラインのみに画像が書き込まれる。

期間Ｇでは、期間Ｆから１ＣＬＫだけ書き込み用データがシフトされ、第６ラインと第８ラインに対応するシフトレジスタにそれぞれ保持される。出力イネーブル信号はＯＥ２＿Ｏだけがイネーブルにされているために、第８ラインのみに画像が書き込まれる。

以後、前記Ｂ〜Ｇと同様の動作が繰り返され画像が書き込まれていく。また、画データもこれらに合わせた書き込み順になるように、ソースドライバ出力欄の番号順に並べ替える。この場合、保持するデータ量が第４実施例よりも多く必要になるため、それに合わせて画像メモリの容量も大きくする必要がある。

一方、黒データは第４実施例同様、第１ラインと第４ライン、第３ラインと第６ライン、第５ラインと第８ライン・・・というように２本の走査線が同時に選択され書き込まれる。ここで第１ラインと第４ラインに着目すると、画は第１ラインが選択され書き込まれた後、第４ラインが選択され書き込まれるというように、走査線1本ずつに書き込みが行われるのに対して、黒は２本の走査線が同時に書き込まれるため、図４０〜図４２に示すように第１ラインの画像表示時間Ｔ１に比べ、第４ラインの画像表示時間Ｔ２の方が２Ｈ／３だけ短くなる。また、他の走査線も同様に、同時に選択された走査線２本においてそれぞれ２Ｈ／３の時間差が生じる。これらの時間差を無くすため、次のフレームでは、ソースドライバへ入力する画像の順番と書き込み用パルスの入力タイミングを変更し、これらの２本の走査線の書き込み順を変更する。

図４０〜図４２において、期間Ｉでは、期間Ｉ以前にゲートドライバに入力されシフトされた書き込み用データが、第２ラインに対応するステージに保持されている。この期間、出力イネーブル信号はＯＥ２＿Ｏだけがイネーブルにされているため、第２ラインに画像が書き込まれる。

期間Ｊでは、期間Ｉに第２ラインに保持されていた書き込み用データが２ＣＬＫシフトされ、第４ラインに対応するシフトレジスタにそれぞれ保持される。この期間、出力イネーブル信号はＯＥ１＿Ｏだけがイネーブルにされているため、第４ラインのみに画像が書き込まれる。

期間Ｋでは、期間Ｃから１ＣＬＫだけ書き込み用データがシフトされるとともに、新たなスタート信号が入力され、第１ラインと第５ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はＯＥ１＿Ｏだけがイネーブルにされているために、第１ラインのみに画像が書き込まれる。

このように、書き込み用データの入力タイミングを変更することにより、前フレームでは第１ラインの後に第４ラインが選択され書き込まれていたのに対し(期間Ｂ〜期間Ｃ)、このフレームでは第４ラインの後に第１ラインが選択され書き込まれる（期間Ｊ〜期間Ｋ）。黒データの書き込み順は、前フレームと変更していないため、図４０〜４２に示すように第１ラインの画像表示時間Ｔ１’に比べ、第４ラインの画像表示時間Ｔ２’の方が２Ｈ／３だけ長くなる。また、他の走査線も同様に、同時に選択された走査線２本においてそれぞれ前フレームとは表示期間の長短関係が逆の２Ｈ／３の時間差が生じる。

この方法により、フレーム間での第１ラインの画像表示時間（Ｔ１＋Ｔ１’）と第４ラインの画像表示時間（Ｔ２＋Ｔ２’）は等しくなり、それぞれの表示時間差は打ち消される。また、その他の走査線も同様にして表示時間の差が打ち消される。

このように第６実施例では、先に述べた実施例に比べて多くのメモリを必要とするが、黒データの同時書き込みによる表示時間の差による輝度差を無くすことが可能となる。また、出力イネーブル信号の本数の異なるパネルにおいても、出力イネーブル信号の位相と書き込み用パルスの入力タイミングを変更し、数フレーム毎に画像書き込み順を変更することにより、同様の効果を得ることが可能となる。

次に、本発明の極性制御について説明する。当業者には良く知られているように、液晶材料に直流電圧が連続的に印加された場合、液晶材料が劣化する。この劣化を防止するために、液晶材料に印加する信号電圧の極性を共通電極電圧に対して周期的に反転させる必要がある。

ここで言う反転動作は、隣り合ったフレーム、隣り合った走査線、及び隣り合った画素において行われるが、走査線に関しては極性指示信号により信号線の極性が決定されるため、極性指示信号の印加の方法によっては必ずしも隣り合った走査線で逆の極性が印加されるとは限らない。例えば、周知のとおり、走査線２本毎に逆の極性を印加する方法もある。

本発明においては、ソースドライバから出力される黒データの極性は、黒データが出力される毎に反転させる。黒は複数の走査線が同時に選択されて書き込みが行われるため、同時選択された走査線の画素に与えられる電圧の極性は信号線方向で同一となる。画データの極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるよう極性指示信号（ＰＯＬ＿Ｏ）を入力する。換言すると、黒の極性反転が行われる走査線数と、画の極性反転が行われる走査線数を同一にする。

以下に、本発明における具体的な極性制御方法を第１実施例の図２５〜図２７および第４実施例の図３４〜図３６を用いて説明する。各信号線から出力される共通電圧に対する電圧の極性は、ソースドライバに入力される極性指示信号（ＰＯＬ＿Ｏ）により決定される。例えば、極性指示信号（ＰＯＬ＿Ｏ）が“Ｈ”の時には信号線から出力される電圧の極性が１信号線毎に正・負・正・負・・・・となり、“Ｌ”の時には逆の電圧の極性が１信号線毎に負・正・負・正・・・・・となり出力される。図２５〜図２７および図３４〜図３６に示されている“＋” および “−” は、これらソースドライバに与えられる極性指示信号（ＰＯＬ＿Ｏ）の“Ｈ”と“Ｌ”をそれぞれ表しているものとする。

第１実施例では、図２５〜図２７から明らかなように第１ラインと第２ライン、第３ラインと第４ライン・・・というように２本の走査線毎に同時に黒が書き込まれているため、これら同時に書き込まれる走査線の極性は同一となる。従って、極性指示信号（ＰＯＬ＿Ｏ）を第１ラインと第２ラインに黒を書き込む際には“＋”、第３ラインと第４ラインに黒を書き込む際には“−”、第５ラインと第６ラインに黒を書き込む際には“＋”とし、黒データを書き込む毎に極性を反転させる。結果として、黒データの書き込みは走査線２本毎に極性が反転される。また、次のフレームでは、極性指示信号（ＰＯＬ＿Ｏ）を第１ラインと第２ラインに黒を書き込む際には“−”、第３ラインと第４ラインに黒を書き込む際には“＋”、第５ラインと第６ラインに黒を書き込む際には“−”とし、隣接フレームにて極性を反転させる。

画の極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるように第１ラインと第２ラインは“＋”、第３ラインと第４ラインは“−”、第５ラインと第６ラインは“＋”となるよう走査線２本毎に極性反転を行うとともに、黒同様、隣接フレームでも極性反転を行う。

第４実施例では、第１実施例とは異なり、図３４〜図３６に示すように第２ラインに黒が書き込まれた後、第１ラインと第４ライン、第３ラインと第６ライン、第５ラインと第８ライン・・・というように２本の走査線毎に同時に黒が書き込まれており、これら同時に書き込まれる走査線の極性は同一となる。従って、極性指示信号（ＰＯＬ＿Ｏ）を、第２ラインに黒を書き込む際には“＋”、第１ラインと第４ラインに黒を書き込む際には“−”、第３ラインと第６ラインに黒を書き込む際には“＋”、第５ラインと第８ラインに黒を書き込む際には“−”とし、黒データを書き込む毎に極性反転を行う。結果として、黒データの書き込みは走査線２本毎に極性が反転される。但し、第２ラインに黒データが書き込まれる際には、ゲートドライバに書き込み用パルスが１走査線分しか入力されていないため、１走査線後に極性が反転される。

また、次のフレームでは、極性指示信号（ＰＯＬ＿Ｏ）を、第２ラインに黒を書き込む際には“−”、第１ラインと第４ラインに黒を書き込む際には“＋”、第３ラインと第６ラインに黒を書き込む際には“−”、第５ラインと第８ラインに黒を書き込む際には“＋”とし、隣接フレームにて極性を反転させる。

画の極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるように、第２ラインは“＋”、第１ラインと第４ラインは“−”、第３ラインと第６ラインは“＋”、第５ラインと第８ラインは“−”となるように、極性指示信号（ＰＯＬ＿Ｏ）を入力する。黒の極性は前述したように走査線２本毎に極性反転が行われているため、画の極性も２本毎（但し第２ラインは1本）に極性反転を行うとともに、黒同様、隣接フレームでも極性反転を行う。

さらに、第４実施例より出力イネーブル信号が増えて４本の場合は、第２ラインに黒が書き込まれた後、第１ラインと第３ラインと第５ライン、第４ラインと第６ラインと第８ライン、第７ラインと第９ラインと第１１ライン・・・というように３本の走査線毎に同時に黒が書き込まれ、これら同時に書き込まれる走査線の極性は同一となる。結果として、黒データの書き込みは走査線１本毎に極性が反転されるため、画の極性も走査線１本毎に反転させる。

また、この例では黒の極性が“＋”のときは画の極性も“＋”と同一フレーム内での黒と画の極性を同一にしたが、黒の極性が“＋”の時に画の極性を“−”とするように同一フレーム内で黒と画の極性を異ならせても良い。

以上の実施形態の説明でも明らかなように、本発明によれば、コントラストの低下や画質の劣化を極力少なくし、黒挿入技術を適用して疑似インパルス化を達成することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有するホールド型の表示パネルへの適用を容易とすることができる。本発明者等の実験結果では、本発明のグループ別出力イネーブルを利用した黒挿入技術による疑似インパルス化の導入により、１５インチ型のＸＧＡ（１０２４×７６８）ＴＮ型液晶モジュールにて動画ぼやけが著しく改善されたことが確認された。他の液晶モード（ＩＰＳ，ＭＶＡ，ＯＣＢ）でも同様な効果が得られるであろうことは、当業者であれば容易に理解されるであろう。

尚、図１に示した映像タイミング制御部１０にあっては、スケーラ１１とタイミングコントローラ１２と黒挿入回路１３とは別個の半導体デバイスとして構成されているが、これはデバイス構成の一例を示すに過ぎない。映像タイミング制御部１０の別の例（その１）が図１８に示されている。この例にあっては、スケーラ１１は独立したデバイスとして構成されているが、黒挿入回路１３はタイミングコントローラ１２を構成するデバイスに内蔵されている。映像タイミング制御部１０の別の例（その２）が図１９に示されている。この例にあっては、黒挿入回路１３は独立したデバイスとして構成されているが、タイミングコントローラ１２はスケーラ１１を構成するデバイスに内蔵されている。映像タイミング制御部１０の別の例（その３）が図２０に示されている。この例にあっては、黒挿入回路１３はタイミングコントローラ１２とともに、スケーラを構成するデバイスに内蔵されている。

本発明装置の商業的な利用形態としては様々な形態を採用することができる。例えば、パッケージＩＣとして販売するのであれば、（１）黒挿入回路１３のみをワンチップ化する場合、（２）黒挿入回路１３とタイミングコントローラ１２とをワンチップ化する場合、（３）黒挿入回路１３とタイミングコントローラ１２とスケーラ１１とをワンチップ化する場合、と言った様々な製品形態が考えられる。

さらに、顧客の側でパッケージＩＣを製作するのであれば、本発明の要部であるＩＰコア（例えば、黒挿入回路、タイミングコントローラ、スケーラ等）をソースコードとして顧客に提供する。ここで、ソースコードとは、それらの回路をハードウェア記述言語（ＶＨＤＬ，Ｖｅｒｉｌｏｇ，Ｃ等）で記述したものである。例えば、黒挿入回路とタイミングコントローラとをソースコードとして顧客に提供し、顧客の側ではスケーラ部を独自に開発してソースコード化し、両者を１つのチップに落とし込むと言った手法を採用することもできる。この場合、顧客の側では、黒挿入回路及びタイミングコントローラのソースコード、並びに、顧客が設計したスケーラ部のソースコードに基づいて、「論理合成」処理をコンパイラ機能を有するコンピュータにて行い、得られた情報（一般に、「ネットリスト」と称される）に基づき「配置配線」処理を行い、目的とするチップを製作する。ここで、「論理合成」とは、ハードウェア記述言語で記述されたソースコードを論理式に直して論理圧縮し、ＡＮＤ、ＯＲ、ラッチと言った回路素子の集団に展開することであり、具体的には、それらのソースコードを半導体メーカ固有のライブラリを使用してコンパイルすることを言う。また、「配置配線」とは、論理合成で得られた回路素子情報を実際のチップ上のどこに配置し、配線経路をどのようにするかを決定することを言う。

本発明によれば、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とされているため、黒挿入技術を適用して疑似インパルス化を達成しつつも、コントラストの低下や画質の劣化を極力回避することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有する表示パネルへの適用を容易とすることができる。

本発明装置の全体構成を示すブロック図である。 シーエス・オン・コモン（Ｃｓ ｏｎ Ｃｏｍｍｏｎ）型液晶表示パネルの等価回路図である。 シーエス・オン・ゲート（Ｃｓ ｏｎ Ｇａｔｅ）型液晶表示パネルの等価回路図である。 黒挿入回路の詳細を示すブロック図である。 データ生成回路の詳細を示すブロック図である。 水平方向制御回路の詳細を示すブロック図である。 ＦＩＦＯ＿ＷＥ生成回路の詳細を示すブロック図である。 ＳＴＨ生成回路の詳細を示すブロック図である。 水平カウンタの詳細を示すブロック図である。 ＬＰ＿ｂｉｔ生成回路の詳細を示すブロック図である。 ＰＯＬ＿ｂｉｔ生成回路の詳細を示すブロック図である。 垂直方向制御回路の詳細を示すブロック図である。 エッジ検出回路の詳細を示すブロック図である。 ドットカウンタの詳細を示すブロック図である。 ＣＰＶ＿ｂｉｔ生成回路の詳細を示すブロック図である。 ＳＴＶ＿ｂｉｔ生成回路の詳細を示すブロック図である。 ＯＥ生成回路の詳細を示すブロック図である。 映像・タイミング処理ブロックの別の例を示すブロック図（その１）である。 映像・タイミング処理ブロックの別の例を示すブロック図（その２）である。 映像・タイミング処理ブロックの別の例を示すブロック図（その３）である。 本発明のゲートドライバの動作を示す状態遷移図（第１状態）である。 本発明のゲートドライバの動作を示す状態遷移図（第２状態）である。 本発明のゲートドライバの動作を示す状態遷移図（第３状態）である。 本発明のゲートドライバの動作を示す状態遷移図（第４状態）である。 第１実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１）である。 第１実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その２）である。 第１実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その３）である。 第２実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１）である。 第２実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その２）である。 第２実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その３）である。 第３実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１）である。 第３実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その２）である。 第３実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その３）である。 第４実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１）である。 第４実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その２）である。 第４実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その３）である。 第５実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その１）である。 第５実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その２）である。 第５実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート（その３）である。 第６実施例におけるソースドライバおよびゲートドライバの動作を示すチャート（その１）である。 第６実施例におけるソースドライバおよびゲートドライバの動作を示すチャート（その２）である。 第６実施例におけるソースドライバおよびゲートドライバの動作を示すチャート（その３）である。 ＳＴＨ生成回路の各信号の動作を示すタイムチャートである。 従来のゲートドライバの動作を示す状態遷移図（第１状態）である。 従来のゲートドライバの動作を示す状態遷移図（第２状態）である。 従来のゲートドライバの動作を示す状態遷移図（第３状態）である。 従来のゲートドライバの動作を示す状態遷移図（第４状態）である。

符号の説明

１ 液晶パネル
２ 走査線
３ 信号線
４ ＴＦＴ
５ 液晶容量
６ 蓄積容量
７ 共通電極
８ ソースドライバ
９ ゲートドライバ
１０ 映像・タイミング制御部
１１ スケーラ
１２ タイミングコントローラ
１３ 黒挿入回路
１３１ ＰＬＬ
１３２ データ生成回路
１３３ 水平方向制御回路
１３４ 垂直方向制御回路
１３５ タイミング調整回路
９１ シフトレジスタデバイス
９２ シフトレジスタデバイス
９３ シフトレジスタデバイス
９１１ シフトレジスタ素子
９２１ シフトレジスタ素子
９３１ シフトレジスタ素子

Claims (8)

1. 複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルと、
   ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、
   ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、
   映像・タイミング制御部と、を有し、
   ゲートドライバは、
   一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、
   走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含み、かつ
   それらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされており、
   映像・タイミング制御部は、
   映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する垂直方向制御手段と、
   画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御し、かつ
   ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する水平方向制御手段と、を含み、
   それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とした、ことを特徴とするホールド型表示装置。
2. 走査用シフトレジスタが、同一構成を有する複数のシフトレジスタデバイスを直列接続してなり、かつ各シフトレジスタデバイスから導出されるグループ別出力イネーブル制御端子は、シフトレジスタデバイス同士の直列接続箇所において出力イネーブルゲートのグループ順序の連続性が維持されるように、相互接続されている、ことを特徴とする請求項１に記載のホールド型表示装置。
3. ホールド型表示パネルが、シーエス・オン・ゲート型のＴＦＴ液晶表示パネルであり、同時に黒データが書き込まれる（Ｍ−１）本の水平画素列のそれぞれは、互いに１本以上の水平画素列を隔てた関係にある、ことを特徴とする請求項１又は２に記載のホールド型表示装置。
4. （Ｍ−１）本の水平画素列のそれぞれに対する画データの書込順序をフレーム毎に変更する、ことを特徴とする請求項１〜３のいずれかに記載のホールド型表示装置。
5. 複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルに適合する駆動制御装置であって、
   ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、
   ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、
   映像・タイミング制御部と、を有し、
   ゲートドライバは、
   一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、
   走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含み、かつ
   それらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされており、
   映像・タイミング制御部は、
   映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する垂直方向制御手段と、
   画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御し、かつ
   ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する水平方向制御手段とを含み、
   それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とした、ことを特徴とするホールド型表示パネルの駆動制御装置。
6. 複数本の垂直信号線と、複数本の水平走査線と、垂直信号線と水平走査線との各交点に対応して配置されたスイッチ付きの画素とを有するホールド型表示パネルと、
   ホールド型表示パネルの各垂直信号線へと表示用データを出力するソースドライバと、
   ホールド型表示パネルの各水平走査線のうちで選択された水平走査線へと走査信号を出力するゲートドライバと、を一体化してなり、
   ゲートドライバは、
   一連のステージ上を走査信号生成用の走査線選択データがシリアル方向へと順にシフトされる走査用シフトレジスタと、
   走査用シフトレジスタのパラレル出力線のそれぞれに設けられ、表示パネルの各水平走査線への走査信号を開閉する出力イネーブルゲートと、を含み、かつ
   それらの出力イネーブルゲートは、｛ｋＭ＋１｝番目同士、｛ｋＭ＋２｝番目同士、・・・・｛ｋＭ＋Ｍ｝番目同士、（ただし、ｋは０，１，２・・・の整数、Ｍは３以上の整数）をそれぞれ１グループとするＭ個のグループに分けられ、それらの出力イネーブルゲートは外部から各グループ毎に与えられる制御信号に対応して、グループ単位で一括して開閉可能とされたドライバ付き表示パネルに適合する映像・タイミング制御装置であって、
   映像信号の水平走査期間（Ｈ）の（Ｍ−１）個分に相当する期間毎に、（Ｍ−１）個の画データと１個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御する垂直方向制御手段と、
   画データ書込用の走査線選択データと黒データ書込用の（Ｍ−１）ライン分の走査線選択データとがそれぞれ所定のタイミングでシフトレジスタの先頭ステージに取り込まれ、かつソースドライバから垂直信号線へと表示用データが出力されるのに合わせてシフトされるようにシフトレジスタを制御し、かつ
   ソースドライバから垂直信号線へと画データが出力されるときには、画データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと出力されるように、またソースドライバから垂直信号線へと黒データが出力されるときには、（Ｍ−１）ライン分の黒データ書込用の走査線選択データにより生成される走査信号のみが対応する水平走査線へと同時に出力されるように、各グループ単位で出力イネーブルゲートを開閉制御する水平方向制御手段と、を含み、
   それにより、（Ｍ−１）個の画データが（Ｍ−１）本の水平画素列に書き込まれる毎に、それらとは異なる（Ｍ−１）本の水平画素列に同時に黒データを書き込むことにより、ホールド型表示パネルの疑似インパルス化を実現すると共に、黒の挿入率をＭ（Ｍ−１）Ｈ単位で変更可能とした、ことを特徴とするドライバ付き表示パネルの映像・タイミング制御装置。
7. 請求項６に記載のドライバ付き表示パネルの映像・タイミング制御装置を構成する、垂直方向制御手段と水平方向制御手段として機能するＦＰＧＡ、ＡＳＩＣ、又はＡＳＳＰ。
8. 請求項７に記載のＦＰＧＡ、ＡＳＩＣ、又はＡＳＳＰの製作に必須なネットリストを生成出力するためのコンパイラ機能を有するコンピュータに読み込ませるためのソースコードを前記コンピュータに読み込み可能な形式で記録させた記録媒体。

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