以下に、この発明の好適な実施の一形態を添付図面に従って詳細に説明する。なお、以下に述べる実施の形態は本発明の一部を示すものに過ぎず、あくまでも、本発明の要旨は特許請求の範囲の記載によってのみによって特定されることは言うまでもない。
本発明装置の一実施形態の全体構成を示すブロック図が図1に示されている。同図に示されるように、この表示パネルの駆動装置は、表示パネルであるTFT方式の液晶パネル1と、ソースドライバ8と、ゲートドライバ9と、映像・タイミング制御部10とを含んでいる。ソースドライバ8と、ゲートドライバ9とは、半導体プロセスにより表示パネル1に作り込んでも良いし、それらのドライバ8、9を搭載する基板を表示パネル1に接着剤やビスで装着したものでも良い。
液晶パネル1は、縦横に画素を配列してなる画素アレイを含んでいる。画素アレイを構成する各画素にはスイッチング素子である薄膜トランジスタ(TFT)が具備されている。TFTアレイのうちで水平方向各画素列に属するTFTのゲート端子は走査線2に接続されており、同様にして、垂直方向へ延びる各画素列に属するTFTのドレイン端子は信号線3に接続されている。
各TFTと走査線2及び信号線3との接続関係を示す説明図が図2及び図3に示されている。当業者にはよく知られているように、この種のTFT型液晶パネルは、シーエス・オン・コモン(Cs on Common)方式のものとシーエス・オン・ゲート(Cs on Gate)方式のものとが知られている。それらのうちのシーエス・オン・コモン方式の等価回路図が図2に示されている。同図において、2は水平走査線、3は信号線、4はTFT、5は液晶容量、6は蓄積容量、7は共通電極である。
図から明らかなように、シーエス・オン・コモン方式の液晶パネルにあっては、液晶容量5の一端と蓄積容量6の一端は共通接続された後、スイッチング素子であるTFT4を介して各信号線3に接続される。液晶容量5の他端と蓄積容量6の他端についてはコモン電極7に接続されている。このように、シーエス・オン・コモン方式の液晶表示パネルにあっては、液晶容量5と蓄積容量6とは信号線3とコモン電極7との間に並列に接続されている。そのため、隣接する走査線N,N+1上に存在する画素列は、それらの走査線をアクティブとすることにより、同時に駆動することが可能である。
一方、シーエス・オン・ゲート方式の等価回路図が図3に示されている。なお、図において先に説明した図2の各部の構成と同一構成については同符号を付して説明は省略する。図から明らかなように、シーエス・オン・ゲート方式の場合、蓄積容量6の他端は共通電極7ではなくて、その画素が属する走査線(N)よりも1つ前の走査線(N−1)、すなわちTFT4のゲートへと接続される。そのため、相隣接する走査線(N,N+1)に属する画素を同時に駆動しようとすると、走査線N+1に属する蓄積容量6の他端を“L”に維持することができなくなり、蓄積容量に十分な電荷が蓄積されず、正常な画像が表示されない。結果として、相隣接する2本の走査線N,N+1に属する画素を同時に駆動することができないという不都合が生ずる。この点は、本発明者等が鋭意研究により知見したところである。
図1に戻って、ソースドライバ8は、図示するまでもなく、当業者にはよく知られているものであり、例えば、水平方向スタート信号(STH)を取り込んでシフトさせるシフトレジスタと、シフトレジスタのパラレル出力によって、映像ソース(例えば、DVDプレイヤ、コンピュータ、TVチューナ等)からの画像の1水平走査線分の各画データを順に取り込む直並変換用の第1のレジスタ群と、1水平周期の終了のたびにラッチパルス(LP)に応答して、第1のレジスタ群に取り込まれた画データをそのまま並列に取り込む第2のレジスタ群と、第2のレジスタ群に取り込まれた一連の画データのそれぞれを、極性指示信号(POL)で指定される極性を有する階調電圧に変換して、垂直信号線3,3・・・のそれぞれに出力するD/A変換器群と、を含んで構成することができる。
一方、ゲートドライバ9は本発明の要部であって、特徴的な回路構成を有する。なお、ゲートドライバの詳細については、後に図21〜図24を参照して詳細に説明する。
次に、映像・タイミング制御部10の構成について説明する。図1に示されるように、この映像・タイミング制御部10は、スケーラ11と、タイミングコントローラ12と、黒挿入回路13とを含んでいる。
スケーラ11の機能は、当業者にはよく知られているように、映像ソース側の形式と表示パネル側の形式との整合を図るものである。整合される形式としては、例えば、画面サイズ、走査形式、などを挙げることができる。スケーラ11から引き出された太線矢印で示される信号線群11aには、スケーラ11から出力される各種の信号が含まれている。これらの信号としては、例えば、RGBデータ(Data)、ドットクロック信号(DCLK)、水平同期信号(HSYNC)、垂直同期信号(VSYNC)、データイネーブル信号(DE)等を挙げることができる。
次に、タイミングコントローラ12の構成について説明する。タイミングコントローラ12は、スケーラ11から信号線11a群を介して到来する各種の信号に基づいて、ソースドライバ8に適合したデータ列及び信号群、並びに、ゲートドライバ9に適合した信号群をそれぞれ生成する。なお、このタイミングコントローラ12としては、従前のものをそのまま使用することもできる。
より具体的には、このタイミングコントローラ12においては、水平同期信号(HSYNC)、垂直同期信号(VSYNC)、及びデータイネーブル信号(DE)に基づいて、ドットクロック(DCLK)に同期させつつ、ソースドライバ用の水平制御信号を生成する。この水平制御信号には、水平方向スタート信号(STH)、ドットクロック信号(DCLK)、ラッチパルス(LP)、極性指定信号(POL)等が含まれている。又、タイミングコントローラ12は、スケーラ11から送られてくる水平同期信号(HSYNC)、垂直同期信号(VSYNC)及びデータイネーブル信号(DE)に基づいて、ドットクロック信号(DCLK)に同期させながら、ゲートドライバ用の垂直制御信号を生成する。この垂直制御信号には、垂直方向スタート信号(STV)、ゲートドライバシフトクロック信号(CPV)、及び本発明の要部であるところの出力イネーブル信号(OE)が含まれている。なお、このようにして生成された垂直方向スタート信号(STV)、ゲートドライバシフトクロック信号(CPV)及び出力イネーブル信号(OE)の詳細については、後に動作説明に関連して行うものとする。太線矢印12aには上述の水平、垂直制御信号が含まれている。
次に、黒挿入回路13の詳細について説明する。なお、以下の説明においては、説明を簡略化するために、出力イネーブル制御信号OEの数が3系統の場合の回路を例にとる。また、第2系統のドットクロック(CLKN)の周波数は第1系統のドットクロック(DCLK)の周波数の3/2倍に設定しているものとする。
黒挿入回路13は本発明の要部に相当するものであり、画像ソースから与えられるデータによって表示される画面中に黒を挿入することによって、ホールド型表示パネル装置を擬似インパルス化することで、動画を表示した際の残像の問題を解決するものである。
黒挿入回路の詳細を示すブロック図が図4に示されている。同図に示されるように、黒挿入回路13は、フェーズロックドループ回路(PLL)131と、データ生成回路132と、水平方向制御回路133と、垂直方向制御回路134と、タイミング調整回路135とを含んでいる。
フェーズロックドループ回路(PLL)131は、タイミングコントローラ12から出力されるドットクロック信号(DCLKIN)に基づいて、第1系統のドットクロック信号(DCLK)及び第2系統のドットクロック信号(CLKN)を生成出力する。ここで、第1系統のドットクロック信号(DCLK)の周波数は入力側ドットクロック信号(DCLKIN)の1倍に設定されており、第2系統のドットクロック信号(CLKN)の周波数は入力側ドットクロック信号(DCLKIN)のM/(M−1)倍に設定されている。こうして得られた第1系統のドットクロック信号(DCLK)は、その後段に設けられたデータ生成回路132及び水平方向制御回路133へと供給される。同様にして、第2系統のドットクロック信号(CLKN)は、その後段に設けられた、データ生成回路132、水平方向制御回路133、垂直方向制御回路134、及びタイミング調整回路135のそれぞれへと供給される。
次に、データ生成回路132について説明する。データ生成回路の詳細を示すブロック図が図5に示されている。同図に示されるように、このデータ生成回路132は、FIFO(First In First Out処理部)1321と、セレクタ1322と、フリップフロップ1323と、黒データ生成回路1324とを含んでいる。
FIFO1321は、FIFO書き込みイネーブル信号(FIFO_WE)がアクティブの期間に、映像信号(DATA)を第1系統のドットクロック信号(DCLK)に同期してFIFO内部のメモリ(図示せず)に書き込む。また、FIFO読み出しイネーブル信号(FIFO_RE)がアクティブの期間に、映像信号(DATA)を第2系統のドットクロック信号(CLKN)に同期してFIFO内部のメモリから読み出す。
黒データ生成回路1324は、本発明の塗りつぶし処理に必要な黒または暗色系乃至濃色系の映像データを生成する。セレクタ1322は、フリップフロップ1323で第2系統のドットクロックが1クロック分遅らされたFIFO読み出しイネーブル信号により選択制御され、FIFO1321から読み出された映像信号(DATA)信号と黒データ生成回路1324から出力された黒データ(BLACK)とのいずれかを選択し、映像信号(DATA_bit)として出力する。
次に、図4に戻って、水平方向制御回路133について説明する。水平方向制御回路の詳細を示すブロック図が図6に示されている。同図に示されるように、この水平方向制御回路133は、FIFO書き込みイネーブル信号生成回路1331と、水平方向スタート信号生成回路1332と、FIFO読み出しイネーブル信号生成回路1333と、水平カウンタ1334と、ラッチパルス信号生成回路1335と、極性指定信号生成回路1336とを含んでいる。
FIFO書き込みイネーブル信号生成回路1331は、図7に示されるように、イネーブル生成回路1331aとカウンタ1331bとを備えている。カウンタ1331bは、ドットクロック信号(DCLK)によってカウントアップされ、水平方向スタート信号(STH)の前縁でリセットされる。一方、イネーブル生成回路1331aは、水平方向スタート信号(STH)の前縁で“H”にセットされかつカウンタ1331bの計数値が一定値に達するとリセットされるフリップフロップ(図示せず)を含んでいる。このフリップフロップの出力が、FIFO書き込みイネーブル信号(FIFO_WE)として出力される。
次に、図6に戻って、水平方向スタート信号生成回路1332について説明する。水平方向スタート信号生成回路の詳細を示すブロック図が図8に示されている。同図に示されるように、このSTH生成回路1332は、STHエッジ抽出回路1332aと、ステート回路1332bと、カウンタ1332cと、STH生成回路(デコーダ)1332dと、ORゲート1332eと、ANDゲート1332f〜hと、ORゲート1332iとを含んでいる。
STHエッジ抽出回路1332aは、奇数回目の水平方向スタート信号(STH)の立ち上がりエッジを検出して、1CLK幅パルスを生成出力する。カウンタ1332cは、ドットクロック信号(CLKN)によってカウントアップ制御されると共に、STHエッジ検出回路1332aから出力されるエッジ検出信号でリセットされる。カウンタ1332cの計数値(PIX_COUNT)は、STH生成回路(デコーダ)1332dへと供給される。STH生成回路(デコーダ)1332dでは、カウンタ1332cから与えられる計数値(PIX_COUNT)の値が特定値に達するたびに1CLK幅のパルスである水平方向スタート信号(STH_bit)を生成出力する。さらに、この水平方向スタート信号(STH_bit)は、カウンタ1332cのリセット端子及びステート回路1332bへと供給される。
次に、ステート回路1332bについて説明する。ステート回路1332bは、STHエッジ検出回路1332aから供給されるエッジ検出信号とSTH生成回路(デコーダ)1332dから供給される水平方向スタート信号(STH_bit)とに基づいて、3種類のステート信号S1,S2,S0及びブランキング信号(BLANKING)を生成出力する。なお、これらのステート状態信号S1,S2,S0,BLANKINGはそれぞれアクティブのとき“H”となる。又、この例にあっては、状態信号S1は1回目のデータ出力期間、S2は2回目のデータ出力期間、S0は黒データ出力期間のそれぞれに対応している。さらに、BLANKINGは垂直の帰線期間を表している。
ステート信号S1,S2,S0及びブランキング信号(BLANKING)は次のようにして生成される。まず前提として、ステート信号S1,S2,S0のそれぞれに対応する各期間が互いに重なりあうことはない。又、それらの信号S1,S2,S0は、STH生成回路1332dから水平方向スタート信号(STH_bit)が到来する度に、S0,S1,S2の順に繰り返し現れる。また、STHエッジ検出回路1332aからエッジ検出信号が到来すると、必ずS0ステートへの設定が行われる。
こうして得られたステート信号S0は、ANDゲート1332hにおいて、水平方向スタート信号(STH_bit)でゲートされた後、水平方向画スタート信号(STH_C1)として外部へと出力される。ステート信号S1はANDゲート1332fにおいて、水平方向スタート信号(STH_bit)にてゲートされた後、水平方向画スタート信号(STH_C2)として外部へと出力される。ステート信号S2についても、同様にして、ANDゲート1332gにおいて、水平方向スタート信号(STH_bit)でゲートされた後、水平方向黒スタート信号(STH_BLACK)として外部へと出力される。ステート信号S0については、そのまま黒ステート信号(STATE_BLACK)として、外部へと出力される。さらに、水平方向スタート信号(STH_bit)とステート信号S0とは、ANDゲート1332hにおいて論理積がとられた後、さらにORゲート1332iにおいて水平方向画スタート信号(STH_C2)との論理和がとられ、水平方向画スタート信号(STH_COLOR)として、外部へと出力される。
次に、ブランキング信号(BLANKING)について説明する。先に説明したように、ブランキング期間とは垂直帰線期間のことであり、ブランキング信号(BLANKING)はS2ステートからS0ステートへの切り替わり時、信号(STH)と信号(STH_bit)が同じタイミングで到来しないと“H”を出力する一方、その後に信号(STH)が到来すると“L”となり、そのまま信号(COLOR_BLANK)として出力される。
このようにしてSTH生成回路から出力される各信号は、それぞれ次の意味を表す。まず、信号(STH_C1)は、1回目に書き込まれるべき画データのスタート信号に相当する。信号(STH_C2)は、2回目に書き込まれるべき画データのスタート信号に相当する。信号(STH_BLANKING)は、黒データのスタート信号に相当する。信号(STATE_BLACK)は、黒データ出力期間を表す信号に相当する。信号(COLOR_BLANK)は、帰線期間を表す信号に相当する。信号(STH_COLOR)は、画データ用のスタート信号に相当する。信号(STH_bit)は、ソースドライバ8用のスタート信号に相当する。なお、これらSTH生成回路の各信号の動作を示すタイムチャートを図43に示す。
次に、図6に戻って、FIFO読み出しイネーブル生成回路1333について説明する。この回路1333は、先に説明したFIFO書き込みイネーブル生成回路1331と同様な回路構成を有し、異なる点は、入出力の関係だけである。すなわち、図7に示されるFIFO書き込みイネーブル生成回路1331において、イネーブル生成回路1331aの入力を水平方向画スタート信号(STH_COLOR)に置き換え、カウンタ1331bのカウント用クロックをドットクロック信号(CLKN)に置き換え、さらにカウンタ1331bのリセット入力を水平方向画像スタート信号(STH_COLOR)に置き換えれば、そのままFIFO読み出しイネーブル生成回路1333を構成することができる。
次に、図6に戻って、水平カウンタ1334について説明する。水平カウンタ1334は、図9に示されるように、ドットクロック信号(CLKN)をカウントすると共に、水平方向スタート信号(STH_bit)でリセットされるカウンタである。すなわち、この水平カウンタは、水平方向のドット数をカウントして出力すると共に、2H/3周期で動作する。ここでHは映像ソース側における元の水平走査周期のことである。
次に、図6に戻って、ラッチパルス生成回路1335について説明する。このラッチパルス生成回路1335は、図10に示されるように、第1比較器1335aと、第2比較器1335bと、ANDゲート1335cとを含んでいる。第1比較器1335aは、水平カウンタのカウントデータの値が予め決められたLP立ち上がり値よりも大きくなると、その出力が“L”から“H”へと変化する。同様に、第2の比較器1335bは、水平カウンタからのカウントデータの値が予め決められたLP立ち下がり値よりも大きくなると、その出力が“H”から“L”へと変化する。その結果、ANDゲート1335cの出力側には、予め決められた立ち上がりタイミングと立ち下がりタイミングとを有する特定幅のラッチパルス(LP)が出力送出される。
次に、図6に戻って、極性指示信号生成回路1336について説明する。極性指示信号生成回路1336の詳細が図11に示されている。同図に示されるように、この回路は、極性初期ステートレジスタ1336aと、極性画レジスタ1336bと、極性黒レジスタ1336cと、極性セレクト回路(セレクタ)1336dとを含んでいる。
極性初期ステートレジスタ1336aは、水平方向スタート信号生成回路1332から出力される水平方向画スタート信号(STH_C1)と画像用ブランキング信号(COLOR_BLANK)とに基づいて、初期ステート信号(FIRST_STATE)を生成する。すなわち、この極性初期ステートレジスタ1336aは、極性指示信号(POL)の初期値設定用レジスタであり、その出力信号(FIRST_STATE)は、毎フレームの先頭にて反転する。すなわち、極性初期ステートレジスタ1336aは、画像ブランキング信号(COLOR_BLANK)が“H”から“L” (または“L”から“H”)へと変化した後の、1回目の画像用スタート信号(STH_C1)の立ち上がりエッジでのみ出力を反転させる。これは、各画素の充電極性をフレーム毎に交互に反転させるためである。
極性指定画レジスタ1336bは、極性初期ステートレジスタ1336aから得られる初期ステート信号(FIRST_STATE)と、水平方向画スタート信号(STH_C1)と、水平方向画スタート信号(STH_C2)と、画像ブランキング信号(COLOR_BLANK)とに基づいて、画像用極性指定信号(POL_C)を生成する。すなわち、この極性指定画レジスタ1336bは、画像ブランキング信号(COLOR_BLANK)が“H”から“L”へと変化した後の、1回目の水平方向画像スタート信号(STH_C1)の立ち上がりエッジでのみ初期ステート信号(FIRST_STATE)を読み込む。そして、水平方向画スタート信号(STH_C2)が到来するたびに、画用極性指定信号(POL_C)の内容は反転される。
極性指定黒レジスタ1336cは、極性初期ステートレジスタ1336aから出力される初期ステート信号(FIRST_STATE)と、水平方向黒スタート信号(STH_BLACK)と、垂直方向黒スタート信号(STV_BLACK)とに基づいて、黒極性指定信号(POL_B)を生成出力する。すなわち、この極性指定黒レジスタ1336cは、水平方向黒スタート信号(STH_BLACK)の立ち上がりエッジで、初期ステート信号(FIRST_STATE)の状態を読み込む。そして、水平方向黒スタート信号(STH_BLK)が到来するたびに、その出力は反転される。
極性指定セレクト回路(セレクタ)1336dは、極性指定画レジスタ1336bから出力される画極性信号(POL_C)と極性指定黒レジスタ1336cから出力される黒極性指定信号(POL_B)のうちの1つを択一的に選択し、これを極性指定信号(POL_bit)として外部へと出力する。このセレクトの切り替えは、黒書き込み中を表す黒ステート信号(STATE_BLACK)により制御される。すなわち、黒ステート信号(STATE_BLACK)が“L”のとき、画極性指定信号(POL_C)が選択され、“H”のとき黒極性指定信号(POL_B)が選択される。
次に、図4に戻って、垂直方向制御回路134について説明する。垂直方向制御回路134は、PLL131から得られるドットクロック信号(CLKN)と、水平方向制御回路133から得られる水平方向スタート信号(STH_bit)とに基づいて、5系統の信号(CPV_bit,STV_bit,OE1_bit,OE2_bit,OE3_bit)を生成出力する。
垂直方向制御回路の詳細を示すブロック図が図12に示されている。同図に示されるように、この垂直方向制御回路134は、エッジ検出回路1341と、ドットカウンタ1342と、垂直方向シフト用クロック生成回路1343と、垂直方向スタート信号生成回路1344と、出力イネーブル生成回路1345とを含んでいる。
エッジ検出回路1341は、図13にその詳細を示すように、3系統のエッジ検出部を備えている。第1のエッジ検出部は、第1のD型フリップフロップ1341aと、第2のD型フリップフロップ1341bと、ANDゲート1341cとを備えている。第2のエッジ検出部は、第1のD型フリップフロップ1341dと、第2のD型フリップフロップ1341eと、ANDゲート1341fとを備えている。第3のエッジ検出部は、第1のD型フリップフロップ1341gと、第2のD型フリップフロップ1341hと、2個のANDゲート1341i,1341jとを備えている。
第1のエッジ検出部は、水平方向スタート信号(STH_bit)の立ち上がりエッジを検出して、1CLK幅のパルス信号である水平方向スタート信号立ち上がりエッジ検出信号(STH_H_DETECT)を出力する。又、第2のエッジ検出部は、垂直方向シフト用クロック信号(CPV_bit)の立ち上がりを検出して、1CLK幅のパルス信号である垂直方向シフト用クロック立ち上がり検出信号(CPV_H_DETECT)を生成出力する。第3のエッジ検出部は、垂直方向シフト用内部クロックの立ち上がり及び立ち下がりの双方を検出して、垂直方向シフト用内部クロック立ち下がり検出信号(INT_CPV_L_DETECT)と垂直方向シフト用内部クロック立ち上がり検出信号(INT_CPV_H_DETECT)とを生成出力する。
次に、図12に戻って、ドットカウンタ1342について説明する。ドットカウンタ1342は、図14に示されるように、ドットクロック信号(CLKN)をカウントすると共に、水平方向スタート信号の立ち上がり検出信号(STH_H_DETECT)によりリセットされ、そのカウント値は水平期間カウント信号(H_PERIOD_COUNT)として出力される。すなわち、このドットカウンタ1342は2H/3周期で動くカウンタであり、そのカウント動作は水平方向のドット数(帰線期間を含む)まで行われる。
次に、図12に戻って、垂直方向シフト用クロック生成回路1343について説明する。垂直方向シフト用クロック生成回路1343の詳細が図15に示されている。同図に示されるように、この回路1343は、第1比較器1343aと、第2比較器1343bと、ANDゲート1343cと、カウンタ1343dと、デコーダ1343eと、ANDゲート1343fとを含んでいる。
第1比較器1343aは、水平期間カウント信号(H_PERIOD_COUNT)の値が予め決められたCPV立ち上がり値に達すると、その出力が“L”から“H”に変化する。第2比較器1343bは、水平期間カウント信号(H_PERIOD_COUNT)の値が予め決められたCPV立ち下がり値に達すると、その出力は“H”から“L”に変化する。そのため、ANDゲート1343cの出力側には、水平期間カウント信号の値がCPV立ち上がり値に達するのに応答して、CPV立ち上がり値とCPV立ち下がり値との差に相当する幅を有するパルスである垂直方向シフト用内部クロック信号(INT_CPV)が生成出力される。換言すれば、この垂直方向シフト用内部クロック信号中には、2H/3の周期で所定パルス幅を有するクロックパルスが繰り返し出現する。
カウンタ1343dはいわゆる3値カウンタであって、カウント値『0』,『1』,『2』を順次繰り返し出力する。すなわち、このカウンタ1343dは、垂直方向シフト用内部クロックの立ち下がり検出信号(INT_CPV_L_DETECT)によりカウント動作をイネーブル制御され、イネーブル状態にある期間に限り、ドットクロック信号(CLKN)をカウントアップする。その結果、カウンタ1343dの出力側には、2H/3周期で『0』,『1』,『2』が繰り返し出力される。
デコーダ1343eは、カウンタ1343dから出力される3つの値のうちの1つだけをデコードし、その出力側に“H”を出力する。その結果、ANDゲート1343fの出力側には、垂直方向シフト用内部クロック信号に現れるパルスの中で、3個のうちの1つをマスクした信号である垂直方向シフト用クロック信号(CPV_bit)が生成出力される。
次に、図12に戻って、垂直方向シフト用スタート信号生成回路1344について説明する。垂直方向シフト用スタート信号生成回路の詳細を示すブロック図が図16に示されている。同図に示されるように、この回路1344は、第1比較器1344aと、第2比較器1344bと、ANDゲート1344cと、ラインカウンタ1344dと、画用デコーダ1344eと、黒用デコーダ1344fと、ANDゲート1344gと、ANDゲート1344hと、ORゲート1344iとを含んでいる。
第1比較器1344aは、水平期間カウント信号(H_PERIOD_COUNT)の値が予め決められた垂直方向スタート信号立ち下がり値に達すると、その出力は“L”から“H”に変化する。第2比較器1344bは、水平期間カウント信号(H_PERIOD_COUNT)の値が垂直方向スタート信号立ち下がり値に相当する値に達すると、その出力は“H”から“L”に変化する。そのため、ANDゲート1344cの出力側には、水平期間カウント信号(H_PERIOD_COUNT)の立ち上がりに応答して、STV立ち上がり値とSTV立ち下がり値との値で定まる所定パルス幅を有するパルス信号が生成出力される。
ラインカウンタ1344dは、水平ライン数をカウントするカウンタであり、垂直方向シフト用クロック立ち上がり検出信号(CPV_H_DETECT)によってカウントイネーブル制御され、カウント動作がイネーブルされている状態に限り、ドットクロック信号(CLKN)をカウントする。換言すれば、このラインカウンタ1344dは、垂直方向シフト用クロック立ち上がり検出信号(CPV_H_DETECT)の立ち上がりエッジにてカウントアップされ、最大水平ライン数にてリセットされる。その結果、ラインカウンタ1344dの出力側には、走査中の画像のライン数に相当する数値データが出力される。この数値データは、画用デコーダ1344eと黒用デコーダ1344fとに並列に供給される。
画用デコーダ1344eはラインカウンタ1344dのカウント値が特定ラインに相当するカウント値であるときに“H”を出力する。同様に、黒用デコーダ1344fも、ラインカウンタ1344dのカウント値が特定ラインに相当するときに“H”を出力する。画用デコーダ1344eのデコード出力はANDゲート1344gに、また黒用デコーダ1344fのデコード出力はANDゲート1344hに供給される。そのため、ANDゲート1344cから毎水平周期出力されるパルス信号は、ANDゲート1344g,1344hでゲート制御される結果、ORゲート1344iの出力側には、ゲートドライバへ与えられるべき垂直方向スタート信号(STV_bit)が生成出力され、同時にANDゲート1344hの出力側には、垂直方向黒スタート信号(STV_BLK)が生成出力される。
次に、図12に戻って、出力イネーブル生成回路1345について説明する。出力イネーブル生成回路の詳細を示すブロック図が図17に示されている。同図に示されるように、この回路1345は、第1比較器1345aと、第2比較器1345bと、ANDゲート1345cと、カウンタ1345dと、セレクタ1345eとを含んでいる。
第1比較器1345aは、水平期間カウント信号(H_PERIOD_COUNT)のカウント値が、予め決められたOE立ち上がり値に達すると、その出力は“L”から“H”へと変化する。同様にして、第2比較器1345bは、水平期間カウント信号(H_PERIOD_COUNT)のカウント値が予め決められたOE立ち下がり値に達すると、その出力は“H”から“L”に変化する。その結果、ANDゲート1345cの出力側には、水平期間カウント信号(H_PERIOD_COUNT)の値がOE立ち上がり値に達すると共に、OE立ち上がり値とOE立ち下がり値との差により規定されるパルス幅を有するパルス信号である内部出力イネーブル信号(INT_OE)が出力される。この内部出力イネーブル信号(INT_OE)は、セレクタ1345eへと供給される。
一方、カウンタ1345dは、垂直方向シフト用内部クロックパルス立ち上がり検出信号(INT_CPV_H_DETECT)によりカウントイネーブル制御され、イネーブル状態にあるときに限り、ドットクロック信号(CLKN)をカウントする。より具体的には、カウンタ1345dは、カウント値として『0』〜『8』を繰り返し出力する9値カウンタとして構成されている。
セレクタ1345eは、入力信号として内部出力イネーブル信号(INT_OE)を有すると共に、出力信号として3系統の出力イネーブル信号(OE1_bit,OE2_bit,OE3_bit)を有する。又、セレクタ1345eの内部には、内部出力イネーブル信号(INT_OE)を、それら3系統の出力ラインの9種類の組み合わせの1つに割り当てるためのセレクタ機能が組み込まれており、このセレクタ機能はカウンタ1345dから得られる9種類のカウント値『0』〜『8』によって制御される。
例えば、第1実施形態の場合は、カウンタ1345dのカウント値と出力イネーブル信号(OE1_bit,OE2_bit,OE3_bit)との関係は次のようになっている。
[1]カウント値が『0』の場合
OE1_bit=“H”,OE2_bit=INT_OE,OE3_bit=INT_OE
[2]カウント値が『1』の場合
OE1_bit=INT_OE,OE2_bit=“H”,OE3_bit=“H”
[3]カウント値が『2』の場合
OE1_bit=“H”,OE2_bit=INT_OE,OE3_bit=“H”
[4]カウント値が『3』の場合
OE1_bit=INT_OE,OE2_bit=INT_OE,OE3_bit=“H”
[5]カウント値が『4』の場合
OE1_bit=“H”,OE2_bit=“H”,OE3_bit=INT_OE
[6]カウント値が『5』の場合
OE1_bit=INT_OE,OE2_bit=“H”,OE3_bit=“H”
[7]カウント値が『6』の場合
OE1_bit=INT_OE,OE2_bit=“H”,OE3_bit=INT_OE
[8]カウント値が『7』の場合
OE1_bit=“H”,OE2_bit=INT_OE,OE3_bit=“H”
[9]カウント値が『8』の場合
OE1_bit=“H”,OE2_bit=“H”,OE3_bit=INT_OE
次に、図4に戻って、タイミング調整回路135について説明する。タイミング調整回路135の基本的な機能は、データ生成回路132から出力される黒混入済みのデータ(DATA_bit)、水平方向制御回路133から出力される各種の信号(POL_bit,LP_bit,STH_bit)、垂直方向制御回路134から出力される各種の信号(SPV_bit,STV_bit,OE1_bit,OE2_bit,OE3_bit)の位相をD型フリップフロップ群を用いてクロック同期により調整することによって、ソースドライバ8への信号群(DATA_O,POL_O,LP_O,STH_O)、並びに、ゲートドライバ9への信号群(CPV_O,STV_O,OE1_O,OE2_O,OE3_O)を生成することにある。こうして得られた信号群は、ソースドライバ8及びゲートドライバ9へと送り出され、本発明に係る擬似インパルス化のための黒挿入動作に寄与することとなる。
次に、本発明の要部であるところのゲートドライバ9の内部構成について、図21〜図24を参照しながら詳細に説明する。
図21〜図24に示されるように、ゲートドライバ9は、3個の半導体デバイス91,92,93を含んでいる。それらの半導体デバイス91,92,93のそれぞれには、直列256ステージを有するシフトレジスタ素子911,921,931がそれぞれ内蔵されている。それらのシフトレジスタ素子911,921,931は、デバイス間を結ぶ基板上のパターンを介して、互いに直列接続され、それにより直列768ステージを有するシフトレジスタが構成されている。各シフトレジスタ素子911,921,931には、それぞれ256本のパラレル出力線が設けられている。各シフトレジスタ素子911,921,931の256本のパラレル出力線のそれぞれには、出力イネーブルゲートG1,G2〜G256が設けられている。
それらのゲートG1,G2〜G256は、第1グループ、第2グループ、第3グループからなる3個のグループに分割されている。より具体的には、kを0,1,2・・・の整数としたとき、(3k+1)番目のゲートであるG1,G4,G7,G10・・・が第1グループに属している。同様に、(3k+2)番目のゲートであるG2,G5,G8,G11・・・が第2グループに属している。さらに、(3k+3)番目のゲートであるG3,G6,G9,G12・・・が第3グループに属している。第1グループに属する一連のゲートG1,G4,G7,G10・・・の制御入力はデバイス91の内部において共通接続された後、外部端子OE1へと導出されている。同様に、第2グループに属するゲートG2,G5,G8,G11・・・の制御入力端子についてもデバイス内において共通接続された後、外部端子OE2へと導出される。同様にして、第3グループに属するゲートG3,G6,G9,G12・・・の各制御入力についてもデバイス内において共通接続された後、外部端子OE3へと導出されている。
一方、各デバイス91,92,93内の一連のゲートG1,G2〜G256の各出力ラインは、デバイス91,92,93のそれぞれから外部へと導出され、走査線2−1,2−2,・・・2−768に接続されている。そのため、この3個のデバイス91,92,93を含むゲートドライバ9によれば、デバイス内に導出された第1グループ共通線、第2グループ共通線、第3グループ共通線を適宜に接続することによってし、それら共通接続線を適当なタイミングでアクティブとすることによって、シフトレジスタ素子911,921,931の各ステージの黒データ又は画データをグループ単位で選択的に外部へ導出することが可能となっている。
なお、図21〜図24に示されるゲートドライバを構成するシフトレジスタデバイス91,92,93は製造コスト低減の観点から同一回路構成とされている。すなわち、シフトレジスタ素子911,921,931はいずれも256個のステージを有し、各々に含まれる出力イネーブルゲートG1〜G256は3つのグループに分けられている。しかも、(3k+1)(但し、kは0,1,2・・・の整数)番目の出力イネーブルゲート(G1,G4,G7・・・)は第1グループに、(3k+2)番目のグループは第2グループに、(3k+3)番目のグループは第3グループに属するように、グループ順序が決められている。
本発明に必要な動作を実現するためには、一連のシフトレジスタ素子911,921,931の全体に亘って、このグループ順序が連続する必要がある。ところが、第1段目のシフトレジスタ素子911の最終ゲートG256は第1グループに、また第2段目のシフトレジスタ素子921の先頭ゲートG1も第1グループに属するため、もしも各デバイス91,92,93から導出される共通端子を第1グループ同士で接続すると、第1段目のシフトレジスタ素子911と第2段目のシフトレジスタ素子921との接続部において、グループの繰り返し連続性が崩れてしまう。そのため、この例にあっては、第1段目のシフトレジスタデバイス91から導出された第1グループ共通線は、第2段目のシフトレジスタデバイス92から導出された第2グループ共通線及び第3段目のシフトレジスタデバイス93から導出された第3グループの共通線と接続されている。また、第1段目のシフトレジスタデバイス91から導出された第2グループ共通線は、第2段目のシフトレジスタデバイス92から導出された第1グループ共通線及び第3段目のシフトレジスタデバイス93から導出された第3グループ共通線に接続されている。さらに、第1段目のシフトレジスタデバイス91から導出された第3グループ共通線は、第2段目のシフトレジスタデバイス92から導出された第2グループ共通線、及び第3段目のシフトレジスタデバイス93から導出された第1グループ共通線に接続されている。このようにすれば、3個のシフトレジスタ素子911,921,931の全体に亘って、出力イネーブルゲートのグループ順番の繰り返しが維持される。
本発明にあっては、後に詳細に説明するように、各デバイス91,92,93から導出される第1,第2,第3グループ共通線の接続関係、垂直方向スタート信号(STV_O)に含まれる黒書き込み用データ、画書き込み用データの出現タイミング、ソースドライバ8からの黒データ又は画データの出現タイミング、垂直方向シフト用クロック信号(CPV_O)に含まれるクロックパルスの出現タイミング、さらには、第1,第2,第3グループ共通線のそれぞれに与える出力イネーブル信号(OE1_O,OE2_O,OE3_O)のイネーブルタイミングなどに工夫を加えることによって、一連のシフトレジスタ素子911,921,931上に、デバイス間の区切りを超えて任意の距離だけ離して黒書き込み用(走査線選択)データと画書き込み用(走査線選択)データとを双方同時にシフトさせつつ、これらを互いに競合することなく走査線へ送出させることによって、画像書き込み時間の減少を抑制しつつ、各画素行への黒書き込みを可能として、実用に供し得る擬似インパルス化方式を実現するものである。
すなわち、図21に示されるように、いま仮に、第1状態において、シフトレジスタ素子911の第1ステージに画書き込用データが、また251ステージ,252ステージに黒書き込み用データがそれぞれ存在するものと想定する。
但し、これら画書き込み用データおよび黒書き込み用データは、便宜上区別しているものであり、実際にはどちらも垂直方向スタート信号(STV_O)としてゲートドライバに入力される。また、この第1状態においては、信号線3にはソースドライバ8から黒データが送出されているものと想定する。このとき、出力イネーブル信号OE1_Oがノンアクティブ、OE2_O及びOE3_Oが、図中太線で示されるようにアクティブとされると、ゲートG1は閉、ゲートG251及びG252が開となることによって、2個の黒書き込み用データのみが走査線2−251,2−252へと送り出され、その結果図中黒丸に示されるように、走査線2−251,2−252のみが選択されて、相隣接する2本の水平画素列には同時に黒が書き込まれる。
図22に示されるように、第2状態においては、信号線3にはソースドライバから画データが送り出されている。又、このとき、OE1_Oはアクティブ、OE2_O及びOE3_Oはいずれもノンアクティブとされている。さらに、第1状態から第2状態への遷移に際して、垂直方向シフト用クロック信号(CPV_O)にはシフトパルスは出現していない。この第2状態においては、ゲートG1は開、ゲートG251,G252は閉とされる。そのため、シフトレジスタ素子911の第1ステージに格納された画書き込み用データは走査信号として走査線2−1へと出力されるのに対し、シフトレジスタ素子911の251ステージと252ステージに格納された画書き込み用データは走査線2−251,2−252へは出力されない。そのため、この第2状態にあっては、図中白丸に示されるように、走査線2−1に相当する水平画素列に対してのみ画データの書き込みが行われる。
図23に示されるように、第3状態にあっては、信号線3には画データが出力されている。又、出力イネーブル信号OE1_O及びOE3_Oはノンアクティブ、OE2_Oはアクティブとされる。さらに、第2状態から第3状態への遷移に際しては、垂直方向シフト用クロック信号(CPV_O)にはシフトパルスが1個出現している。そのため、シフトレジスタ素子911の第1ステージに存在した画書き込み用データは第2ステージへとシフトされており、同時に第251ステージ及び第252ステージに存在した2個の黒書き込み用データは、それぞれ第252ステージ及び第253ステージへとシフトされている。このとき、ゲートG2は開、ゲートG252及びG253は閉とされている。そのため、この第3状態においては、第2ステージに格納された画書き込み用データは走査線2−2へと送り出されるのに対し、第252ステージ及び第253ステージに格納された黒書き込み用データは、走査線2−252,2−253へは出力されない。その結果、この第3状態においては、図中白丸に示されるように、走査線2−2に相当する水平画素列画素行に対してのみ画データの書き込みが行われる。
図24に示されるように、第4状態においては、信号線3には黒データが送り出されている。出力イネーブル信号OE1_O及びOE2_Oはアクティブ、OE3_Oはノンアクティブとされている。第3状態から第4状態への遷移に際しては、垂直方向シフトクロック信号中にはシフトクロックが1個出現している。そのため、それまでシフトレジスタ素子911の第2ステージに存在した画書き込み用データは第3ステージへと、また第252ステージ及び第253ステージに存在した2個の黒書き込み用データは第253ステージ及び第254ステージへとシフトされている。また、ゲートG3は閉、ゲートG253及びG254は開である。そのため、この第4状態においては、第3ステージに存在する画書き込み用データは走査線2−3には出力されない。第253ステージ及び第254ステージに存在する黒書き込み用データは、走査線2−253及び2−254へと送り出される。そのため、この第4状態においては、図中黒丸に示されるように、走査線2−253及び2−254に相当する2行の水平画素列のみ対する黒データの書き込みが行われる。
図21〜図24を参照して以上説明したように、本発明にあっては、特定回路構成を有するゲートドライバ9を使用すると共に、これを垂直方向スタート信号(STV_O)、3系統の出力イネーブル信号(OE1_O,OE2_O,OE3_O)、垂直方向シフト用クロック信号(CPV_O)にて適宜に制御することにより、同一のデバイス91のシフトレジスタ素子911内に画書き込み用データと黒書き込み用データとを混在させつつも、これらを択一的に該当する走査線へと出力させることが可能となり、これを用いることによって、画書き込み用データの存在用ステージと黒書き込み用データの存在用ステージとの距離(すなわち、黒挿入率決定因子)を任意に設定しつつ、1ラインずつの画データ書き込みと複数ラインの同時黒書き込みとを交互に実施させ、目的とする黒書き込みによる擬似インパルス化制御を実現することができる。
すなわち、先に従来例で説明したように、仮に複数ラインの同時書き込みと1ラインずつの複数回の画書き込みとを交互に繰り返しつつ、画面上に黒挿入を行おうとすれば、画書き込みラインと黒書き込みラインとの距離は、1個のデバイスの最大ライン数である例えば256ライン最低離さねばならない。このことは、黒挿入率の要求に対しては、33%〜66%の範囲でしか対応できないという極めて実用上の不利不便を伴う。当業者にはよく知られているように、黒書き込み時における黒挿入率は、表示パネルのデバイス特性に応じてまちまちであり、これが33%〜66%の範囲に制限されることは実用化の大きな障害となる。これに対して、本発明によれば、図21〜図24に示される3系統の出力イネーブル信号(OE1_O,OE2_O,OE3_O)を有するだけで、黒挿入率は6ライン刻みで任意に変更することが可能となり、従前のデバイス単位でしかアクティブ/ノンアクティブ制御が不能なゲートドライバを使用した場合に比べ、著しく黒挿入率の自由度を向上させることができ、輝度低下の抑制に柔軟に対応することが出来る。
次に、以上説明した表示パネルの駆動装置の具体的な動作を図25〜図39を参照しつつ詳細に説明する。なお、それらの図に示す表示パネルは、説明の便宜のために、垂直走査期間を24ライン分とし、そのうち21ライン〜24ラインからなる4ライン分を帰線期間としている。
第1実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート(その1〜その3)が図25〜図27に示されている。この第1実施例は、液晶表示パネルの形式としてシーエス・オン・コモン(Cs on Common)、出力イネーブル信号として3本の信号(OE1_O,OE2_O,OE3_O)、ソースクロック周波数としては3/2倍のものが採用されている。
図25〜図27において、最上段に記載された波形(DATA)は、図4に示される黒挿入回路13に入力される48bitの映像データに相当する。一方、それらの図において2段目に記載された波形(DATA_O)は、図4に示される黒挿入回路13から出力される黒挿入済みの表示用データ(DATA_O)に相当する。これら2つの波形を比較して明らかなように、画像ソースからのデータ2H分の期間に、1個の黒データと2個の画データとが2H/3周期で出力される。こうして黒挿入回路13から出力される黒挿入済みの表示用データ(DATA_O)は、第1図に示されるソースドライバ8へと送り込まれる。
ソースドライバ8内においては、表示用データは、ドットクロックによりシフトされる水平方向スタート信号(STH_O)により順次図示しない第1のレジスタ群に取り込まれ、1水平ライン分のデータが保持されたのち、ラッチパルス(LP_O)に基づいて、1水平ライン分のデータは図示しない第2のレジスタ群へと取り込まれる。同時に、こうして第2のレジスタ群に読み込まれた表示用データは、D/A変換器(図示せず)により階調電圧に変換されたのちソースドライバ8から各信号線3へと出力される。図中上から4段目に記載されたソースドライバ出力がこの走査線3上の出力を示している。
一方、ゲートドライバ9の側では、先に説明したように、5系統の信号(CPV_O,STV_O,OE1_O,OE2_O,OE3_O)に基づいて、所定の制御動作が行われる。すなわち、この例にあっては、信号(CPV_O)には、ソースドライバからデータの出力されるタイミングに合わせて垂直方向シフト用のパルスが出力される。但し、ソースドライバからデータが出力されるタイミングのうちで、黒データの出力されるタイミングの次の画データの出力されるタイミングにおいては、パルスの欠落が見られる。これは、後に詳細に説明するように、画データ及び黒データを連続するラインにもれなく書き込むための工夫である。又、信号(STV_O)には、この例にあっては、所定の時間を隔てて、画書き込み用パルスと黒書き込み用パルスとが出現する。この例では、画書き込み用パルスのパルス幅はほぼ2H/3程度とされており、黒データ書き込み用のパルスのパルス幅はほぼ4H/3程度に設定されている。
このタイムチャートで示される動作は、3系統の出力イネーブル信号(OE1_O,OE2_O,OE3_O)で規定される9個の状態に分割することができる。各状態と信号OE1_O〜OE3_Oの組み合わせとの関係は次の通りである。
[第1状態]
OE1_O(ノンアクティブ)、OE2_O(アクティブ)、OE3_O(アクティブ)
[第2状態]
OE1_O(アクティブ)、OE2_O(ノンアクティブ)、OE3_O(ノンアクティブ
[第3状態]
OE1_O(ノンアクティブ)、OE2_O(アクティブ)、OE3_O(ノンアクティブ)
[第4状態]
OE1_O(アクティブ)、OE2_O(アクティブ)、OE3_O(ノンアクティブ)
[第5状態]
OE1_O(ノンアクティブ)、OE2_O(ノンアクティブ)、OE3_O(アクティブ)
[第6状態]
OE1_O(アクティブ)、OE2_O(ノンアクティブ)、OE3_O(ノンアクティブ
[第7状態]
OE1_O(アクティブ)、OE2_O(ノンアクティブ)、OE3_O(アクティブ)
[第8状態]
OE1_O(ノンアクティブ)、OE2_O(アクティブ)、OE3_O(ノンアクティブ
[第9状態]
OE1_O(ノンアクティブ)、OE2_O(ノンアクティブ)、OE3_O(アクティブ)
なお、以上述べたアクティブ状態の中で、着色されているのは黒アクティブ、無着色のものは画アクティブである。又、OE1_Oがアクティブの場合、(3k+1)番目のラインが出力可能となる。OE2_Oがアクティブの場合、(3k+2)番目のラインが出力可能となる。OE3_Oがアクティブの場合、(3k+3)番目のラインが出力可能となる。また、垂直方向スタート信号(STV_O)は適宜入力されており、ソースドライバから黒データが出力されている第1状態では、画書き込み用データが第1ラインに対応するステージにあり、黒書き込み用データが第11ラインと第12ラインに対応するステージにそれぞれ保持されているものとする。さらに、第2状態、第3状態、第5状態、第6状態、第8状態、第9状態から、次の状態に移行する際には、垂直方向シフト用クロックが入力されるものとする。
このように、間欠的に垂直方向シフト用クロックのパルスを欠落させることは、先に述べたように、画データ及び黒データを連続するラインにもれなく書き込むための工夫である。仮に、パルスの欠落が無いとした場合、第2ラインに画像が書き込まれ、第13ラインと第14ラインに黒が書き込まれた後に、パルスが入力されることにより、走査線選択用データが第4ラインに対応するステージにシフトしてしまい、第3ラインへの画データの書き込みが欠落する。この例に示されるような画データの書き込みの欠落を防ぐために、黒データの出力されるタイミングの次の画データの出力されるタイミングにおいては、垂直方向シフト用クロックのパルスを欠落させる。
以上を前提とすると、ソースドライバから黒データが出力されている第1状態においては、第11ラインと第12ラインのみが選択されて、それら2ラインに相当する水平画素列に対して、黒データの書き込みが行われる。ソースドライバから画データ『1』が出力されている第2状態においては、第1ラインのみが選択されて、第1ラインに相当する水平画素列に対して画データの書き込みが行われる。ソースドライバから2番目の画データ『2』が出力されている第3状態においては、第2ラインのみが選択されて、第2ラインに相当する水平画素列に対して画データ『2』の書き込みが行われる。ソースドライバから黒データの出力されている第4状態においては、第13ラインと第14ラインのみが選択され、それらの2ラインに相当する水平画素列に対して黒データの書き込みが行われる。ソースドライバから第3番目の画データ『3』が出力されている第5状態においては、第3ラインのみが選択されて、第3ラインに相当する水平画素列に対して3番目の画データ『3』が書き込まれる。ソースドライバから第4番目の画データ『4』が出力されている第6状態においては、第4ラインのみが選択されて、第4ラインに相当する水平画素列に対して4番目の画データ『4』の書き込みが行われる。ソースドライバから黒データが出力されている第7状態においては、第15ラインと第16ラインのみが選択されて、それらの2ラインに相当する水平画素列に対して黒データの書き込みが行われる。ソースドライバから5番目の画データ『5』が出力されている第8状態においては、第5ラインのみが選択されて、第5ラインに相当する水平画素列に対して5番目の画素データ『5』が書き込まれる。ソースドライバから6番目の画データ『6』が出力されている第9状態においては、第6ラインのみが選択されて、第6ラインに相当する水平画素列に対して6番目の画データ『6』が書き込まれる。
以上第1状態〜第9状態を繰り返す間に、所定のタイミングが到来すると、信号(STV_O)には、黒データ書き込み用のスタートパルスが出現する。この例にあっては、黒データ書き込み用のスタートパルスのパルス幅はほぼ4H/3程度に設定されている。これは信号(CPV_O)に出現する2個のパルスに応答して、シフトレジスタの相連続する2ステージに黒書き込み用データが読み込まれることを保証するためである(図26参照)。
このように、連続する2ラインへの黒データの同時書き込みと、連続する2ラインへの1ラインずつの画データ書き込みとを交互に実行する動作を、互いに競合なく継続させるためには、表示ライン総数(この例では20)と帰線期間のライン数(この例では4)との和(この例では24)が6の倍数となるように設定しなければならない。これは、先に述べた第1〜第9状態が6H毎に完結するからである。
次に、第2実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート(その1〜その3)が、図28〜図30に示されている。この第2実施例の第1実施例との相違は、黒書き込み用スタートパルスの挿入タイミングが異なる点にある。すなわち、図26に示される第1実施例にあっては、ソースドライバから14番目のデータが出力されるタイミングと、それに続く黒データの出力されるタイミングにあわせて、信号(CPV_O)中に連続する2個のパルスが出現する。また、これら2個のパルスの立ち上がりで黒書き込み用データをシフトレジスタに送り込むことができるように、それら2個のクロックパルスの出現期間に対応したパルス幅のパルスが黒書き込み用スタート信号(STV_O)に出現する。
これに対して、第2実施例の場合にあっては、特にその図30に示されるように、黒書き込み用のスタートパルスの出現タイミングだけが、6H分だけ遅れている。具体的には、この第2実施例の場合にあっては、ソースドライバから20番目の画データ及びそれに続く黒データの出力されるタイミングにあわせて、2個のパルスが信号(CPV_O)に出現する。さらに、これら相連続する2個のパルスによって読み込まれるように、ほぼ4H/3幅の黒データ書き込み用スタートパルスが信号(STV_O)に出現する。その結果、第1実施例の場合に比べ、あるラインに黒が書き込まれるタイミングと画が書き込まれるタイミングとの差が縮まり、それにより黒挿入率は減少する。このようにして、6H毎に黒書き込み用パルスの出現タイミングを遅らせることによって、画像に対する黒挿入率を自在に変更することができる。
次に、第3実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート(その1〜その3)が図31〜図33に示されている。この第3実施例と先に説明した第1及び第2実施例との相違点は、出力イネーブル信号が3系統から4系統に増加された点にある。すなわち、この第3実施例においては、信号(OE1_O,OE2_O,OE3_O,OE4_O)からなる4系統の出力イネーブル信号が設けられている。これにより、それら出力イネーブル信号の組み合わせによって、第1〜第16からなる16状態が繰り返し設定される。すなわち、信号OE1_Oがアクティブのとき、(4k+1)番目のラインが出力可能となる。信号OE2_Oがアクティブのとき、(4k+2)番目のラインが出力可能となる。信号OE3_Oがアクティブのとき、(4k+3)番目のラインが出力可能となる。信号OE4_Oがアクティブのとき、(4k+4)番目のラインがアクティブとなる。
また、映像ソースからのデータ(DATA)と黒挿入回路からの出力データ(DATA_O)との関係については、3Hの期間内に1個の黒データと3個の画データとがソースドライバへ入力される。その結果、ソースドライバから各信号ラインへは、3Hの期間内に1個の黒データと3個の画データとが出力される。
また、垂直方向スタート信号(STV_O)は適宜入力されており、ソースドライバから黒データが出力されている第1状態では、画書き込み用データが第1ラインに対応するステージにあり、黒書き込み用パルスが第10ラインと第11ラインと第12ラインに対応するステージにそれぞれ保持されているものとする。さらに、第2状態、第3状態、第4状態、第6状態、第7状態、第8状態、第10状態、第11状態、第12状態、第14状態、第15状態、第16状態から、次の状態に移行する際には、垂直方向シフト用クロックが入力されるものとする。
第1状態にあっては、第10ライン、第11ライン、第12ラインのみが選択され、それらのラインに相当する3つの水平画素列に対して黒データの書き込みが行われる。続く第2状態においては、第1ラインのみが選択され、第1番目の画データ『1』が第1ラインに相当する水平画素列に書き込まれる。続く第3状態においては、第2ラインのみが選択され、同ラインに相当する水平画素列に対して画データの書き込みが行われる。続く第4状態においては、第3ラインのみが選択され、同ラインに相当する水平画素列のみに第3番目の画データ『3』が書き込まれる。続く第5状態においては、第13ライン、第14ライン、第15ラインのみが選択され、それらのラインに相当する水平画素列に黒データが書き込まれる。続く第6状態においては、第4ラインのみが選択され、同ラインに相当する水平画素列に対して4番目の画素データ『4』が書き込まれる。続く第7状態においては、第5ラインのみが選択され、同ラインに相当する水平画素列に対して第5番目の画データ『5』が書き込まれる。続く第8状態においては、第6ラインのみが選択され、同ラインに相当する水平画素列には第6番目の画データ『6』が書き込まれる。続く第9状態においては、第16ライン、第17ライン、第18ラインのみが選択され、それらのラインに相当する水平画素列には、黒データが書き込まれる。続く第10状態においては、第7ラインのみが選択され、同ラインに相当する水平画素列に対して第7番目の画データ『7』が書き込まれる。続く第11状態においては、第8ラインのみが選択され、同ラインに相当する水平画素列に対して、第8番目の画データ『8』が書き込まれる。第12状態においては、第9ラインのみが選択され、同ラインに相当する水平画素列に対して第9番目の画データ『9』が書き込まれる。続く第13状態においては、第19ライン、第20ラインのみ(第21ラインはブランキング期間のため表示されない)が選択され、同ラインに相当する水平画素列に対して黒データの書き込みが行われる。第14状態においては、第10ラインのみが選択され、同ラインに相当する水平画素列には第10番目の画データ『10』が書き込まれる。続く第15状態においては、第11ラインのみが選択され、同ラインに相当する水平画素列には第11番目の画データ『11』が書き込まれる。第16状態においては、第12ラインが選択され、同ラインに相当する水平画素列には第12番目の画データ『12』が書き込まれる。以後、同様にして、第1〜第16状態が繰り返し実行される。
この第3実施例によれば、出力イネーブル信号を1系統増加させたことによって、1ライン当たりの書き込み時間が3H/4となり、第1及び第2実施例の場合に比較して、画データおよび黒データの書き込み時間が増加する。書き込み時間が増加することによって、黒データを挿入することによる画データ書き込み時間の減少を抑制することができる。又、この例にあっては、黒を3ライン同時に書き込むこととしているため、信号(STV_O)に出現する黒書き込み用のパルスの幅が、第1及び第2実施例の場合に比較してより幅広なものとされている。この例にあっては、黒書き込み用パルスの幅はほぼ2H程度に設定されている。これは信号(CPV_O)に出現する3個のパルスに応答して、シフトレジスタの相連続する3つのステージに黒書き込み用データが読み込まれるためである(図26参照)。
第1及び第2実施例と第3実施例とを比較すると、先に述べたように、出力イネーブル信号(OE)の系統数に差が見られる。ここで、出力イネーブル信号の数と黒又は画の書き込み時間との一般的な関係式を求めると、OEの系統数をMとした場合、書き込み時間は{(M−1)H}/M(但し、画と黒の書き込み時間を同じとした場合)として表される。又、OEの組み合わせにより生ずる各状態の一巡周期は、M(M−1)Hとして表すことができる。従って、黒の挿入率は、M(M−1)H刻みで任意に変更することができ、シフトレジスタデバイス単位でしか変更ができないゲートドライバを使用した従来例に比べ、黒挿入率の変更自由度を増加させることができる。
なお、先に述べたように、本発明に係る複数ライン同時黒書き込みと複数ラインの1ラインずつの画書き込みとの繰り返しサイクルを維持するためには、表示用走査ライン数と帰線期間に含まれるライン数との総和は、M(M−1)の倍数とすることが好ましいことは言うまでもない。
次に、第4実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート(その1〜その3)が図34〜図36に示されている。この第4実施例と先に説明した第1〜第3実施例との相違点は、表示パネルとしてシーエス・オン・ゲート(Cs on Gate)型のTFT液晶パネルを使用した点にある。
先に図3を参照して説明したように、シーエス・オン・ゲート型のTFT液晶パネルにおいては、蓄積容量6の他端が1つ前の走査線のゲートに接続されていることから、相隣接する走査線に対応する2本の画素行に対し同時に黒データを書き込もうとすると、それら黒データの書き込みに支障を来すことを発明者等は知見した。そこで、この第4実施例にあっては、本来相連続する2本の画素行に対して書き込まれるべき黒データを同じOEで制御される互いに2ライン離間した2つの画素行に書き込むことによって、Cs on Gate型のTFT液晶パネルであっても、近接する2ラインに対して同時に黒を書き込むことを可能としたものである。
すなわち、図34において、第1状態においては、第11ラインと第14ラインのみが選択され、それら2ラインに相当する水平画素列に対して黒データの書き込みが行われる。第2状態においては、第1ラインのみが選択され、同ラインに相当する水平画素列に対して第1番目の画データ『1』が書き込まれる。第3状態においては、第2ラインのみが選択され、同ラインに相当する水平画素列に対して第2番目の画データ『2』が書き込まれる。第4状態においては、第13ラインと第16ラインのみが選択され、それらのラインに相当する2本の水平画素列に対して黒データの書き込みが行われる。第5状態においては、第3ラインのみが選択され、同ラインに相当する水平画素列に対して第3番目の画データ『3』が書き込まれる。第6状態においては、第4ラインのみが選択され、同ラインに相当する水平画素列に対して画データの書き込みが行われる。第7状態においては、第15ライン及び第18ラインのみが選択され、それら2ラインに相当する2本の水平画素列に対して黒データの書き込みが行われる。第8状態においては、第5ラインのみが選択され、同ラインに相当する水平画素列に対して第5番目の画データ『5』が書き込まれる。第9状態においては、第6ラインのみが選択され、同ラインに相当する水平画素列に対して、第6番目の画データ『6』の書き込みが行われる。
この第4実施例にあっては、3系統の出力イネーブル信号(OE1_O,OE2_O,OE3_O)を使用しつつも、その制御に際しては第1実施例の場合と若干相違する。この相違点は、第1状態〜第9状態から明らかなように、いずれの状態においても、ただ1つのOEのみがアクティブとなる点である。さらに、この第4実施例においては、書き込み用スタートパルスの挿入方法についても、第1実施例の場合と相違する。すなわち、この相違点は、図35に示されるように、2ラインを同時に選択するについて、その間の2ラインを含めた長大幅のパルスを出現させるのではなく、ほぼ2H/3幅のパルスを間欠的に出現させることにより、2つおきの2ラインを同時に選択することを実現している。一方、黒挿入率の点については、このように2ライン隔てた2本のラインに同時に黒を書き込みつつも、6ライン刻みで任意の黒挿入率を実現することができる。
次に、第5実施例におけるソースドライバ及びゲートドライバの動作を示すタイムチャート(その1〜その3)が図37〜図39に示されている。この第5実施例の特徴は、第4実施例のものに比べて、ソースクロックの速度を上昇させ、それにより黒の書き込み時間を短縮させて、その分、画の書き込み時間を増加させたものである。すなわち、本発明にあっては、映像信号の(M−1)個の水平走査期間(H)に相当する期間毎に(M−1)個の画データと1個の黒データとがソースドライバから垂直信号線へと出力されるものであるが、その際に画データの出力期間と黒データの出力期間とが同一である必要はない。M/(M−1)倍以上の周波数のクロックを使用して黒データの書込期間を縮め、画の書込期間を延ばすこともできる。この例にあっては、2倍のソースクロックを使用しているため、黒の書き込み時間はH/2となり、画の書き込み時間は3H/4となる。
なお、以上の実施例において、ソースドライバに黒データを送り込むのではなくて、ソースドライバ内のシフトレジスタを一括してリセットするような、信号線への出力を一定(例えば黒データ)とすることが可能となる機能を設けても、映像信号の水平走査期間(H)の(M−1)個分に相当する期間毎に、(M−1)個の画データと1個の黒データとがソースドライバから垂直信号線へと出力されるように、表示用データのソースドライバから垂直信号線への出力を制御することができる。
次に、本発明の第6実施例におけるソースドライバの出力およびゲートドライバの動作を示すタイムチャート(その1〜その3)が図40〜図42に示されている。なお、これらの図に示す表示パネルは、説明の便宜のために、出力イネーブル信号として3本の信号(OE1_O,OE2_O,OE3_O)、ソースクロック周波数としては3/2倍を用い、垂直走査期間を18ライン分とし、そのうち第17ラインと第18ラインの2ライン分を帰線期間としたものである。また、図に記載されているソースドライバ出力欄の番号は、画データが書き込まれる走査線の番号を示している。
先に述べた、第1実施例の図25〜図27から明らかなように、第1実施例では黒データは第1ラインと第2ライン、第3ラインと第4ライン、・・・と2本の走査線が同時に選択され書き込みが行わるのに対し、画データは走査線1本ずつに書き込みが行われる。その為、同時に黒が書き込まれる2本の走査線(例えば第1ラインと第2ライン)に着目すると、一方の走査線の画の表示時間が他方より2H/3長い。また、第4実施例においても、図34〜図36から明らかなように、黒データは第1ラインと第4ライン、第3ラインと第6ライン・・・と2本の走査線が同時に書き込まれるのに対して、画データは走査線1本ずつに書き込みが行われる。その為、同時に黒が書き込まれる2本の走査線(例えば第1ラインと第4ライン)に着目すると、一方の走査線の画の表示時間が他方より8H/3長い。これらの表示時間の差は、液晶パネルの特性、黒データ書き込み時に同時に選択する走査線本数、垂直走査線数等により、人の目に輝度差として認識出来てしまうことがある。本実施例では、これらの表示時間の差を無くすことを目的としている。第6実施例では、先に説明した第4実施例と黒の書き込み方法は同様であるが、画の書き込み方法を変更する。
次に、これら画の書き込み方法について、より具体的に説明する。図40〜図42において、期間Aでは、期間A以前にゲートドライバに入力されシフトされた書き込み用データパルスが、第2ラインに対応するステージに保持されている。この期間、出力イネーブル信号はOE2_Oだけがイネーブルにされているため、第2ラインに画像が書き込まれる。
期間Bでは、期間Aに第2ラインに対応するステージに保持されていた書き込み用データが1CLKシフトされるとともに、新たな書き込み用データが入力され、第1ラインと第3ラインに対応するステージにそれぞれ保持される。この期間、出力イネーブル信号はOE1_Oだけがイネーブルにされているため、第1ラインのみに画像が書き込まれる。
期間Cでは、期間Bから1CLKだけ書き込み用データがシフトされ、第2ラインと第4ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はOE1_Oだけがイネーブルにされているために、第4ラインのみに画像が書き込まれる。
期間Dでは、期間Cから1CLKだけ書き込み用データがシフトされ、第3ラインと第5ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はOE3_Oだけがイネーブルにされているために、第3ラインのみに画像が書き込まれる。
期間Eでは、期間Dから1CLKだけ書き込み用データがシフトされ、第4ラインと第6ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はOE3_Oだけがイネーブルにされているために、第6ラインのみに画像が書き込まれる。
期間Fでは、期間Eから1CLKだけ書き込み用データがシフトされ、第5ラインと第7ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はOE2_Oだけがイネーブルにされているために、第5ラインのみに画像が書き込まれる。
期間Gでは、期間Fから1CLKだけ書き込み用データがシフトされ、第6ラインと第8ラインに対応するシフトレジスタにそれぞれ保持される。出力イネーブル信号はOE2_Oだけがイネーブルにされているために、第8ラインのみに画像が書き込まれる。
以後、前記B〜Gと同様の動作が繰り返され画像が書き込まれていく。また、画データもこれらに合わせた書き込み順になるように、ソースドライバ出力欄の番号順に並べ替える。この場合、保持するデータ量が第4実施例よりも多く必要になるため、それに合わせて画像メモリの容量も大きくする必要がある。
一方、黒データは第4実施例同様、第1ラインと第4ライン、第3ラインと第6ライン、第5ラインと第8ライン・・・というように2本の走査線が同時に選択され書き込まれる。ここで第1ラインと第4ラインに着目すると、画は第1ラインが選択され書き込まれた後、第4ラインが選択され書き込まれるというように、走査線1本ずつに書き込みが行われるのに対して、黒は2本の走査線が同時に書き込まれるため、図40〜図42に示すように第1ラインの画像表示時間T1に比べ、第4ラインの画像表示時間T2の方が2H/3だけ短くなる。また、他の走査線も同様に、同時に選択された走査線2本においてそれぞれ2H/3の時間差が生じる。これらの時間差を無くすため、次のフレームでは、ソースドライバへ入力する画像の順番と書き込み用パルスの入力タイミングを変更し、これらの2本の走査線の書き込み順を変更する。
図40〜図42において、期間Iでは、期間I以前にゲートドライバに入力されシフトされた書き込み用データが、第2ラインに対応するステージに保持されている。この期間、出力イネーブル信号はOE2_Oだけがイネーブルにされているため、第2ラインに画像が書き込まれる。
期間Jでは、期間Iに第2ラインに保持されていた書き込み用データが2CLKシフトされ、第4ラインに対応するシフトレジスタにそれぞれ保持される。この期間、出力イネーブル信号はOE1_Oだけがイネーブルにされているため、第4ラインのみに画像が書き込まれる。
期間Kでは、期間Cから1CLKだけ書き込み用データがシフトされるとともに、新たなスタート信号が入力され、第1ラインと第5ラインに対応するステージにそれぞれ保持される。出力イネーブル信号はOE1_Oだけがイネーブルにされているために、第1ラインのみに画像が書き込まれる。
このように、書き込み用データの入力タイミングを変更することにより、前フレームでは第1ラインの後に第4ラインが選択され書き込まれていたのに対し(期間B〜期間C)、このフレームでは第4ラインの後に第1ラインが選択され書き込まれる(期間J〜期間K)。黒データの書き込み順は、前フレームと変更していないため、図40〜42に示すように第1ラインの画像表示時間T1’に比べ、第4ラインの画像表示時間T2’の方が2H/3だけ長くなる。また、他の走査線も同様に、同時に選択された走査線2本においてそれぞれ前フレームとは表示期間の長短関係が逆の2H/3の時間差が生じる。
この方法により、フレーム間での第1ラインの画像表示時間(T1+T1’)と第4ラインの画像表示時間(T2+T2’)は等しくなり、それぞれの表示時間差は打ち消される。また、その他の走査線も同様にして表示時間の差が打ち消される。
このように第6実施例では、先に述べた実施例に比べて多くのメモリを必要とするが、黒データの同時書き込みによる表示時間の差による輝度差を無くすことが可能となる。また、出力イネーブル信号の本数の異なるパネルにおいても、出力イネーブル信号の位相と書き込み用パルスの入力タイミングを変更し、数フレーム毎に画像書き込み順を変更することにより、同様の効果を得ることが可能となる。
次に、本発明の極性制御について説明する。当業者には良く知られているように、液晶材料に直流電圧が連続的に印加された場合、液晶材料が劣化する。この劣化を防止するために、液晶材料に印加する信号電圧の極性を共通電極電圧に対して周期的に反転させる必要がある。
ここで言う反転動作は、隣り合ったフレーム、隣り合った走査線、及び隣り合った画素において行われるが、走査線に関しては極性指示信号により信号線の極性が決定されるため、極性指示信号の印加の方法によっては必ずしも隣り合った走査線で逆の極性が印加されるとは限らない。例えば、周知のとおり、走査線2本毎に逆の極性を印加する方法もある。
本発明においては、ソースドライバから出力される黒データの極性は、黒データが出力される毎に反転させる。黒は複数の走査線が同時に選択されて書き込みが行われるため、同時選択された走査線の画素に与えられる電圧の極性は信号線方向で同一となる。画データの極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるよう極性指示信号(POL_O)を入力する。換言すると、黒の極性反転が行われる走査線数と、画の極性反転が行われる走査線数を同一にする。
以下に、本発明における具体的な極性制御方法を第1実施例の図25〜図27および第4実施例の図34〜図36を用いて説明する。各信号線から出力される共通電圧に対する電圧の極性は、ソースドライバに入力される極性指示信号(POL_O)により決定される。例えば、極性指示信号(POL_O)が“H”の時には信号線から出力される電圧の極性が1信号線毎に正・負・正・負・・・・となり、“L”の時には逆の電圧の極性が1信号線毎に負・正・負・正・・・・・となり出力される。図25〜図27および図34〜図36に示されている“+” および “−” は、これらソースドライバに与えられる極性指示信号(POL_O)の“H”と“L”をそれぞれ表しているものとする。
第1実施例では、図25〜図27から明らかなように第1ラインと第2ライン、第3ラインと第4ライン・・・というように2本の走査線毎に同時に黒が書き込まれているため、これら同時に書き込まれる走査線の極性は同一となる。従って、極性指示信号(POL_O)を第1ラインと第2ラインに黒を書き込む際には“+”、第3ラインと第4ラインに黒を書き込む際には“−”、第5ラインと第6ラインに黒を書き込む際には“+”とし、黒データを書き込む毎に極性を反転させる。結果として、黒データの書き込みは走査線2本毎に極性が反転される。また、次のフレームでは、極性指示信号(POL_O)を第1ラインと第2ラインに黒を書き込む際には“−”、第3ラインと第4ラインに黒を書き込む際には“+”、第5ラインと第6ラインに黒を書き込む際には“−”とし、隣接フレームにて極性を反転させる。
画の極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるように第1ラインと第2ラインは“+”、第3ラインと第4ラインは“−”、第5ラインと第6ラインは“+”となるよう走査線2本毎に極性反転を行うとともに、黒同様、隣接フレームでも極性反転を行う。
第4実施例では、第1実施例とは異なり、図34〜図36に示すように第2ラインに黒が書き込まれた後、第1ラインと第4ライン、第3ラインと第6ライン、第5ラインと第8ライン・・・というように2本の走査線毎に同時に黒が書き込まれており、これら同時に書き込まれる走査線の極性は同一となる。従って、極性指示信号(POL_O)を、第2ラインに黒を書き込む際には“+”、第1ラインと第4ラインに黒を書き込む際には“−”、第3ラインと第6ラインに黒を書き込む際には“+”、第5ラインと第8ラインに黒を書き込む際には“−”とし、黒データを書き込む毎に極性反転を行う。結果として、黒データの書き込みは走査線2本毎に極性が反転される。但し、第2ラインに黒データが書き込まれる際には、ゲートドライバに書き込み用パルスが1走査線分しか入力されていないため、1走査線後に極性が反転される。
また、次のフレームでは、極性指示信号(POL_O)を、第2ラインに黒を書き込む際には“−”、第1ラインと第4ラインに黒を書き込む際には“+”、第3ラインと第6ラインに黒を書き込む際には“−”、第5ラインと第8ラインに黒を書き込む際には“+”とし、隣接フレームにて極性を反転させる。
画の極性は、黒が同時に選択されて同一極性となった走査線に対して、画を書き込む際もそれぞれの走査線の極性が同一となるように、第2ラインは“+”、第1ラインと第4ラインは“−”、第3ラインと第6ラインは“+”、第5ラインと第8ラインは“−”となるように、極性指示信号(POL_O)を入力する。黒の極性は前述したように走査線2本毎に極性反転が行われているため、画の極性も2本毎(但し第2ラインは1本)に極性反転を行うとともに、黒同様、隣接フレームでも極性反転を行う。
さらに、第4実施例より出力イネーブル信号が増えて4本の場合は、第2ラインに黒が書き込まれた後、第1ラインと第3ラインと第5ライン、第4ラインと第6ラインと第8ライン、第7ラインと第9ラインと第11ライン・・・というように3本の走査線毎に同時に黒が書き込まれ、これら同時に書き込まれる走査線の極性は同一となる。結果として、黒データの書き込みは走査線1本毎に極性が反転されるため、画の極性も走査線1本毎に反転させる。
また、この例では黒の極性が“+”のときは画の極性も“+”と同一フレーム内での黒と画の極性を同一にしたが、黒の極性が“+”の時に画の極性を“−”とするように同一フレーム内で黒と画の極性を異ならせても良い。
以上の実施形態の説明でも明らかなように、本発明によれば、コントラストの低下や画質の劣化を極力少なくし、黒挿入技術を適用して疑似インパルス化を達成することができ、しかも黒挿入率設定の自由度を広く確保して、様々なデバイス構造を有するホールド型の表示パネルへの適用を容易とすることができる。本発明者等の実験結果では、本発明のグループ別出力イネーブルを利用した黒挿入技術による疑似インパルス化の導入により、15インチ型のXGA(1024×768)TN型液晶モジュールにて動画ぼやけが著しく改善されたことが確認された。他の液晶モード(IPS,MVA,OCB)でも同様な効果が得られるであろうことは、当業者であれば容易に理解されるであろう。
尚、図1に示した映像タイミング制御部10にあっては、スケーラ11とタイミングコントローラ12と黒挿入回路13とは別個の半導体デバイスとして構成されているが、これはデバイス構成の一例を示すに過ぎない。映像タイミング制御部10の別の例(その1)が図18に示されている。この例にあっては、スケーラ11は独立したデバイスとして構成されているが、黒挿入回路13はタイミングコントローラ12を構成するデバイスに内蔵されている。映像タイミング制御部10の別の例(その2)が図19に示されている。この例にあっては、黒挿入回路13は独立したデバイスとして構成されているが、タイミングコントローラ12はスケーラ11を構成するデバイスに内蔵されている。映像タイミング制御部10の別の例(その3)が図20に示されている。この例にあっては、黒挿入回路13はタイミングコントローラ12とともに、スケーラを構成するデバイスに内蔵されている。
本発明装置の商業的な利用形態としては様々な形態を採用することができる。例えば、パッケージICとして販売するのであれば、(1)黒挿入回路13のみをワンチップ化する場合、(2)黒挿入回路13とタイミングコントローラ12とをワンチップ化する場合、(3)黒挿入回路13とタイミングコントローラ12とスケーラ11とをワンチップ化する場合、と言った様々な製品形態が考えられる。
さらに、顧客の側でパッケージICを製作するのであれば、本発明の要部であるIPコア(例えば、黒挿入回路、タイミングコントローラ、スケーラ等)をソースコードとして顧客に提供する。ここで、ソースコードとは、それらの回路をハードウェア記述言語(VHDL,Verilog,C等)で記述したものである。例えば、黒挿入回路とタイミングコントローラとをソースコードとして顧客に提供し、顧客の側ではスケーラ部を独自に開発してソースコード化し、両者を1つのチップに落とし込むと言った手法を採用することもできる。この場合、顧客の側では、黒挿入回路及びタイミングコントローラのソースコード、並びに、顧客が設計したスケーラ部のソースコードに基づいて、「論理合成」処理をコンパイラ機能を有するコンピュータにて行い、得られた情報(一般に、「ネットリスト」と称される)に基づき「配置配線」処理を行い、目的とするチップを製作する。ここで、「論理合成」とは、ハードウェア記述言語で記述されたソースコードを論理式に直して論理圧縮し、AND、OR、ラッチと言った回路素子の集団に展開することであり、具体的には、それらのソースコードを半導体メーカ固有のライブラリを使用してコンパイルすることを言う。また、「配置配線」とは、論理合成で得られた回路素子情報を実際のチップ上のどこに配置し、配線経路をどのようにするかを決定することを言う。