JP5093950B2 - 回生型スナバ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、インダクタンスを使用したスナバ回路に関し、特にそのインダクタンスに蓄積されたエネルギーを回生して高能率のスイッチング回路を実現する回生型スナバ回路に関する。
【0002】
【従来の技術】
図3(A)と(B)は、従来から良く知られているブリッジ回路の上下アームの貫通電流防止回路図である。
【0003】
図3(A)に示す回路においては、スイッチング素子Q101とQ102とが直列され、各スイッチング素子Q101とQ102のそれぞれにダイオードD101とD102が並列接続されている。
【0004】
かかる回路構成においては、スイッチング素子Q102がオンからオフに遷移するとき、ダイオードD101を通して転流電流が流れ続ける。その状態でスイッチング素子Q102が再度オン状態になるとダイオードD101は逆バイアス状態となるが、ダイオードD101の逆回復時間中は貫通電流が流れてしまう。
【0005】
通常、上記スイッチング素子Q101とQ102としてはMOSFETが多用され、接続されるダイオードD101としてはそのボディダイオード(寄生ダイオード)を使用せざるを得ない。一方、このボディダイオードは一般のダイオードと同程度の逆回復特性しか期待出来ず、その結果、大きな貫通電流が流れる。
【0006】
この貫通電流を防止するための回路例が図3(A)と(B)に示す回路であり、図3(A)に示す回路では、直列接続されたスイッチング素子Q101とQ102に直列に逆回復特性の良いダイオードD103とD104を追加挿入しており、図3(B)に示す回路では、直列接続されたスイッチング素子Q201とQ202に直列にインダクタL201、L202を追加挿入している。
【0007】
【発明が解決しようとする課題】
上述従来の2種類の貫通電流防止方式があるが、これらの方式を採用した回路では次のような問題が生ずる。
【0008】
図3(A)に示す回路では、貫通電流防止用ダイオードD103とD104が追加直列挿入されているので出力電圧がダイオードの順方向電圧(Vf)2個分だけ低下する。その結果、出力電圧が低い場合には、この2個分のVfが無視出来なくなり変換効率が悪化してしまう。
【0009】
また、図3(B)に示す回路では、追加直列挿入されているインダクタL201、L202の効果により貫通電流を防止でき、しかも抵抗成分による出力電圧低下は無視できるが、これら追加インダクタに蓄積されたエネルギーによりスイッチング素子に印加される跳ね返り電圧が大きくなり、その対策としてスナバ回路が必要となり、効率の悪化、価格の上昇に繋がる。
【0010】
そこで、本発明の目的は、スイッチング素子への耐電圧の問題を解決し、低ノイズで高変換効率を実現できる回生型スナバ回路を提供することにかる。
【0011】
【課題を解決するための手段】
前述の課題を解決するため、本発明による回生型スナバ回路は、次のような特徴的な構成を採用している。
【0012】
(1)絶縁型DC/DCコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、前記直流電源と前記スイッチング素子との間に、予め定められた巻数比を有する補助巻線付インダクタを直列に接続し、前記補助巻線付インダクタの補助巻線とダイオードとから成る直列回路を、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に接続することにより、前記スイッチング素子のスイッチング動作によって前記補助巻線付インダクタに蓄積されたエネルギーを、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に回生するとともに、前記補助巻線付インダクタの作用により前記スイッチング素子に印加されるサージ電圧を、前記補助巻線付インダクタの補助巻線に接続された電圧の前記巻数比に対応した電圧にクランプする回生型スナバ回路。
【0013】
(2)絶縁型DC/DCコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、前記スイッチング素子の電流経路に直列に補助巻線付インダクタを接続し、該補助巻線付インダクタの補助巻線を整流手段を介して、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に並列接続して成る回生型スナバ回路。
【0014】
【発明の実施の形態】
以下、本発明による回生型スナバ回路の好適実施形態例を添付図を参照して説明する。
【0015】
図1は本発明による回生型スナバ回路の一実施形態の回路図である。この実施形態による回路は、入力直流電力をDC/DCコンバータ部100及び後段に接続されたPWMインバータ部200を用いて直流または交流電力に変換する回路であり、このPWMインバータ部分200に本発明による回生型スナバ回路を適用し、このスナバ回路に蓄積された電磁エネルギーを回生トランス部300(すなわち、補助巻線付インダクタ、以下の説明ではトランスと言い換える)を介してDC/DCコンバータ部100に回生して高い変換効率の回路を実現している。
【0016】
図1において、降圧・昇圧コンバータとしてのDC/DCコンバータ部100は、入力直流電圧Viを必要に応じて降圧、昇圧してPWMインバータ部200に必要な直流電圧を得ている。
【0017】
DC/DCコンバータ部100は、直流電圧源Viが1次側に接続され、2次側にダイオードD6が直列接続され、その出力にキャパシタC2が並列接続されているトランスT2と、このトランスT2の1次側にスイッチング素子Q5(例えば、MOSFET)が直列接続されている。PWM発生器VG5からはスイッチング素子Q5を駆動するためのパルス幅変調されたパルス信号が生成される。
【0018】
PWMインバータ部200は、スイッチング素子(例えば、MOSFET)Q1〜Q4でフルブリッジを構成しており、スイッチング素子Q1、Q2の接続点とスイッチング素子Q3、Q4の接続点との間から出力インダクタL1、出力キャパシタC1を介して出力V0を取り出している。スイッチング素子Q1〜Q4は、それぞれVG5と同様なPWM発生器VG1〜VG4が接続され、駆動される。
【0019】
尚、図中、これらスイッチング素子Q1〜Q4はMOSFETで構成されているが、「スイッチ」の機能を強調するためにあえて通常使用されているMOSFETとは異なるシンボルで表現している。
【0020】
ダイオードD1〜D4は、スイッチング素子Q1〜Q4のボディダイオードである。各スイッチング素子Q1〜Q4のゲート端子には、PWM発生器VG1〜VG4からPWM信号が印加されており、各スイッチング素子Q1〜Q4は予め定められたタイミングでスイッチング動作を行い出力に直流または交流電力を得ている。
【0021】
上記フルブリッジ構成のPWMインバータ部200と、供給電源(C2の両端)側との間に、図示の回生トランス部300を構成する回生トランスT1の1次巻線が接続される。また、回生トランスT1の2次巻線とダイオードD5とから成る直列回路がDC/DCコンバータ部100の入力側に並列接続されている。
【0022】
ダイオードD1に転流電流が流れている状態で、スイッチング素子Q2がオンした瞬間、回生トランスT1の1次巻線は貫通電流を阻止するインダクタとして働き、蓄積されたエネルギーはダイオードD5により放出されるが、このダイオードD5の出力は入力直流電源Viに接続されているため、回生トランスT1の1次側電圧は回生トランスT1の巻数比で決定され、この電圧がスイッチング素子Q1、Q2の跳ね返り電圧として現れる。
【0023】
その後のQ2のオン期間は、回生トランスT1の1次側インダクタンスと出力インダクタL1とのインダクタンス比で決定される電圧が回生トランスT1の1次側に印加され、そのエネルギーが蓄積される。
【0024】
スイッチング素子Q2がオフの瞬間、その蓄積エネルギーはダイオードD5により放出される。そのとき、ダイオードD5のカソードは回生側の入力直流電圧Viに固定されているため、回生トランスT1の1次側電圧はL1の巻数比で決定される電圧となり、この電圧がスイッチング素子Q2の跳ね返り電圧となる。
【0025】
図2には、上記図1に示す本実施形態による回路動作時のスイッチング素子Q1とQ2の電圧波形、電流波形、回生トランスT1の1次巻線の電流、電圧波形及びダイオードD5の電流波形が示されている。図1に示す本実施形態による回路によれば、図2に動作波形を示すように格別な効果が得られる。
【0026】
先ず、図2におけるスイッチング素子Q1、Q2の電圧波形から明らかなように、オン、オフ時に発生する跳ね返り電圧は見事にクランプされており、スイッチング素子Q1、Q2への過大なサージ電圧が防止されている。
【0027】
本実施形態によれば、どのような入力直流電圧のインバータであっても、回生トランスT1の巻数比を適切に選ぶことにより、その中で使用しているスイッチング素子の跳ね返り電圧を抑制できる。
【0028】
例えば、入力直流電圧=30V、インバータ入力電圧=360V,回生トランスの巻数比=1:1で入力電圧に回生した場合、回生トランスの2次電圧は30Vに抑えられる。1次側も30Vとなり、MOSFETにかかる跳ね返り電圧は360V+30V=390Vにしかならない。
【0029】
上述実施形態例では、回生トランスT1の2次側をダイオードD5を介して前段の降圧・昇圧コンバータ部100の入力に回生したが、ダイオードD5の接続先は図中a’、b’の箇所であっても構わない。すなわち、回生電圧を入力電源Viに接続する代わりにaとa’及びbとb’を接続して降圧・昇圧コンバータの出力に回生しても良いことは明らかである。これは、回生される側の電圧源の電圧、使用するMOSFETの許容印加電圧に応じて回生トランスT1の巻数比を決めることによりケースバイケースで回生電力の最適なリターン先を定めることができることを意味する。
【0030】
また、上述実施形態例ではインバータに適用したが、これはコンバータであっても良いことも明らかである。
【0031】
以上、本発明による回生型スナバ回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であることは当業者には容易に理解できよう。
【0032】
上述実施形態の回生型スナバ回路では、インバータあるいはコンバータ内のスイッチング回路において、貫通電流を防止するため、そのスイッチング素子の電流経路に直列に回生トランスの1次巻線を接続し、2次側を整流手段を介して前記インバータあるいはコンバータの入力側の直流電源に並列に加えて(回生して)いる。このため前記回生トランスの2次側の電圧は前記インバータあるいはコンバータの入力側の直流電圧にクランプされ、その結果、回生トランスの1次側もその回生トランスの巻線比に応じた電圧にクランプされるため、貫通電流防止用インダクタ(前記回生トランスの1次巻線)に蓄えられたエネルギーによるスイッチング素子への跳ね返り電圧を予め定めた電圧に設定することができる。従って、過渡的に動作電圧の何倍ものスパイク状の電圧がかからなくなるため、スイッチング素子の耐電圧を過大に見積もる必要がなくなりコストダウンにつながる。
【0033】
また、前記貫通電流防止用インダクタ(回生型トランスT1の1次巻線)に蓄えられたエネルギーを入力側に回生できるのでスイッチング素子のオン時の貫通電流を防止するとともに、オン時の電流波形が遅れることによりスイッチング素子の電圧電流のクロス損失を軽減でき、さらにオン状態の時に前記インダクタ(回生トランスT1の1次巻線)に蓄積されたエネルギーを含めて入力側に回生できるので、低ノイズで高変換効率を実現できるというメリットがある。
【0034】
【発明の効果】
以上説明したように、本発明による回生型スナバ回路によれば、貫通電流防止用インダクタ(前記回生トランスの1次巻線)に蓄えられたエネルギーによるスイッチング素子への跳ね返り電圧に起因するスイッチング素子の破壊を抑え耐電圧を過大に見積もる必要がなくなりコストダウンを図ることができるだけでなく、低ノイズで高変換効率を実現できるという格別な効果を奏することができる。
【図面の簡単な説明】
【図1】本発明による回生型スナバ回路の一実施形態例を示す回路図である。
【図2】図1に示す実施形態の回路の各部電圧、電流波形を示すタイミング図である。
【図3】従来のスナバ回路を示す回路図である。
【符号の説明】
100 DC/DCコンバータ部
200 PWMインバータ部
300 回生トランス部
C1 出力キャパシタ
C2 キャパシタ
D1〜D7、D101〜D104、D201、D202 ダイオード
L1 出力インダクタ
Q1〜Q5、Q201、Q201、Q101、Q102、Q201、Q202
スイッチング素子(MOSFET)
T1 回生トランス
T2 トランス
Vi 入力直流電圧源
VG1〜VG5 PWM発生器
L201、L202 インダクタ
Claims (2)
- 絶縁型DC/DCコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、
前記直流電源と前記スイッチング素子との間に、予め定められた巻数比を有する補助巻線付インダクタを直列に接続し、前記補助巻線付インダクタの補助巻線とダイオードとから成る直列回路を、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に接続することにより、前記スイッチング素子のスイッチング動作によって前記補助巻線付インダクタに蓄積されたエネルギーを、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に回生するとともに、前記補助巻線付インダクタの作用により前記スイッチング素子に印加されるサージ電圧を、前記補助巻線付インダクタの補助巻線に接続された電圧の前記巻数比に対応した電圧にクランプすることを特徴とする回生型スナバ回路。 - 絶縁型DC/DCコンバータによって入力直流電圧源から得た直流電源を、スイッチング素子を用いて断続制御することにより、前記入力直流電圧源と絶縁された直流又は交流電力を出力する回路中に設けた、前記スイッチング素子の貫通電流防止用インダクタに蓄積したエネルギーを回生する回生型スナバ回路において、
前記スイッチング素子の電流経路に直列に補助巻線付インダクタを接続し、該補助巻線付インダクタの補助巻線を整流手段を介して、前記直流又は交流電力を出力する回路と絶縁された前記入力直流電圧源に並列接続して成ることを特徴とする回生型スナバ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001301602A JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001301602A JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003111430A JP2003111430A (ja) | 2003-04-11 |
JP5093950B2 true JP5093950B2 (ja) | 2012-12-12 |
Family
ID=19121990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001301602A Expired - Lifetime JP5093950B2 (ja) | 2001-09-28 | 2001-09-28 | 回生型スナバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5093950B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011182613A (ja) * | 2010-03-04 | 2011-09-15 | Denso Corp | 電力変換システム |
JP7026535B2 (ja) * | 2018-03-06 | 2022-02-28 | ダイヤゼブラ電機株式会社 | Llc共振回路及びそれを備えた電力変換装置 |
JP7456095B2 (ja) * | 2019-06-04 | 2024-03-27 | 富士電機株式会社 | 電力変換装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4013359B2 (ja) * | 1997-11-28 | 2007-11-28 | 株式会社デンソー | 共振形電力変換装置 |
-
2001
- 2001-09-28 JP JP2001301602A patent/JP5093950B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2003111430A (ja) | 2003-04-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20071115 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080922 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090220 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20090220 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090313 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110425 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120918 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5093950 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |