JP5092727B2 - Current mirror circuit - Google Patents
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Description
本発明は、カレントミラー回路に関する。 The present invention relates to a current mirror circuit.
光受信機等において、カレントミラー回路が、フォトダイオードに流れる光電流をモニタする光電流モニタ回路等に用いられていることは知られている。特許文献1〜2に記載されている発明においても、光電流モニタ回路としてカレントミラー回路が用いられており、1つのカレントミラー回路にはベース同士が接続されている2つのPNPトランジスタが使用されている。
光受信機等における部品点数の削減、コスト低減などのためにはカレントミラー回路をCMOS化する必要がある。しかし、上記各文献に記載されたカレントミラー回路を構成するPNPトランジスタを単にCMOS化しただけでは、MOS型FETのチャネル長変調効果の影響により精度が低下してしまい、正確な電流比を得ることが困難である。 In order to reduce the number of parts and cost in an optical receiver or the like, the current mirror circuit needs to be made into CMOS. However, if the PNP transistor constituting the current mirror circuit described in each of the above documents is simply made into CMOS, the accuracy is reduced due to the effect of the channel length modulation effect of the MOS FET, and an accurate current ratio can be obtained. Is difficult.
本発明は、かかる問題を鑑みてなされたものであり、精度の低下を抑制し、正確な電流比を得ることができるカレントミラー回路を提供することを課題としている。 The present invention has been made in view of such problems, and an object of the present invention is to provide a current mirror circuit that can suppress a decrease in accuracy and obtain an accurate current ratio.
上記課題を解決するため、本発明のカレントミラー回路は、第1MOS型FET、第2MOS型FET及び第3MOS型FETと、第1オペアンプ及び第2オペアンプと、外部回路からの電流入力を受ける入力端と、電流入力に応じた電流を出力する検出端と、を備え、第1MOS型FETの第1の電流端子及び第2MOS型FETの第1の電流端子に電源電圧VCCが印加され、第1オペアンプの反転入力端子及び第2オペアンプの非反転入力端子に参照電圧Vrefが入力され、第1オペアンプの非反転入力端子が、第1MOS型FETの第2の電流端子及び前記入力端に接続されており、第1オペアンプの出力端子が、第1MOS型FETの制御端子及び第2MOS型FETの制御端子に接続されており、第2オペアンプの出力端子が、第3MOS型FETの制御端子に接続されており、第2MOS型FETの第2の電流端子が、第3MOS型FETの第1の電流端子及び第2オペアンプの反転入力端子に接続されており、第3MOS型FETの第2の電流端子が検出端に接続されている。 In order to solve the above problems, a current mirror circuit of the present invention includes a first MOS type FET, a second MOS type FET, a third MOS type FET, a first operational amplifier and a second operational amplifier, and an input terminal that receives a current input from an external circuit. And a detection terminal for outputting a current corresponding to the current input, and the power supply voltage VCC is applied to the first current terminal of the first MOS type FET and the first current terminal of the second MOS type FET, The reference voltage V ref is input to the inverting input terminal of the operational amplifier and the non-inverting input terminal of the second operational amplifier, and the non-inverting input terminal of the first operational amplifier is connected to the second current terminal and the input terminal of the first MOS type FET. The output terminal of the first operational amplifier is connected to the control terminal of the first MOS type FET and the control terminal of the second MOS type FET, and the output terminal of the second operational amplifier , Connected to the control terminal of the third MOS type FET, the second current terminal of the second MOS type FET is connected to the first current terminal of the third MOS type FET and the inverting input terminal of the second operational amplifier, The second current terminal of the third MOS type FET is connected to the detection end.
本発明のカレントミラー回路によれば、安価なCMOSプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。また、本発明のカレントミラー回路においては、第1MOS型FET及び第2MOS型FETの第1の電流端子に同一の電源電圧VCCが印加される。また、第1オペアンプによって、第1MOS型FET及び第2MOS型FETの制御端子の電圧が同一となると共に、第1MOS型FETの第2の電流端子の電圧が参照電圧Vrefに維持される。また、第3MOS型FET及び第2オペアンプによって、第2MOS型FETの第2の電流端子の電圧が第1MOS型FETの第2の電流端子に印加された参照電圧Vrefと同一になる。そのため、第1MOS型FET及び第2MOS型FETそれぞれの第1の電流端子及び第2の電流端子の間の電圧を同一にすることができ、チャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路の精度の低下を抑制し、正確な電流比を得ることができる。 According to the current mirror circuit of the present invention, an inexpensive CMOS process can be used, and the cost of the current mirror circuit can be reduced. In the current mirror circuit of the present invention, the same power supply voltage VCC is applied to the first current terminals of the first MOS type FET and the second MOS type FET. In addition, the voltage at the control terminal of the first MOS type FET and the second MOS type FET becomes the same by the first operational amplifier, and the voltage at the second current terminal of the first MOS type FET is maintained at the reference voltage V ref . In addition, the voltage of the second current terminal of the second MOS type FET becomes the same as the reference voltage V ref applied to the second current terminal of the first MOS type FET by the third MOS type FET and the second operational amplifier. Therefore, the voltage between the first current terminal and the second current terminal of each of the first MOS type FET and the second MOS type FET can be made the same, and the influence of the channel length modulation effect can be reduced. . As a result, a decrease in accuracy of the current mirror circuit can be suppressed and an accurate current ratio can be obtained.
また、このカレントミラー回路は、第4MOS型FET及び第5MOS型FETと、第3オペアンプと、を更に備え、第4MOS型FETの第1の電流端子と第5MOS型FETの第1の電流端子に電源電圧VCCと等しい電圧が印加され、第3オペアンプの反転入力端子に参照電圧Vrefと等しい電圧が入力されていると共に、第3オペアンプの出力端子が第4MOS型FETの制御端子及び第5MOS型FETの制御端子に接続されており、第4MOS型FETの第2の電流端子が第3オペアンプの非反転入力端子及び入力端に接続されており、第5MOS型FETの第2の電流端子が、第3MOS型FETの第1の電流端子及び第2オペアンプの反転入力端子に接続されていることが好適である。 The current mirror circuit further includes a fourth MOS type FET, a fifth MOS type FET, and a third operational amplifier, and is connected to the first current terminal of the fourth MOS type FET and the first current terminal of the fifth MOS type FET. A voltage equal to the power supply voltage VCC is applied, a voltage equal to the reference voltage Vref is input to the inverting input terminal of the third operational amplifier, and the output terminal of the third operational amplifier is the control terminal of the fourth MOS type FET and the fifth MOS. Is connected to the control terminal of the FET, the second current terminal of the fourth MOS FET is connected to the non-inverting input terminal and the input terminal of the third operational amplifier, and the second current terminal of the fifth MOS FET is The first MOS terminal is preferably connected to the first current terminal of the third MOS FET and the inverting input terminal of the second operational amplifier.
これにより、第1及び第2のMOS型FETの制御端子同士に同一の電圧を印加し、また第4及び第5のMOS型FETの制御端子同士に同一の電圧を印加した上で、第1及び第2のMOS型FETそれぞれの第1の電流端子と第2の電流端子との間の電圧を同一にすると共に第4及び第5のMOS型FETそれぞれの第1の電流端子と第2の電流端子との間の電圧を同一にすることができる。そのため、2組以上のMOS型FETを備える場合でも、精度の低下を抑制し、正確な電流比を得ることができる。 As a result, the same voltage is applied to the control terminals of the first and second MOS FETs, and the same voltage is applied to the control terminals of the fourth and fifth MOS FETs. And the same voltage between the first current terminal and the second current terminal of each of the second and second MOS FETs, and the first current terminal and the second current of each of the fourth and fifth MOS FETs. The voltage between the current terminals can be made the same. For this reason, even when two or more sets of MOS FETs are provided, a reduction in accuracy can be suppressed and an accurate current ratio can be obtained.
また、第1MOS型FETのゲート幅W1とゲート長L1及び第2MOS型FETのゲート幅W2とゲート長L2がN×W1=W2(Nは1以上の整数)及びL1=L2の関係を満たし、第4MOS型FETのゲート幅W4とゲート長L4及び第5MOS型FETのゲート幅W5とゲート長L5がN×W4=W5及びL4=L5の関係を満たし、W1/L1がW4/L4より大きいことが好適である。 Further, the gate width W 1 and gate length L 1 of the first MOS type FET and the gate width W 2 and gate length L 2 of the second MOS type FET are N × W 1 = W 2 (N is an integer of 1 or more) and L 1. = L 2 is satisfied, and the gate width W 4 and gate length L 4 of the fourth MOS type FET and the gate width W 5 and gate length L 5 of the fifth MOS type FET are N × W 4 = W 5 and L 4 = L It is preferable that the relationship of 5 is satisfied and W 1 / L 1 is larger than W 4 / L 4 .
第1MOS型FETのゲート幅W1とゲート長L1及び第2MOS型FETのゲート幅W2とゲート長L2がN×W1=W2(Nは1以上の整数)及びL1=L2の関係を満たし、第4MOS型FETのゲート幅W4とゲート長L4及び第5MOS型FETのゲート幅W5とゲート長L5がN×W4=W5及びL4=L5の関係を満たすため、第1MOS型FETに流れる電流を第2MOS型FETによって比率Nで正確にコピーし、第4MOS型FETに流れる電流を第5MOS型FETによって比率Nで正確にコピーすることが可能となる。 The gate width W 1 and gate length L 1 of the first MOS type FET and the gate width W 2 and gate length L 2 of the second MOS type FET are N × W 1 = W 2 (N is an integer of 1 or more) and L 1 = L 2 is satisfied, and the gate width W 4 and the gate length L 4 of the fourth MOS type FET and the gate width W 5 and the gate length L 5 of the fifth MOS type FET are N × W 4 = W 5 and L 4 = L 5 . In order to satisfy the relationship, the current flowing through the first MOS type FET can be accurately copied by the second MOS type FET at the ratio N, and the current flowing through the fourth MOS type FET can be accurately copied by the fifth MOS type FET at the ratio N. Become.
また、W1/L1がW4/L4より大きいため、第1及び第2のMOS型FETの一組と第4及び第5のMOS型FETの一組の受け持つ入力電流の電流範囲をオーバーラップさせ、第1及び第2のMOS型FETが弱反転領域で動作させることなく、広い電流範囲をカバーすることができる。なお、ここで弱反転領域とは入力端に入力される電流が第1の電流端子と第2の電流端子との間の電圧により指数関係的に変化する領域をいう。 In addition, since W 1 / L 1 is larger than W 4 / L 4 , the current range of the input current handled by one set of the first and second MOS type FETs and one set of the fourth and fifth MOS type FETs is set. It is possible to cover a wide current range without overlapping and operating the first and second MOS FETs in the weak inversion region. Here, the weak inversion region is a region where the current input to the input terminal changes exponentially with the voltage between the first current terminal and the second current terminal.
大電流領域では第1MOS型FETと第1オペアンプとを含む閉ループの利得が大きく、小電流領域では第4MOS型FETと第3オペアンプとを含む閉ループの利得が大きく、第1及び2のMOS型FETが弱反転領域に至る前に2つの閉ループが切替わることが好適である。 In the large current region, the closed loop gain including the first MOS type FET and the first operational amplifier is large, and in the small current region, the closed loop gain including the fourth MOS type FET and the third operational amplifier is large. Preferably, the two closed loops are switched before reaching the weak inversion region.
また、第1〜第3のオペアンプに含まれるトランジスタは、MOS型FETであることが好適である。また、第1、第2、第4及び第5のMOS型FETは、弱反転領域に入らないようにバイアスされていることが好適である。 The transistors included in the first to third operational amplifiers are preferably MOS FETs. The first, second, fourth, and fifth MOS FETs are preferably biased so as not to enter the weak inversion region.
本発明のカレントミラー回路によれば、精度の低下を抑制し、正確な電流比を得ることができる。 According to the current mirror circuit of the present invention, a reduction in accuracy can be suppressed and an accurate current ratio can be obtained.
以下、添付図面を参照して本発明に係るカレントミラー回路の好適な実施形態について詳細に説明する。なお、図面の説明において同一の要素に同一の符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of a current mirror circuit according to the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.
(第1実施形態)
図1は、本発明の第1実施形態に係るカレントミラー回路1Aの構成を示す図である。カレントミラー回路1Aは、入力端3、検出端5、第1MOS型FET11、第2MOS型FET13、第3MOS型FET15、第1オペアンプ20、第2オペアンプ22及びモニタ抵抗Rmonを備える。
(First embodiment)
FIG. 1 is a diagram showing a configuration of a
入力端3は、外部回路(図1の点線部分)から電流入力を受けるものであり、第1MOS型FET11のドレイン(第2の電流端子)と第1オペアンプ20の非反転入力端子に接続されている。外部回路は光受信回路であり、その電流源としては例えば第1オペアンプ20の非反転入力端子を介して供給される参照電圧Vrefによって逆バイアスが安定して供給されているフォトダイオードが用いられる。第1オペアンプ20は、第1MOS型FET11及び第2MOS型FET13のゲート電圧を同時に決定すると共に、第1MOS型FET11のドレイン電圧を参照電圧Vrefに維持させるために用いられるものである。また、第2オペアンプ22は、第2MOS型FET13のドレイン電圧をVrefに維持させるために用いられるものである。また、第1及び第2のオペアンプ20、22に含まれるトランジスタはMOS型FETである。
The
第1MOS型FET11、第2MOS型FET13及び第3MOS型FET15は、例えばp−MOS型FETである。また、第1MOS型FET11と第2MOS型FET13は同じ特性を有する。具体的には、第1MOS型FET11は、ゲート幅W1が20μmでゲート長L1が0.3μmであり、第2MOS型FET13は、ゲート幅W2が20μmでゲート長L2が0.3μmである。従って、第1MOS型FET11及び第2MOS型FET13は、N×W1=W2(N=1)及びL1=L2の関係を満たす。
The first MOS type FET 11, the second MOS type FET 13, and the third MOS type FET 15 are, for example, p-MOS type FETs. The first MOS type FET 11 and the second MOS type FET 13 have the same characteristics. Specifically, the first MOS type FET 11 has a gate width W 1 of 20 μm and a gate length L 1 of 0.3 μm, and the second MOS type FET 13 has a gate width W 2 of 20 μm and a gate length L 2 of 0.3 μm. It is. Accordingly, the first
また、第1MOS型FET11と第2MOS型FET13との互いのゲート同士は共通接続されている。第1MOS型FET11及び第2MOS型FET13のソース(第1の電流端子)は共に正電圧(3.0V)の電源電圧VCCが印加されている電源端子に接続されている。第1MOS型FET11は、ドレインが入力端3及び第1オペアンプ20の非反転入力端子に接続されており、ゲートが第1オペアンプ20の出力端子に接続されている。なお、第1オペアンプ20の反転入力端子には正電圧(2.5V)の参照電圧Vrefが印加される。第1オペアンプ20による帰還回路により、第1MOS型FET11及び第2MOS型FET13の組に対してIinの大きさに対応したVGSHが第1及び第2のMOS型FET11、13それぞれのソースとゲートとの間の電圧として発生する。
The gates of the first MOS type FET 11 and the second MOS type FET 13 are connected in common. The source of the 1MOS type FET11 and the 2MOS type FET 13 (first current terminal) are both power supply voltage V CC positive voltage (3.0 V) is connected to the power supply terminal is applied. The first MOS FET 11 has a drain connected to the
第2MOS型FET13は、第1MOS型FET11に流れる電流をコピーするものであって、ドレインが第3MOS型FET15のソース及び第2オペアンプ22の反転入力端子に接続されている。また、第2オペアンプ22は、非反転入力端子に2.5Vの参照電圧Vrefが与えられている。
The second
第3MOS型FET15は、そのゲートが第2オペアンプ22の出力端子に接続され、第2オペアンプ22と共に第2MOS型FET13のドレイン電圧を第1MOS型FET11のドレインに印加された参照電圧Vrefと同一にするものであり、第3MOS型FET15のドレインは検出端5と一端が接地されているモニタ抵抗Rmonとに接続される。第2MOS型FET13のドレインは、帰還回路を構成する第3MOS型FET15のソースと第2オペアンプ22に接続されている。これにより、第2MOS型FET13のドレイン電圧は第2オペアンプ22の非反転入力端子に印加されているVrefと同一の電圧となる。
The gate of the third MOS FET 15 is connected to the output terminal of the second
以下、本実施形態に係るカレントミラー回路1Aの動作を説明する。本実施形態において、第1オペアンプ20によって2.5Vの参照電圧Vrefと同一の電圧が第1MOS型FET11のドレイン電圧になるように適切に制御される。また、第1MOS型FET11のソースには3.0Vの電源電圧VCCが印加された電源端子が接続されているため、第1MOS型FET11のソース及びドレイン間電圧VDSが一定となる。そのため、第1MOS型FET11は、入力端3に入力されるIin(図1参照)の大きさによって抵抗値が変化する可変抵抗として動作する。
Hereinafter, the operation of the
また、第2オペアンプ22の非反転入力端子にVrefが供給されており、第2オペアンプ22及び第3MOS型FET15が帰還回路をなしているため、第3MOS型FET15のソース及び第2オペアンプ22の反転入力端子に接続している第2MOS型FET13のドレイン電圧は参照電圧Vref(2.5V)となるように制御される。
Further, V ref is supplied to the non-inverting input terminal of the second
第1MOS型FET11と第2MOS型FET13のゲート同士が接続されているため、第1MOS型FET11と第2MOS型FET13のゲートには同一の電圧が印加されており、またそれぞれのゲート幅とゲート長との比(200/3)が同一であるため、第1MOS型FET11に流れる電流Iinの電流量と同一の電流量のモニタ電流Imonが第2MOS型FET13によりコピーされる。また、モニタ側ではモニタ抵抗Rmonによってモニタ電流Imonをモニタ電圧Vmonに変換、或いはコピーされた正確なモニタ電流Imonを他回路で利用することが可能となる。
Since the gates of the first
このように、本実施形態に係るカレントミラー回路1Aによれば、安価なCMOSプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。
Thus, according to the
また、本実施形態に係るカレントミラー回路1Aにおいては、第1MOS型FET11及び第2MOS型FET13のゲート幅とゲート長との比が200/3で同一であるため、第2MOS型FET13によって第1MOS型FET11に流れる電流を正確にコピーすることができる。
Further, in the
また、本発明のカレントミラー回路1Aにおいては、第1MOS型FET11及び第2MOS型FET13それぞれのソースに同一の3.0Vの電源電圧VCCが印加される。また、第1オペアンプ20によって、第1MOS型FET11及び第2MOS型FET13のゲート電圧が同一となると共に、第1MOS型FET11のドレイン電圧が参照電圧Vrefに維持される。また、第3MOS型FET15及び第2オペアンプ22によって、第2MOS型FET13のドレイン電圧が第1MOS型FET11のドレインに印加された参照電圧Vrefと同一になる。そのため、第1MOS型FET11及び第2MOS型FET13それぞれのソース及びドレインの間の電圧を同一にすることができ、十分なドレインーソース間電圧が得られない条件においてもチャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路1Aの精度の低下を抑制し、正確な電流比を得ることができる。
In the
より具体的に、図2〜図4を用い、単純なカレントミラー回路と比較して、このカレントミラー回路1Aの効果を説明する。図2は、モニタ抵抗Rmonを有し、外部回路(点線部分)から電流入力を受ける従来の単純なpMOSカレントミラー回路の構成図である。図3及び図4はそれぞれ、この単純なpMOSカレントミラー回路及びカレントミラー回路1Aの具体的な動作例を表す図であり、図3(a)及び図4(a)においてはソースとゲートとの間の電圧(VGSH)の電流Iin依存性を、図3(b)及び図4(b)においてはモニタ電流ImonのIin依存性を、図3(c)及び図4(c)においては誤差((Imon−Iin)/Iin×100)のIin依存性を示している。
More specifically, the effects of the
図3(c)に示されているように、単純なカレントミラー回路では、±10%以内の精度を得られる範囲が、いわゆるチャネル長変調効果の影響により20dB程度の領域に限定される。一方、カレントミラー回路1Aでは、図4(c)に示されるように、±10%以内の精度を得られる範囲が40dB程度の領域まで拡大される。これは、第1オペアンプ20及び第2オペアンプ22を用いて第1及び第2のMOS型FET11、13のVDSが同一になるように制御されてチャネル長変調効果の影響が低減されたことによる。
As shown in FIG. 3C, in a simple current mirror circuit, the range in which accuracy within ± 10% can be obtained is limited to a region of about 20 dB due to the influence of the so-called channel length modulation effect. On the other hand, in the
ところで、入力端3に入力される電流をIin、第1MOS型FET11のソースとゲートとの間の電圧をVGSH、第1及び第2のMOS型FET11、13の閾値電圧をVT、ゲート酸化膜の単位容量をCOX、定数をγ、ゲート幅をW、ゲート長をL、キャリア移動度をμ、係数βをW/LμCOXとした場合、入力端3に入力される電流Iinと第1MOS型FET11のゲート電圧VGSHの間には次の3つの状態が生じる。
By the way, the current input to the
このように、ゲート電圧VGSHの大きさによって3つの状態が生じ、式(1)の状態、式(2)の状態、式(3)の状態それぞれは、通常、飽和領域、線形領域(非飽和領域)、弱反転領域(サブスレッショルド)と呼ばれる。本実施形態に係るカレントミラー回路1Aにおいては、電源電圧VCCが3.0V、参照電圧Vrefが2.5V、VCC−Vrefが0.5Vになるので、ほとんどの場合、線形領域あるいは弱反転領域で動作する。また、第1MOS型FET11を流れるIinが大きい領域では、線形領域で動作するため、Iinの最大電流をIinmaxとするとMOS型FETに必要な最低限のサイズを抵抗値0.5V/Iinmaxから求めることができる。この線形領域での第1及び第2のMOS型FET11、13の動作を用いて、第2のMOS型FET13による第1のMOS型FET11の電流のコピーを精度よく実現することができる。
As described above, three states are generated depending on the magnitude of the gate voltage V GSH , and the state of the expression (1), the state of the expression (2), and the state of the expression (3) are usually in a saturation region and a linear region (non- Saturation region) and weak inversion region (subthreshold). In the
しかし、Iinが小さくなりVGSHがVTに近づくと、第1MOS型FET11は徐々に弱反転領域で動作し始め、更にIinを小さくするとついにはVGSH<VTとなる。すると、式(3)の状態になるため、Iinの大きさはVGSHに対して指数関数的に変化する。そのため、第1のMOS型FET11のVTバラツキにより、大きく影響を受けるおそれがある(後述する図6参照)。従って、より広い電流範囲をカバーするためには、後述する第2実施形態に係るカレントミラー回路1Bのように2組のMOS型FETを用いることがより有効である。
However, when I in decreases and V GSH approaches V T , the first
(第2実施形態)
図5は、本発明の第2実施形態に係るカレントミラー回路1Bの構成を示す図である。カレントミラー回路1Bは、入力端3、検出端5、第1MOS型FET11、第2MOS型FET13、第3MOS型FET15、第4MOS型FET17、第5MOS型FET19、第1オペアンプ20、第2オペアンプ22、第3オペアンプ24及びモニタ抵抗Rmonを備える。カレントミラー回路1Bは、第4MOS型FET17、第5MOS型FET19からなる新たなMOS型FETの組及び第3オペアンプ24を更に備える点において第1実施形態に係るカレントミラー回路1Aと相違する。
(Second Embodiment)
FIG. 5 is a diagram showing a configuration of a
第3オペアンプ24は、第4MOS型FET17及び第5MOS型FET19のゲート電圧を同時に決定すると共に、第4MOS型FET17のドレイン電圧を参照電圧Vref(2.5V)に維持させるために用いられるものである。第3オペアンプ24のゲインは、大電流領域では第1MOS型FET11と第1オペアンプ20からなる閉ループ利得が大きくなり、小電流領域では第4MOS型FET17と第3オペアンプ24からなる閉ループ利得が大きくなるように選ばれ、第1及び第2のMOS型FET11、13がサブスレッショルト領域に至る前に閉ループ利得が切り替わるように選ばれる。第3オペアンプ24に含まれるトランジスタはMOS型FETである。
The third
第4MOS型FET17及び第5MOS型FET19は、例えばp−MOS型FETであって、互いに同一の特質を有する。具体的には、第4MOS型FET17は、ゲート幅W4が4μmでゲート長L4が10μmであり、第5MOS型FET19は、ゲート幅W5が4μmでゲート長L5が10μmである。従って、第4MOS型FET17及び第5MOS型FET19は、N×W4=W5(N=1)及びL4=L5の関係を満たす。第4MOS型FET17は、ソースが正電圧(3.0V)の電源電圧VCCが印加された電源端子に接続されており、ドレインが入力端3と第3オペアンプ24の非反転入力端子に接続している。また、第4MOS型FET17は、ゲートが第5MOS型FET19のゲートと接続されている。
The fourth
第5MOS型FET19は、第4MOS型FET17を流れる電流をコピーするためのものであり、ソースは、正電圧(3.0V)の電源電圧VCCが印加された電源端子に接続されている。また、第5MOS型FET19は、ドレインが第2オペアンプ22の反転入力端子及び第3MOS型FET15のソースに接続されている。
The 5MOS type FET19 is for copying the current flowing in the first
以下、本実施形態に係るカレントミラー回路1Bの動作を説明する。本実施形態に係るカレントミラー回路1Bにおいては、第1オペアンプ20により帰還回路が構成され、先に第1MOS型FET11及び第2MOS型FET13の組がオンになり、この組に対してIinの大きさに対応したVGSHが発生する。大電流領域において第1及び第2のMOS型FET11、13は線形領域で動作し、第4及び第5のMOS型FET17、19も共に動作する。しかし、第4及び第5のMOS型FET17、19のゲート幅とゲート長の比(4/10)が第1及び第2のMOS型FET11、13のゲート幅とゲート長の比(100/3)に比べて小さいため、第1及び第2のMOS型FET11、13の組に並列に挿入された高抵抗体として動作するに過ぎない。従って、大電流領域において、カレントミラー回路1Bは、主として第1及び第2のMOS型FET11、13によりその動作が決まり、安定的に動作する。
Hereinafter, the operation of the
しかし、Iinが小さくなってVGSHがVTに近づいていくと、上述のように、第1及び第2のMOS型FET11、13は徐々に弱反転領域で動作しはじめ、更にIinを小さくするとついにはVGSH<VTとなってしまう。このようなバイアスの状態となると、第1及び第2のMOS型FET11、13は、上述の数3の状態の領域となり、Iinの大きさはVGSHに対して指数関数的に変化するため、第1及び第2のMOS型FET11、13の組のVTバラツキに大きく影響を受ける。
However, as I in decreases and V GSH approaches V T , as described above, the first and second
図6は、カレントミラー回路のVTバラツキ特性を表す図であり、ΔIDS(ソースとドレインとの間の電流)の誤差のVGS−VT依存性を示している。図6に示すとおり、VGSH−VTが−0.2Vになると、カレントミラー回路のΔIDS(ソースとドレイン間の電流)の誤差は60%超まで悪化する。 Figure 6 is a diagram showing the V T variation characteristic of the current mirror circuit, shows the V GS -V T dependence of the error of [Delta] I DS (current between the source and the drain). As shown in FIG. 6, when V GSH −V T becomes −0.2 V, the error of ΔI DS (current between the source and drain) of the current mirror circuit deteriorates to over 60%.
かかる場合、第4及び第5のMOS型FET17、19の新たなMOS型FETの組を用いることで、第1及び第2のMOS型FET11、13が弱反転領域に入る前に第4及び第5のMOS型FET17、19への帰還を開始させ、上述の第1及び第2のMOS型FET11、13の組のVTバラツキの対する大きな影響を回避することができる。
In such a case, by using a new set of MOS type FETs of the fourth and fifth
すなわち、第4及び第5のMOS型FET17、19を新たに採用することで、小電流領域において第1及び第2のMOS型FET11、13の組をオフとして、第4及び第5のMOS型FET17、19の組を線形領域で動作させることができる。これは、カレントミラー回路1Bにおいて、第3オペアンプ24及び第4MOS型FET17を含む閉ループ利得が、第1オペアンプ20及び第1MOS型FET11を含む閉ループ利得より大きくなることによる。なお、この小電流領域においては、Iinの大きさに対応したVGSLが第4及び第5のMOS型FET17、19それぞれのソースとゲートとの間の電圧となる。
That is, by adopting the fourth and fifth
以下、図7に基づいて、カレントミラー回路1Aに第4及び第5のMOS型FET17、19の組を更に加えたカレントミラー回路1Bの効果を具体的に説明する。図7はカレントミラー回路1Bの具体的な動作例を表す図であり、図7(a)においてはソースとゲート間の電圧(VGS)の電流Iin依存性を、図7(b)においてはモニタ電流ImonのIin依存性を、図7(c)においては精度((Imon−Iin)/Iin×100)のIin依存性を示している。なお、図7(a)中のVGSHは、大電流領域における第1MOS型FET11及び第2MOS型FET13の組に対してIinの大きさに対応したゲートとソースとの間の電圧である。また、VGSLは、小電流領域における第4MOS型FET17及び第5MOS型FET19の組に対してIinの大きさに対応したゲートとソースとの間の電圧である。図7(c)に示すように、カレントミラー回路1Bでは、±10%以内の精度を得られる範囲が80dB以上の領域に拡大される。
Hereinafter, based on FIG. 7, the effect of the
上述したように、カレントミラー回路1Aにより、チャネル長変調効果を抑制して±10%以内の精度を得られる範囲が40dB程度の領域まで拡大された(図4(c)参照)。しかし、カレントミラー回路1Aに新たに第4及び第5のMOS型FET17、19の組を加えたカレントミラー回路1Bによれば、±10%以内の精度を得られる範囲が更に80dB以上の領域にまで拡大される。これは、チャネル長変調効果の抑制に加えて第1及び第2のMOS型FET11、13の組のVTバラツキの影響を抑制したことによる。
As described above, the
以上の実施形態に係るカレントミラー回路1Bによれば、回路をCMOS化することによって集積化することで、部品点数の削減、コスト低減が可能となる。また、第4MOS型FET17及び第5MOS型FET19のゲート幅とゲート長の比が4/10で同一であるため、第5MOS型FET19によって第4MOS型FET17に流れる電流を正確にコピーすることが可能となる。
According to the
また、カレントミラー回路1Bによれば、第1MOS型FET11及び第2MOS型FET13それぞれのソース及びドレインの間の電圧を同一にすると共に第4MOS型FET17及び第5MOS型FET19それぞれのソース及びドレインの間の電圧をも同一とすることができるため、2組のMOS型FETが用いられる場合においても、チャネル長変調効果の影響を低減することが可能となり、広いダイナミックレンジで精度よく電流をコピーすることができる。
Further, according to the
また、第1及び第2のMOS型FET11、13のゲート幅とゲート長の比(200/3)が第4及び第5のMOS型FET17、19のゲート幅とゲート長の比(4/10)より大きい、つまり第1及び第2のMOS型FET11、13のゲインが第4及び第5のMOS型FET17、19のゲインと比べて飽和領域で500/3倍大きく、且つ第3オペアンプ24のゲインが40dBで第1オペアンプ20のゲイン60dBであるため、大電流領域では必ず第1MOS型FET11と第1オペアンプ20とを含む閉ループが動作し、入力電流の低下と共に閉ループゲインの大小関係が切り替わり、第1及び第2のMOS型FET11、13の一組と第4及び第5のMOS型FET17、19の一組が受け持つ入力電流の電流範囲をオーバーラップさせ、第1及び第2のMOS型FET11、13が弱反転領域で動作することを抑制できる。第1及び第3のオペアンプ20、24のゲインは、第1及び第2のMOS型FET11、13が弱反転領域に入る前に適切に第4及び第5のMOS型FET17、19にカレントミラー動作が切り替わる様に設定している。
The ratio of the gate width to the gate length of the first and second
すなわち、このカレントミラー回路1Bにおいては、第1MOS型FET11及び第2MOS型FET13のゲートに入力される電圧が第1MOS型FET11と第2MOS型FET13の閾値電圧を下回る前に、第4MOS型FET17及び第5MOS型FET19への帰還が機能し始める。そのため、第1、第2、第4及び第5のMOS型FET11、13、17、19が線形領域で動作し、また第1及び第2のMOS型FET11、13の組のVTバラツキの影響が抑制され、広いダイナミックレンジで精度よく電流をコピーすることができる。
That is, in the
以上、本発明の好適な実施形態について説明してきたが、本実施形態は本発明の趣旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態に係るカレントミラー回路においては、1組のMOS型FET又は2組のMOS型FETが用いられているが、必要なダイナミックレンジに応じてMOS型FETの組の数を増やしてもよい。また、本実施形態において、MOS型FETがp−MOSであるが、電流Iinの向きを反転させてn−MOSとして構成してもよい。また、電流をコピーする際の比率Nは自由に選ぶことができる。 The preferred embodiment of the present invention has been described above, but the present embodiment can be variously modified without departing from the spirit of the present invention. Specifically, in the current mirror circuit according to the present embodiment, one set of MOS type FETs or two sets of MOS type FETs are used, but the number of sets of MOS type FETs depends on the required dynamic range. May be increased. Further, in the present embodiment, although MOS-type FET is a p-MOS, may be constituted by reversing the direction of current I in a n-MOS. Further, the ratio N for copying the current can be freely selected.
1A,1B…カレントミラー回路、3…入力端、5…検出端、11,13,15,17,19…第1〜第5MOS型FET、20,22,24…第1〜第3オペアンプ、VCC…電源電圧、Vref…参照電圧。
DESCRIPTION OF
Claims (5)
第1オペアンプ、第2オペアンプ及び第3オペアンプと、
外部回路からの電流入力を受ける入力端と、
前記電流入力に応じた電流を出力する検出端と、
を備え、
前記第1MOS型FETの第1の電流端子及び前記第2MOS型FETの第1の電流端子に電源電圧VCCが印加され、
前記第1オペアンプの反転入力端子及び前記第2オペアンプの非反転入力端子に参照電圧Vrefが入力され、
前記第1オペアンプの非反転入力端子が、前記第1MOS型FETの第2の電流端子及び前記入力端に接続されており、
前記第1オペアンプの出力端子が、前記第1MOS型FETの制御端子及び前記第2MOS型FETの制御端子に接続されており、
前記第2オペアンプの出力端子が、前記第3MOS型FETの制御端子に接続されており、
前記第2MOS型FETの第2の電流端子が、第3MOS型FETの第1の電流端子及び第2オペアンプの反転入力端子に接続されており、
前記第3MOS型FETの第2の電流端子が前記検出端に接続されており、
前記第4MOS型FETの第1の電流端子と前記第5MOS型FETの第1の電流端子に前記電源電圧V CC と等しい電圧が印加され、
前記第3オペアンプの反転入力端子に前記参照電圧V ref と等しい電圧が入力されていると共に、前記第3オペアンプの出力端子が前記第4MOS型FETの制御端子及び前記第5MOS型FETの制御端子に接続されており、
前記第4MOS型FETの第2の電流端子が前記第3オペアンプの非反転入力端子及び前記入力端に接続されており、
前記第5MOS型FETの第2の電流端子が、前記第3MOS型FETの第1の電流端子及び前記第2オペアンプの反転入力端子に接続されているカレントミラー回路。 A first MOS type FET, a second MOS type FET , a third MOS type FET , a fourth MOS type FET , and a fifth MOS type FET ;
A first operational amplifier , a second operational amplifier, and a third operational amplifier ;
An input terminal for receiving a current input from an external circuit;
A detection end for outputting a current corresponding to the current input;
With
A power supply voltage VCC is applied to the first current terminal of the first MOS type FET and the first current terminal of the second MOS type FET,
A reference voltage V ref is input to the inverting input terminal of the first operational amplifier and the non-inverting input terminal of the second operational amplifier,
A non-inverting input terminal of the first operational amplifier is connected to a second current terminal and the input terminal of the first MOS FET;
An output terminal of the first operational amplifier is connected to a control terminal of the first MOS type FET and a control terminal of the second MOS type FET;
An output terminal of the second operational amplifier is connected to a control terminal of the third MOS type FET;
A second current terminal of the second MOS type FET is connected to a first current terminal of the third MOS type FET and an inverting input terminal of the second operational amplifier;
A second current terminal of the third MOS type FET is connected to the detection end ;
A voltage equal to the power supply voltage VCC is applied to the first current terminal of the fourth MOS type FET and the first current terminal of the fifth MOS type FET ,
A voltage equal to the reference voltage V ref is input to the inverting input terminal of the third operational amplifier, and the output terminal of the third operational amplifier is connected to the control terminal of the fourth MOS type FET and the control terminal of the fifth MOS type FET. Connected,
A second current terminal of the fourth MOS type FET is connected to a non-inverting input terminal and the input terminal of the third operational amplifier;
A current mirror circuit in which a second current terminal of the fifth MOS type FET is connected to a first current terminal of the third MOS type FET and an inverting input terminal of the second operational amplifier .
前記第4MOS型FETのゲート幅W4とゲート長L4及び前記第5MOS型FETのゲート幅W5とゲート長L5がN×W4=W5及びL4=L5の関係を満たし、
W1/L1がW4/L4より大きい請求項1に記載のカレントミラー回路。 The gate width W 1 and gate length L 1 of the first MOS type FET and the gate width W 2 and gate length L 2 of the second MOS type FET are N × W 1 = W 2 (N is an integer of 1 or more) and L 1. = L 2 is satisfied,
The gate width W 4 and gate length L 4 of the fourth MOS type FET and the gate width W 5 and gate length L 5 of the fifth MOS type FET satisfy the relationship of N × W 4 = W 5 and L 4 = L 5 ,
The current mirror circuit according to claim 1 , wherein W 1 / L 1 is greater than W 4 / L 4 .
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