JP5092727B2 - Current mirror circuit - Google Patents

Description

本発明は、カレントミラー回路に関する。   The present invention relates to a current mirror circuit.

光受信機等において、カレントミラー回路が、フォトダイオードに流れる光電流をモニタする光電流モニタ回路等に用いられていることは知られている。特許文献１〜２に記載されている発明においても、光電流モニタ回路としてカレントミラー回路が用いられており、１つのカレントミラー回路にはベース同士が接続されている２つのＰＮＰトランジスタが使用されている。
特開２００３−１９８２７９号公報 特開平１１−２８４４４５号公報 In an optical receiver or the like, it is known that a current mirror circuit is used for a photocurrent monitor circuit or the like that monitors a photocurrent flowing through a photodiode. In the inventions described in Patent Documents 1 and 2, a current mirror circuit is used as a photocurrent monitor circuit, and two PNP transistors whose bases are connected are used in one current mirror circuit. Yes.
JP 2003-198279 A JP-A-11-284445

光受信機等における部品点数の削減、コスト低減などのためにはカレントミラー回路をＣＭＯＳ化する必要がある。しかし、上記各文献に記載されたカレントミラー回路を構成するＰＮＰトランジスタを単にＣＭＯＳ化しただけでは、ＭＯＳ型ＦＥＴのチャネル長変調効果の影響により精度が低下してしまい、正確な電流比を得ることが困難である。   In order to reduce the number of parts and cost in an optical receiver or the like, the current mirror circuit needs to be made into CMOS. However, if the PNP transistor constituting the current mirror circuit described in each of the above documents is simply made into CMOS, the accuracy is reduced due to the effect of the channel length modulation effect of the MOS FET, and an accurate current ratio can be obtained. Is difficult.

本発明は、かかる問題を鑑みてなされたものであり、精度の低下を抑制し、正確な電流比を得ることができるカレントミラー回路を提供することを課題としている。   The present invention has been made in view of such problems, and an object of the present invention is to provide a current mirror circuit that can suppress a decrease in accuracy and obtain an accurate current ratio.

上記課題を解決するため、本発明のカレントミラー回路は、第１ＭＯＳ型ＦＥＴ、第２ＭＯＳ型ＦＥＴ及び第３ＭＯＳ型ＦＥＴと、第１オペアンプ及び第２オペアンプと、外部回路からの電流入力を受ける入力端と、電流入力に応じた電流を出力する検出端と、を備え、第１ＭＯＳ型ＦＥＴの第１の電流端子及び第２ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧Ｖ_ＣＣが印加され、第１オペアンプの反転入力端子及び第２オペアンプの非反転入力端子に参照電圧Ｖ_ｒｅｆが入力され、第１オペアンプの非反転入力端子が、第１ＭＯＳ型ＦＥＴの第２の電流端子及び前記入力端に接続されており、第１オペアンプの出力端子が、第１ＭＯＳ型ＦＥＴの制御端子及び第２ＭＯＳ型ＦＥＴの制御端子に接続されており、第２オペアンプの出力端子が、第３ＭＯＳ型ＦＥＴの制御端子に接続されており、第２ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されており、第３ＭＯＳ型ＦＥＴの第２の電流端子が検出端に接続されている。 In order to solve the above problems, a current mirror circuit of the present invention includes a first MOS type FET, a second MOS type FET, a third MOS type FET, a first operational amplifier and a second operational amplifier, and an input terminal that receives a current input from an external circuit. And a detection terminal for outputting a current corresponding to the current input, and the power supply voltage _VCC is applied to the first current terminal of the first MOS type FET and the first current terminal of the second MOS type FET, The reference voltage V _ref is input to the inverting input terminal of the operational amplifier and the non-inverting input terminal of the second operational amplifier, and the non-inverting input terminal of the first operational amplifier is connected to the second current terminal and the input terminal of the first MOS type FET. The output terminal of the first operational amplifier is connected to the control terminal of the first MOS type FET and the control terminal of the second MOS type FET, and the output terminal of the second operational amplifier , Connected to the control terminal of the third MOS type FET, the second current terminal of the second MOS type FET is connected to the first current terminal of the third MOS type FET and the inverting input terminal of the second operational amplifier, The second current terminal of the third MOS type FET is connected to the detection end.

本発明のカレントミラー回路によれば、安価なＣＭＯＳプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。また、本発明のカレントミラー回路においては、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴの第１の電流端子に同一の電源電圧Ｖ_ＣＣが印加される。また、第１オペアンプによって、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴの制御端子の電圧が同一となると共に、第１ＭＯＳ型ＦＥＴの第２の電流端子の電圧が参照電圧Ｖ_ｒｅｆに維持される。また、第３ＭＯＳ型ＦＥＴ及び第２オペアンプによって、第２ＭＯＳ型ＦＥＴの第２の電流端子の電圧が第１ＭＯＳ型ＦＥＴの第２の電流端子に印加された参照電圧Ｖ_ｒｅｆと同一になる。そのため、第１ＭＯＳ型ＦＥＴ及び第２ＭＯＳ型ＦＥＴそれぞれの第１の電流端子及び第２の電流端子の間の電圧を同一にすることができ、チャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路の精度の低下を抑制し、正確な電流比を得ることができる。 According to the current mirror circuit of the present invention, an inexpensive CMOS process can be used, and the cost of the current mirror circuit can be reduced. In the current mirror circuit of the present invention, the same power supply voltage _VCC is applied to the first current terminals of the first MOS type FET and the second MOS type FET. In addition, the voltage at the control terminal of the first MOS type FET and the second MOS type FET becomes the same by the first operational amplifier, and the voltage at the second current terminal of the first MOS type FET is maintained at the reference voltage V _ref . In addition, the voltage of the second current terminal of the second MOS type FET becomes the same as the reference voltage V _ref applied to the second current terminal of the first MOS type FET by the third MOS type FET and the second operational amplifier. Therefore, the voltage between the first current terminal and the second current terminal of each of the first MOS type FET and the second MOS type FET can be made the same, and the influence of the channel length modulation effect can be reduced. . As a result, a decrease in accuracy of the current mirror circuit can be suppressed and an accurate current ratio can be obtained.

また、このカレントミラー回路は、第４ＭＯＳ型ＦＥＴ及び第５ＭＯＳ型ＦＥＴと、第３オペアンプと、を更に備え、第４ＭＯＳ型ＦＥＴの第１の電流端子と第５ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧Ｖ_ＣＣと等しい電圧が印加され、第３オペアンプの反転入力端子に参照電圧Ｖ_ｒｅｆと等しい電圧が入力されていると共に、第３オペアンプの出力端子が第４ＭＯＳ型ＦＥＴの制御端子及び第５ＭＯＳ型ＦＥＴの制御端子に接続されており、第４ＭＯＳ型ＦＥＴの第２の電流端子が第３オペアンプの非反転入力端子及び入力端に接続されており、第５ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されていることが好適である。 The current mirror circuit further includes a fourth MOS type FET, a fifth MOS type FET, and a third operational amplifier, and is connected to the first current terminal of the fourth MOS type FET and the first current terminal of the fifth MOS type FET. A voltage equal to the power supply voltage _VCC is applied, a voltage equal to the reference voltage _Vref is input to the inverting input terminal of the third operational amplifier, and the output terminal of the third operational amplifier is the control terminal of the fourth MOS type FET and the fifth MOS. Is connected to the control terminal of the FET, the second current terminal of the fourth MOS FET is connected to the non-inverting input terminal and the input terminal of the third operational amplifier, and the second current terminal of the fifth MOS FET is The first MOS terminal is preferably connected to the first current terminal of the third MOS FET and the inverting input terminal of the second operational amplifier.

これにより、第１及び第２のＭＯＳ型ＦＥＴの制御端子同士に同一の電圧を印加し、また第４及び第５のＭＯＳ型ＦＥＴの制御端子同士に同一の電圧を印加した上で、第１及び第２のＭＯＳ型ＦＥＴそれぞれの第１の電流端子と第２の電流端子との間の電圧を同一にすると共に第４及び第５のＭＯＳ型ＦＥＴそれぞれの第１の電流端子と第２の電流端子との間の電圧を同一にすることができる。そのため、２組以上のＭＯＳ型ＦＥＴを備える場合でも、精度の低下を抑制し、正確な電流比を得ることができる。   As a result, the same voltage is applied to the control terminals of the first and second MOS FETs, and the same voltage is applied to the control terminals of the fourth and fifth MOS FETs. And the same voltage between the first current terminal and the second current terminal of each of the second and second MOS FETs, and the first current terminal and the second current of each of the fourth and fifth MOS FETs. The voltage between the current terminals can be made the same. For this reason, even when two or more sets of MOS FETs are provided, a reduction in accuracy can be suppressed and an accurate current ratio can be obtained.

また、第１ＭＯＳ型ＦＥＴのゲート幅Ｗ_１とゲート長Ｌ_１及び第２ＭＯＳ型ＦＥＴのゲート幅Ｗ_２とゲート長Ｌ_２がＮ×Ｗ_１＝Ｗ_２（Ｎは１以上の整数）及びＬ_１＝Ｌ_２の関係を満たし、第４ＭＯＳ型ＦＥＴのゲート幅Ｗ_４とゲート長Ｌ_４及び第５ＭＯＳ型ＦＥＴのゲート幅Ｗ_５とゲート長Ｌ_５がＮ×Ｗ_４＝Ｗ_５及びＬ_４＝Ｌ_５の関係を満たし、Ｗ_１／Ｌ_１がＷ_４／Ｌ_４より大きいことが好適である。 Further, the gate width W ₁ and gate length L ₁ of the first MOS type FET and the gate width W ₂ and gate length L _{2 of the second} MOS type FET are N × W ₁ = W ₂ (N is an integer of 1 or more) and L _1. = L ₂ is satisfied, and the gate width W ₄ and gate length L ₄ of the fourth MOS type FET and the gate width W ₅ and gate length L _{5 of the fifth} MOS type FET are N × W ₄ = W ₅ and L ₄ = L It is preferable that the relationship of ₅ is satisfied and W ₁ / L ₁ is larger than W ₄ / L ₄ .

第１ＭＯＳ型ＦＥＴのゲート幅Ｗ_１とゲート長Ｌ_１及び第２ＭＯＳ型ＦＥＴのゲート幅Ｗ_２とゲート長Ｌ_２がＮ×Ｗ_１＝Ｗ_２（Ｎは１以上の整数）及びＬ_１＝Ｌ_２の関係を満たし、第４ＭＯＳ型ＦＥＴのゲート幅Ｗ_４とゲート長Ｌ_４及び第５ＭＯＳ型ＦＥＴのゲート幅Ｗ_５とゲート長Ｌ_５がＮ×Ｗ_４＝Ｗ_５及びＬ_４＝Ｌ_５の関係を満たすため、第１ＭＯＳ型ＦＥＴに流れる電流を第２ＭＯＳ型ＦＥＴによって比率Ｎで正確にコピーし、第４ＭＯＳ型ＦＥＴに流れる電流を第５ＭＯＳ型ＦＥＴによって比率Ｎで正確にコピーすることが可能となる。 The gate width W ₁ and gate length L ₁ of the first MOS type FET and the gate width W ₂ and gate length L _{2 of the second} MOS type FET are N × W ₁ = W ₂ (N is an integer of 1 or more) and L ₁ = L ₂ is satisfied, and the gate width W ₄ and the gate length L ₄ of the fourth MOS type FET and the gate width W ₅ and the gate length L _{5 of the fifth} MOS type FET are N × W ₄ = W ₅ and L ₄ = L ₅ . In order to satisfy the relationship, the current flowing through the first MOS type FET can be accurately copied by the second MOS type FET at the ratio N, and the current flowing through the fourth MOS type FET can be accurately copied by the fifth MOS type FET at the ratio N. Become.

また、Ｗ_１／Ｌ_１がＷ_４／Ｌ_４より大きいため、第１及び第２のＭＯＳ型ＦＥＴの一組と第４及び第５のＭＯＳ型ＦＥＴの一組の受け持つ入力電流の電流範囲をオーバーラップさせ、第１及び第２のＭＯＳ型ＦＥＴが弱反転領域で動作させることなく、広い電流範囲をカバーすることができる。なお、ここで弱反転領域とは入力端に入力される電流が第１の電流端子と第２の電流端子との間の電圧により指数関係的に変化する領域をいう。 In addition, since W ₁ / L ₁ is larger than W ₄ / L ₄ , the current range of the input current handled by one set of the first and second MOS type FETs and one set of the fourth and fifth MOS type FETs is set. It is possible to cover a wide current range without overlapping and operating the first and second MOS FETs in the weak inversion region. Here, the weak inversion region is a region where the current input to the input terminal changes exponentially with the voltage between the first current terminal and the second current terminal.

大電流領域では第１ＭＯＳ型ＦＥＴと第１オペアンプとを含む閉ループの利得が大きく、小電流領域では第４ＭＯＳ型ＦＥＴと第３オペアンプとを含む閉ループの利得が大きく、第１及び２のＭＯＳ型ＦＥＴが弱反転領域に至る前に２つの閉ループが切替わることが好適である。   In the large current region, the closed loop gain including the first MOS type FET and the first operational amplifier is large, and in the small current region, the closed loop gain including the fourth MOS type FET and the third operational amplifier is large. Preferably, the two closed loops are switched before reaching the weak inversion region.

また、第１〜第３のオペアンプに含まれるトランジスタは、ＭＯＳ型ＦＥＴであることが好適である。また、第１、第２、第４及び第５のＭＯＳ型ＦＥＴは、弱反転領域に入らないようにバイアスされていることが好適である。   The transistors included in the first to third operational amplifiers are preferably MOS FETs. The first, second, fourth, and fifth MOS FETs are preferably biased so as not to enter the weak inversion region.

本発明のカレントミラー回路によれば、精度の低下を抑制し、正確な電流比を得ることができる。   According to the current mirror circuit of the present invention, a reduction in accuracy can be suppressed and an accurate current ratio can be obtained.

以下、添付図面を参照して本発明に係るカレントミラー回路の好適な実施形態について詳細に説明する。なお、図面の説明において同一の要素に同一の符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a current mirror circuit according to the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.

（第１実施形態）
図１は、本発明の第１実施形態に係るカレントミラー回路１Ａの構成を示す図である。カレントミラー回路１Ａは、入力端３、検出端５、第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３、第３ＭＯＳ型ＦＥＴ１５、第１オペアンプ２０、第２オペアンプ２２及びモニタ抵抗Ｒ_ｍｏｎを備える。 (First embodiment)
FIG. 1 is a diagram showing a configuration of a current mirror circuit 1A according to the first embodiment of the present invention. The current mirror circuit 1A includes an input terminal 3, a detection terminal 5, a first MOS type FET 11, a second MOS type FET 13, a third MOS type FET 15, a first operational amplifier 20, a second operational amplifier 22, and a monitor resistor R _mon .

入力端３は、外部回路（図１の点線部分）から電流入力を受けるものであり、第１ＭＯＳ型ＦＥＴ１１のドレイン（第２の電流端子）と第１オペアンプ２０の非反転入力端子に接続されている。外部回路は光受信回路であり、その電流源としては例えば第１オペアンプ２０の非反転入力端子を介して供給される参照電圧Ｖ_ｒｅｆによって逆バイアスが安定して供給されているフォトダイオードが用いられる。第１オペアンプ２０は、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート電圧を同時に決定すると共に、第１ＭＯＳ型ＦＥＴ１１のドレイン電圧を参照電圧Ｖ_ｒｅｆに維持させるために用いられるものである。また、第２オペアンプ２２は、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧をＶ_ｒｅｆに維持させるために用いられるものである。また、第１及び第２のオペアンプ２０、２２に含まれるトランジスタはＭＯＳ型ＦＥＴである。 The input terminal 3 receives current input from an external circuit (dotted line portion in FIG. 1), and is connected to the drain (second current terminal) of the first MOS type FET 11 and the non-inverting input terminal of the first operational amplifier 20. Yes. The external circuit is an optical receiving circuit, and as its current source, for example, a photodiode having a reverse bias stably supplied by a reference voltage V _ref supplied via the non-inverting input terminal of the first operational amplifier 20 is used. . The first operational amplifier 20 is used for simultaneously determining the gate voltages of the first MOS type FET 11 and the second MOS type FET 13 and maintaining the drain voltage of the first MOS type FET 11 at the reference voltage V _ref . The second operational amplifier 22 is used to maintain the drain voltage of the second MOS FET 13 at _Vref . The transistors included in the first and second operational amplifiers 20 and 22 are MOS FETs.

第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３及び第３ＭＯＳ型ＦＥＴ１５は、例えばｐ−ＭＯＳ型ＦＥＴである。また、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３は同じ特性を有する。具体的には、第１ＭＯＳ型ＦＥＴ１１は、ゲート幅Ｗ_１が２０μｍでゲート長Ｌ_１が０．３μｍであり、第２ＭＯＳ型ＦＥＴ１３は、ゲート幅Ｗ_２が２０μｍでゲート長Ｌ_２が０．３μｍである。従って、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３は、Ｎ×Ｗ_１＝Ｗ_２（Ｎ＝１）及びＬ_１＝Ｌ_２の関係を満たす。 The first MOS type FET 11, the second MOS type FET 13, and the third MOS type FET 15 are, for example, p-MOS type FETs. The first MOS type FET 11 and the second MOS type FET 13 have the same characteristics. Specifically, the first MOS type FET 11 has a gate width W ₁ of 20 μm and a gate length L ₁ of 0.3 μm, and the second MOS type FET 13 has a gate width W ₂ of 20 μm and a gate length L ₂ of 0.3 μm. It is. Accordingly, the first MOS type FET 11 and the second MOS type FET 13 satisfy the relationship of N × W ₁ = W ₂ (N = 1) and L ₁ = L ₂ .

また、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３との互いのゲート同士は共通接続されている。第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のソース（第１の電流端子）は共に正電圧（３．０Ｖ）の電源電圧Ｖ_ＣＣが印加されている電源端子に接続されている。第１ＭＯＳ型ＦＥＴ１１は、ドレインが入力端３及び第１オペアンプ２０の非反転入力端子に接続されており、ゲートが第１オペアンプ２０の出力端子に接続されている。なお、第１オペアンプ２０の反転入力端子には正電圧（２．５Ｖ）の参照電圧Ｖ_ｒｅｆが印加される。第１オペアンプ２０による帰還回路により、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組に対してＩ_ｉｎの大きさに対応したＶ_ＧＳＨが第１及び第２のＭＯＳ型ＦＥＴ１１、１３それぞれのソースとゲートとの間の電圧として発生する。 The gates of the first MOS type FET 11 and the second MOS type FET 13 are connected in common. The source of the 1MOS type FET11 and the 2MOS type FET 13 (first current terminal) are both power supply voltage _{V CC} positive voltage (3.0 V) is connected to the power supply terminal is applied. The first MOS FET 11 has a drain connected to the input terminal 3 and the non-inverting input terminal of the first operational amplifier 20, and a gate connected to the output terminal of the first operational amplifier 20. Note that a positive voltage (2.5 V) reference voltage V _ref is applied to the inverting input terminal of the first operational amplifier 20. Due to the feedback circuit by the first operational amplifier 20, V _GSH corresponding to the magnitude of I _in for the set of the first MOS type FET 11 and the second MOS type FET 13 becomes the source and gate of each of the first and second MOS type FETs 11 and 13. As a voltage between.

第２ＭＯＳ型ＦＥＴ１３は、第１ＭＯＳ型ＦＥＴ１１に流れる電流をコピーするものであって、ドレインが第３ＭＯＳ型ＦＥＴ１５のソース及び第２オペアンプ２２の反転入力端子に接続されている。また、第２オペアンプ２２は、非反転入力端子に２．５Ｖの参照電圧Ｖ_ｒｅｆが与えられている。 The second MOS type FET 13 copies the current flowing through the first MOS type FET 11, and the drain is connected to the source of the third MOS type FET 15 and the inverting input terminal of the second operational amplifier 22. The second operational amplifier 22 is supplied with a reference voltage V _{ref of} 2.5 V at the non-inverting input terminal.

第３ＭＯＳ型ＦＥＴ１５は、そのゲートが第２オペアンプ２２の出力端子に接続され、第２オペアンプ２２と共に第２ＭＯＳ型ＦＥＴ１３のドレイン電圧を第１ＭＯＳ型ＦＥＴ１１のドレインに印加された参照電圧Ｖ_ｒｅｆと同一にするものであり、第３ＭＯＳ型ＦＥＴ１５のドレインは検出端５と一端が接地されているモニタ抵抗Ｒ_ｍｏｎとに接続される。第２ＭＯＳ型ＦＥＴ１３のドレインは、帰還回路を構成する第３ＭＯＳ型ＦＥＴ１５のソースと第２オペアンプ２２に接続されている。これにより、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧は第２オペアンプ２２の非反転入力端子に印加されているＶ_ｒｅｆと同一の電圧となる。 The gate of the third MOS FET 15 is connected to the output terminal of the second operational amplifier 22, and the drain voltage of the second MOS FET 13 together with the second operational amplifier 22 is the same as the reference voltage V _ref applied to the drain of the first MOS FET 11. The drain of the third MOS type FET 15 is connected to the detection end 5 and a monitor resistor R _mon whose one end is grounded. The drain of the second MOS type FET 13 is connected to the source of the third MOS type FET 15 constituting the feedback circuit and the second operational amplifier 22. As a result, the drain voltage of the second MOS FET 13 becomes the same voltage as V _ref applied to the non-inverting input terminal of the second operational amplifier 22.

以下、本実施形態に係るカレントミラー回路１Ａの動作を説明する。本実施形態において、第１オペアンプ２０によって２．５Ｖの参照電圧Ｖ_ｒｅｆと同一の電圧が第１ＭＯＳ型ＦＥＴ１１のドレイン電圧になるように適切に制御される。また、第１ＭＯＳ型ＦＥＴ１１のソースには３．０Ｖの電源電圧Ｖ_ＣＣが印加された電源端子が接続されているため、第１ＭＯＳ型ＦＥＴ１１のソース及びドレイン間電圧Ｖ_DSが一定となる。そのため、第１ＭＯＳ型ＦＥＴ１１は、入力端３に入力されるＩ_ｉｎ（図１参照）の大きさによって抵抗値が変化する可変抵抗として動作する。 Hereinafter, the operation of the current mirror circuit 1A according to the present embodiment will be described. In the present embodiment, the first operational amplifier 20 appropriately controls the same voltage as the 2.5V reference voltage V _ref to be the drain voltage of the first MOS type FET 11. Further, the source of the first 1MOS type FET11 for power supply terminal power supply voltage _{V CC} of 3.0V is applied are connected, the source and the drain voltage V _DS of the 1MOS type FET11 is constant. Therefore, the first MOS FET 11 operates as a variable resistor whose resistance value changes depending on the magnitude of I _in (see FIG. 1) input to the input terminal 3.

また、第２オペアンプ２２の非反転入力端子にＶ_ｒｅｆが供給されており、第２オペアンプ２２及び第３ＭＯＳ型ＦＥＴ１５が帰還回路をなしているため、第３ＭＯＳ型ＦＥＴ１５のソース及び第２オペアンプ２２の反転入力端子に接続している第２ＭＯＳ型ＦＥＴ１３のドレイン電圧は参照電圧Ｖ_ｒｅｆ（２．５Ｖ）となるように制御される。 Further, V _ref is supplied to the non-inverting input terminal of the second operational amplifier 22, and the second operational amplifier 22 and the third MOS type FET 15 form a feedback circuit, so that the source of the third MOS type FET 15 and the second operational amplifier 22 The drain voltage of the second MOS type FET 13 connected to the inverting input terminal is controlled to be the reference voltage V _ref (2.5V).

第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３のゲート同士が接続されているため、第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３のゲートには同一の電圧が印加されており、またそれぞれのゲート幅とゲート長との比（２００／３）が同一であるため、第１ＭＯＳ型ＦＥＴ１１に流れる電流Ｉ_ｉｎの電流量と同一の電流量のモニタ電流Ｉ_ｍｏｎが第２ＭＯＳ型ＦＥＴ１３によりコピーされる。また、モニタ側ではモニタ抵抗Ｒ_ｍｏｎによってモニタ電流Ｉ_ｍｏｎをモニタ電圧Ｖ_ｍｏｎに変換、或いはコピーされた正確なモニタ電流Ｉ_ｍｏｎを他回路で利用することが可能となる。 Since the gates of the first MOS type FET 11 and the second MOS type FET 13 are connected to each other, the same voltage is applied to the gates of the first MOS type FET 11 and the second MOS type FET 13. Therefore, the monitor current I _mon having the same amount of current I _in flowing through the first MOS type FET 11 is copied by the second MOS type FET 13. Further, it is possible to use converted by the monitor resistor _{R mon} monitor current _{I mon} in monitor voltage _{V mon,} or copied accurate monitor current _{I mon} in other circuits in the monitor side.

このように、本実施形態に係るカレントミラー回路１Ａによれば、安価なＣＭＯＳプロセスを用いることができ、カレントミラー回路のコスト低減を図ることができる。   Thus, according to the current mirror circuit 1A according to the present embodiment, an inexpensive CMOS process can be used, and the cost of the current mirror circuit can be reduced.

また、本実施形態に係るカレントミラー回路１Ａにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート幅とゲート長との比が２００／３で同一であるため、第２ＭＯＳ型ＦＥＴ１３によって第１ＭＯＳ型ＦＥＴ１１に流れる電流を正確にコピーすることができる。   Further, in the current mirror circuit 1A according to the present embodiment, the ratio of the gate width to the gate length of the first MOS type FET 11 and the second MOS type FET 13 is the same at 200/3. The current flowing through the FET 11 can be accurately copied.

また、本発明のカレントミラー回路１Ａにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソースに同一の３．０Ｖの電源電圧Ｖ_ＣＣが印加される。また、第１オペアンプ２０によって、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲート電圧が同一となると共に、第１ＭＯＳ型ＦＥＴ１１のドレイン電圧が参照電圧Ｖ_ｒｅｆに維持される。また、第３ＭＯＳ型ＦＥＴ１５及び第２オペアンプ２２によって、第２ＭＯＳ型ＦＥＴ１３のドレイン電圧が第１ＭＯＳ型ＦＥＴ１１のドレインに印加された参照電圧Ｖ_ｒｅｆと同一になる。そのため、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソース及びドレインの間の電圧を同一にすることができ、十分なドレインーソース間電圧が得られない条件においてもチャネル長変調効果の影響を低減することが可能となる。その結果、カレントミラー回路１Ａの精度の低下を抑制し、正確な電流比を得ることができる。 In the current mirror circuit 1A of the present invention, the power supply voltage _{V CC} of the same 3.0V to the 1MOS type FET11 and the 2MOS type FET13 each source is applied. Further, the first operational amplifier 20 makes the gate voltages of the first MOS type FET 11 and the second MOS type FET 13 the same, and the drain voltage of the first MOS type FET 11 is maintained at the reference voltage V _ref . Further, the drain voltage of the second MOS type FET 13 becomes the same as the reference voltage V _ref applied to the drain of the first MOS type FET 11 by the third MOS type FET 15 and the second operational amplifier 22. Therefore, the voltage between the source and the drain of each of the first MOS type FET 11 and the second MOS type FET 13 can be made the same, and the influence of the channel length modulation effect is reduced even under a condition where a sufficient drain-source voltage cannot be obtained. It becomes possible to do. As a result, a decrease in accuracy of the current mirror circuit 1A can be suppressed and an accurate current ratio can be obtained.

より具体的に、図２〜図４を用い、単純なカレントミラー回路と比較して、このカレントミラー回路１Ａの効果を説明する。図２は、モニタ抵抗Ｒ_ｍｏｎを有し、外部回路（点線部分）から電流入力を受ける従来の単純なｐＭＯＳカレントミラー回路の構成図である。図３及び図４はそれぞれ、この単純なｐＭＯＳカレントミラー回路及びカレントミラー回路１Ａの具体的な動作例を表す図であり、図３（ａ）及び図４（ａ）においてはソースとゲートとの間の電圧（Ｖ_ＧＳＨ）の電流Ｉ_ｉｎ依存性を、図３（ｂ）及び図４（ｂ）においてはモニタ電流Ｉ_ｍｏｎのＩ_ｉｎ依存性を、図３（ｃ）及び図４（ｃ）においては誤差（（Ｉ_ｍｏｎ−Ｉ_ｉｎ）／Ｉ_ｉｎ×１００）のＩ_ｉｎ依存性を示している。 More specifically, the effects of the current mirror circuit 1A will be described using FIGS. 2 to 4 in comparison with a simple current mirror circuit. FIG. 2 is a configuration diagram of a conventional simple pMOS current mirror circuit having a monitor resistor R _mon and receiving a current input from an external circuit (dotted line portion). FIGS. 3 and 4 are diagrams showing specific operation examples of the simple pMOS current mirror circuit and the current mirror circuit 1A, respectively. In FIGS. 3 (a) and 4 (a), the relationship between the source and the gate is shown. the current _{I in} dependence of the voltage _{(V GSH)} between, FIGS. 3 (b) and 4 to _{I in} dependence of the monitor current _{I mon} is (b), the FIG. 3 (c) and FIG 4 (c) Indicates the I _in dependence of the error ((I _mon −I _in ) / I _in × 100).

図３（ｃ）に示されているように、単純なカレントミラー回路では、±１０％以内の精度を得られる範囲が、いわゆるチャネル長変調効果の影響により２０ｄＢ程度の領域に限定される。一方、カレントミラー回路１Ａでは、図４（ｃ）に示されるように、±１０％以内の精度を得られる範囲が４０ｄＢ程度の領域まで拡大される。これは、第１オペアンプ２０及び第２オペアンプ２２を用いて第１及び第２のＭＯＳ型ＦＥＴ１１、１３のＶ_ＤＳが同一になるように制御されてチャネル長変調効果の影響が低減されたことによる。 As shown in FIG. 3C, in a simple current mirror circuit, the range in which accuracy within ± 10% can be obtained is limited to a region of about 20 dB due to the influence of the so-called channel length modulation effect. On the other hand, in the current mirror circuit 1A, as shown in FIG. 4C, the range in which the accuracy within ± 10% can be obtained is expanded to an area of about 40 dB. This is because the influence of the first operational amplifier 20 and the second first and V _DS of the second MOS type FET11,13 using an operational amplifier 22 is controlled to become identical channel length modulation effect is reduced .

ところで、入力端３に入力される電流をＩ_ｉｎ、第１ＭＯＳ型ＦＥＴ１１のソースとゲートとの間の電圧をＶ_ＧＳＨ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の閾値電圧をＶ_Ｔ、ゲート酸化膜の単位容量をＣ_ＯＸ、定数をγ、ゲート幅をＷ、ゲート長をＬ、キャリア移動度をμ、係数βをＷ／ＬμＣ_ＯＸとした場合、入力端３に入力される電流Ｉ_ｉｎと第１ＭＯＳ型ＦＥＴ１１のゲート電圧Ｖ_ＧＳＨの間には次の３つの状態が生じる。 By the way, the current input to the input terminal 3 is I _in , the voltage between the source and gate of the first MOS type FET 11 is V _GSH , the threshold voltage of the first and second MOS type FETs 11 and 13 is V _T , and the gate. When the unit capacity of the oxide film is C _OX , the constant is γ, the gate width is W, the gate length is L, the carrier mobility is μ, and the coefficient β is W / L μC _OX , the current I _in input to the input terminal 3 And the gate voltage V _GSH of the first MOS type FET 11 has the following three states.

このように、ゲート電圧Ｖ_ＧＳＨの大きさによって３つの状態が生じ、式（１）の状態、式（２）の状態、式（３）の状態それぞれは、通常、飽和領域、線形領域（非飽和領域）、弱反転領域（サブスレッショルド）と呼ばれる。本実施形態に係るカレントミラー回路１Ａにおいては、電源電圧Ｖ_ＣＣが３．０Ｖ、参照電圧Ｖ_ｒｅｆが２．５Ｖ、Ｖ_ＣＣ−Ｖ_ｒｅｆが０．５Ｖになるので、ほとんどの場合、線形領域あるいは弱反転領域で動作する。また、第１ＭＯＳ型ＦＥＴ１１を流れるＩ_ｉｎが大きい領域では、線形領域で動作するため、Ｉ_ｉｎの最大電流をＩ_{ｉｎｍａｘ}とするとＭＯＳ型ＦＥＴに必要な最低限のサイズを抵抗値０．５Ｖ／Ｉ_{ｉｎｍａｘ}から求めることができる。この線形領域での第１及び第２のＭＯＳ型ＦＥＴ１１、１３の動作を用いて、第２のＭＯＳ型ＦＥＴ１３による第１のＭＯＳ型ＦＥＴ１１の電流のコピーを精度よく実現することができる。 As described above, three states are generated depending on the magnitude of the gate voltage V _GSH , and the state of the expression (1), the state of the expression (2), and the state of the expression (3) are usually in a saturation region and a linear region (non- Saturation region) and weak inversion region (subthreshold). In the current mirror circuit 1A according to the present embodiment, the power supply voltage _VCC is 3.0 V, the reference voltage V _ref is 2.5 V, and V _CC -V _ref is 0.5 V. Operates in the weak inversion region. Further, in the region _{I in} a large flow through the 1MOS type FET 11, to operate in the linear _{region, I in} the maximum current _{I INmax} to the MOS type the minimum size required for the FET resistance 0.5V / I of It can be determined from _inmax . Using the operations of the first and second MOS type FETs 11 and 13 in this linear region, the current copy of the first MOS type FET 11 by the second MOS type FET 13 can be accurately realized.

しかし、Ｉ_ｉｎが小さくなりＶ_ＧＳＨがＶ_Tに近づくと、第１ＭＯＳ型ＦＥＴ１１は徐々に弱反転領域で動作し始め、更にＩ_ｉｎを小さくするとついにはＶ_ＧＳＨ＜Ｖ_Ｔとなる。すると、式（３）の状態になるため、Ｉ_ｉｎの大きさはＶ_ＧＳＨに対して指数関数的に変化する。そのため、第１のＭＯＳ型ＦＥＴ１１のＶ_Ｔバラツキにより、大きく影響を受けるおそれがある（後述する図６参照）。従って、より広い電流範囲をカバーするためには、後述する第２実施形態に係るカレントミラー回路１Ｂのように２組のＭＯＳ型ＦＥＴを用いることがより有効である。 However, when I _in decreases and V _GSH approaches V _T , the first MOS type FET 11 gradually starts to operate in the weak inversion region, and when I _in is further decreased, V _GSH <V _T is finally reached. Then, since the state of Expression (3) is obtained, the magnitude of I _in changes exponentially with respect to V _GSH . Therefore, the _{V T} variation of the first MOS type FET 11, which may significantly affected (see FIG. 6 described later). Therefore, in order to cover a wider current range, it is more effective to use two sets of MOS FETs as in a current mirror circuit 1B according to a second embodiment described later.

（第２実施形態）
図５は、本発明の第２実施形態に係るカレントミラー回路１Ｂの構成を示す図である。カレントミラー回路１Ｂは、入力端３、検出端５、第１ＭＯＳ型ＦＥＴ１１、第２ＭＯＳ型ＦＥＴ１３、第３ＭＯＳ型ＦＥＴ１５、第４ＭＯＳ型ＦＥＴ１７、第５ＭＯＳ型ＦＥＴ１９、第１オペアンプ２０、第２オペアンプ２２、第３オペアンプ２４及びモニタ抵抗Ｒ_ｍｏｎを備える。カレントミラー回路１Ｂは、第４ＭＯＳ型ＦＥＴ１７、第５ＭＯＳ型ＦＥＴ１９からなる新たなＭＯＳ型ＦＥＴの組及び第３オペアンプ２４を更に備える点において第１実施形態に係るカレントミラー回路１Ａと相違する。 (Second Embodiment)
FIG. 5 is a diagram showing a configuration of a current mirror circuit 1B according to the second embodiment of the present invention. The current mirror circuit 1B includes an input terminal 3, a detection terminal 5, a first MOS type FET 11, a second MOS type FET 13, a third MOS type FET 15, a fourth MOS type FET 17, a fifth MOS type FET 19, a first operational amplifier 20, a second operational amplifier 22, Three operational amplifiers 24 and a monitor resistor R _mon are provided. The current mirror circuit 1B is different from the current mirror circuit 1A according to the first embodiment in that the current mirror circuit 1B further includes a new MOS FET set including a fourth MOS FET 17 and a fifth MOS FET 19 and a third operational amplifier 24.

第３オペアンプ２４は、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９のゲート電圧を同時に決定すると共に、第４ＭＯＳ型ＦＥＴ１７のドレイン電圧を参照電圧Ｖ_ｒｅｆ（２．５Ｖ）に維持させるために用いられるものである。第３オペアンプ２４のゲインは、大電流領域では第１ＭＯＳ型ＦＥＴ１１と第１オペアンプ２０からなる閉ループ利得が大きくなり、小電流領域では第４ＭＯＳ型ＦＥＴ１７と第３オペアンプ２４からなる閉ループ利得が大きくなるように選ばれ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３がサブスレッショルト領域に至る前に閉ループ利得が切り替わるように選ばれる。第３オペアンプ２４に含まれるトランジスタはＭＯＳ型ＦＥＴである。 The third operational amplifier 24 is used for simultaneously determining the gate voltages of the fourth MOS type FET 17 and the fifth MOS type FET 19 and maintaining the drain voltage of the fourth MOS type FET 17 at the reference voltage V _ref (2.5 V). is there. The gain of the third operational amplifier 24 is such that the closed loop gain composed of the first MOS type FET 11 and the first operational amplifier 20 is large in the large current region, and the closed loop gain composed of the fourth MOS type FET 17 and the third operational amplifier 24 is large in the small current region. And the closed loop gain is switched before the first and second MOS type FETs 11 and 13 reach the subthreshold region. The transistor included in the third operational amplifier 24 is a MOS FET.

第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９は、例えばｐ−ＭＯＳ型ＦＥＴであって、互いに同一の特質を有する。具体的には、第４ＭＯＳ型ＦＥＴ１７は、ゲート幅Ｗ_４が４μｍでゲート長Ｌ_４が１０μｍであり、第５ＭＯＳ型ＦＥＴ１９は、ゲート幅Ｗ_５が４μｍでゲート長Ｌ_５が１０μｍである。従って、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９は、Ｎ×Ｗ_４＝Ｗ_５（Ｎ＝１）及びＬ_４＝Ｌ_５の関係を満たす。第４ＭＯＳ型ＦＥＴ１７は、ソースが正電圧（３．０Ｖ）の電源電圧Ｖ_ＣＣが印加された電源端子に接続されており、ドレインが入力端３と第３オペアンプ２４の非反転入力端子に接続している。また、第４ＭＯＳ型ＦＥＴ１７は、ゲートが第５ＭＯＳ型ＦＥＴ１９のゲートと接続されている。 The fourth MOS type FET 17 and the fifth MOS type FET 19 are, for example, p-MOS type FETs, and have the same characteristics. Specifically, the fourth MOS type FET 17 has a gate width W ₄ of 4 μm and a gate length L ₄ of 10 μm, and the fifth MOS type FET 19 has a gate width W ₅ of 4 μm and a gate length L ₅ of 10 μm. Accordingly, the fourth MOS type FET 17 and the fifth MOS type FET 19 satisfy the relationship of N × W ₄ = W ₅ (N = 1) and L ₄ = L ₅ . The 4MOS type FET17 is connected the source is connected to a power supply terminal of the power supply voltage _{V CC} is applied a positive voltage (3.0 V), the non-inverting input terminal of the drain input end 3 third operational amplifier 24 ing. The fourth MOS type FET 17 has a gate connected to the gate of the fifth MOS type FET 19.

第５ＭＯＳ型ＦＥＴ１９は、第４ＭＯＳ型ＦＥＴ１７を流れる電流をコピーするためのものであり、ソースは、正電圧（３．０Ｖ）の電源電圧Ｖ_ＣＣが印加された電源端子に接続されている。また、第５ＭＯＳ型ＦＥＴ１９は、ドレインが第２オペアンプ２２の反転入力端子及び第３ＭＯＳ型ＦＥＴ１５のソースに接続されている。 The 5MOS type FET19 is for copying the current flowing in the first 4MOS type FET 17, the source, the power supply voltage _{V CC} positive voltage (3.0 V) is connected to a power supply terminal applied. Further, the drain of the fifth MOS type FET 19 is connected to the inverting input terminal of the second operational amplifier 22 and the source of the third MOS type FET 15.

以下、本実施形態に係るカレントミラー回路１Ｂの動作を説明する。本実施形態に係るカレントミラー回路１Ｂにおいては、第１オペアンプ２０により帰還回路が構成され、先に第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組がオンになり、この組に対してＩ_ｉｎの大きさに対応したＶ_ＧＳＨが発生する。大電流領域において第１及び第２のＭＯＳ型ＦＥＴ１１、１３は線形領域で動作し、第４及び第５のＭＯＳ型ＦＥＴ１７、１９も共に動作する。しかし、第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲート幅とゲート長の比（４／１０）が第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲート幅とゲート長の比（１００／３）に比べて小さいため、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組に並列に挿入された高抵抗体として動作するに過ぎない。従って、大電流領域において、カレントミラー回路１Ｂは、主として第１及び第２のＭＯＳ型ＦＥＴ１１、１３によりその動作が決まり、安定的に動作する。 Hereinafter, the operation of the current mirror circuit 1B according to the present embodiment will be described. In the current mirror circuit 1B according to the present embodiment, a feedback circuit is configured by the first operational amplifier 20, and the set of the first MOS type FET 11 and the second MOS type FET 13 is first turned on, and the magnitude of I _in is larger than this set. V _GSH corresponding to the above is generated. In the large current region, the first and second MOS type FETs 11 and 13 operate in the linear region, and the fourth and fifth MOS type FETs 17 and 19 also operate. However, the ratio of the gate width to the gate length of the fourth and fifth MOS type FETs 17 and 19 (4/10) is the ratio of the gate width to the gate length of the first and second MOS type FETs 11 and 13 (100/3). Therefore, it operates only as a high resistance element inserted in parallel in the set of the first and second MOS type FETs 11 and 13. Therefore, in the large current region, the operation of the current mirror circuit 1B is determined mainly by the first and second MOS type FETs 11 and 13, and operates stably.

しかし、Ｉ_ｉｎが小さくなってＶ_ＧＳＨがＶ_Ｔに近づいていくと、上述のように、第１及び第２のＭＯＳ型ＦＥＴ１１、１３は徐々に弱反転領域で動作しはじめ、更にＩ_ｉｎを小さくするとついにはＶ_ＧＳＨ＜Ｖ_Ｔとなってしまう。このようなバイアスの状態となると、第１及び第２のＭＯＳ型ＦＥＴ１１、１３は、上述の数３の状態の領域となり、Ｉ_ｉｎの大きさはＶ_ＧＳＨに対して指数関数的に変化するため、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶ_Ｔバラツキに大きく影響を受ける。 However, as I _in decreases and V _GSH approaches V _T , as described above, the first and second MOS type FETs 11 and 13 gradually start to operate in the weak inversion region, and further, I _in If it is made smaller, V _GSH <V _T will eventually be satisfied. In such a bias state, the first and second MOS FETs 11 and 13 are in the state of the above-described equation 3, and the magnitude of I _in changes exponentially with respect to V _GSH . , significantly affected by the set of _{V T} variation of the first and second MOS type FET11,13.

図６は、カレントミラー回路のＶ_Ｔバラツキ特性を表す図であり、ΔＩ_ＤＳ（ソースとドレインとの間の電流）の誤差のＶ_ＧＳ−Ｖ_Ｔ依存性を示している。図６に示すとおり、Ｖ_ＧＳＨ−Ｖ_Ｔが−０．２Ｖになると、カレントミラー回路のΔＩ_ＤＳ（ソースとドレイン間の電流）の誤差は６０％超まで悪化する。 Figure 6 is a diagram showing the V _T variation characteristic of the current mirror circuit, shows the V _GS -V _T dependence of the error of [Delta] I _{DS (current} between the source and the drain). As shown in FIG. 6, when V _GSH −V _T becomes −0.2 V, the error of ΔI _DS (current between the source and drain) of the current mirror circuit deteriorates to over 60%.

かかる場合、第４及び第５のＭＯＳ型ＦＥＴ１７、１９の新たなＭＯＳ型ＦＥＴの組を用いることで、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域に入る前に第４及び第５のＭＯＳ型ＦＥＴ１７、１９への帰還を開始させ、上述の第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶ_Ｔバラツキの対する大きな影響を回避することができる。 In such a case, by using a new set of MOS type FETs of the fourth and fifth MOS type FETs 17 and 19, before the first and second MOS type FETs 11 and 13 enter the weak inversion region, the fourth and the fourth type FETs are used. 5 to start the return to the MOS FET17,19 of, it is possible to avoid a significant impact against the set of _{V T} variation of the first and second MOS type FET11,13 above.

すなわち、第４及び第５のＭＯＳ型ＦＥＴ１７、１９を新たに採用することで、小電流領域において第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組をオフとして、第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を線形領域で動作させることができる。これは、カレントミラー回路１Ｂにおいて、第３オペアンプ２４及び第４ＭＯＳ型ＦＥＴ１７を含む閉ループ利得が、第１オペアンプ２０及び第１ＭＯＳ型ＦＥＴ１１を含む閉ループ利得より大きくなることによる。なお、この小電流領域においては、Ｉ_ｉｎの大きさに対応したＶ_ＧＳＬが第４及び第５のＭＯＳ型ＦＥＴ１７、１９それぞれのソースとゲートとの間の電圧となる。 That is, by adopting the fourth and fifth MOS type FETs 17 and 19 newly, the set of the first and second MOS type FETs 11 and 13 is turned off in the small current region, and the fourth and fifth MOS type FETs are turned off. The set of FETs 17 and 19 can be operated in the linear region. This is because in the current mirror circuit 1B, the closed loop gain including the third operational amplifier 24 and the fourth MOS type FET 17 is larger than the closed loop gain including the first operational amplifier 20 and the first MOS type FET 11. In this small current region, V _GSL corresponding to the magnitude of I _in is a voltage between the source and gate of each of the fourth and fifth MOS type FETs 17 and 19.

以下、図７に基づいて、カレントミラー回路１Ａに第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を更に加えたカレントミラー回路１Ｂの効果を具体的に説明する。図７はカレントミラー回路１Ｂの具体的な動作例を表す図であり、図７（ａ）においてはソースとゲート間の電圧（Ｖ_ＧＳ）の電流Ｉ_ｉｎ依存性を、図７（ｂ）においてはモニタ電流Ｉ_ｍｏｎのＩ_ｉｎ依存性を、図７（ｃ）においては精度（（Ｉ_ｍｏｎ−Ｉ_ｉｎ）／Ｉ_ｉｎ×１００）のＩ_ｉｎ依存性を示している。なお、図７（ａ）中のＶ_ＧＳＨは、大電流領域における第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３の組に対してＩ_ｉｎの大きさに対応したゲートとソースとの間の電圧である。また、Ｖ_ＧＳＬは、小電流領域における第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９の組に対してＩ_ｉｎの大きさに対応したゲートとソースとの間の電圧である。図７（ｃ）に示すように、カレントミラー回路１Ｂでは、±１０％以内の精度を得られる範囲が８０ｄＢ以上の領域に拡大される。 Hereinafter, based on FIG. 7, the effect of the current mirror circuit 1B obtained by further adding a set of fourth and fifth MOS type FETs 17 and 19 to the current mirror circuit 1A will be specifically described. FIG. 7 is a diagram showing a specific operation example of the current mirror circuit 1B. In FIG. 7A, the dependency of the voltage between the source and the gate (V _GS ) on the current I _in is shown in FIG. _Shows the dependency of the monitor current I _mon on I _in , and FIG. 7C shows the dependency of accuracy ((I _mon −I _in ) / I _in × 100) on I _in . Note that V _GSH in FIG. 7A is a voltage between the gate and the source corresponding to the magnitude of I _in with respect to the set of the first MOS type FET 11 and the second MOS type FET 13 in the large current region. V _GSL is a voltage between the gate and the source corresponding to the magnitude of I _in for the set of the fourth MOS type FET 17 and the fifth MOS type FET 19 in the small current region. As shown in FIG. 7C, in the current mirror circuit 1B, the range in which the accuracy within ± 10% can be obtained is expanded to an area of 80 dB or more.

上述したように、カレントミラー回路１Ａにより、チャネル長変調効果を抑制して±１０％以内の精度を得られる範囲が４０ｄＢ程度の領域まで拡大された（図４（ｃ）参照）。しかし、カレントミラー回路１Ａに新たに第４及び第５のＭＯＳ型ＦＥＴ１７、１９の組を加えたカレントミラー回路１Ｂによれば、±１０％以内の精度を得られる範囲が更に８０ｄＢ以上の領域にまで拡大される。これは、チャネル長変調効果の抑制に加えて第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶ_Ｔバラツキの影響を抑制したことによる。 As described above, the current mirror circuit 1A has expanded the range in which the channel length modulation effect can be suppressed and an accuracy within ± 10% can be obtained to an area of about 40 dB (see FIG. 4C). However, according to the current mirror circuit 1B in which the set of the fourth and fifth MOS type FETs 17 and 19 is newly added to the current mirror circuit 1A, the range in which the accuracy within ± 10% can be obtained is further in the region of 80 dB or more. Is expanded to. This is due to the fact that suppresses the influence of the set of _{V T} variation of the first and second MOS type FET11,13 in addition to the suppression of the channel length modulation effect.

以上の実施形態に係るカレントミラー回路１Ｂによれば、回路をＣＭＯＳ化することによって集積化することで、部品点数の削減、コスト低減が可能となる。また、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９のゲート幅とゲート長の比が４／１０で同一であるため、第５ＭＯＳ型ＦＥＴ１９によって第４ＭＯＳ型ＦＥＴ１７に流れる電流を正確にコピーすることが可能となる。   According to the current mirror circuit 1B according to the above embodiment, by integrating the circuits by making them into CMOS, the number of parts and the cost can be reduced. Further, since the ratio of the gate width to the gate length of the fourth MOS type FET 17 and the fifth MOS type FET 19 is 4/10, the current flowing through the fourth MOS type FET 17 by the fifth MOS type FET 19 can be accurately copied. Become.

また、カレントミラー回路１Ｂによれば、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３それぞれのソース及びドレインの間の電圧を同一にすると共に第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９それぞれのソース及びドレインの間の電圧をも同一とすることができるため、２組のＭＯＳ型ＦＥＴが用いられる場合においても、チャネル長変調効果の影響を低減することが可能となり、広いダイナミックレンジで精度よく電流をコピーすることができる。   Further, according to the current mirror circuit 1B, the voltage between the source and the drain of each of the first MOS type FET 11 and the second MOS type FET 13 is made the same, and between the source and the drain of each of the fourth MOS type FET 17 and the fifth MOS type FET 19 respectively. Since the voltage can be the same, even when two sets of MOS FETs are used, the influence of the channel length modulation effect can be reduced, and the current can be copied accurately with a wide dynamic range. it can.

また、第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲート幅とゲート長の比（２００／３）が第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲート幅とゲート長の比（４／１０）より大きい、つまり第１及び第２のＭＯＳ型ＦＥＴ１１、１３のゲインが第４及び第５のＭＯＳ型ＦＥＴ１７、１９のゲインと比べて飽和領域で５００／３倍大きく、且つ第３オペアンプ２４のゲインが４０ｄＢで第１オペアンプ２０のゲイン６０ｄＢであるため、大電流領域では必ず第１ＭＯＳ型ＦＥＴ１１と第１オペアンプ２０とを含む閉ループが動作し、入力電流の低下と共に閉ループゲインの大小関係が切り替わり、第１及び第２のＭＯＳ型ＦＥＴ１１、１３の一組と第４及び第５のＭＯＳ型ＦＥＴ１７、１９の一組が受け持つ入力電流の電流範囲をオーバーラップさせ、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域で動作することを抑制できる。第１及び第３のオペアンプ２０、２４のゲインは、第１及び第２のＭＯＳ型ＦＥＴ１１、１３が弱反転領域に入る前に適切に第４及び第５のＭＯＳ型ＦＥＴ１７、１９にカレントミラー動作が切り替わる様に設定している。   The ratio of the gate width to the gate length of the first and second MOS type FETs 11 and 13 (200/3) is the ratio of the gate width to the gate length of the fourth and fifth MOS type FETs 17 and 19 (4/10). ), That is, the gains of the first and second MOS type FETs 11 and 13 are 500/3 times larger in the saturation region than the gains of the fourth and fifth MOS type FETs 17 and 19, and the third operational amplifier 24 Since the gain is 40 dB and the gain of the first operational amplifier 20 is 60 dB, the closed loop including the first MOS type FET 11 and the first operational amplifier 20 always operates in the large current region, and the magnitude relationship of the closed loop gain is switched as the input current decreases. The current range of the input current that the set of the first and second MOS type FETs 11 and 13 and the set of the fourth and fifth MOS type FETs 17 and 19 handle is exceeded. Is wrapped, it can be suppressed that the first and second MOS type FET11,13 operates in the weak inversion region. The gains of the first and third operational amplifiers 20 and 24 are obtained by appropriately applying current mirror operation to the fourth and fifth MOS FETs 17 and 19 before the first and second MOS FETs 11 and 13 enter the weak inversion region. Is set to switch.

すなわち、このカレントミラー回路１Ｂにおいては、第１ＭＯＳ型ＦＥＴ１１及び第２ＭＯＳ型ＦＥＴ１３のゲートに入力される電圧が第１ＭＯＳ型ＦＥＴ１１と第２ＭＯＳ型ＦＥＴ１３の閾値電圧を下回る前に、第４ＭＯＳ型ＦＥＴ１７及び第５ＭＯＳ型ＦＥＴ１９への帰還が機能し始める。そのため、第１、第２、第４及び第５のＭＯＳ型ＦＥＴ１１、１３、１７、１９が線形領域で動作し、また第１及び第２のＭＯＳ型ＦＥＴ１１、１３の組のＶ_Ｔバラツキの影響が抑制され、広いダイナミックレンジで精度よく電流をコピーすることができる。 That is, in the current mirror circuit 1B, before the voltage input to the gates of the first MOS type FET 11 and the second MOS type FET 13 falls below the threshold voltage of the first MOS type FET 11 and the second MOS type FET 13, the fourth MOS type FET 17 and the second MOS type FET 17 The feedback to the 5MOS type FET 19 starts to function. Therefore, first, second, fourth and fifth MOS type FET11,13,17,19 operates in the linear region, also set the effect of _{V T} variation of the first and second MOS type FET11,13 Is suppressed, and current can be copied accurately with a wide dynamic range.

以上、本発明の好適な実施形態について説明してきたが、本実施形態は本発明の趣旨を逸脱しない範囲で様々な変更が可能である。具体的には、本実施形態に係るカレントミラー回路においては、１組のＭＯＳ型ＦＥＴ又は２組のＭＯＳ型ＦＥＴが用いられているが、必要なダイナミックレンジに応じてＭＯＳ型ＦＥＴの組の数を増やしてもよい。また、本実施形態において、ＭＯＳ型ＦＥＴがｐ−ＭＯＳであるが、電流Ｉ_ｉｎの向きを反転させてｎ−ＭＯＳとして構成してもよい。また、電流をコピーする際の比率Ｎは自由に選ぶことができる。 The preferred embodiment of the present invention has been described above, but the present embodiment can be variously modified without departing from the spirit of the present invention. Specifically, in the current mirror circuit according to the present embodiment, one set of MOS type FETs or two sets of MOS type FETs are used, but the number of sets of MOS type FETs depends on the required dynamic range. May be increased. Further, in the present embodiment, although MOS-type FET is a p-MOS, may be constituted by reversing the direction of current _{I in} a n-MOS. Further, the ratio N for copying the current can be freely selected.

第１実施形態に係るカレントミラー回路１Ａの構成図である。1 is a configuration diagram of a current mirror circuit 1A according to a first embodiment. FIG. 単純なｐ−ＭＯＳカレントミラー回路の構成図である。It is a block diagram of a simple p-MOS current mirror circuit. 単純なｐ−ＭＯＳカレントミラー回路の具体的な動作例を示す図である。It is a figure which shows the specific operation example of a simple p-MOS current mirror circuit. カレントミラー回路１Ａの具体的な動作例を示す図である。It is a figure which shows the specific operation example of 1 A of current mirror circuits. 第２実施形態に係るカレントミラー回路１Ｂの構成図である。It is a block diagram of the current mirror circuit 1B which concerns on 2nd Embodiment. カレントミラー回路のバラツキ特性を示す図である。It is a figure which shows the variation characteristic of a current mirror circuit. カレントミラー回路１Ｂの具体的な動作例を示す図である。It is a figure which shows the specific operation example of the current mirror circuit 1B.

符号の説明Explanation of symbols

１Ａ，１Ｂ…カレントミラー回路、３…入力端、５…検出端、１１，１３，１５，１７，１９…第１〜第５ＭＯＳ型ＦＥＴ、２０，２２，２４…第１〜第３オペアンプ、Ｖ_ＣＣ…電源電圧、Ｖ_ｒｅｆ…参照電圧。 DESCRIPTION OF SYMBOLS 1A, 1B ... Current mirror circuit, 3 ... Input end, 5 ... Detection end, 11, 13, 15, 17, 19 ... 1st-5th MOS type FET, 20, 22, 24 ... 1st-3rd operational amplifier, V _CC : power supply voltage, _Vref : reference voltage.

Claims (5)

第１ＭＯＳ型ＦＥＴ、第２ＭＯＳ型ＦＥＴ、第３ＭＯＳ型ＦＥＴ、第４ＭＯＳ型ＦＥＴ及び第５ＭＯＳ型ＦＥＴと、
第１オペアンプ、第２オペアンプ及び第３オペアンプと、
外部回路からの電流入力を受ける入力端と、
前記電流入力に応じた電流を出力する検出端と、
を備え、
前記第１ＭＯＳ型ＦＥＴの第１の電流端子及び前記第２ＭＯＳ型ＦＥＴの第１の電流端子に電源電圧Ｖ_ＣＣが印加され、
前記第１オペアンプの反転入力端子及び前記第２オペアンプの非反転入力端子に参照電圧Ｖ_ｒｅｆが入力され、
前記第１オペアンプの非反転入力端子が、前記第１ＭＯＳ型ＦＥＴの第２の電流端子及び前記入力端に接続されており、
前記第１オペアンプの出力端子が、前記第１ＭＯＳ型ＦＥＴの制御端子及び前記第２ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第２オペアンプの出力端子が、前記第３ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第２ＭＯＳ型ＦＥＴの第２の電流端子が、第３ＭＯＳ型ＦＥＴの第１の電流端子及び第２オペアンプの反転入力端子に接続されており、
前記第３ＭＯＳ型ＦＥＴの第２の電流端子が前記検出端に接続されており、
前記第４ＭＯＳ型ＦＥＴの第１の電流端子と前記第５ＭＯＳ型ＦＥＴの第１の電流端子に前記電源電圧Ｖ _ＣＣ と等しい電圧が印加され、
前記第３オペアンプの反転入力端子に前記参照電圧Ｖ _ｒｅｆ と等しい電圧が入力されていると共に、前記第３オペアンプの出力端子が前記第４ＭＯＳ型ＦＥＴの制御端子及び前記第５ＭＯＳ型ＦＥＴの制御端子に接続されており、
前記第４ＭＯＳ型ＦＥＴの第２の電流端子が前記第３オペアンプの非反転入力端子及び前記入力端に接続されており、
前記第５ＭＯＳ型ＦＥＴの第２の電流端子が、前記第３ＭＯＳ型ＦＥＴの第１の電流端子及び前記第２オペアンプの反転入力端子に接続されているカレントミラー回路。 A first MOS type FET, a second MOS type FET , a third MOS type FET , a fourth MOS type FET , and a fifth MOS type FET ;
A first operational amplifier , a second operational amplifier, and a third operational amplifier ;
An input terminal for receiving a current input from an external circuit;
A detection end for outputting a current corresponding to the current input;
With
A power supply voltage _VCC is applied to the first current terminal of the first MOS type FET and the first current terminal of the second MOS type FET,
A reference voltage V _ref is input to the inverting input terminal of the first operational amplifier and the non-inverting input terminal of the second operational amplifier,
A non-inverting input terminal of the first operational amplifier is connected to a second current terminal and the input terminal of the first MOS FET;
An output terminal of the first operational amplifier is connected to a control terminal of the first MOS type FET and a control terminal of the second MOS type FET;
An output terminal of the second operational amplifier is connected to a control terminal of the third MOS type FET;
A second current terminal of the second MOS type FET is connected to a first current terminal of the third MOS type FET and an inverting input terminal of the second operational amplifier;
A second current terminal of the third MOS type FET is connected to the detection end ;
A voltage equal to the power supply voltage _VCC is applied to the first current terminal of the fourth MOS type FET and the first current terminal of the fifth MOS type FET ,
A voltage equal to the reference voltage V _ref is input to the inverting input terminal of the third operational amplifier, and the output terminal of the third operational amplifier is connected to the control terminal of the fourth MOS type FET and the control terminal of the fifth MOS type FET. Connected,
A second current terminal of the fourth MOS type FET is connected to a non-inverting input terminal and the input terminal of the third operational amplifier;
A current mirror circuit in which a second current terminal of the fifth MOS type FET is connected to a first current terminal of the third MOS type FET and an inverting input terminal of the second operational amplifier . 前記第１ＭＯＳ型ＦＥＴのゲート幅Ｗ_１とゲート長Ｌ_１及び前記第２ＭＯＳ型ＦＥＴのゲート幅Ｗ_２とゲート長Ｌ_２がＮ×Ｗ_１＝Ｗ_２（Ｎは１以上の整数）及びＬ_１＝Ｌ_２の関係を満たし、
前記第４ＭＯＳ型ＦＥＴのゲート幅Ｗ_４とゲート長Ｌ_４及び前記第５ＭＯＳ型ＦＥＴのゲート幅Ｗ_５とゲート長Ｌ_５がＮ×Ｗ_４＝Ｗ_５及びＬ_４＝Ｌ_５の関係を満たし、
Ｗ_１／Ｌ_１がＷ_４／Ｌ_４より大きい請求項１に記載のカレントミラー回路。 The gate width W ₁ and gate length L ₁ of the first MOS type FET and the gate width W ₂ and gate length L _{2 of the second} MOS type FET are N × W ₁ = W ₂ (N is an integer of 1 or more) and L _1. = L ₂ is satisfied,
The gate width W ₄ and gate length L ₄ of the fourth MOS type FET and the gate width W ₅ and gate length L _{5 of the fifth} MOS type FET satisfy the relationship of N × W ₄ = W ₅ and L ₄ = L ₅ ,
The current mirror circuit according to claim 1 , wherein W ₁ / L ₁ is greater than W ₄ / L ₄ . 大電流領域では前記第１ＭＯＳ型ＦＥＴと前記第１オペアンプとを含む閉ループの利得が大きく、小電流領域では前記第４ＭＯＳ型ＦＥＴと前記第３オペアンプとを含む閉ループの利得が大きく、前記第１及び２のＭＯＳ型ＦＥＴが弱反転領域に至る前に前記２つの閉ループが切替わることを特徴とする請求項１に記載のカレントミラー回路。 The closed loop gain including the first MOS type FET and the first operational amplifier is large in the large current region, and the closed loop gain including the fourth MOS type FET and the third operational amplifier is large in the small current region. the current mirror circuit of claim 1, 2 of the MOS type FET is the two closed loop before reaching the weak inversion region, characterized in that the switched. 前記第１〜第３のオペアンプに含まれるトランジスタが、ＭＯＳ型ＦＥＴであることを特徴とする請求項１〜請求項３のいずれか一項に記載のカレントミラー回路。 The first to transistor included in the third operational amplifier, the current mirror circuit according to any one of claims 1 to 3, characterized in that the MOS type FET. 前記第１、第２、第４及び第５のＭＯＳ型ＦＥＴが、弱反転領域に入らないようにバイアスされていることを特徴とする請求項１〜請求項４のいずれか一項に記載のカレントミラー回路。 Said first, second, fourth and fifth MOS type FET is, according to any one of claims 1 to 4, characterized in that it is biased to entering the weak inversion region Current mirror circuit.

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