JPH09139635A - Current mirror circuit - Google Patents
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- JPH09139635A JPH09139635A JP8138489A JP13848996A JPH09139635A JP H09139635 A JPH09139635 A JP H09139635A JP 8138489 A JP8138489 A JP 8138489A JP 13848996 A JP13848996 A JP 13848996A JP H09139635 A JPH09139635 A JP H09139635A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、出力電圧範囲が広
く取れるカレントミラー回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current mirror circuit having a wide output voltage range.
【０００２】[0002]
【従来の技術】カレントミラー回路において、出力イン
ピーダンスの高さは極めて重要な事項である。 図４３
に示す従来の簡単なカレントミラー回路では、出力イン
ピーダンスはトランジスタの出力インピーダンス以上に
上げることはできない。これを改善するために図４４に
示すようにカスコード構成を用いてきたが、この構成で
は、出力電圧がおよそＶT ＋ＶDS(sat) 以上でないと適
切に動作しないという問題があった。2. Description of the Related Art In a current mirror circuit, the height of output impedance is extremely important. FIG.
In the conventional simple current mirror circuit shown in (1), the output impedance cannot be raised above the output impedance of the transistor. To improve this, a cascode configuration has been used as shown in FIG. 44, but this configuration has a problem that it does not operate properly unless the output voltage is approximately VT + VDS (sat) or higher.
【０００３】これを解決するために、図４５に示すよう
にカスコード接続用のＴ4 のバイアスを選ぶ手法があ
る。しかしながら、この構成では、２系統の等しい入力
電流が必要な上、Ｔ4 のゲートバイアスを作るＴ3 のチ
ャネル幅／チャネル長がＴ4 の適切な値が製造プロセス
によりばらつくため、設計が困難であった。また、図４
６に示す従来回路は、ＶbiasをおよそＶDS(sat) に選
び、出力電圧がおよそ２ＶDS(sat) 以上で適切に動作さ
せる出力インピーダンスを上げるものである。To solve this, there is a method of selecting the bias of T4 for cascode connection as shown in FIG. However, this configuration requires two equal input currents, and the channel width / channel length of T3 that forms the gate bias of T4 varies depending on the manufacturing process, making it difficult to design. FIG.
The conventional circuit shown in FIG. 6 selects Vbias to be approximately VDS (sat) and raises the output impedance for proper operation when the output voltage is approximately 2VDS (sat) or higher.
【０００４】しかし、Ｔ1 とＴ2 のドレイン・ソース間
電圧が異なるため精度よく電流を複製できないという問
題があった。また、外部にＶbiasを発生させるバイアス
回路が必要となる。さらには、ＶDS(sat) が製造プロセ
スでばらつくため外部からＶbiasを設定するのが難しい
という問題があった。また複製する電流の精度を上げる
ためＴ1 とＴ2 のドレイン・ソース間電圧をそろえるた
め図４７に示すように演算増幅回路を２組用いる手法が
提案されているが、回路規模が増大するという問題が新
たに生じる上、ＶDS(sat) が製造プロセスでばらつくた
め外部からＶbiasを設定するのが難しいという問題は依
然解決されていない。However, since the drain-source voltages of T1 and T2 are different, there is a problem that the current cannot be accurately copied. Further, a bias circuit for generating Vbias is required outside. Further, there is a problem that it is difficult to set Vbias from the outside because VDS (sat) varies in the manufacturing process. Also, in order to increase the accuracy of the current to be duplicated, the method of using two sets of operational amplifier circuits has been proposed as shown in FIG. 47 in order to align the drain-source voltages of T1 and T2, but there is a problem that the circuit scale increases. The problem that it is difficult to set Vbias from the outside because VDS (sat) varies in the manufacturing process in addition to new generation, has not been solved.
【０００５】[0005]
【発明が解決しようとする課題】このように従来のカレ
ントミラー回路では、出力インピーダンスや複製する電
流の精度を高めることはできるが、回路規模が大幅に増
大したり、製造プロセスのばらつきの影響を受けやすい
等の問題があった。As described above, in the conventional current mirror circuit, the accuracy of the output impedance and the current to be duplicated can be improved, but the circuit scale is greatly increased and the influence of variations in the manufacturing process is reduced. There were problems such as susceptibility.
【０００６】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、回路
規模の大幅な増大をまねくことなく、かつ、製造プロセ
スのばらつきの影響を受けにくい外部バイアス電圧不要
の出力電圧範囲の広くとれるカレントミラー回路を提供
することにある。The present invention has been made in view of the above-mentioned problems of the prior art. The object of the present invention is not to cause a large increase in circuit scale and to be influenced by variations in manufacturing process. An object of the present invention is to provide a current mirror circuit that can take a wide output voltage range without the need for an external bias voltage that is difficult.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明のカレントミラー回路は、第１の電流電圧変
換手段と、第２の電流電圧変換手段と、そのコレクタ或
はドレインより出力電流を出力し、そのエミッタ或はソ
ースが前記第２の電流電圧変換手段に接続される第１の
トランジスタと、前記第１のトランジスタの制御電極を
制御する制御手段より構成され、少なくとも前記第１の
電流電圧変換手段は入力電流を入力し、また、前記制御
手段は前記第１及び第２の電流電圧変換手段で電流電圧
変換された電圧を参照して前記制御手段から前記第１及
び第２の電流電圧変換手段に所定の比率で電流が流れる
ように前記第１のトランジスタを制御していることを特
徴とする。In order to achieve the above object, the current mirror circuit of the present invention comprises a first current-voltage converting means, a second current-voltage converting means, and an output from its collector or drain. It comprises a first transistor which outputs a current and whose emitter or source is connected to the second current-voltage converting means, and control means which controls a control electrode of the first transistor, and at least the first transistor. Current-voltage converting means inputs an input current, and the control means refers to the voltage current-voltage converted by the first and second current-voltage converting means, and the control means outputs the first and second current-voltage converting means. The first transistor is controlled so that the current flows through the current-voltage converting means at a predetermined ratio.
【０００８】上述のごとく構成すれば、制御手段は第１
及び第２の電流電圧変換手段で電流電圧変換された電圧
を参照して制御手段から所定の比率で第１及び第２の電
流電圧変換手段に電流が流れるように第１のトランジス
タを制御している。この時、第１の電流電圧変換手段に
は、入力電流と制御手段からの電流の和が流れ、第２の
電流電圧変換手段には所望の出力電流と制御手段からの
電流の和が流れている。If constituted as described above, the control means is the first
And controlling the first transistor so that the current flows from the control means to the first and second current-voltage converting means at a predetermined ratio with reference to the voltage converted from the current-voltage converting means by the second current-voltage converting means. There is. At this time, the sum of the input current and the current from the control means flows through the first current-voltage conversion means, and the sum of the desired output current and the current from the control means flows through the second current-voltage conversion means. There is.
【０００９】もし、第２の電流電圧変換手段に流れる出
力電流が所望の電流値からずれると、この電流値のずれ
は第２の電流電圧変換手段により電圧に変換され、制御
手段から第１及び第２の電流電圧変換手段に流れる電流
の比は所定の比からずれることになり、制御手段は電流
の比を所定の比となるよう第１のトランジスタの制御電
極の電圧を制御し、第２の電流電圧変換手段に流れる出
力電流を所望の値に近付くよう動作する。If the output current flowing through the second current-voltage converting means deviates from a desired current value, the deviation of the current value is converted into a voltage by the second current-voltage converting means, and the control means outputs the first and second voltage values. The ratio of the currents flowing through the second current-voltage conversion means will deviate from the predetermined ratio, and the control means controls the voltage of the control electrode of the first transistor so that the current ratio becomes the predetermined ratio. It operates so that the output current flowing through the current-voltage converting means of 1 approaches the desired value.
【００１０】また、第１の電流電圧変換手段に流れる入
力電流が変化すると、この電流の変化は第１の電流電圧
変換手段により電圧の変化となり、制御手段は第１及び
第２の電流電圧変換手段に流れる電流の比を所定の比に
するよう第１のトランジスタを制御して出力電流を入力
電流に合わせて変化させる。このように、カレントミラ
ー回路として動作する。Further, when the input current flowing through the first current-voltage converting means changes, the change of this current becomes a voltage change by the first current-voltage converting means, and the control means changes the first and second current-voltage converting means. The output current is changed according to the input current by controlling the first transistor so that the ratio of the current flowing through the means becomes a predetermined ratio. In this way, it operates as a current mirror circuit.
【００１１】この時、出力での電圧が変化することによ
り出力電流が変化しようとすると前述したように制御手
段にて、出力電流の変化が少なくなるようにように制御
されている。つまり出力インピーダンスが高くなってい
る。また、このカレントミラー回路が動作するために必
要な出力電圧は第２の電流電圧変換手段にかかる電圧と
第１のトランジスタが動作するために必要なＶDS(sat)
の和で、電流電圧変換手段にかかる電圧をＶDS(sat) 程
度に設定することでで出力電圧範囲を広く取ることがで
きる。At this time, if the output current changes due to a change in the output voltage, the control means controls the change in the output current to be small as described above. That is, the output impedance is high. Further, the output voltage required for operating this current mirror circuit is the voltage applied to the second current-voltage converting means and VDS (sat) required for operating the first transistor.
By setting the voltage applied to the current-voltage converting means to about VDS (sat), the output voltage range can be widened.
【００１２】さらに、電流の複製する時に制御手段で入
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばIC化に際して、製造プロセスがばらつ
いて電流電圧変換手段の絶対的な特性が変化しても、パ
ターンレイアウト等で相対的な第１と第２の電流電圧変
換手段の特性ばらつきを小さくできるので、その結果製
造プロセスのばらつきの影響が受けににくいカレントミ
ラー回路を実現できる。Furthermore, when the current is duplicated, the control means compares the voltages converted by the current-voltage converting means on the input side and the output-side, so that an external bias voltage becomes unnecessary. Further, for example, even when the manufacturing process is varied and the absolute characteristic of the current-voltage converting means is changed in the case of IC, the relative characteristic variation of the first and second current-voltage converting means in the pattern layout can be reduced. Therefore, as a result, it is possible to realize a current mirror circuit that is not easily affected by variations in the manufacturing process.
【００１３】本願の第二の発明のカレントミラー回路
は，入力電流を流す第1 のトランジスタと、ゲートが第
1 のトランジスタのゲート共通接続されている第2 のト
ランジスタと、ソースが第1 のトランジスタのドレイン
に接続され、ドレインが前記第1 及び第2 のトランジス
タの共通ゲートに接続された第3 のトランジスタと、ソ
ースが前記第2 のトランジスタのドレインに接続され、
また、ゲートが前記第3のトランジスタのゲートと共通
接続され、ドレインから出力電流が出力される第4 のト
ランジスタと、前記第3 及び第4 のトランジスタの共通
ゲートと前記第3のトランジスタのドレインの間に接続
された第1 の抵抗と、により構成されることを特徴とす
る。In the current mirror circuit of the second invention of the present application, the first transistor for flowing an input current and the gate for the first transistor
A second transistor whose gate is commonly connected to the first transistor, and a third transistor whose source is connected to the drain of the first transistor and whose drain is connected to the common gate of the first and second transistors. , The source is connected to the drain of the second transistor,
In addition, the gate of the third transistor is commonly connected to the gate of the third transistor, and a fourth transistor whose output current is output from the drain, a common gate of the third and fourth transistors, and a drain of the third transistor. And a first resistor connected in between.
【００１４】このような構成により、例えば、NMOSトラ
ンジスタを用いて上述のごとく構成すれば、第3 のトラ
ンジスタのドレイン電圧は第1 及び第2 のトランジスタ
のゲート電圧で決まり、これはおよそ閾値電圧ＶT であ
る。第3 及び第4 のトランジスタのゲート電圧は第1 及
び第2 のトランジスタのゲート電圧に第1 の抵抗にかか
る電圧を加算した電圧となる。よって、第3 のトランジ
スタのソース電圧、つまり、第1 のトランジスタのドレ
イン電圧は第3 のトランジスタのゲート電圧より第3 の
トランジスタのゲート・ソース電圧を減じた電圧とな
る。第3 のトランジスタのゲート・ソース電圧もおよそ
閾値電圧ＶT なので、第1 のトランジスタのドレイン電
圧はおよそ第1 の抵抗にかかる電圧とほぼ同じになる。
同様に第4のトランジスタのソース電圧、つまり、第2
のトランジスタのドレイン電圧は第4 のトランジスタの
ゲート電圧より第4 のトランジスタのゲート・ソース電
圧を減じた電圧となる。第4 のトランジスタのゲート・
ソース電圧もおよそ閾値電圧ＶT なので、第2 のトラン
ジスタのドレイン電圧はおよそ第1 の抵抗にかかる電圧
とほぼ同じになる。よって第1 の抵抗にかかる電圧を第
1 及び第2 のトランジスタのドレイン・ソース間の飽和
電圧ＶDS(sat) に設計すると、第2 及び第4 のトランジ
スタがともに飽和領域で動作できる、つまり、出力イン
ピーダンスを高くできる出力端子である第4 のトランジ
スタのドレイン電圧をＶDS(sat) と、およそ各々のトラ
ンジスタの飽和電圧の和まで低くすることができる。With this structure, for example, when the NMOS transistor is used as described above, the drain voltage of the third transistor is determined by the gate voltages of the first and second transistors, which is about the threshold voltage VT. Is. The gate voltage of the third and fourth transistors is the voltage obtained by adding the voltage applied to the first resistor to the gate voltages of the first and second transistors. Therefore, the source voltage of the third transistor, that is, the drain voltage of the first transistor is a voltage obtained by subtracting the gate-source voltage of the third transistor from the gate voltage of the third transistor. Since the gate-source voltage of the third transistor is also about the threshold voltage VT, the drain voltage of the first transistor is about the same as the voltage applied to the first resistor.
Similarly, the source voltage of the fourth transistor, that is, the second
The drain voltage of the transistor is the voltage obtained by subtracting the gate-source voltage of the fourth transistor from the gate voltage of the fourth transistor. 4th transistor gate
Since the source voltage is also the threshold voltage VT, the drain voltage of the second transistor is approximately the same as the voltage applied to the first resistor. Therefore, the voltage applied to the first resistor is
If the saturation voltage VDS (sat) between the drain and source of the 1st and 2nd transistors is designed, both the 2nd and 4th transistors can operate in the saturation region, that is, the output terminal which can increase the output impedance. The drain voltage of each transistor can be lowered to VDS (sat), which is approximately the sum of the saturation voltage of each transistor.
【００１５】このように本手法では、従来例で用いてい
た増幅回路を用いていないので、回路規模を小さくで
き、かつ、製造プロセスのばらつきの影響が受けににく
いカレントミラー回路を実現できる。As described above, according to this method, since the amplifier circuit used in the conventional example is not used, the circuit scale can be reduced and a current mirror circuit which is not easily affected by variations in the manufacturing process can be realized.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明が適用されたカレントミ
ラー回路の第１の実施例を示す構成図である。図１に示
すカレントミラーにおいて、電流電圧変換手段２と電流
電圧変換手段３は各々一端がＶssに接続され、電流電圧
変換手段２は入力電流Ｉin0 を入力し、また、トランジ
スタＴ１のドレインより出力電流を出力し、トランジス
タＴ１のソースは電流電圧変換手段３の他端に接続さ
れ、制御手段１は、電流電圧変換手段２及び３で電流電
圧変換された電圧Ｖ０及びＶ１を参照して制御手段１か
ら電流電圧変換手段２及び３に所定の比率で電流が流れ
るようにトランジスタＴ１のゲートを制御している。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a configuration diagram showing a first embodiment of a current mirror circuit to which the present invention is applied. In the current mirror shown in FIG. 1, one end of each of the current-voltage converting means 2 and the current-voltage converting means 3 is connected to Vss, the current-voltage converting means 2 inputs the input current Iin0, and the output current from the drain of the transistor T1. , The source of the transistor T1 is connected to the other end of the current-voltage converting means 3, and the controlling means 1 refers to the voltages V0 and V1 which have been current-voltage converted by the current-voltage converting means 2 and 3 and controls the controlling means 1 The gate of the transistor T1 is controlled so that the currents flow through the current-voltage converting means 2 and 3 at a predetermined ratio.
【００１７】制御手段１は電流電圧変換手段２及び３で
電流電圧変換された電圧Ｖ０及びＶ１を参照して制御手
段１から所定の比率で電流電圧変換手段２及び３に各々
電流Ｉref0、Ｉref1が流れるようにトランジスタＴ１の
ゲート電圧を制御している。この時、電流電圧変換手段
２には、入力電流Ｉin0 と制御手段１からの電流Ｉref0
の和が流れ、電流電圧変換手段３には所望の出力電流Ｉ
out と制御手段１からの電流Ｉref1の和が流れている。
もし、電流電圧変換手段３に流れる出力電流Ｉout が所
望の電流値からずれると、この電流値のずれは電流電圧
変換手段３により電圧に変換され、制御手段１から電流
電圧変換手段２及び３に流れる電流の比は所定の比から
ずれることになり、制御手段１は電流の比を所定の比と
なるようトランジスタＴ１のゲート電圧を制御し、電流
電圧変換手段３に流れる出力電流Ｉout を所望の値に近
付ける。The control means 1 refers to the voltages V0 and V1 which have been subjected to the current-voltage conversion by the current-voltage conversion means 2 and 3, and outputs the currents Iref0 and Iref1 from the control means 1 to the current-voltage conversion means 2 and 3 at a predetermined ratio. The gate voltage of the transistor T1 is controlled so as to flow. At this time, the input voltage Iin0 and the current Iref0 from the control means 1 are applied to the current-voltage conversion means 2.
Of the desired output current I
The sum of out and the current Iref1 from the control means 1 is flowing.
If the output current Iout flowing through the current-voltage converting means 3 deviates from a desired current value, the deviation of the current value is converted into a voltage by the current-voltage converting means 3, and the control means 1 transfers the current-voltage converting means 2 and 3. The ratio of the flowing currents deviates from the predetermined ratio, and the control means 1 controls the gate voltage of the transistor T1 so that the ratio of the currents becomes the predetermined ratio, so that the output current Iout flowing through the current-voltage converting means 3 is desired. Get closer to the value.
【００１８】つまり、出力電流Ｉout が所望の値より大
きくなると、制御手段１はトランジスタＴ１のゲート電
圧を下げて、トランジスタＴ１に流れる出力電流を小さ
くし、また、出力電流Ｉout が所望の値より小さくなる
と、制御手段１はトランジスタＴ１のゲート電圧を上げ
て、トランジスタＴ１に流れる出力電流を大きくするよ
うに作用する。That is, when the output current Iout becomes larger than the desired value, the control means 1 lowers the gate voltage of the transistor T1 to make the output current flowing through the transistor T1 small, and the output current Iout becomes smaller than the desired value. Then, the control means 1 acts to increase the gate voltage of the transistor T1 and increase the output current flowing through the transistor T1.
【００１９】また、電流電圧変換手段２に流れる入力電
流Ｉin0 が変化すると、この電流の変化は電流電圧変換
手段２により電圧Ｖ０の変化となり、制御手段１は電流
電圧変換手段２及び３に流れる電流の比を所定の比にす
るようトランジスタＴ１のゲート電圧を制御して出力電
流Ｉout を入力電流Ｉin0 に応じて変化させる。つま
り、入力電流Ｉin0 が大きくなると、制御手段１はトラ
ンジスタＴ１のゲート電圧を上げて、トランジスタＴ１
に流れる出力電流を大きくし、また、入力電流Ｉin0 が
小さくなると、制御手段１はトランジスタＴ１のゲート
電圧を下げて、トランジスタＴ１に流れる出力電流を小
さくするように作用する。このように、カレントミラー
回路として動作する。When the input current Iin0 flowing through the current-voltage converting means 2 changes, the change of this current causes a change in the voltage V0 by the current-voltage converting means 2, and the control means 1 causes the current flowing through the current-voltage converting means 2 and 3. The gate voltage of the transistor T1 is controlled so that the ratio of the output current Iout becomes a predetermined ratio, and the output current Iout is changed according to the input current Iin0. That is, when the input current Iin0 becomes large, the control means 1 raises the gate voltage of the transistor T1 so that the transistor T1
When the output current flowing through the transistor T1 is increased and the input current Iin0 is decreased, the control means 1 lowers the gate voltage of the transistor T1 to reduce the output current flowing through the transistor T1. In this way, it operates as a current mirror circuit.
【００２０】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると制御手段１にて、出
力電流Ｉout の変化が少なくなるようにように制御され
ている。つまり出力インピーダンスが高くなっている。Here, when the output current Iout tries to change due to the change of the output voltage, the control means 1 is controlled so that the change of the output current Iout is reduced. That is, the output impedance is high.
【００２１】また、このカレントミラー回路が動作する
ために必要な出力電圧は電流電圧変換手段３にかかる電
圧Ｖ１とトランジスタＴ１が動作するために必要なドレ
イン−ソース飽和電圧ＶDS(sat) の和で、電流電圧変換
手段３にかかる電圧をＶDS(sat) 程度に設定すること
で、出力電圧範囲を広く取ることができる。The output voltage required for operating this current mirror circuit is the sum of the voltage V1 applied to the current-voltage converting means 3 and the drain-source saturation voltage VDS (sat) required for operating the transistor T1. By setting the voltage applied to the current-voltage converting means 3 to about VDS (sat), the output voltage range can be widened.
【００２２】さらに、制御手段１で入力側と出力側の電
流電圧変換手段２及び３で電流電圧変換された電圧Ｖ０
及びＶ１を参照しているので、外部バイアス電圧が不要
になる。また、IC化に際して、製造プロセスがばらつき
により電流電圧変換手段の絶対的な特性が変化しても、
パターンレイアウト等で電流電圧変換手段の相対的な特
性ばらつきを小さくできるので、その結果、製造プロセ
スのばらつきの影響が受けににくいカレントミラー回路
を実現できる。また図１において、点線で示してあるよ
うに電流電圧変換手段３にも別の入力電流Ｉin1 を印加
して差分電流を出力するようにもできる。Further, the voltage V0 which is current-voltage converted by the current-voltage converting means 2 and 3 on the input side and the output side by the control means 1
And V1 are referenced, an external bias voltage is not needed. In addition, even if the absolute characteristics of the current-voltage conversion means change due to variations in the manufacturing process when integrated into an IC,
Since the relative characteristic variation of the current-voltage converting means can be reduced by the pattern layout or the like, as a result, it is possible to realize the current mirror circuit which is hardly affected by the variation of the manufacturing process. Further, as shown by the dotted line in FIG. 1, another input current Iin1 can be applied to the current-voltage converting means 3 to output a differential current.
【００２３】図２は、図１において電流電圧変換手段２
及び３を抵抗Ｒ１及びＲ２で構成し、また、制御手段１
をトランジスタＴ１１、Ｔ１２、及び電流源Ｉ１１、Ｉ
１２で構成した詳細な実施例である。FIG. 2 shows the current-voltage conversion means 2 in FIG.
And 3 are composed of resistors R1 and R2, and control means 1
Are transistors T11, T12 and current sources I11, I
12 is a detailed example configured by 12.
【００２４】抵抗Ｒ１には、入力電流Ｉin0 と制御手段
１内の電流源Ｉ１２からの電流Ｉref0がトランジスタＴ
１２を介して流れ電圧Ｖ０に変換されている。また、抵
抗Ｒ２には、出力電流Ｉout と制御手段１内の電流源Ｉ
１１からの電流Ｉref1がトランジスタＴ１１を介して流
れ電圧Ｖ１に変換されている。説明を簡単にするため、
Ｉref0＝Ｉref1、Ｒ１＝Ｒ２及びトランジスタＴ１１と
Ｔ１２のサイズ( Ｗ／Ｌ) が等しいとする。もし、Ｉou
t ＞Ｉin0 の場合、Ｖ０＜Ｖ１なる。The input current Iin0 and the current Iref0 from the current source I12 in the control means 1 are applied to the resistor R1 by the transistor T1.
It is converted to a flow voltage V0 via 12. The resistor R2 has an output current Iout and a current source I in the control means 1.
The current Iref1 from 11 is converted into the voltage V1 flowing through the transistor T11. For simplicity,
It is assumed that Iref0 = Iref1, R1 = R2, and the sizes (W / L) of the transistors T11 and T12 are equal. If Iou
When t> Iin0, V0 <V1.
【００２５】トランジスタＴ１２のゲート電位はトラン
ジスタＴ１１のゲート電位で与えられるが、ソース電位
が各々Ｖ０とＶ１なので、トランジスタＴ１２のゲート
・ソース間電圧がトランジスタＴ１１のゲート・ソース
間電圧より大きくなり、トランジスタＴ１２はトランジ
スタＴ１１より大きな電流を流そうとするが、電流源Ｉ
１２から供給されている電流Ｉref0により制限されてい
るため、トランジスタＴ１２のドレイン電圧、つまり制
御手段１の出力電圧は低くなり、トランジスタＴ１のゲ
ート電圧を低くして出力電流を小さくする。 逆に、Ｉ
out ＜Ｉin0 の場合、Ｖ０＞Ｖ１となる。トランジスタ
Ｔ１２のゲート電位はトランジスタＴ１１のゲート電位
で与えられるが、ソース電位が各々Ｖ０とＶ１なので、
トランジスタＴ１２のゲート・ソース間電圧がトランジ
スタＴ１１のゲート・ソース間電圧より小さくなり、ト
ランジスタＴ１２はトランジスタＴ１１より少ない電流
を流そうとするが、電流源Ｉ１２から電流Ｉref0が供給
されているため、トランジスタＴ１２のドレイン電圧、
つまり制御手段１の出力電圧は高くなり、トランジスタ
Ｔ１のゲート電圧を高くして出力電流を大きくする。The gate potential of the transistor T12 is given by the gate potential of the transistor T11, but since the source potentials are V0 and V1, respectively, the gate-source voltage of the transistor T12 becomes larger than the gate-source voltage of the transistor T11, and T12 tries to pass a larger current than the transistor T11, but the current source I
Since it is limited by the current Iref0 supplied from 12, the drain voltage of the transistor T12, that is, the output voltage of the control means 1 is lowered, and the gate voltage of the transistor T1 is lowered to reduce the output current. Conversely, I
When out <Iin0, V0> V1. The gate potential of the transistor T12 is given by the gate potential of the transistor T11, but since the source potentials are V0 and V1, respectively,
The gate-source voltage of the transistor T12 becomes smaller than the gate-source voltage of the transistor T11, and the transistor T12 tries to pass a current smaller than that of the transistor T11. However, the current Iref0 is supplied from the current source I12. Drain voltage of T12,
That is, the output voltage of the control means 1 becomes high, and the gate voltage of the transistor T1 is made high to increase the output current.
【００２６】このように、出力電流Ｉout が入力電流Ｉ
in0 と異なると制御手段１により等しくなるようにトラ
ンジスタＴ１のゲート電圧を制御する。ここで、出力電
圧が変化することにより出力電流Ｉout が変化しようと
すると前述の通り、制御手段１にて、出力電流Ｉout の
変化が少なくなるようにように制御されている。つまり
出力インピーダンスが高くなっている。In this way, the output current Iout is equal to the input current I
If it is different from in0, the control means 1 controls the gate voltage of the transistor T1 to be equal. Here, when the output current Iout tries to change due to the change of the output voltage, the control means 1 controls the change of the output current Iout to be small as described above. That is, the output impedance is high.
【００２７】図３は、図１において電界効果トランジス
タの代わりにバイポーラ・トランジスタを用いた実施例
で、図１に示す実施例と同様に出力電圧範囲が広く取
れ、出力インピーダンスを高くできる効果がある。FIG. 3 shows an embodiment in which a bipolar transistor is used in place of the field effect transistor in FIG. 1. As in the embodiment shown in FIG. 1, the output voltage range can be wide and the output impedance can be increased. .
【００２８】図４は、図１において、電流電圧変換手段
２及び３をトランジスタＴ２及びＴ３とバイアス手段４
で構成した実施例である。トランジスタＴ２及びＴ３の
ゲートは、バイアス手段４にてバイアスされており、電
流電圧変換は、トランジスタＴ２び及Ｔ３の出力インピ
ーダンスを用いて行われる。これにより、電流電圧変換
手段を抵抗で構成する場合に比べ、大抵抗を容易に実現
できるとともに、電流電圧変換手段にかかる変換された
電圧を小さくできるため、より広い出力電圧範囲が取れ
るという効果がある。FIG. 4 is a circuit diagram of FIG. 1 in which the current-voltage converting means 2 and 3 are connected to the transistors T2 and T3 and the bias means 4.
It is an example constituted by. The gates of the transistors T2 and T3 are biased by the bias means 4, and current-voltage conversion is performed using the output impedances of the transistors T2 and T3. As a result, a large resistance can be easily realized and the converted voltage applied to the current-voltage converting means can be reduced, as compared with the case where the current-voltage converting means is configured by a resistor, so that a wider output voltage range can be obtained. is there.
【００２９】図５は、図４に示す実施例におけるバイア
ス手段４の一例で、固定バイアス電圧をトランジスタＴ
２及びＴ３のゲートに印加した例である。固定バイアス
電圧がばらつきやプロセスのばらつきによるドレイン・
ソース飽和電圧がばらつきは、トランジスタの出力イン
ピーダンスのばらつき、つまり、電流電圧変換手段の電
流電圧変換率のばらつきとなるが、トランジスタＴ２と
Ｔ３のドレイン電圧は制御手段１により、例えば等しく
なるように制御されるので複製した電流の精度を損なう
ことはない。FIG. 5 shows an example of the bias means 4 in the embodiment shown in FIG. 4, in which a fixed bias voltage is applied to the transistor T.
In this example, the voltage is applied to the gates of 2 and T3. Drain due to variations in fixed bias voltage and variations in process
The variation in the source saturation voltage results in the variation in the output impedance of the transistor, that is, the variation in the current-voltage conversion rate of the current-voltage conversion means, but the drain voltages of the transistors T2 and T3 are controlled by the control means 1 to be equal, for example. Therefore, the accuracy of the duplicated current is not impaired.
【００３０】図６は、図３において、電流電圧変換手段
２及び３をトランジスタＴ２及びＴ３と、これに直列に
接続される抵抗Ｒ３及びＲ４と、電流電圧変換手段２で
電流電圧変換された電圧Ｖ０を基準にバイアス電圧を発
生させるバイアス手段４で構成した実施例である。In FIG. 6, the current-voltage converting means 2 and 3 in FIG. 3 are connected to the transistors T2 and T3, the resistors R3 and R4 connected in series to the transistors T2 and T3, and the current-voltage converted voltage by the current-voltage converting means 2. In this embodiment, the bias means 4 generates a bias voltage with reference to V0.
【００３１】電流電圧変換は、トランジスタＴ２び及Ｔ
３及びトランジスタＴ２及びＴ３のエミッタにそれぞれ
直列に接続された抵抗を用いて行われる。GrayとMeyer
著の''Analysis and Design of Analog Integrated Cir
cuits(1st. ed)''のpp. ２０４- ２０６に述べられてい
るように、抵抗の挿入でより大抵抗を容易に実現した例
である。また、バイアス手段４では、電流電圧変換手段
２で電流電圧変換された電圧Ｖ０を基準にバイアス電圧
を発生し、トランジスタＴ２及びＴ３のベースに印加し
ているので、図５の固定バイアス電圧を与える実施例に
比べトランジスタＴ２及びＴ３のコレクタ・エミッタ間
に必要な電圧の入力電流に対する依存性を小さくできる
という効果がある。Current-voltage conversion is performed by transistors T2 and T2.
3 and the resistors connected in series to the emitters of the transistors T2 and T3, respectively. Gray and Meyer
By `` Analysis and Design of Analog Integrated Cir
As described in pp. 204-206 of cuits (1st. ed) '', this is an example in which a larger resistance is easily realized by inserting a resistance. Further, in the bias means 4, a bias voltage is generated with reference to the voltage V0 which is current-voltage converted by the current-voltage converting means 2 and is applied to the bases of the transistors T2 and T3. Therefore, the fixed bias voltage of FIG. 5 is applied. Compared with the embodiment, there is an effect that the dependency of the voltage required between the collector and the emitter of the transistors T2 and T3 on the input current can be reduced.
【００３２】このバイアス手段４は、図７に示すように
レベルシフト手段９を用いて容易に実現できる。具体的
なレベルシフト回路は、図８に示すように抵抗Ｒ５と電
流源Ｉ４にて構成できる。電流源Ｉ４から流れる電流が
入力電流Ｉin0 とともにカレントミラー回路（電流電圧
変換手段２）に入力されることとなるため、電流源Ｉ
４’から電流を電流電圧変換手段３を構成しているトラ
ンジスタＴ３のドレインに加えて補正する。或は、Ｉre
f1＝Ｉref0＋Ｉ4 としても補正できる。また、図９に示
すように電流源Ｉ４を用いる代わりに入力電流Ｉin0 を
用いても良い。The bias means 4 can be easily realized by using the level shift means 9 as shown in FIG. A specific level shift circuit can be composed of a resistor R5 and a current source I4 as shown in FIG. Since the current flowing from the current source I4 is input to the current mirror circuit (current-voltage converting means 2) together with the input current Iin0, the current source I4
From 4 ', the current is added to the drain of the transistor T3 forming the current-voltage converting means 3 to correct it. Or Ire
It can be corrected by f1 = Iref0 + I4. Further, as shown in FIG. 9, instead of using the current source I4, the input current Iin0 may be used.
【００３３】図７におけるレベルシフト手段９は、図１
０に示すようにダイオード接続したトランジスタＴ４と
電流源Ｉ４で構成してもよい。図８の説明で述べたよう
に、電流源Ｉ４' から電流を電流電圧変換手段３を構成
しているトランジスタＴ３のドレインに加えて電流源Ｉ
４からの電流を補正できる。或は、Ｉref1＝Ｉref0＋Ｉ
4 としても補正できる。また、図１１に示すように電流
源Ｉ４を用いる代わりに入力電流Ｉin0 を用いても良
い。さらには、図１０及び図１１の例ではトランジスタ
Ｔ２及びＴ３が非飽和領域で動作しているのでトランジ
スタＴ２及びＴ３の出力インピーダンスが低くなるが、
図１２及び図１３に示すように抵抗などによるレベルシ
フト手段１０をドレイン・ゲート間に接続し、トランジ
スタＴ２及びＴ３のドレイン・ソース電圧をこのレベル
シフト手段１０によるレベルシフト分高くすることによ
りトランジスタＴ２及びＴ３を飽和領域で動作させ、出
力インピーダンスをあげることができる。The level shift means 9 in FIG.
It may be constituted by a diode-connected transistor T4 and a current source I4 as shown in FIG. As described in the description of FIG. 8, the current from the current source I4 ′ is added to the drain of the transistor T3 constituting the current-voltage converting means 3, and the current source I4 ′ is added.
The current from 4 can be corrected. Or, Iref1 = Iref0 + I
It can be corrected as 4. Further, as shown in FIG. 11, instead of using the current source I4, the input current Iin0 may be used. Furthermore, in the example of FIGS. 10 and 11, since the transistors T2 and T3 operate in the non-saturation region, the output impedance of the transistors T2 and T3 becomes low,
As shown in FIGS. 12 and 13, the level shift means 10 such as a resistor is connected between the drain and the gate, and the drain-source voltages of the transistors T2 and T3 are increased by the level shift by the level shift means 10 to thereby increase the transistor T2. And T3 can be operated in the saturation region to increase the output impedance.
【００３４】図１４に示すように電流電圧変換手段２及
び３を構成するトランジスタＴ２及びＴ３のゲートを制
御手段１の出力により制御することにより、トランジス
タＴ２及びＴ３のバイアス手段を省くこともできる。ま
た、図１２及び図１３の実施例でも説明したように、ト
ランジスタＴ２及びＴ３の出力インピーダンスを高くす
るため図１５に示すように制御手段１の出力をレベルシ
フト手段１１にてレベルシフトした電圧でバイアスして
もよい。制御手段１の出力をレベルシフトするこのレベ
ルシフト手段１１は、図１６に示すように抵抗Ｒ７にて
容易に構成できる。By controlling the gates of the transistors T2 and T3 constituting the current-voltage converting means 2 and 3 by the output of the control means 1 as shown in FIG. 14, the bias means of the transistors T2 and T3 can be omitted. Further, as described in the embodiments of FIGS. 12 and 13, in order to increase the output impedance of the transistors T2 and T3, the output of the control means 1 is level-shifted by the level shift means 11 as shown in FIG. You may bias. This level shift means 11 for level shifting the output of the control means 1 can be easily constructed by a resistor R7 as shown in FIG.
【００３５】図１７は、制御手段１を電流源Ｉ１１、Ｉ
１２、電流電圧変換手段５、及び電流電圧変換手段６で
構成した実施例である。ここで、電流電圧変換手段５
は、電流源Ｉ１１から供給される電流Ｉref1を入力しＶ
１を基準に電圧Ｖ３に変換し、電圧電流変換手段６はＶ
０と電流電圧変換手段５の出力電圧を入力し、この電圧
差に応じた電流に変換するものである。電流電圧変換手
段２には、入力電流Ｉin0 と制御手段１内の電流源Ｉ１
２からの電流Ｉref0が電圧電流変換手段６を介して流れ
電圧Ｖ０に変換されている。また、電流電圧変換手段３
には、出力電流Ｉout と制御手段１内の電流源Ｉ１１か
らの電流Ｉref1が電流電圧変換手段５を介して流れ電圧
Ｖ１に変換されている。説明を簡単にするため、Ｉref0
＝Ｉref1、電流電圧変換手段２及び３の特性は等しいと
し、また電流電圧変換手段５の特性は 電圧電流変換手
段６の逆特性となっているとする。In FIG. 17, the control means 1 is provided with current sources I11, I.
This is an embodiment constituted by 12, current-voltage converting means 5, and current-voltage converting means 6. Here, the current-voltage conversion means 5
Inputs the current Iref1 supplied from the current source I11 and V
1 is converted to a voltage V3, and the voltage-current conversion means 6 is converted to V
0 and the output voltage of the current-voltage conversion means 5 are input and converted into a current according to this voltage difference. The current-voltage conversion means 2 has an input current Iin0 and a current source I1 in the control means 1.
The current Iref0 from 2 is converted into the flow voltage V0 via the voltage-current conversion means 6. Also, the current-voltage conversion means 3
The output current Iout and the current Iref1 from the current source I11 in the control means 1 are converted into the flow voltage V1 via the current-voltage conversion means 5. To simplify the explanation, Iref0
= Iref1, the characteristics of the current-voltage converting means 2 and 3 are equal, and the characteristic of the current-voltage converting means 5 is the reverse characteristic of the voltage-current converting means 6.
【００３６】もし、Ｉout ＞Ｉin0 の場合、Ｖ０＜Ｖ１
となるので、電圧電流変換手段６にかかる電圧はＶ３−
Ｖ０と電流電圧変換手段５で発生した電圧Ｖ３−Ｖ１よ
り大きくなる。よって電圧電流変換手段６はＩref1より
大きな電流を流そうとするが、電流源Ｉ１２から供給さ
れる電流で制限されるため制御手段１の出力電圧は下が
る。よってトランジスタＴ１のゲート電圧が低くなるの
で、出力電流Ｉout を小さくする。逆に、Ｉout ＜Ｉin
0 の場合、Ｖ０＞Ｖ１となるので、電圧電流変換手段６
にかかる電圧はＶ３−Ｖ０と電流電圧変換手段５で発生
した電圧Ｖ３−Ｖ１より小さくなる。よって電圧電流変
換手段６はＩref1より小さな電流を流そうとするが、電
流源Ｉ１２から供給される電流が大きいため制御手段１
の出力電圧は上がる。よってトランジスタＴ１のゲート
電圧が高くなるので、出力電流Ｉout を大きくする。こ
のように、出力電流Ｉout が入力電流Ｉin0 と異なると
制御手段１により等しくなるようにトランジスタＴ１の
ゲート電圧を制御する。If Iout> Iin0, V0 <V1
Therefore, the voltage applied to the voltage-current conversion means 6 is V3-
It becomes larger than V0 and the voltage V3-V1 generated by the current-voltage conversion means 5. Therefore, the voltage-current conversion means 6 tries to flow a current larger than Iref1, but the output voltage of the control means 1 decreases because it is limited by the current supplied from the current source I12. Therefore, the gate voltage of the transistor T1 is lowered, so that the output current Iout is reduced. Conversely, Iout <Iin
In the case of 0, V0> V1, so the voltage-current conversion means 6
Is smaller than V3-V0 and the voltage V3-V1 generated by the current-voltage conversion means 5. Therefore, the voltage-current conversion means 6 tries to flow a current smaller than Iref1, but the current supplied from the current source I12 is large, so the control means 1
Output voltage rises. Therefore, the gate voltage of the transistor T1 increases, and the output current Iout increases. In this way, when the output current Iout differs from the input current Iin0, the control means 1 controls the gate voltage of the transistor T1 so that it becomes equal.
【００３７】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると前述の通り制御手段
１にて、出力電流Ｉout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。Here, when the output current Iout tries to change due to the change of the output voltage, the control means 1 controls the change of the output current Iout to be small as described above. That is, the output impedance is high.
【００３８】図１７における電流源Ｉ１１及びＩ１２を
構成するトランジスタの出力インピーダンスが低い場合
に生じる制御手段１の出力誤差も、電流源Ｉ１１及びＩ
１２を図１８に示すように電流源Ｉ１３とトランジスタ
Ｔ１３及びＴ１４で構成される電流分割手段７で構成し
することで、制御手段１の出力が取りうる電圧範囲を限
定し、制御手段１の出力誤差を低減できる。The output error of the control means 1 which occurs when the output impedance of the transistors forming the current sources I11 and I12 in FIG.
As shown in FIG. 18, 12 is composed of the current source I13 and the current dividing means 7 composed of the transistors T13 and T14, thereby limiting the voltage range that the output of the control means 1 can take and the output of the control means 1. The error can be reduced.
【００３９】図１７において、電流電圧変換手段２及び
３をトランジスタＴ２及びＴ３で構成するとき、図１９
に示すように、このトランジスタＴ２及びＴ３のゲート
を制御手段１の電流電圧変換手段５の出力電位によりバ
イアスして、トランジスタＴ２及びＴ３のバイアス手段
を省略してもよい。In FIG. 17, when the current-voltage converting means 2 and 3 are composed of transistors T2 and T3,
As shown in, the gates of the transistors T2 and T3 may be biased by the output potential of the current-voltage conversion means 5 of the control means 1, and the bias means of the transistors T2 and T3 may be omitted.
【００４０】図２０は図１９の詳細回路で、電流電圧変
換手段５をダイオード接続したトランジスタＴ１１で、
電圧電流変換手段６をトランジスタＴ１２で構成してい
る。また、トランジスタＴ２及びＴ３のドレイン・ソー
ス電圧を若干大きくし出力インピーダンスを上げるた
め、抵抗Ｒ８などにより構成されるレベルシフト手段８
を電流電圧変換手段５を構成するトランジスタＴ１１の
ドレインとゲート間に挿入してもよい。FIG. 20 is a detailed circuit of FIG. 19, in which the current-voltage converting means 5 is a diode-connected transistor T11.
The voltage / current converting means 6 is composed of a transistor T12. Further, in order to increase the output impedance by slightly increasing the drain-source voltage of the transistors T2 and T3, the level shift means 8 composed of the resistor R8 and the like.
May be inserted between the drain and gate of the transistor T11 that constitutes the current-voltage conversion means 5.
【００４１】図２２は、制御手段１を電流電圧変換手段
２で電流電圧変換された電圧Ｖ０を基準にバイアス電圧
Ｖ４を発生させるバイアス手段１５と、電圧電流変換手
段１２及び１３、電流比較手段１４で構成した実施例で
ある。ここで、電圧電流変換手段１２及び１３は各々Ｖ
０及びＶ１とバイアス手段１５で発生したバイアス電圧
を入力し、このバイアス電圧Ｖ４とＶ０及びＶ１の電圧
差に応じた電流に変換するものである。また、電流比較
手段１４は電圧電流変換手段１２及び１３で変換したＩ
ref0とＩref1を比較し、Ｉref0＞Ｉref1なら出力電圧を
下げ、逆に、Ｉref0＜Ｉref1なら出力電圧を上げるよう
に作用する。In FIG. 22, the control means 1 is a bias means 15 for generating a bias voltage V4 based on the voltage V0 current-voltage converted by the current-voltage conversion means 2, the voltage-current conversion means 12 and 13, and the current comparison means 14. It is an example constituted by. Here, the voltage-current converting means 12 and 13 are respectively V
0 and V1 and the bias voltage generated by the bias means 15 are input and converted into a current according to the voltage difference between the bias voltage V4 and V0 and V1. In addition, the current comparison means 14 is I converted by the voltage-current conversion means 12 and 13.
Ref0 and Iref1 are compared, and if Iref0> Iref1, the output voltage is lowered, and conversely, if Iref0 <Iref1, the output voltage is raised.
【００４２】電流電圧変換手段２には、入力電流Ｉin0
と制御手段１内の電圧電流変換手段１２で変換された電
流Ｉref0が流れ電圧Ｖ０に変換されている。また、電流
電圧変換手段３には、出力電流Ｉout と制御手段１内の
電圧電流変換手段１３で変換された電流Ｉref1が流れ電
圧Ｖ１に変換されている。説明を簡単にするため、電圧
電流変換手段１２及び１３の特性は等しいとする。The input voltage Iin0 is applied to the current / voltage converting means 2.
The current Iref0 converted by the voltage-current conversion means 12 in the control means 1 is converted into the flow voltage V0. Further, in the current / voltage converting means 3, the output current Iout and the current Iref1 converted by the voltage / current converting means 13 in the control means 1 are converted into the flow voltage V1. For simplification of explanation, it is assumed that the characteristics of the voltage-current converting means 12 and 13 are equal.
【００４３】いま、Ｉout ＝Ｉin0 、Ｖ０＝Ｖ１、Ｉre
f0＝Ｉref1の状態から、入力電流が変化し、Ｉout ＞Ｉ
in0 となったとすると、電流電圧変換手段２に流れ込む
電流が前の状態より少ないので、Ｖ０＜Ｖ１となる。よ
って電圧電流変換手段１３より電圧電流変換手段１２に
かかる電圧が大きくなり、Ｉref0＞Ｉref1となる。電流
比較手段１４は、出力電圧、つまりトランジスタＴ１の
ゲート電圧を下げるので、これにより出力電流Ｉout が
小さくなる。また、逆にＩout ＜Ｉin0 となったとする
と、電流電圧変換手段２に流れ込む電流が前の状態より
多いので、Ｖ０＞Ｖ１となる。Now, Iout = Iin0, V0 = V1, Ire
The input current changes from the state of f0 = Iref1, and Iout> I
If it becomes in0, the current flowing into the current-voltage conversion means 2 is smaller than that in the previous state, so V0 <V1. Therefore, the voltage applied to the voltage / current converting means 12 is larger than that of the voltage / current converting means 13, and Iref0> Iref1. Since the current comparison means 14 lowers the output voltage, that is, the gate voltage of the transistor T1, this reduces the output current Iout. On the contrary, if Iout <Iin0, then the current flowing into the current-voltage converting means 2 is larger than in the previous state, so V0> V1.
【００４４】よって電圧電流変換手段１３より電圧電流
変換手段１２にかかる電圧が小さくなり、Ｉref0＜Ｉre
f1となる。電流比較手段１４は、出力電圧、つまりトラ
ンジスタＴ１のゲート電圧を上げるので、これにより出
力電流Ｉout が大きくなる。このように、出力電流Ｉou
t が入力電流Ｉin0 と異なると制御手段１により等しく
なるようにトランジスタＴ１のゲート電圧を制御する。Therefore, the voltage applied to the voltage-current converting means 12 becomes smaller than that of the voltage-current converting means 13, and Iref0 <Ire
f1. Since the current comparison means 14 raises the output voltage, that is, the gate voltage of the transistor T1, this increases the output current Iout. Thus, the output current Iou
When t is different from the input current Iin0, the control means 1 controls the gate voltage of the transistor T1 to be equal.
【００４５】ここで、出力電圧が変化することにより出
力電流Ｉout が変化しようとすると前述の通り制御手段
１にて、出力電流Ｉout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。When the output current Iout changes due to the change in the output voltage, the control means 1 controls the output current Iout so that the change is small as described above. That is, the output impedance is high.
【００４６】図２３は、図２２における制御手段１のバ
イアス手段１５を電流源１４及びダイオード接続したト
ランジスタＴ１９で構成し、電圧電流変換手段１２及び
１３を各々トランジスタＴ１５及びＴ１６で構成し、電
流比較手段１４をトランジスタＴ１７及びＴ１８で構成
した例である。電流源Ｉ１４から流れる電流が入力電流
Ｉin0 とともに電流電圧変換手段２に入力されることと
なるため、電流源Ｉ１４’から電流を電流電圧変換手段
３を構成しているトランジスタＴ３のドレインに加えて
補正する。或は、Ｉref1＝Ｉref0＋Ｉ１４と考えてトラ
ンジスタＴ１５とＴ１６のチャネル幅／チャネル長( 以
下、Ｗ／Ｌ) の比を変えても補正できる。また、図２４
に示すように電流源Ｉ４を用いる代わりに入力電流Ｉin
0 を用いても良い。In FIG. 23, the bias means 15 of the control means 1 in FIG. 22 is composed of a current source 14 and a diode-connected transistor T19, and the voltage-current conversion means 12 and 13 are composed of transistors T15 and T16, respectively. This is an example in which the means 14 is composed of transistors T17 and T18. Since the current flowing from the current source I14 is input to the current-voltage converting means 2 together with the input current Iin0, the current is corrected from the current source I14 'by adding it to the drain of the transistor T3 constituting the current-voltage converting means 3. To do. Alternatively, it can be corrected by considering Iref1 = Iref0 + I14 and changing the ratio of the channel width / channel length (hereinafter, W / L) of the transistors T15 and T16. FIG.
Instead of using the current source I4 as shown in
You may use 0.
【００４７】また図２３、図２４では電流電圧変換手段
２及び３を抵抗Ｒ１及びＲ２で構成した例であったが、
電流電圧変換手段２及び３をトランジスタＴ２及びＴ３
で構成する時は、バイアス手段１５をトランジスタＴ２
及びＴ３のゲートをバイアスする手段と兼ねて、図２５
及び図２６に示すように回路を簡略化できる。また、図
１２及び図１３で説明したように抵抗などで構成するレ
ベルシフト手段１６を図２５及び図２６のトランジスタ
Ｔ１９のドレイン・ゲート間に挿入し、図２７及び図２
８に示すようにレベルシフトした電圧でトランジスタＴ
２及びＴ３のゲートをバイアスして、トランジスタＴ２
及びＴ３を飽和領域で動作させ出力インピーダンスを高
めることもできる。In FIGS. 23 and 24, the current-voltage converting means 2 and 3 are composed of resistors R1 and R2.
The current-voltage converting means 2 and 3 are connected to the transistors T2 and T3.
In the case of the above configuration, the bias means 15 is set to the transistor T2.
25, which also serves as a means for biasing the gates of T3 and T3.
The circuit can be simplified as shown in FIG. Further, as described with reference to FIGS. 12 and 13, the level shift means 16 composed of a resistor or the like is inserted between the drain and gate of the transistor T19 of FIGS.
As shown in FIG. 8, the transistor T is applied with the level-shifted voltage.
Biasing the gates of 2 and T3,
It is also possible to operate T3 and T3 in the saturation region to increase the output impedance.
【００４８】図２９は、複数の出力に対応させた例であ
る。図２９では、図１で説明したカレントミラー回路の
電流電圧変換手段２を共通に用いて、出力数ｍに応じた
ｍ個の制御手段１０１…（１００＋ｍ）と、各々の出力
電流を出力するｍ個のトランジスタＴ１０１…Ｔ（１０
０＋ｍ）と、出力電流を電流電圧変換するｍ個の電流電
圧変換手段３０１…（３００＋ｍ）より構成する。以
下、動作を簡単に説明する。FIG. 29 shows an example corresponding to a plurality of outputs. In FIG. 29, the current-voltage converting means 2 of the current mirror circuit described in FIG. 1 is commonly used, and m control means 101 ... (100 + m) corresponding to the number m of outputs and m outputting each output current. Individual transistors T101 ... T (10
0 + m) and m current-voltage converting means 301 ... (300 + m) for converting output current into current-voltage. Hereinafter, the operation will be briefly described.
【００４９】制御手段ｉ、（１≦ｉ≦ｍ）は電流電圧変
換手段２及び電流電圧変換手段（３００＋ｉ）で電流電
圧変換された電圧Ｖ０及びＶi を参照して制御手段ｉか
ら所定の比率で電流電圧変換手段２及び電流電圧変換手
段（３００＋ｉ）にＩref0i、Ｉrefiが流れるようにト
ランジスタＴ( １００＋ｉ）を制御している。The control means i, (1.ltoreq.i.ltoreq.m) refers to the current-voltage converted voltages V0 and Vi by the current-voltage conversion means 2 and the current-voltage conversion means (300 + i) and refers to the control means i at a predetermined ratio. The transistor T (100 + i) is controlled so that Iref0i and Irefi flow through the current / voltage converting means 2 and the current / voltage converting means (300 + i).
【００５０】簡単化のため、例えば、出力電流Ｉout1…
Ｉoutmを総て入力電流Ｉin0 に等しく出力するとする。
また、制御手段１０１…（１００＋ｍ）の特性、電流電
圧変換手段２、３０１…（３０１＋ｍ）の特性及びトラ
ンジスタＴ１０１…（１００＋ｍ）のＷ／Ｌも等しいと
する。この時、各々の制御手段でＩref0i ＝ｍＩrefi、
（１≦ｉ≦ｍ）としておく。For simplification, for example, the output current Iout1 ...
It is assumed that all Ioutm are output equal to the input current Iin0.
It is also assumed that the characteristics of the control means 101 ... (100 + m), the characteristics of the current-voltage conversion means 2, 301 ... (301 + m), and the W / L of the transistors T101 ... (100 + m) are equal. At this time, Iref0i = mIrefi in each control means,
(1 ≦ i ≦ m).
【００５１】電流電圧変換手段２には、入力電流Ｉin0
と制御手段１０１…（１００＋ｍ）から電流Ｉref01 …
Ｉref0m が流れ込み電圧Ｖ０を発生している。出力電流
Ｉouti＝Ｉin0 ならＩref01 からＩref0m の和はＩrefi
に等しいので、Ｖ0 = Ｖi となる。もし、出力電圧であ
るトランジスタＴ（１００＋ｉ）のドレイン電圧の変化
や入力電流Ｉin0 の変化により、出力電流Ｉoutiが入力
電流Ｉin0 からずれると、電流電圧変換手段（３００＋
ｉ）により電圧に変換され、Ｖi ≠Ｖ0 となる。The input voltage Iin0 is applied to the current / voltage converting means 2.
From the control means 101 (100 + m), the current Iref01 ...
Iref0m flows in to generate the voltage V0. If the output current Iouti = Iin0, the sum of Iref01 to Iref0m is Irefi
And V0 = Vi. If the output current Iouti deviates from the input current Iin0 due to the change of the drain voltage of the transistor T (100 + i) which is the output voltage or the change of the input current Iin0, the current-voltage conversion means (300+
It is converted into a voltage by i), and Vi ≠ V0.
【００５２】制御手段ｉは、電圧Ｖ0 及びＶi を参照し
て電流電圧変換手段２及び電流電圧変換手段（３００＋
ｉ）に電流を発生させているので、Ｖi ≠Ｖ0 となると
制御手段ｉから電流電圧変換手段２及び電流電圧変換手
段（３００＋ｉ）に流れる電流Ｉref0i とＩrefiの比が
所定の比ずれることになり、その結果、制御手段ｉは電
流の比を所定の比となるようトランジスタＴ（１００＋
ｉ）のゲート電圧を制御し、電流電圧変換手段（３００
＋ｉ）に流れる出力電流Ｉoutiを入力電流Ｉin0 に近付
ける。このように制御手段ｉによりトランジスタ（１０
０＋ｉ）を制御することにより、各出力は入力電流Ｉin
0 に追従するカレントミラー回路として動作し、その出
力インピーダンスを高くできる。また、電流電圧変換手
段（３００＋ｉ）にも別の入力電流Ｉini を印加して差
分電流Ｉin0 −Ｉini を出力するようにもできる。The control means i refers to the voltages V0 and Vi and determines the current / voltage converting means 2 and the current / voltage converting means (300+).
Since a current is generated in i), when Vi ≠ V0, the ratio of the currents Iref0i and Irefi flowing from the control means i to the current / voltage converting means 2 and the current / voltage converting means (300 + i) is deviated by a predetermined ratio. As a result, the control means i sets the transistor T (100+) so that the current ratio becomes a predetermined ratio.
The gate voltage of i) is controlled, and the current-voltage conversion means (300
The output current Iouti flowing in + i) is brought close to the input current Iin0. In this way, the transistor (10
0 + i) to control the input current Iin
It operates as a current mirror circuit that follows 0, and its output impedance can be increased. Further, another input current Iini may be applied to the current / voltage converting means (300 + i) to output the differential current Iin0-Iini.
【００５３】図３０に出力数が２で、図２に示したよう
に電流電圧変換手段を抵抗Ｒ１、Ｒ２０１、及びＲ２０
２で構成し、また制御手段１０１、１０２をトランジス
タＴ１１１、Ｔ１１２、Ｔ２１１、Ｔ２１２及び電流源
Ｉ１１１、Ｉ１１２、Ｉ２１１、Ｉ２１２で構成した詳
細な実施例である。各々の制御手段の動作は、図２で説
明した通りである。In FIG. 30, the number of outputs is two, and as shown in FIG. 2, the current-voltage conversion means are connected to resistors R1, R201, and R20.
2 is a detailed embodiment in which the control means 101, 102 are composed of transistors T111, T112, T211, T212 and current sources I111, I112, I211, I212. The operation of each control means is as described in FIG.
【００５４】図３１に本発明の第２の実施例を示す。図
３１に示すカレントミラーにおいて、電流電圧変換手段
２と電流電圧変換手段３を構成するトランジスタＴ２及
びＴ３のソースはは各々Ｖssに接続され、電流電圧変換
手段２は入力電流Ｉin0 を入力し、また、トランジスタ
Ｔ１のドレインより出力電流を出力し、トランジスタＴ
１のソースは電流電圧変換手段３を構成するトランジス
タＴ３のドレインに接続され、電圧比較手段２０は、電
流電圧変換手段２及び３で電流電圧変換された電圧Ｖ０
及びＶ１を比較して、その出力にてトランジスタＴ１の
ゲート電圧を与え、Ｖ０＝Ｖ１となるように制御してい
る。また、電流電圧変換手段２で電流電圧変換された電
圧Ｖ０を基準にバイアス手段２１で発生した電圧により
トランジスタＴ２及びＴ３のゲートを共にバイアスして
いる。FIG. 31 shows a second embodiment of the present invention. In the current mirror shown in FIG. 31, the sources of the transistors T2 and T3 forming the current-voltage converting means 2 and the current-voltage converting means 3 are connected to Vss, respectively, and the current-voltage converting means 2 inputs the input current Iin0. , The output current is output from the drain of the transistor T1,
The source of 1 is connected to the drain of the transistor T3 that constitutes the current-voltage converting means 3, and the voltage comparing means 20 performs the current-voltage converting voltage V0 by the current-voltage converting means 2 and 3.
And V1 are compared with each other, and the gate voltage of the transistor T1 is given by the output to control so that V0 = V1. Further, the gates of the transistors T2 and T3 are both biased by the voltage generated by the biasing means 21 with reference to the voltage V0 current-voltage converted by the current-voltage converting means 2.
【００５５】以下、図３１に示す実施例を説明する。簡
単化のためにトランジスタＴ２及びＴ３のＷ／Ｌは等し
いとする。図６の実施例で説明したように、電流電圧変
換手段１で電流電圧された電圧Ｖ0 を基準にバイアス手
段２１で発生した電圧でトランジスタＴ２及びＴ３のゲ
ートをバイアスすることによりトランジスタＴ２及びＴ
３のドレイン・ソース間に必要な電圧の入力電流に対す
る依存性を小さくしている。The embodiment shown in FIG. 31 will be described below. For simplification, it is assumed that the transistors T2 and T3 have the same W / L. As described in the embodiment of FIG. 6, the gates of the transistors T2 and T3 are biased by the voltage generated by the biasing means 21 with the voltage V0 current-voltage converted by the current-voltage converting means 1 as a reference, so that the transistors T2 and T3 are biased.
The dependency of the voltage required between the drain and source of No. 3 on the input current is reduced.
【００５６】もし、電流電圧変換手段３に流れる出力電
流Ｉout が、出力電圧（トランジスタＴ１のドレイン電
圧）の変化や入力電流Ｉin0 の変化により入力電流の電
流値からずれると、この電流値のずれは電流電圧変換手
段３により電圧に変換され、Ｖ0 ≠Ｖ1 となる。Ｉout
＞Ｉin0 の場合、Ｖ1 ＞Ｖ0 となるので、電圧比較手段
２０の出力は小さくなりトランジスタＴ１のゲート電圧
を下げ、出力電流Ｉout を小さくするように動作する。
また、Ｉout ＜Ｉin0 の場合、Ｖ１＜Ｖ0 となるので、
電圧比較手段２０の出力は大きくなりトランジスタＴ１
のゲート電圧を上げ、出力電流Ｉout を大きくするよう
に動作する。このように、カレントミラー回路として出
力電流を入力電流に追従させるだけでなく、出力電圧の
変動によっても出力電流が変化しないように動作する。
つまり、出力インピーダンスが高められている。If the output current Iout flowing through the current / voltage converting means 3 deviates from the current value of the input current due to a change in the output voltage (drain voltage of the transistor T1) or a change in the input current Iin0, this deviation of the current value will occur. It is converted into a voltage by the current-voltage converting means 3 and V0 ≠ V1. Iout
In the case of> Iin0, V1> V0, so that the output of the voltage comparison means 20 becomes small, and the gate voltage of the transistor T1 is lowered, and the output current Iout is made small.
If Iout <Iin0, then V1 <V0.
The output of the voltage comparison means 20 increases and the transistor T1
The gate voltage is increased to increase the output current Iout. In this way, the current mirror circuit not only causes the output current to follow the input current, but also operates so that the output current does not change even when the output voltage changes.
That is, the output impedance is increased.
【００５７】また、このカレントミラー回路が動作する
ために必要な出力電圧は電流電圧変換手段３にかかる電
圧Ｖ１とトランジスタＴ１が動作するために必要なドレ
イン・ソース飽和電圧ＶDS(sat) の和で、電流電圧変換
手段３にかかる電圧をＶDS(sat) 程度に設定すること
で、出力電圧範囲を広く取ることができる。また、IC化
に際して、製造プロセスがばらつきにより電流電圧変換
手段の絶対的な特性が変化しても、パターンレイアウト
等で電流電圧変換手段の相対的な特性ばらつきを小さく
できるので、その結果、製造プロセスのばらつきの影響
が受けににくいカレントミラー回路を実現できる。図３
１において、点線で示してあるように電流電圧変換手段
３にも別の入力電流Ｉin1 を印加して差分電流を出力す
るようにもできる。The output voltage required for operating this current mirror circuit is the sum of the voltage V1 applied to the current-voltage converting means 3 and the drain-source saturation voltage VDS (sat) required for operating the transistor T1. By setting the voltage applied to the current-voltage converting means 3 to about VDS (sat), the output voltage range can be widened. In addition, even if the absolute characteristics of the current-voltage conversion means change due to variations in the manufacturing process when integrated into an IC, it is possible to reduce the relative variations in the characteristics of the current-voltage conversion means in the pattern layout and the like. It is possible to realize a current mirror circuit that is hardly affected by the variation of FIG.
In Fig. 1, another input current Iin1 can be applied to the current-voltage converting means 3 as shown by the dotted line to output a differential current.
【００５８】図３１におけるバイアス手段２１は、図３
２に示すように電流源Ｉ１５と抵抗Ｒ１０により構成で
きる。電流源Ｉ１５から流れる電流が入力電流Ｉin0 と
ともにカレントミラー回路（電流電圧変換手段２）に入
力されるので、電流源Ｉ１５’から電流を電流電圧変換
手段３に加えて補正する。また、抵抗Ｒ１０の代わりに
図３３で示すようにダイオード接続したトランジスタＴ
２０を用いてもよい。さらに、図３４及び図３５に示す
ように、電流源Ｉ１５の代わりに入力電流を用いて、回
路規模を小さくできる。図１２及び図１３でも説明した
ように、図３３及び図３５のバイアス手段を構成するト
ランジスタのドレイン・ゲート間に抵抗Ｒ２１などによ
るレベルシフト手段を挿入してトランジスタＴ２及びＴ
３を飽和領域で動作させ、出力インピーダンスを上げる
ことができる。Bias means 21 in FIG.
As shown in FIG. 2, it can be constituted by a current source I15 and a resistor R10. Since the current flowing from the current source I15 is input to the current mirror circuit (current / voltage converting means 2) together with the input current Iin0, the current from the current source I15 ′ is added to the current / voltage converting means 3 for correction. Further, instead of the resistor R10, a diode-connected transistor T as shown in FIG.
20 may be used. Further, as shown in FIGS. 34 and 35, the circuit scale can be reduced by using the input current instead of the current source I15. As described with reference to FIGS. 12 and 13, the level shift means such as the resistor R21 is inserted between the drain and gate of the transistor forming the bias means of FIGS.
3 can be operated in the saturation region to increase the output impedance.
【００５９】図３８に示すように、電圧比較手段２０の
出力電圧でトランジスタＴ２及びＴ３のゲートをバイア
スすることで、バイアス手段２１を省くこともできる。
さらには、図３９に示すように、電圧比較手段２０の出
力をレベルシフト手段２２でレベルシフトした電圧でト
ランジスタＴ２及びＴ３のゲートをバイアスをすること
で、トランジスタＴ２及びＴ３を飽和領域で動作させ出
力インピーダンスを上げることができる。レベルシフト
手段２２は、図４０に示すように抵抗Ｒ２２を用いて簡
単に実現できる。また、電圧比較手段２０の入力部を構
成するトランジスタＴ２１及びＴ２２による差動対の共
通ソース電圧でトランジスタＴ２及びＴ３のゲートをバ
イアスすることで、バイアス手段２１を省くこともでき
る。As shown in FIG. 38, the bias means 21 can be omitted by biasing the gates of the transistors T2 and T3 with the output voltage of the voltage comparison means 20.
Furthermore, as shown in FIG. 39, by biasing the gates of the transistors T2 and T3 with a voltage obtained by level-shifting the output of the voltage comparison means 20 by the level shift means 22, the transistors T2 and T3 are operated in the saturation region. The output impedance can be increased. The level shift means 22 can be easily realized by using a resistor R22 as shown in FIG. Further, the bias means 21 can be omitted by biasing the gates of the transistors T2 and T3 with the common source voltage of the differential pair formed by the transistors T21 and T22 forming the input section of the voltage comparison means 20.
【００６０】図４２は、複数の出力に対応させた例であ
る。図４２では、図３１で説明したカレントミラー回路
の電流電圧変換手段２を共通に用いて、出力数ｍに応じ
たｍ個の電圧比較手段２０１…（２００＋ｍ）と、各々
の出力電流を出力するｍ個のトランジスタＴ１０１…Ｔ
（１００＋ｍ）と、出力電流を電流電圧変換するｍ個の
電流電圧変換手段３０１…（３００＋ｍ）より構成す
る。各々の電流電圧変換手段はトランジスタで構成さ
れ、そのゲート電圧はバイアス手段２１で電流電圧変換
手段２で電流電圧変換された電圧Ｖ０を基準にして発生
した電圧により与えられている。FIG. 42 shows an example corresponding to a plurality of outputs. In FIG. 42, the current-voltage conversion means 2 of the current mirror circuit described in FIG. 31 is commonly used, and m voltage comparison means 201 ... (200 + m) corresponding to the number of outputs m are output, and respective output currents are output. m transistors T101 ... T
(100 + m) and m current-voltage converting means 301 (300 + m) for converting the output current into a current-voltage. Each of the current-voltage converting means is composed of a transistor, and its gate voltage is given by a voltage generated by the bias means 21 with reference to the voltage V0 which is current-voltage converted by the current-voltage converting means 2.
【００６１】以下、動作を簡単に説明する。電圧比較手
段ｉ、（２０１≦ｉ≦ｍ）は電流電圧変換手段２及び電
流電圧変換手段（３００＋ｉ）で電流電圧変換された電
圧Ｖ0 及びＶi を比較して、Ｖ0 ＝Ｖ1 となるようにト
ランジスタＴ（１００＋ｉ）のゲート電圧を制御してい
る。簡単化のため、例えば、出力電流Ｉout1…Ｉoutmを
総て入力電流Ｉin0 に等しく出力するものとする。ま
た、電流電圧変換手段２、３０１…（３０１＋ｍ）の特
性、及びトランジスタＴ１０１…（１００＋ｍ）のＷ／
Ｌも等しいとする。The operation will be briefly described below. The voltage comparing means i, (201.ltoreq.i.ltoreq.m) compare the current-voltage converted voltages V0 and Vi by the current-voltage converting means 2 and the current-voltage converting means (300 + i), and make a transistor T such that V0 = V1. The gate voltage of (100 + i) is controlled. For simplification, for example, it is assumed that the output currents Iout1 ... Ioutm are all output equal to the input current Iin0. Further, the characteristics of the current-voltage converting means 2, 301 ... (301 + m), and W / of the transistors T101 ... (100 + m).
Let L be the same.
【００６２】電流電圧変換手段２には、入力電流Ｉin0
が流れ込み電圧Ｖ０を発生している。出力電流Ｉouti＝
Ｉin0 ならＶ0 ＝Ｖi となる。もし、出力電圧であるト
ランジスタＴ（１００＋ｉ）のドレイン電圧の変化や入
力電流Ｉin0 の変化により、出力電流Ｉoutiが入力電流
Ｉin0 からずれると、電流電圧変換手段（３００＋ｉ）
により電圧に変換され、Ｖi ≠Ｖ0 となる。その結果、
電圧比較手段ｉはＶ0＝Ｖi となるようトランジスタＴ
（１００＋ｉ）のゲート電圧を制御し、電流電圧変換手
段（３００＋ｉ）に流れる出力電流Ｉoutiを入力電流Ｉ
in0 に近付ける。このように、電圧比較手段ｉによりト
ランジスタ（１００＋ｉ）を制御することにより、各出
力は入力電流Ｉin0 に追従するカレントミラー回路とし
て動作し、その出力インピーダンスを高くできる。ま
た、電流電圧変換手段（３００＋ｉ）にも別の入力電流
Ｉini を印加して差分電流Ｉin0 −Ｉini を出力するよ
うにもできる。The input voltage Iin0 is applied to the current / voltage converting means 2.
Flows in to generate the voltage V0. Output current Iouti ＝
If Iin0, V0 = Vi. If the output current Iouti deviates from the input current Iin0 due to the change of the drain voltage of the transistor T (100 + i) which is the output voltage or the change of the input current Iin0, the current-voltage converting means (300 + i)
Is converted into a voltage by the equation, and Vi ≠ V0. as a result,
The voltage comparing means i is a transistor T so that V0 = Vi.
By controlling the gate voltage of (100 + i), the output current Iouti flowing through the current-voltage converting means (300 + i) is converted into the input current I
Close to in0. In this way, by controlling the transistor (100 + i) by the voltage comparison means i, each output operates as a current mirror circuit that follows the input current Iin0, and its output impedance can be increased. Further, another input current Iini may be applied to the current / voltage converting means (300 + i) to output the differential current Iin0-Iini.
【００６３】次に，本願第２の発明の実施の形態を図面
に基づいて説明する。図４８は本発明が適用されたカレ
ントミラー回路の実施例を示す構成図である。図４８に
示すカレントミラー回路は、入力電流Iin を入力する第
1 の入力端子と、第1 の出力電流Ioutを出力する第1 の
出力端子と、ゲートが共通接続されているトランジスタ
T1及びT2と、ソースがトランジスタT1のドレインに接続
され、ドレインがトランジスタT1及びT2の共通ゲートに
接続され、ゲートが前記第1 の入力端子に接続されたト
ランジスタT3と、ソースがトランジスタT2のドレインに
接続され、また、ゲートがトランジスタT3のゲートと共
通接続され、ドレインが出力端子に接続されているトラ
ンジスタT4と、トランジスタT3及びT4の共通ゲートとト
ランジスタT3のドレイン間に接続された抵抗R1と、によ
り構成されている。Next, an embodiment of the second invention of the present application will be described with reference to the drawings. 48 is a configuration diagram showing an embodiment of a current mirror circuit to which the present invention is applied. The current mirror circuit shown in FIG. 48 is a circuit for inputting the input current Iin.
Transistor whose gate is commonly connected to the input terminal 1 and the first output terminal that outputs the first output current Iout
T1 and T2, the source is connected to the drain of the transistor T1, the drain is connected to the common gate of the transistors T1 and T2, the gate is connected to the first input terminal, and the source is the drain of the transistor T2. A transistor T4 whose gate is commonly connected to the gate of the transistor T3 and whose drain is connected to the output terminal; and a resistor R1 connected between the common gates of the transistors T3 and T4 and the drain of the transistor T3. ,.
【００６４】説明を簡単にするため、トランジスタT1〜
T4のサイズは全て等しいとする。トランジスタT3のドレ
イン電圧はトランジスタT1及びT2のゲート電圧で決ま
り、これはおよそ閾値電圧ＶT である。トランジスタT3
及びT4のゲート電圧はトランジスタT1及びT2のゲート電
圧に抵抗R1にかかる電圧を加算した電圧となる。よっ
て、トランジスタT3のソース電圧、つまり、トランジス
タT1のドレイン電圧はトランジスタT3のゲート電圧より
トランジスタT3のゲート・ソース電圧を減じた電圧とな
る。トランジスタT3のゲート・ソース電圧もおよそ閾値
電圧ＶT なので、トランジスタT1のドレイン電圧はおよ
そ抵抗R1にかかる電圧とほぼ同じになる。同様にトラン
ジスタT4のソース電圧、つまり、トランジスタT2のドレ
イン電圧はトランジスタT4のゲート電圧よりトランジス
タT4のゲート・ソース電圧を減じた電圧となる。トラン
ジスタT4のゲート・ソース電圧もおよそ閾値電圧ＶT な
ので、トランジスタT2のドレイン電圧はおよそ抵抗R1に
かかる電圧とほぼ同じになる。よって抵抗R1にかかる電
圧をトランジスタT1及びT2のドレイン・ソース間の飽和
電圧ＶDS(sat) に設計すると、トランジスタT2及びT4が
ともに飽和領域で動作できる、つまり、出力インピーダ
ンスを高くできる出力端子の電圧であるトランジスタT4
のドレイン電圧を2 ＶDS(sat) と、およそ各々のトラン
ジスタの飽和電圧の和まで低くすることができる。この
ように本手法では、従来例で用いていた増幅回路を用い
ていないので、回路規模を小さくでき、かつ、製造プロ
セスのばらつきの影響が受けににくいカレントミラー回
路を実現できる。To simplify the explanation, the transistors T1 ...
All sizes of T4 are assumed to be equal. The drain voltage of transistor T3 is determined by the gate voltage of transistors T1 and T2, which is approximately the threshold voltage VT. Transistor T3
The gate voltage of T4 and T4 is the voltage obtained by adding the voltage applied to the resistor R1 to the gate voltage of the transistors T1 and T2. Therefore, the source voltage of the transistor T3, that is, the drain voltage of the transistor T1 becomes a voltage obtained by subtracting the gate-source voltage of the transistor T3 from the gate voltage of the transistor T3. Since the gate-source voltage of the transistor T3 is also about the threshold voltage VT, the drain voltage of the transistor T1 is about the same as the voltage applied to the resistor R1. Similarly, the source voltage of the transistor T4, that is, the drain voltage of the transistor T2 is the gate voltage of the transistor T4 minus the gate-source voltage of the transistor T4. Since the gate-source voltage of the transistor T4 is also about the threshold voltage VT, the drain voltage of the transistor T2 is about the same as the voltage applied to the resistor R1. Therefore, if the voltage applied to the resistor R1 is designed to be the saturation voltage VDS (sat) between the drain and source of the transistors T1 and T2, both transistors T2 and T4 can operate in the saturation region, that is, the output terminal voltage that can increase the output impedance. Is a transistor T4
Drain voltage can be lowered to 2 VDS (sat), which is approximately the sum of the saturation voltage of each transistor. As described above, in this method, since the amplifier circuit used in the conventional example is not used, the circuit scale can be reduced and a current mirror circuit that is not easily affected by variations in the manufacturing process can be realized.
【００６５】抵抗R1により、抵抗R1とトランジスタT1及
びT2のゲート容量でローパス特性となり、生ずるカレン
トミラー回路の周波数特性の劣化を、図４８中に点線で
示すように容量C1を抵抗R1に並列に接続することにより
軽減することもできる。抵抗R1の値を小さくしトランジ
スタT3及びT4の閾値をトランジスタT1及びT2の閾値より
低いものを用いることで、トランジスタT1及びT2のドレ
イン電圧をおよそＶDS(sat) に保ちつつ抵抗R1による周
波数特性の劣化を軽減することもできる。また、トラン
ジスタT4のソースを第2 の入力端子とし、Iin2を入力す
ることにより、出力電流をIout=Iin-Iin2 と入力電流の
差分の形式で出力することも可能である。さらに、図４
９に示すように、トランジスタT1及びT2のソースを抵抗
R2及びR3を介して接地することによりさらに出力インピ
ーダンスを上げることもできる。図５０に示すように、
図４８に示すカレントミラー回路の出力部のカスコード
に接続されているトランジスタT2及びT4を複数持つこと
により複数出力化できる。The resistance R1 causes a low-pass characteristic due to the resistance R1 and the gate capacitances of the transistors T1 and T2, and the resulting deterioration of the frequency characteristic of the current mirror circuit is caused by connecting the capacitance C1 in parallel with the resistance R1 as shown by the dotted line in FIG. It can be reduced by connecting. By reducing the value of the resistor R1 and using the thresholds of the transistors T3 and T4 lower than the thresholds of the transistors T1 and T2, it is possible to maintain the drain voltage of the transistors T1 and T2 at approximately VDS (sat) and Deterioration can also be reduced. Further, by inputting Iin2 with the source of the transistor T4 as the second input terminal, it is possible to output the output current in the form of Iout = Iin−Iin2 and the difference between the input currents. Further, FIG.
As shown in 9, the sources of transistors T1 and T2 are
The output impedance can be further increased by grounding via R2 and R3. As shown in FIG.
A plurality of transistors T2 and T4 connected to the cascode of the output portion of the current mirror circuit shown in FIG.
【００６６】図５１に示すように第1 の入力端子の接続
を図４８の回路例より変更することにより抵抗R1にかか
る電圧をバイアス電流Ibにより決定し、入力電流Iin に
依存しないようにすることもできる。この時トランジス
タT1にはIin+Ibなる電流が流れ、出力電流IoutにIbのオ
フセットが生じるの防ぐためトランジスタT2のドレイン
にバイアス電流Ibを注入してこのオフセットをキャンセ
ルできる。図４８で説明した通り、抵抗R1に並列に容量
C1を接続することで、周波数特性の劣化を軽減できるこ
とや、トランジスタT4のソースを第2 の入力端子としIi
n2を入力することにより、出力電流をIout=Iin-Iin2 と
入力電流の差分の形式で出力することができるのも同じ
である。また、図５２に示すようにトランジスタT1及び
T2のソースを抵抗R2及びR3を介して接地することにより
さらに出力インピーダンスを上げることもできること
も、図５３に示すようにカレントミラー回路の出力部の
トランジスタT2及びT4を複数持つことにより複数出力化
できることも図４８に示す例と同じである。As shown in FIG. 51, by changing the connection of the first input terminal from the circuit example of FIG. 48, the voltage applied to the resistor R1 is determined by the bias current Ib so that it does not depend on the input current Iin. You can also At this time, a current of Iin + Ib flows through the transistor T1, and the offset current can be canceled by injecting the bias current Ib into the drain of the transistor T2 in order to prevent the offset of Ib from occurring in the output current Iout. As described in FIG. 48, the capacitance is connected in parallel with the resistor R1.
By connecting C1, it is possible to reduce the deterioration of frequency characteristics, and use the source of the transistor T4 as the second input terminal.
Similarly, by inputting n2, the output current can be output in the form of the difference between Iout = Iin-Iin2 and the input current. In addition, as shown in FIG.
It is also possible to further increase the output impedance by grounding the source of T2 via resistors R2 and R3. Also, as shown in FIG. 53, the output section of the current mirror circuit has a plurality of transistors T2 and T4 to provide multiple outputs. What can be done is the same as the example shown in FIG.
【００６７】図５４に示すように第1 の入力端子の接続
をさらに図４８の回路例より変更することにより抵抗R1
にかかる電圧をバイアス電流Ibにより決定し、入力電流
Iinに依存しないようにするだけでなく、第1 の入力端
子に発生する電圧を図４８や図５１の例ではＶT 以上だ
ったのを、およそトランジスタT1の飽和電圧ＶDS(sat)
程度まで低くすることができる。この時トランジスタT1
には図５１の例と同様にIin+Ibなる電流が流れ、出力電
流IoutにIbのオフセットが生じる。図５１の例と同様こ
れを防ぐためトランジスタT2のドレインにバイアス電流
Ibを注入してこのオフセットをキャンセルできる。ま
た、入力電流の交流成分はトランジスタT3や抵抗R1とト
ランジスタのゲート容量により落ちてしまうので、容量
C1をトランジスタT1のドレイン・ゲート間に、また、容
量C2をトランジスタT3のゲート・ソース間に接続するこ
とで周波数特性の劣化を軽減できる。トランジスタT4の
ソースを第2 の入力端子としIin2を入力することによ
り、出力電流をIout=Iin-Iin2と入力電流の差分の形式
で出力することができるのは、図４８や図５１の例と同
じである。また、図５２に示すようにトランジスタT1及
びT2のソースを抵抗R2及びR3を介して接地することによ
りさらに出力インピーダンスを上げることもできること
も、図５５に示すようにカレントミラー回路の出力部の
トランジスタT2及びT4を複数持つことにより複数出力化
できることも図４８や図５１に示す例と同じである。As shown in FIG. 54, the connection of the first input terminal is further changed from the circuit example of FIG.
The input current is determined by the bias current Ib
Not only does it not depend on Iin, but the voltage generated at the first input terminal is VT or higher in the examples of FIGS. 48 and 51, which is about the saturation voltage VDS (sat) of the transistor T1.
Can be as low as a degree. At this time transistor T1
In the same manner as in the example of FIG. 51, a current of Iin + Ib flows in, and an offset of Ib occurs in the output current Iout. To prevent this, as in the example of FIG. 51, a bias current is applied to the drain of the transistor T2.
Ib can be injected to cancel this offset. Also, the AC component of the input current drops due to the transistor T3, the resistor R1, and the gate capacitance of the transistor.
Degradation of frequency characteristics can be reduced by connecting C1 between the drain and gate of the transistor T1 and connecting the capacitor C2 between the gate and source of the transistor T3. The output current can be output in the form of the difference between Iout = Iin-Iin2 and the input current by inputting Iin2 with the source of the transistor T4 as the second input terminal. Is the same. Further, as shown in FIG. 52, it is also possible to further increase the output impedance by grounding the sources of the transistors T1 and T2 through the resistors R2 and R3, and as shown in FIG. 55, the transistor of the output section of the current mirror circuit. It is the same as the example shown in FIGS. 48 and 51 that a plurality of outputs can be obtained by having a plurality of T2 and T4.
【００６８】以上、電界効果トランジスタを用いて説明
してきたが、電界効果トランジスタの代わりにバイポー
ラトランジスタを用いて構成しても同様の効果が得られ
る。さらに、電界効果トランジスタとバイポーラトラン
ジスタの両方を用いて、例えば図４９の例に対しては、
図５７に示すようにT1とT2にバイポーラトランジスタを
用いても同様の効果が得られる。Although the field effect transistor has been described above, the same effect can be obtained by using a bipolar transistor instead of the field effect transistor. Furthermore, using both field effect transistors and bipolar transistors, for example for the example of FIG.
Similar effects can be obtained by using bipolar transistors for T1 and T2 as shown in FIG.
【００６９】[0069]
【発明の効果】上述したように出力電圧が変化すること
により出力電流が変化しようとすると、本発明のカレン
トミラー回路では、出力電流の変化が少なくなるように
ように制御されているため、出力インピーダンスを高め
ることができる。また、このカレントミラー回路が動作
するために必要な出力電圧は第２の電流電圧変換手段に
かかる電圧と第１のトランジスタが動作するために必要
なＶDS(sat) の和で、電流電圧変換手段にかかる電圧を
ＶDS(sat) 程度に設定することでで出力電圧範囲を広く
取ることができる。As described above, when the output current changes due to the change in the output voltage, the current mirror circuit of the present invention is controlled so that the change in the output current is reduced. The impedance can be increased. The output voltage required for operating the current mirror circuit is the sum of the voltage applied to the second current-voltage converting means and VDS (sat) required for operating the first transistor. The output voltage range can be widened by setting the voltage applied to VDS (sat) to about VDS (sat).
【００７０】さらに、電流の複製する時に制御手段で入
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばIC化に際して、製造プロセスがばらつ
いて電流電圧変換手段の絶対的な特性が変化しても、パ
ターンレイアウト等で相対的な第１と第２の電流電圧変
換手段の特性ばらつきを小さくできるので、その結果製
造プロセスのばらつきの影響が受けににくいという効果
がある。Furthermore, when the current is duplicated, the control means compares the voltages converted by the current-voltage conversion means on the input side and the output-side, so that the external bias voltage becomes unnecessary. Further, for example, even when the manufacturing process is varied and the absolute characteristic of the current-voltage converting means is changed in the case of IC, the relative characteristic variation of the first and second current-voltage converting means in the pattern layout can be reduced. Therefore, as a result, there is an effect that the influence of variations in the manufacturing process is not easily received.
【００７１】またカレントミラー回路の出力部のカスコ
ードに接続されているトランジスタがともに飽和領域で
動作できる、つまり、出力インピーダンスを高くできる
出力端子の電圧を2 ＶDS(sat) と、およそ各々のトラン
ジスタの飽和電圧の和まで低くすることが小さな回路規
模でできる。また、出力部のカスコード接続されている
トランジスタのバイアスを製造プロセスに依存する手法
で与えていないので、製造プロセスのばらつきの影響が
受けににくいという効果がある。Further, the transistors connected to the cascode of the output part of the current mirror circuit can both operate in the saturation region, that is, the voltage at the output terminal that can increase the output impedance is 2 VDS (sat), and about the voltage of each transistor. It is possible to reduce to the sum of the saturation voltage with a small circuit scale. In addition, since the bias of the cascode-connected transistor in the output section is not given by a method that depends on the manufacturing process, there is an effect that it is unlikely to be affected by variations in the manufacturing process.
【図１】 本発明の第１実施例を説明するための図。FIG. 1 is a diagram for explaining a first embodiment of the present invention.
【図２】 第１の実施例の具体的な回路を示した図。FIG. 2 is a diagram showing a specific circuit of the first embodiment.
【図３】 第１の実施例においてバイポーラトランジス
タを用いた構成例を示す図。FIG. 3 is a diagram showing a configuration example using a bipolar transistor in the first embodiment.
【図４】 電流電圧変換手段にトランジスタを用いた構
成例を示す図。FIG. 4 is a diagram showing a configuration example in which a transistor is used as the current-voltage conversion means.
【図５】 図４の回路構成における具体的なバイアス手
段の構成を示す図。5 is a diagram showing a specific configuration of bias means in the circuit configuration of FIG.
【図６】 バイアス手段の構成を示す図。FIG. 6 is a diagram showing a configuration of biasing means.
【図７】 図６におけるバイアス手段の具体的構成を示
す図。FIG. 7 is a diagram showing a specific configuration of biasing means in FIG.
【図８】 図７におけるレベルシフト手段の具体的構成
を示す図。8 is a diagram showing a specific configuration of the level shift means in FIG.
【図９】 図８の具体的構成を示す図。9 is a diagram showing a specific configuration of FIG.
【図１０】 図７におけるレベルシフト手段の具体的構
成を示す図。10 is a diagram showing a specific configuration of the level shift means in FIG.
【図１１】 図１０の変形例を示す図。11 is a diagram showing a modified example of FIG.
【図１２】 図１０の変形例を示す図。FIG. 12 is a view showing a modified example of FIG.
【図１３】 図１１の変形例を示す図。FIG. 13 is a diagram showing a modification of FIG. 11.
【図１４】 制御手段の出力で、電流電圧手段にトラン
ジスタのゲートをバイアスしている実施例の構成を示す
図。FIG. 14 is a diagram showing the configuration of an embodiment in which the gate of the transistor is biased by the output of the control means to the current-voltage means.
【図１５】 制御手段の出力で、電流電圧手段にトラン
ジスタのゲートをバイアスしている実施例の別の構成を
示す図。FIG. 15 is a diagram showing another configuration of the embodiment in which the gate of the transistor is biased to the current / voltage means by the output of the control means.
【図１６】 図１５における回路の具体的構成を示す
図。16 is a diagram showing a specific configuration of the circuit in FIG.
【図１７】 制御手段の具体的構成を示す図。FIG. 17 is a diagram showing a specific configuration of control means.
【図１８】 図１７の変形例を示す図。FIG. 18 is a diagram showing a modification of FIG. 17.
【図１９】 制御手段の内部電圧を用いて電流電圧手段
にトランジスタのゲートをバイアスしている実施例の構
成を示す図。FIG. 19 is a diagram showing the configuration of an embodiment in which the gate of the transistor is biased to the current voltage means by using the internal voltage of the control means.
【図２０】 図１９における回路の具体的構成を示す
図。20 is a diagram showing a specific configuration of the circuit in FIG.
【図２１】 図２０の変形例を示す図。FIG. 21 is a diagram showing a modification of FIG. 20.
【図２２】 制御手段の具体的構成を示す図。FIG. 22 is a diagram showing a specific configuration of control means.
【図２３】 図２２における回路の具体的構成を示す
図。FIG. 23 is a diagram showing a specific configuration of the circuit in FIG. 22.
【図２４】 図２３の変形例を示す図。FIG. 24 is a diagram showing a modification of FIG. 23.
【図２５】 制御手段の内部電圧を用いて電流電圧手段
にトランジスタのゲートをバイアスしている実施例の構
成を示す図。FIG. 25 is a diagram showing the configuration of an embodiment in which the gate of the transistor is biased to the current voltage means by using the internal voltage of the control means.
【図２６】 図２５の変形例を示す図。FIG. 26 is a view showing a modified example of FIG. 25.
【図２７】 図２５の変形例を示す図。FIG. 27 is a diagram showing a modification of FIG. 25.
【図２８】 図２６の変形例を示す図。FIG. 28 is a view showing a modification of FIG. 26.
【図２９】 複数出力の回路構成を示す図。FIG. 29 is a diagram showing a circuit configuration of multiple outputs.
【図３０】 図２９の具体的構成を示す図。FIG. 30 is a diagram showing a specific configuration of FIG. 29.
【図３１】 本発明の第２実施例の構成を示す図。FIG. 31 is a diagram showing a configuration of a second exemplary embodiment of the present invention.
【図３２】 図３１の具体的構成を示す図。FIG. 32 is a diagram showing a specific configuration of FIG. 31.
【図３３】 図３１の別の具体的構成を示す図。FIG. 33 is a diagram showing another specific configuration of FIG. 31.
【図３４】 図３２の変形例を示す図。FIG. 34 is a view showing a modified example of FIG. 32.
【図３５】 図３３の変形例を示す図。FIG. 35 is a view showing a modified example of FIG. 33.
【図３６】 図３３の変形例を示す図。FIG. 36 is a view showing a modified example of FIG. 33.
【図３７】 図３５の変形例を示す図。FIG. 37 is a diagram showing a modification of FIG. 35.
【図３８】 電圧比較手段の出力を用いて電流電圧手段
にトランジスタのゲートをバイアスしている実施例の構
成を示す図。FIG. 38 is a diagram showing a configuration of an embodiment in which the gate of the transistor is biased to the current / voltage means by using the output of the voltage comparison means.
【図３９】 電圧比較手段の出力を用いて電流電圧手段
にトランジスタのゲートをバイアスしている実施例の構
成を示す図。FIG. 39 is a diagram showing a configuration of an embodiment in which the gate of the transistor is biased to the current / voltage means by using the output of the voltage comparison means.
【図４０】 図３９の具体的構成を示す図。FIG. 40 is a diagram showing a specific configuration of FIG. 39.
【図４１】 電圧比較手段の内部電圧を用いて電流電圧
手段にトランジスタのゲートをバイアスしている実施例
の構成を示す図。FIG. 41 is a diagram showing the configuration of an embodiment in which the gate of the transistor is biased to the current-voltage means by using the internal voltage of the voltage comparison means.
【図４２】 複数出力の回路構成を示す図。FIG. 42 is a diagram showing a circuit configuration of multiple outputs.
【図４３】 基本的なカレントミラー回路の構成を示す
図。FIG. 43 is a diagram showing a configuration of a basic current mirror circuit.
【図４４】 出力インピーダンスが高いカレントミラー
回路の構成を示す図。FIG. 44 is a diagram showing a configuration of a current mirror circuit having high output impedance.
【図４５】 出力インピーダンスが高く広出力電圧範囲
のカレントミラー回路の構成を示す図。FIG. 45 is a diagram showing a configuration of a current mirror circuit having a high output impedance and a wide output voltage range.
【図４６】 出力インピーダンスが高く広出力電圧範囲
のカレントミラー回路の構成を示す図。FIG. 46 is a diagram showing a configuration of a current mirror circuit having a high output impedance and a wide output voltage range.
【図４７】 出力インピーダンスが高く広出力電圧範囲
の高精度カレントミラー回路の構成を示す図。FIG. 47 is a diagram showing a configuration of a high precision current mirror circuit having a high output impedance and a wide output voltage range.
【図４８】本発明の第1 の実施例のカレントミラー回路
の構成を示す図。FIG. 48 is a diagram showing the configuration of a current mirror circuit according to the first embodiment of the present invention.
【図４９】抵抗を付加して出力インピーダンスをさらに
上げた図４８の変形回路の構成を示す図。49 is a diagram showing the configuration of the modified circuit of FIG. 48 in which a resistance is added to further increase the output impedance.
【図５０】図４８のカレントミラー回路の複数出力化し
た構成を示す図。50 is a diagram showing a configuration in which the current mirror circuit of FIG. 48 has multiple outputs.
【図５１】第1 の入力端子の接続を変えた図４８の変形
回路の構成を示す図。51 is a diagram showing the configuration of the modified circuit of FIG. 48 in which the connection of the first input terminal is changed.
【図５２】抵抗を付加して出力インピーダンスをさらに
上げた図５１の変形回路の構成を示す図。52 is a diagram showing the configuration of the modified circuit of FIG. 51 in which a resistance is added to further increase the output impedance.
【図５３】図５１のカレントミラー回路の複数出力化し
た構成を示す図。53 is a diagram showing a configuration in which the current mirror circuit of FIG. 51 has multiple outputs.
【図５４】第1 の入力端子の接続を変えた図４８の変形
回路の構成を示す図。54 is a diagram showing the configuration of the modified circuit of FIG. 48 in which the connection of the first input terminal is changed.
【図５５】抵抗を付加して出力インピーダンスをさらに
上げた図５４の変形回路の構成を示す図。FIG. 55 is a diagram showing the configuration of the modified circuit of FIG. 54 in which a resistance is added to further increase the output impedance.
【図５６】図５４のカレントミラー回路の複数出力化し
た構成を示す図。56 is a diagram showing a configuration in which the current mirror circuit of FIG. 54 has multiple outputs.
【図５７】図４９のカレントミラー回路においてMOS ト
ランジスタT1とT2をバイポーラトランジスタで構成した
変形回路の構成を示す図。57 is a diagram showing the configuration of a modified circuit in which the MOS transistors T1 and T2 in the current mirror circuit of FIG. 49 are bipolar transistors.
１：制御手段 ２：電流電圧変換手段 ３：電流電圧変換手段 ４：バイアス手段 ５：電流電圧変換手段 ６：電圧電流変換手段 ７：電流分割手段 ８：レベルシフト手段 ９：レベルシフト手段 １０：レベルシフト手段 １１：レベルシフト手段 １２：電圧電流変換手段 １３：電圧電流変換手段 １４：電流比較手段 １５：バイアス手段 １６：レベルシフト手段 ２０：電圧比較手段 ２１：バイアス手段 ２２：レベルシフト手段 １０１…１００＋ｍ：制御手段 ３０１…３００＋ｍ：電流電圧変換手段 Ｖss, Ｖdd, Ｖee：電源 Ｔ：トランジスタ Ｒ：抵抗 Ｉ：電流源 I1,2：バイアス電流用電流源 Iin,Iin2: 入力電流 Iout: 出力電流 1: Control means 2: Current-voltage conversion means 3: Current-voltage conversion means 4: Bias means 5: Current-voltage conversion means 6: Voltage-current conversion means 7: Current division means 8: Level shift means 9: Level shift means 10: Level Shifting means 11: Level shifting means 12: Voltage-current converting means 13: Voltage-current converting means 14: Current comparing means 15: Biasing means 16: Level shifting means 20: Voltage comparing means 21: Biasing means 22: Level shifting means 101 ... 100 + m : Control means 301 ... 300 + m: Current-voltage conversion means Vss, Vdd, Vee: Power supply T: Transistor R: Resistor I: Current source I1,2: Bias current source Iin, Iin2: Input current Iout: Output current
Claims (48)
手段と、第２の電流電圧変換手段と、そのコレクタ或は
ドレインより出力電流を出力し、そのエミッタ或はソー
スが前記第２の電流電圧変換手段に接続される第１のト
ランジスタと、前記第１、第２の電流電圧変換手段で変
換された第１、第２の出力電圧を参照して、前記第１及
び第２の電流電圧変換手段に所定の比率で電流が流れる
ように前記第１のトランジスタを制御する制御手段とを
備えたとを特徴とするカレントミラー回路。1. An output current is output from a first current-voltage converting means to which an input current is input, a second current-voltage converting means, and a collector or a drain thereof, and an emitter or a source thereof outputs the second current. The first and second output voltages converted by the first and second current-voltage converting means, and the first transistor connected to the current-voltage converting means of A current mirror circuit, comprising: a control means for controlling the first transistor so that a current flows through the current-voltage conversion means at a predetermined ratio.
１及び第２の抵抗により構成されていることを特徴とす
る請求項１記載のカレントミラー回路。2. The current mirror circuit according to claim 1, wherein the first and second current-voltage converting means are composed of first and second resistors.
少なくとも第２及び第３のトランジスタと、前記第２及
び第３のトランジスタ制御電極を共通にバイアス電圧を
印加する第１のバイアス手段より構成されることを特徴
とする請求項１記載のカレントミラー回路。3. The first and second current-voltage converting means,
2. The current mirror circuit according to claim 1, comprising at least second and third transistors and first bias means for commonly applying a bias voltage to the second and third transistor control electrodes. .
流電圧変換手段により電流電圧変換された電圧を基準
に、前記バイアス電圧を発生することを特徴とする請求
項３記載のカレントミラー回路。4. The current mirror according to claim 3, wherein the first bias means generates the bias voltage with reference to the voltage current-voltage converted by the first current-voltage converter. circuit.
手段により構成されることを特徴とする請求項４記載の
カレントミラー回路。5. The current mirror circuit according to claim 4, wherein the first bias means is composed of a level shift means.
続された第４のトランジスタより構成されることを特徴
とする請求項４記載のカレントミラー回路。6. The current mirror circuit according to claim 4, wherein the first bias means is composed of a diode-connected fourth transistor.
ース間或はドレイン・ゲート間にレベルシフト手段が接
続されたトランジスタで構成されるされることを特徴と
する請求項４記載のカレントミラー回路。7. The current mirror according to claim 4, wherein the first bias means is composed of a transistor having level shift means connected between the collector and the base or between the drain and the gate. circuit.
手段と、第４の電流源により構成されることを特徴とす
る請求項４記載のカレントミラー回路。8. The current mirror circuit according to claim 4, wherein the first bias means is composed of a level shift means and a fourth current source.
続された第４のトランジスタと第４の電流源により構成
されることを特徴とする請求項４記載のカレントミラー
回路。9. The current mirror circuit according to claim 4, wherein the first bias means is composed of a diode-connected fourth transistor and a fourth current source.
ベース間或はドレイン・ゲート間にレベルシフト手段が
接続されたトランジスタと第４の電流源で構成されるさ
れることを特徴とする請求項４記載のカレントミラー回
路。10. The first bias means is a collector
5. The current mirror circuit according to claim 4, wherein the current mirror circuit comprises a transistor having level shift means connected between bases or between drain and gate and a fourth current source.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に前記制御手段の出力により制御されていることを特徴
とする請求項１記載のカレントミラー回路。11. The first and second current-voltage conversion means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both controlled by the output of the control means. The current mirror circuit according to claim 1, wherein the current mirror circuit is provided.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に前記制御手段のレベルシフトした出力により制御され
ていることを特徴とする請求項１記載のカレントミラー
回路。12. The first and second current-voltage conversion means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both level-shifted by the control means. The current mirror circuit according to claim 1, wherein the current mirror circuit is controlled by an output.
と、前記第２の電流電圧変換手段により電流電圧変換さ
れた電圧を基準に前記第１の電流源の出力電流を電圧に
変化する第３の電流電圧変換手段と、前記第１の電流電
圧変換手段により電流電圧変換された電圧と前記第３の
電流電圧変換手段により変換された電圧の差を電流に変
換する第１の電圧電流変換手段と、前記第１の電圧電流
変換手段の出力電流と前記第２の電流源の電流を比較す
る第１の電流比較手段とにより構成されることを特徴と
する請求項１記載のカレトミラー回路。13. The control means converts the output current of the first current source into a voltage with reference to the first and second current sources and the voltage current-voltage converted by the second current-voltage conversion means. A changing third current-voltage converting means, and a first converting a difference between the voltage converted by the first current-voltage converting means and the voltage converted by the third current-voltage converting means into a current. 2. The voltage / current converting means and the first current comparing means for comparing the output current of the first voltage / current converting means and the current of the second current source, as set forth in claim 1. Carreto mirror circuit.
流源と、前記第３の電流源の出力電流を分割する電流分
割手段により構成されることを特徴とする請求項１３記
載のカレントミラー回路。14. The first and second current sources are constituted by a third current source and a current dividing means for dividing an output current of the third current source. Current mirror circuit described.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に、前記第３の電流電圧変換手段の出力により制御され
ていることを特徴とする請求項１３記載のカレントミラ
ー回路。15. The first and second current-voltage converting means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both the third current-voltage converter. 14. The current mirror circuit according to claim 13, wherein the current mirror circuit is controlled by the output of the conversion means.
ード接続された第４のトランジスタにより構成されるこ
とを特徴とする請求項１５記載のカレントミラー回路。16. The current mirror circuit according to claim 15, wherein the third current-voltage converting means is composed of a diode-connected fourth transistor.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に、前記第３の電流電圧変換手段のレベルシフトした出
力により制御されていることを特徴とする請求項１３記
載のカレントミラー回路。17. The first and second current-voltage converting means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both the third current-voltage converter. 14. The current mirror circuit according to claim 13, wherein the current mirror circuit is controlled by a level-shifted output of the converting means.
換手段により電流電圧変換された電圧を基準に所定の電
圧を発生させる第２のバイアス手段と、前記第２のバイ
アス手段の出力電圧を参照して前記第１及び第２の電流
電圧変換手段により電流電圧変換された電圧を電流に変
換する第２及び第３の電圧電流変換手段と、第２及び第
３の電圧電流変換手段の出力電流を比較する第２の電流
比較手段と、により構成されることを特徴とする請求項
１記載のカレントミラー回路。18. The control means includes second bias means for generating a predetermined voltage with reference to the voltage current-voltage converted by the first current-voltage converter means, and an output voltage of the second bias means. Of the second and third voltage-current converting means for converting the current-voltage converted voltage by the first and second current-voltage converting means into a current, and the second and third voltage-current converting means. 2. The current mirror circuit according to claim 1, further comprising a second current comparison unit that compares output currents.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に前記第２のバイアス手段の出力により制御されている
ことを特徴とする請求項１８記載のカレントミラー回
路。19. The first and second current-voltage conversion means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both of the second bias means. The current mirror circuit according to claim 18, wherein the current mirror circuit is controlled by an output.
接続された第４のトランジスタにより構成されることを
特徴とする請求項１９記載のカレントミラー回路。20. The current mirror circuit according to claim 19, wherein the second bias means is composed of a diode-connected fourth transistor.
は、少なくとも第２及び第３のトランジスタにより構成
され、前記第２及び第３のトランジスタの制御電極は共
に前記第２のバイアス手段のレベルシフトされた出力に
より制御されていることを特徴とする請求項１８記載の
カレントミラー回路。21. The first and second current-voltage converting means are composed of at least second and third transistors, and the control electrodes of the second and third transistors are both of the second bias means. 19. The current mirror circuit according to claim 18, which is controlled by a level-shifted output.
電圧変換手段により構成され、前記第１の電流電圧変換
手段により電流電圧変換された電圧を基準に前記第２の
バイアス手段により発生する前記所定の電圧は、前記第
４の電流源の出力電流により決定されることを特徴とす
る請求項１８記載のカレントミラー回路。22. The second bias means is composed of a third current-voltage converting means, and is generated by the second bias means with reference to the voltage current-voltage converted by the first current-voltage converting means. 19. The current mirror circuit according to claim 18, wherein the predetermined voltage to be applied is determined by an output current of the fourth current source.
換手段と、そのコレクタ或はドレインより出力電流を出
力し、そのエミッタ或はソースが各々前記第２から第(N
+ １)の電流電圧変換手段に接続される第１から第N の
トランジスタと、前記第１から第N のトランジスタの制
御電極を各々制御する第１から第N の複数の制御手段よ
り構成され、少なくとも前記第１の電流電圧変換手段は
入力電流を入力し、また、前記第i (iは１からN)の制御
手段は第１及び第(i+ １) の電流電圧変換手段で電流電
圧変換された電圧を参照して前記第i の制御手段から前
記第１及び第(i+１) の電流電圧変換手段に所定の比率
で電流が流れるように前記第i のトランジスタを制御し
ていることを特徴とするカレントミラー回路。23. An output current is output from a plurality of first to (N + 1) th current-voltage converting means and a collector or a drain thereof, and an emitter or a source thereof is respectively from the second to the (N) th.
+1) is composed of first to Nth transistors connected to the current-voltage converting means, and a plurality of first to Nth controlling means for controlling the control electrodes of the first to Nth transistors, respectively. At least the first current-voltage converting means inputs an input current, and the i-th (i is 1 to N) control means is current-voltage converted by the first and (i + 1) th current-voltage converting means. The i-th transistor is controlled so that a current flows from the i-th control means to the first and (i + 1) th current-voltage converting means at a predetermined ratio with reference to the voltage. Characteristic current mirror circuit.
ランジスタで構成される第１の電流電圧変換手段と、第
３のトランジスタで構成される第２の電流電圧変換手段
と、そのドレイン或はコレクタより出力電流を出力し、
そのソース或はエミッタが前記第２の電流電圧変換手段
に接続される第１のトランジスタと、前記第１及び第２
の電流電圧変換手段により各々変換された電圧を比較す
る電圧比較手段と、により構成され、前記第１のトラン
ジスタの制御電極は前記電圧比較手段の出力により制御
され、また、前記電圧比較手段の出力を基準に発生した
電圧で、前記第１及び第２の電流電圧変換手段を構成す
る前記第２及び第３のトランジスタの制御電極を共に制
御することを特徴とするカレントミラー回路。24. First current-voltage converting means composed of at least a second transistor for inputting an input current, second current-voltage converting means composed of a third transistor, and its drain or collector. Output more current,
A first transistor whose source or emitter is connected to the second current-voltage converting means; and the first and second transistors.
Voltage comparing means for comparing the voltages converted by the current-voltage converting means, and the control electrode of the first transistor is controlled by the output of the voltage comparing means, and the output of the voltage comparing means. A current mirror circuit, characterized in that the control electrodes of the second and third transistors forming the first and second current-voltage converting means are both controlled by a voltage generated with reference to.
構成する前記第２及び第３のトランジスタの制御電極
は、共に前記電圧比較手段の出力をレベルシフト手段に
よりレベルシフトした電圧にて制御することを特徴とす
る請求項２４記載のカレントミラー回路。25. The control electrodes of the second and third transistors constituting the first and second current-voltage converting means are both voltage-shifted from the output of the voltage comparing means by the level shifting means. 25. The current mirror circuit according to claim 24, which is controlled.
ランジスタで構成される第１の電流電圧変換手段と、第
３のトランジスタで構成される第２の電流電圧変換手段
と、そのドレイン或はコレクタより出力電流を出力し、
そのソース或はエミッタが前記第２の電流電圧変換手段
に接続される第１のトランジスタと、前記第１及び第２
の電流電圧変換手段により各々変換された電圧を比較す
る電圧比較手段と、により構成され、前記第１のトラン
ジスタの制御電極は前記電圧比較手段の出力により制御
され、また、前記電圧比較手段の入力部は前記第２のト
ランジスタと異なる導電型の第４及び第５のトランジス
タより構成される差動対により構成され、前記差動対の
共通エミッタ或は共通ソースの電圧を基準に発生した電
圧で、前記第１及び第２の電流電圧変換手段を構成する
前記第２及び第３のトランジスタの制御電極を共に制御
することを特徴とするカレントミラー回路。26. First current-voltage converting means composed of at least a second transistor for inputting an input current, second current-voltage converting means composed of a third transistor, and its drain or collector. Output more current,
A first transistor whose source or emitter is connected to the second current-voltage converting means; and the first and second transistors.
Voltage comparison means for comparing the voltages respectively converted by the current-voltage conversion means, and the control electrode of the first transistor is controlled by the output of the voltage comparison means, and the input of the voltage comparison means. The section is composed of a differential pair composed of fourth and fifth transistors of a conductivity type different from that of the second transistor. A current mirror circuit, wherein the control electrodes of the second and third transistors constituting the first and second current-voltage converting means are controlled together.
ランジスタで構成される第１の電流電圧変換手段と、第
３のトランジスタで構成される第２の電流電圧変換手段
と、前記第１の電流電圧変換手段により電流電圧変換さ
れた電圧を基準に所定の電圧を発生させるバイアス手段
と、そのドレイン或はコレクタより出力電流を出力し、
そのソース或はエミッタが前記第２の電流電圧変換手段
に接続される第１のトランジスタと、前記第１及び第２
の電流電圧変換手段により各々電流電圧変換された電圧
を比較する電圧比較手段と、により構成され、前記第１
のトランジスタの制御電極は前記電圧比較手段の出力に
より制御され、前記第１及び第２の電流電圧変換手段を
構成する前記第２及び第３のトランジスタの制御電極は
共に前記バイアス手段によりバイアスされることを特徴
とするカレントミラー回路。27. First current-voltage converting means composed of at least a second transistor for inputting an input current, second current-voltage converting means composed of a third transistor, and the first current. Bias means for generating a predetermined voltage based on the current-voltage converted voltage by the voltage conversion means, and output current from the drain or collector thereof,
A first transistor whose source or emitter is connected to the second current-voltage converting means; and the first and second transistors.
Voltage comparing means for comparing the voltages respectively converted by the current-voltage converting means of FIG.
The control electrode of the transistor is controlled by the output of the voltage comparing means, and the control electrodes of the second and third transistors forming the first and second current-voltage converting means are both biased by the biasing means. A current mirror circuit characterized in that
により構成されることを特徴とする請求項２７記載のカ
レントミラー回路。28. The current mirror circuit according to claim 27, wherein the bias means is composed of level shift means.
た第４のトランジスタにより構成されることを特徴とす
る請求項２７記載のカレントミラー回路。29. The current mirror circuit according to claim 27, wherein the bias means is composed of a diode-connected fourth transistor.
間或はドレイン・ゲート間にレベルシフト手段が接続さ
れたトランジスタで構成されるされることを特徴とする
請求項２７記載のカレントミラー回路。30. The current mirror circuit according to claim 27, wherein the bias means is composed of a transistor having level shift means connected between the collector and the base or between the drain and the gate.
換手段と第１の電流源により構成され、前記第１の電流
電圧変換手段により電流電圧変換された電圧を基準に前
記バイアス手段により発生する前記所定の電圧は、前記
第１の電流源の出力電流により決定されることを特徴と
する請求項２７記載のカレントミラー回路。31. The bias means comprises a third current-voltage conversion means and a first current source, and is generated by the bias means with reference to the voltage current-voltage converted by the first current-voltage conversion means. 28. The current mirror circuit according to claim 27, wherein the predetermined voltage to be applied is determined by an output current of the first current source.
１) のトランジスタで構成される第１の電流電圧変換手
段と、第(N+ ２) から第( ２N+１) のトランジスタで構
成される第２から第(N+ １) の電流電圧変換手段と、前
記第１の電流電圧変換手段により電流電圧変換された電
圧を基準に所定の電圧を発生させるバイアス手段と、そ
のコレクタ或はドレインより出力電流を出力し、そのエ
ミッタ或はソースが各々前記第２から第(N+ １) の電流
電圧変換手段に接続される第１から第N のトランジスタ
と、前記第１の電流電圧変換手段により電流電圧変換さ
れた電圧と前記第i(iは１からN)の電流電圧変換手段に
より電流電圧変換された電圧を比較する第１から第N の
電圧比較手段とにより構成され、前記第１から第N のト
ランジスタの制御電極は各々前記電圧比較手段の出力で
制御され、また、前記第１から第(N+１) の電流電圧変
換手段を構成する前記第(N+ １) から第( ２N+１) のト
ランジスタの制御電極は共に前記バイアス手段により制
御されていることを特徴とするカレントミラー回路。32. A first (N +) inputting at least an input current
1) first current-voltage converting means composed of transistors, and (N + 2) to (2N + 1) second-to- (N + 1) current-voltage converting means composed of transistors, Bias means for generating a predetermined voltage based on the voltage current-voltage converted by the first current-voltage converter, and output current from the collector or drain of the bias means, and the emitter or source of the bias current, respectively. To (N + 1) th current-voltage converting means, the first to N-th transistors, the voltage current-voltage converted by the first current-voltage converting means, and the i-th (i is 1 to N) And a first to Nth voltage comparing means for comparing the voltages converted by the current-voltage converting means, the control electrodes of the first to Nth transistors are controlled by the outputs of the voltage comparing means. Also, from the first to the A current mirror circuit characterized in that the control electrodes of the (N + 1) th to (2N + 1) th transistors constituting the (N + 1) th current-voltage converting means are both controlled by the biasing means.
1 の入力端子と、第1 の出力電流を出力する第1 の出力
端子と、ゲート或はベースが共通接続されている第1 及
び第2のトランジスタと、ソース或はエミッタが第1 の
トランジスタのドレイン或はコレクタに接続され、ドレ
イン或はコレクタが前記第1 及び第2 のトランジスタの
共通ゲート或は共通ベースに接続され、ゲート或はベー
スが前記入力端子に接続された第3 のトランジスタと、
ソース或はエミッタが前記第2 のトランジスタのドレイ
ン或はコレクタに接続され、また、ゲート或はベースが
前記第3 のトランジスタのゲート或はベースと共通接続
され、ドレイン或はコレクタが出力端子に接続されてい
る第4 のトランジスタと、前記第3 及び第4 のトランジ
スタの共通ゲート或は共通ベースと前記第3 のトランジ
スタのドレイン或はコレクタの間に接続された第1 の抵
抗と、により構成されることを特徴とするカレントミラ
ー回路。33. A first input current for inputting at least a first input current
1 input terminal, 1st output terminal for outputting 1st output current, 1st and 2nd transistors whose gates or bases are commonly connected, and 1st transistor whose source or emitter is 1st transistor. A third transistor connected to the drain or collector, the drain or collector connected to the common gate or common base of the first and second transistors, and the gate or base connected to the input terminal;
The source or emitter is connected to the drain or collector of the second transistor, the gate or base is commonly connected to the gate or base of the third transistor, and the drain or collector is connected to the output terminal. A fourth transistor and a first resistor connected between the common gate or common base of the third and fourth transistors and the drain or collector of the third transistor. A current mirror circuit characterized in that
トランジスタのゲート或はベースに共通に接続され、ま
た、ドレイン或はコレクタが各々第2 から第n の出力端
子に接続されている第5 から第(n+3) のトランジスタ
と、前記第2 のトランジスタのゲート或はベースに共通
に接続され、また、ドレイン或はコレクタが各々前記第
5から第(n+3) のトランジスタのソース或はエミッタに
接続されている第(n+4) から第(2n+2)のトランジスタ
と、を備えることを特徴とする請求項３３記載のカレン
トミラー回路。34. The second to nth output terminals are commonly connected to the gate or base of the fourth transistor, and the drain or collector is connected to the second to nth output terminals, respectively. Connected to the fifth or (n + 3) th transistor and the gate or the base of the second transistor, and the drain or the collector of the second transistor is connected to the gate of the second transistor.
34. The current of claim 33, comprising: a (n + 4) th to a (2n + 2) th transistor connected to the source or emitter of the 5th to the (n + 3) th transistor. Mirror circuit.
1 の入力端子と、第1 の出力電流を出力する第1 の出力
端子と、ゲート或はベースが共通接続されている第1 及
び第2のトランジスタと、ソース或はエミッタが第1 の
トランジスタのドレイン或はコレクタに接続され、ドレ
イン或はコレクタが前記第1 及び第2 のトランジスタの
共通ゲート或は共通ベースと前記入力端子に接続された
第3 のトランジスタと、ソース或はエミッタが前記第2
のトランジスタのドレイン或はコレクタに接続され、ま
た、ゲート或はベースが前記第3 のトランジスタのゲー
ト或はベースと共通接続され、ドレイン或はコレクタが
出力端子に接続されている第4 のトランジスタと、前記
第3 及び第4 のトランジスタの共通ゲート或は共通ベー
スと前記第3 のトランジスタのドレイン或はコレクタの
間に接続された第1 の抵抗と、第3及び第4 のトランジ
スタの共通ゲート或は共通ベースと前記第1 の抵抗の接
続点に第1 のバイアス電流を供給する第1 の電流源と、
により構成されることを特徴とするカレントミラー回
路。35. Inputting at least a first input current
1 input terminal, 1st output terminal for outputting 1st output current, 1st and 2nd transistors whose gates or bases are commonly connected, and 1st transistor whose source or emitter is 1st transistor. A third transistor connected to the drain or collector, the drain or collector being connected to the common gate or common base of the first and second transistors and the input terminal, and the source or emitter to the second transistor.
A fourth transistor connected to the drain or collector of the second transistor, a gate or base commonly connected to the gate or base of the third transistor, and a drain or collector connected to the output terminal; , A first resistor connected between the common gate or common base of the third and fourth transistors and the drain or collector of the third transistor, and the common gate or the common gate of the third and fourth transistors. Is a first current source that supplies a first bias current to the connection point between the common base and the first resistor,
A current mirror circuit comprising:
バイアス電流に応じて、第2 のバイアス電流を前記第2
のトランジスタのドレイン或はコレクタに供給する第2
の電流源を具備することを特徴とする請求項３５記載の
カレントミラー回路。36. A second bias current is supplied to the second bias current in accordance with the first bias current supplied from the first current source.
Second supply to the drain or collector of the transistor
36. The current mirror circuit according to claim 35, further comprising:
続することを特徴とする請求項３３または３５記載のカ
レントミラー回路。37. The current mirror circuit according to claim 33, wherein a first capacitor is connected in parallel with the first resistor.
トランジスタのゲート或はベースに共通に接続され、ま
た、ドレイン或はコレクタが各々第2 から第n の出力端
子に接続されている第5 から第(n+3) のトランジスタ
と、前記第2 のトランジスタのゲート或はベースに共通
に接続され、また、ドレイン或はコレクタが各々前記第
5から第(n+3) のトランジスタのソース或はエミッタに
接続されている第(n+4) から第(2n+2)のトランジスタ
と、を備えることを特徴とする請求項３５記載のカレン
トミラー回路。38. The second to nth output terminals are commonly connected to the gate or base of the fourth transistor, and the drain or collector is connected to the second to nth output terminals, respectively. Connected to the fifth or (n + 3) th transistor and the gate or the base of the second transistor, and the drain or the collector of the second transistor is connected to the gate of the second transistor.
36. The current of claim 35, comprising: (n + 4) th to (2n + 2) th transistors connected to the sources or emitters of the 5th to (n + 3) th transistors. Mirror circuit.
1 の入力端子と、第1 の出力電流を出力する第1 の出力
端子と、ゲート或はベースが共通接続されている第1 及
び第2のトランジスタと、ソース或はエミッタが第1 の
トランジスタのドレイン或はコレクタ及び前記入力端子
に接続され、ドレイン或はコレクタが前記第1 及び第2
のトランジスタの共通ゲート或は共通ベースに接続され
た第3 のトランジスタと、ソース或はエミッタが前記第
2 のトランジスタのドレイン或はコレクタに接続され、
また、ゲート或はベースが前記第3 のトランジスタのゲ
ート或はベースと共通接続され、ドレイン或はコレクタ
が出力端子に接続されている第4 のトランジスタと、前
記第3 及び第4 のトランジスタの共通ゲート或は共通ベ
ースと前記第3 のトランジスタのドレイン或はコレクタ
の間に接続された第1 の抵抗と、第3 及び第4 のトラン
ジスタの共通ゲート或は共通ベースと前記第1 の抵抗の
接続点に第1 のバイアス電流を供給する第1 の電流源
と、により構成されることを特徴とするカレントミラー
回路。39. A first input current for at least a first input current
1 input terminal, 1st output terminal for outputting 1st output current, 1st and 2nd transistors whose gates or bases are commonly connected, and 1st transistor whose source or emitter is 1st transistor. The drain or collector is connected to the input terminal, and the drain or collector is connected to the first and second
A third transistor connected to the common gate or common base of the second transistor and the source or emitter of the third transistor.
Connected to the drain or collector of the second transistor,
Also, the fourth transistor whose gate or base is commonly connected to the gate or base of the third transistor and whose drain or collector is connected to the output terminal is common to the third and fourth transistors. A first resistor connected between the gate or common base and the drain or collector of the third transistor, and a connection between the common gate or common base of the third and fourth transistors and the first resistor. A first current source that supplies a first bias current to the point, and a current mirror circuit.
ス或はエミッタは、各々第2 及び第3の抵抗を介して接
続されていることを特徴とする請求項３３、３５または
３９記載のカレントミラー回路。40. The current according to claim 33, 35 or 39, wherein the sources or emitters of the first and second transistors are connected via second and third resistors, respectively. Mirror circuit.
バイアス電流に応じて、第2 のバイアス電流を前記第2
のトランジスタのドレイン或はコレクタに供給する第2
の電流源を具備することを特徴とする請求項３９記載の
カレントミラー回路。41. A second bias current is supplied to the second bias current in accordance with the first bias current supplied from the first current source.
Second supply to the drain or collector of the transistor
40. The current mirror circuit according to claim 39, further comprising:
ート間或はコレクタ・ベース間に第1の容量を接続する
ことを特徴とする請求項３９記載のカレントミラー回
路。42. The current mirror circuit according to claim 39, wherein the first capacitor is connected between the drain and gate or between the collector and base of the first transistor.
ト間或はエミッタ・ベース間に第2 の容量を接続するこ
とを特徴とする請求項３９記載のカレントミラー回路。43. The current mirror circuit according to claim 39, wherein the second capacitor is connected between the source and the gate or between the emitter and the base of the third transistor.
ミッタが第2 の入力電流を入力する第2 の入力端子であ
ることを特徴とする請求項３３、３５または３９記載の
カレントミラー回路。44. The current mirror circuit according to claim 33, wherein the source or emitter of the fourth transistor is a second input terminal for inputting a second input current.
トランジスタのゲート或はベースに共通に接続され、ま
た、ドレイン或はコレクタが各々第2 から第n の出力端
子に接続されている第5 から第(n+3) のトランジスタ
と、前記第2 のトランジスタのゲート或はベースに共通
に接続され、また、ドレイン或はコレクタが各々前記第
5から第(n+3) のトランジスタのソース或はエミッタに
接続されている第(n+4) から第(2n+2)のトランジスタ
と、を備えることを特徴とする請求項３９記載のカレン
トミラー回路。45. The second to nth output terminals are commonly connected to the gate or base of the fourth transistor, and the drain or collector is connected to the second to nth output terminals, respectively. Connected to the fifth or (n + 3) th transistor and the gate or the base of the second transistor, and the drain or the collector of the second transistor is connected to the gate of the second transistor.
40. The current of claim 39, comprising: (n + 4) th to (2n + 2) th transistors connected to the sources or emitters of the 5th to (n + 3) th transistors. Mirror circuit.
ゲート或はベースが第1 のトランジスタのゲート或はベ
ース共通接続されている第2 のトランジスタと、ソース
或はエミッタが第1 のトランジスタのドレイン或はコレ
クタに接続され、ドレイン或はコレクタが前記第1 及び
第2 のトランジスタの共通ゲート或は共通ベースに接続
された第3 のトランジスタと、ソース或はエミッタが前
記第2 のトランジスタのドレイン或はコレクタに接続さ
れ、また、ゲート或はベースが前記第3 のトランジスタ
のゲート或はベースと共通接続され、ドレイン或はコレ
クタから出力電流が出力される第4 のトランジスタと、
前記第3 及び第4 のトランジスタの共通ゲート或は共通
ベースと前記第3 のトランジスタのドレイン或はコレク
タの間に接続された第1 の抵抗と、により構成されるこ
とを特徴とするカレントミラー回路。46. A first transistor for flowing an input current,
A second transistor whose gate or base is commonly connected to the gate or base of the first transistor, and whose source or emitter is connected to the drain or collector of the first transistor, and whose drain or collector is the first transistor. A third transistor connected to the common gate or common base of the first and second transistors, a source or emitter connected to the drain or collector of the second transistor, and a gate or base connected to the third transistor. A fourth transistor commonly connected to the gate or base of the third transistor and having an output current output from the drain or collector,
A current mirror circuit comprising a common gate or common base of the third and fourth transistors and a first resistor connected between the drain or collector of the third transistor. .
効果トランジスタで構成され、その閾値が前記第1 及び
第2 のトランジスタの閾値或はＶbeより低いことを特徴
とする請求項４６記載のカレントミラー回路。47. The current of claim 46, wherein the third and fourth transistors are field effect transistors, the threshold of which is lower than the threshold of the first and second transistors or Vbe. Mirror circuit.
トランジスタのゲート或はベースに共通に接続され、ま
た、ドレイン或はコレクタが各々第2 から第n の出力端
子に接続されている第5 から第(n+3) のトランジスタ
と、前記第2 のトランジスタのゲート或はベースに共通
に接続され、また、ドレイン或はコレクタが各々前記第
5から第(n+3) のトランジスタのソース或はエミッタに
接続されている第(n+4) から第(2n+2)のトランジスタ
と、を備えることを特徴とする請求項４６記載のカレン
トミラー回路。48. The second to nth output terminals are commonly connected to the gate or base of the fourth transistor, and the drain or collector is connected to the second to nth output terminals, respectively. Connected to the fifth or (n + 3) th transistor and the gate or the base of the second transistor, and the drain or the collector of the second transistor is connected to the gate of the second transistor.
47. The current of claim 46, comprising: (n + 4) to (2n + 2) transistors connected to the sources or emitters of the 5th to (n + 3) th transistors. Mirror circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138489A JPH09139635A (en) | 1995-09-12 | 1996-05-31 | Current mirror circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25833695 | 1995-09-12 | ||
| JP7-258336 | 1995-09-12 | ||
| JP8138489A JPH09139635A (en) | 1995-09-12 | 1996-05-31 | Current mirror circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139635A true JPH09139635A (en) | 1997-05-27 |
Family
ID=26471497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138489A Pending JPH09139635A (en) | 1995-09-12 | 1996-05-31 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139635A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147821A (en) * | 2007-12-17 | 2009-07-02 | Sumitomo Electric Ind Ltd | Current mirror circuit |
| WO2023073802A1 (en) * | 2021-10-26 | 2023-05-04 | 三菱電機株式会社 | Semiconductor integrated circuit device |
-
1996
- 1996-05-31 JP JP8138489A patent/JPH09139635A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147821A (en) * | 2007-12-17 | 2009-07-02 | Sumitomo Electric Ind Ltd | Current mirror circuit |
| WO2023073802A1 (en) * | 2021-10-26 | 2023-05-04 | 三菱電機株式会社 | Semiconductor integrated circuit device |
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