JP5090375B2 - カルコゲナイド膜の形成方法及び記録素子の製造方法 - Google Patents

カルコゲナイド膜の形成方法及び記録素子の製造方法 Download PDF

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Description

本発明は、スパッタリングによるカルコゲナイド膜の形成方法に関し、更に詳しくは、相変化メモリ等の不揮発動作可能な高集積度メモリの記録層に好適に用いられ、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜を成膜することが可能な、スパッタリングによるカルコゲナイド膜の形成方法に関するものである。
本発明はまた、上記カルコゲナイド膜の形成方法を含む記録素子の製造方法、特に、抵抗変化型記録素子の製造方法に関するものである。
本願は、2007年1月25日に、日本に出願された特願2007−15059号に基づき優先権を主張し、その内容をここに援用する。
近年、携帯用電話機や携帯用情報端末等の携帯用機器においては、画像データ等の多量の情報を取り扱うニーズが高まっており、これらの携帯用機器に搭載される記憶素子についても、高速、低消費電力、大容量かつ小型の不揮発性メモリへの要求が高まっている。中でも、カルコゲン化合物を利用した、結晶状態により抵抗値が変化する抵抗変化型不揮発性メモリ(抵抗変化型記憶素子)は、高集積化かつ不揮発動作可能なメモリとして注目を集めている(例えば、特許文献1等参照)。
この抵抗変化型不揮発性メモリは、記録層となるカルコゲナイド膜を2つの電極で挟持した単純な構造で、室温にても記録状態を安定に維持することができるので、10年を越える記憶保持も十分可能な優れたメモリである。
特開2004−348906号公報
ところで、従来の抵抗変化型不揮発性メモリでは、高集積化するために、単純に素子サイズを微細化していくと、隣接する素子との間隔が極めて狭くなってしまい、例えば、1つの素子の記録層を相変化させるためにその上下の電極に所定の電圧を印加すると、この下部電極からの発熱が隣接する素子へ悪影響を及ぼす虞があるという問題点があった。
そこで、基板上に熱伝導率の低い絶縁層を成膜し、この絶縁層に小径の孔を形成し、この孔にカルコゲン化合物を埋め込むことにより、素子を分離する構造が考えられるが、この構造では、孔にカルコゲン化合物を密に埋め込むことが難しく、緻密なカルコゲナイド膜を得ることが難しい。
また、カルコゲン化合物が揮発性のカルコゲン元素を含んでいるために、成膜過程で揮発性のカルコゲン元素の一部が揮発し、得られたカルコゲナイド膜の組成が化学量論的組成からずれてしまうために、化学量論的組成を維持した状態でカルコゲナイド膜を成膜することは難しい。
本発明は、上記の課題を解決するためになされたものであって、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜を成膜することができる、スパッタリングによるカルコゲナイド膜の形成方法を提供することを目的とする。
本発明のさらなる目的は、上記カルコゲナイド膜の形成方法を応用した記録素子の製造方法を提供することである。
本発明者等は、スパッタリングによるカルコゲナイド膜の形成方法について鋭意検討を行った結果、絶縁層のコンタクトホール内にカルコゲナイド膜をスパッタリングにより形成する際に、カルコゲナイド膜と同一組成のターゲットを用い、このターゲットの直径をT(m)、このターゲットと前記基板との間の距離をL(m)とした場合に、前記ターゲットの直径に対する前記距離の比L/Tを、0.5以上かつ1.5以下とすれば、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜を成膜することが可能であることを見出し、本発明を完成するに至った。
本発明は、基板上の絶縁層に形成されたコンタクトホール内にカルコゲナイド膜を形成する方法であって、前記カルコゲナイド膜と同一組成のターゲットを準備する段階と、前記ターゲットの直径をT(m)、前記ターゲットと前記基板との間の距離をL(m)とした場合に、前記距離Lと前記ターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下に設定する段階と、前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加するスパッタリング工程により、前記コンタクトホール内にカルコゲナイド膜を形成する段階と、を含むカルコゲナイド膜の形成方法を提供する。
また、本発明は、カルコゲナイド膜を含む記録素子の製造方法であって、基板上に、上部が拡径されたコンタクトホールを有する絶縁層を形成する段階と、前記コンタクトホール内に第1の電極を形成する段階と、前記カルコゲナイド膜と同一組成のターゲットを準備する段階と、前記ターゲットの直径をT(m)、前記ターゲットと前記基板との間の距離をL(m)とした場合に、前記距離Lと前記ターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下に設定する段階と、前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加するスパッタリング工程により、前記第1の電極上に記録層となるカルコゲナイド膜を形成する段階と、前記カルコゲナイド膜上に第2の電極を形成する段階と、を含む記録素子の製造方法を提供する。
上記カルコゲナイド膜の形成方法及び記録素子の製造方法では、前記基板の表面積をS(cm)、そのバイアス電力をP(W)、前記ターゲットの表面積をS(cm)、そのスパッタリング電力をP(W)としたとき、前記基板のパワー密度Dsの前記ターゲットのパワー密度Dtに対する比Ds/Dtは、下記の式(1)
Ds/Dt=(P×S)/(P×S)≦0.1 …(1)
を満たすようにする。
前記基板のパワー密度Ds及び前記ターゲットのパワー密度Dtを最適化することにより、前記コンタクトホール内に前記カルコゲナイド膜をその化学量論的組成を維持しつつ密に充填することが好ましい。
前記カルコゲナイド膜は、S、Se、Teからなる群から選択される少なくとも1種を含有してなるカルコゲン化合物からなることが好ましい。
前記カルコゲン化合物は、Teを30重量%以上かつ60重量%以下、Geを10重量%以上かつ70重量%以下、Sbを10重量%以上かつ40重量%以下、Seを10重量%以上かつ70重量%以下含有し、かつ、これらTe、Ge、Sb及びSeの含有率の合計が100重量%以下であることが好ましい。
前記第1及び第2の電極は、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Ru、Pt、Irからなる群から選択される少なくとも1種を含有してなることが好ましい。
本発明の、スパッタリングによるカルコゲナイド膜の形成方法によれば、カルコゲナイド膜と同一組成のターゲットの直径をT(m)、このターゲットと前記基板との間の距離をL(m)とした場合に、距離Lとターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下としたので、スパッタリングレートを最適条件に維持した状態で絶縁層のコンタクトホール内に、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜を成膜することができる。
また、前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することにより、揮発性のカルコゲン元素を含む膜の組成を化学量論的組成に維持した状態で、緻密なカルコゲナイド膜を成膜することができる。
本発明の、カルコゲナイド膜を記録層として含む記録素子の製造方法によれば、カルコゲナイド膜と同一組成のターゲットの直径をT(m)、このターゲットと前記基板との間の距離をL(m)とした場合に、距離Lとターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下としたので、スパッタリングレートを最適条件に維持した状態で、コンタクトホール内に、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜を成膜することができる。
また、前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加することにより、揮発性のカルコゲン元素を含む膜の組成を化学量論的組成に維持した状態で、緻密なカルコゲナイド膜を成膜することができる。
したがって、記録層を、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜により構成した記録素子を提供することができる。
本発明の一実施形態の、スパッタリングによるカルコゲナイド膜の形成方法に用いられるスパッタリング装置を示す概略断面図である。 相変化型メモリを作製する際に用いられるシリコンウエハを示す断面図である。 シリコンウエハ上に形成された本実施形態の相変化型メモリを示す断面図である。 被覆率(t/t)及びスパッタリングレートとL/Tとの関係を示す図である。 カルコゲナイド膜におけるカルコゲン元素の含有比と(P×S)/(P×S)(=Ds/Dt)との関係を示す図である。 試料にバイアス電力P(W)を印加しつつスパッタリングによりカルコゲナイド膜を形成した場合のカルコゲナイド膜の断面形状を示す走査型電子顕微鏡像である。 試料にバイアス電力P(W)を印加せずにスパッタリングによりカルコゲナイド膜を形成した場合のカルコゲナイド膜の断面形状を示す走査型電子顕微鏡像である。 従来のスパッタリング方法により成膜したカルコゲナイド膜の断面形状を示す走査型電子顕微鏡像である。
符号の説明
1…静電チャック付き冷却ステージ 2…試料 3…ターゲット 4…マグネット 5、6…電源 11…シリコンウエハ 12…絶縁層 13…コンタクトホール 13a…拡径部 14…タングステン(W) 15…窒化チタン(TiN) 16…下部電極(第1の電極) 17…カルコゲナイド膜 18…上部電極(第2の電極)
本発明の、スパッタリングによるカルコゲナイド膜の形成方法を実施するための最良の形態について説明する。
なお、この形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。
図1は、本発明の一実施形態の、スパッタリングによるカルコゲナイド膜の形成方法に用いられるスパッタリング装置を示す概略断面図であり、図において、1は真空チャンバ(図示略)内に設けられた静電チャック付き冷却ステージ、2は静電チャック付き冷却ステージ1上に静電気により吸着固定された円板状の基板からなる試料、3は試料2の上面に対向配置されたターゲット、4はターゲット3の上部側に設けられターゲット3を磁力により固定するためのマグネット、5は試料2にバイアス電力P(W)を印加する電源、6はターゲット3にスパッタリング電力P(W)を印加する電源である。
このターゲット3と試料2との間の距離をL(m)、このターゲット3の直径をT(m)とすると、この距離Lとターゲット3の直径Tとの比L/Tは、0.5以上かつ1.5以下、好ましくは0.7以上かつ1.3以下となるように調整されている。
このターゲット3としては、成膜するカルコゲナイド膜と同一組成の材料であるカルコゲン化合物からなるターゲット材が好適であり、このカルコゲン化合物としては、例えば、S、Se、Teからなる群から選択される少なくとも1種を含有してなるカルコゲン化合物が挙げられる。より具体的には、Teを30重量%以上かつ60重量%以下、Geを10重量%以上かつ70重量%以下、Sbを10重量%以上かつ40重量%以下、Seを10重量%以上かつ70重量%以下含有し、かつ、これらTe、Ge、Sb及びSeの含有率の合計が100重量%以下のカルコゲン化合物が挙げられる。
このカルコゲン化合物としては、例えば、GeSbTe、GeSbTe、GeSe等が挙げられる。
試料2としては、カルコゲナイド膜を形成するためのコンタクトホールを有するものであればよく、例えば、図2に示すようなシリコンウエハ(基板)11が好適である。
このシリコンウエハ11は、カルコゲナイド膜を記録層とする相変化型メモリ(抵抗変化型記録素子)を作製する際に用いられるウエハであり、シリコン基板の半導体回路等(図示略)の上に形成された酸化ケイ素からなる絶縁層12に、この半導体回路に達するコンタクトホール13が形成され、このコンタクトホール13の上部は拡径された拡径部13aとされている。この拡径部13aを除くコンタクトホール13内には、タングステン(W)14及び窒化チタン(TiN)15の2層構造からなる相変化型メモリの下部電極(第1の電極)16が形成されている。
この下部電極16は、後述するカルコゲナイド膜の上に形成される上部電極(第2の電極)18と同様、導電性を有するものであればよく、上記の組成の他、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Ru、Pt、Irからなる群から選択される少なくとも1種を含有してなる導電性を有する金属、合金、金属酸化物、金属窒化物のいずれかが好適に用いられる。
次に、上記のスパッタリング装置を用いて、図2に示すシリコンウエハ11の拡径部13a内にカルコゲナイド膜を成膜する。
この成膜に際しては、揮発性のカルコゲン元素を含む膜の組成を化学量論的組成に維持した状態で、緻密なカルコゲナイド膜を成膜するために、電源5を用いて試料2にバイアス電力P(W)を印加するとともに、電源6を用いてターゲット3にスパッタリング電力P(W)を印加する。
これらバイアス電力P(W)及びスパッタリング電力P(W)を最適化するためには、試料2の表面積をS(cm)、そのバイアス電力をP(W)、ターゲット3の表面積をS(cm)、そのスパッタリング電力をP(W)としたとき、試料2のパワー密度Dsのターゲット3のパワー密度Dtに対する比Ds/Dtは、下記の式(1)
Ds/Dt=(P×S)/(P×S)≦0.1 …(1)を満たす必要がある。
これらバイアス電力P(W)及びスパッタリング電力P(W)を最適化することにより、揮発性カルコゲン元素の揮発が最小限に抑制され、したがって、成膜されるカルコゲナイド膜の組成もターゲット3と同一組成となり、カルコゲナイド膜の化学量論的組成が維持される。また、膜内に空隙等が生じ難くなるので、膜の緻密性も向上することとなる。
これにより、図3に示すように、シリコンウエハ11の拡径部13a内に、空隙等の欠陥が極めて少なく、緻密であり、化学量論的組成が維持されたカルコゲナイド膜17が成膜される。このカルコゲナイド膜17は、相変化型メモリの場合、記録層となるもので、平坦性に優れているので、化学的機械研磨(CMP)等は不要である。
次いで、このカルコゲナイド膜17上に上部電極(第2の電極)18を形成する。この上部電極18は、下部電極16と同様、導電性を有するものであればよく、例えば、タングステン(W)及び窒化チタン(TiN)の2層構造の電極等、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Ru、Pt、Irからなる群から選択される少なくとも1種を含有してなる導電性を有する金属、合金、金属酸化物、金属窒化物のいずれかからなる単層構造または積層構造のものが好適である。
以上により、カルコゲナイド膜17を記録層とする相変化型メモリ19を作製することができる。
次に、本実施形態の、スパッタリングによるカルコゲナイド膜の形成方法について、本発明者等が行った実験結果について説明する。
図4は、被覆率(t/t)及びスパッタリングレートと、ターゲット3と試料2との間の距離L(m)とターゲット3の直径T(m)との比L/Tとの関係を示す図である。ここで、被覆率(t/t)とは、コンタクトホール13を含む絶縁層12上にカルコゲナイド膜を成膜したとき、拡径部13aの底面に成膜されたカルコゲナイド膜の膜厚(t)と、拡径部13a外の絶縁層12上に成膜されたカルコゲナイド膜の膜厚(t)との比である。
図4によれば、カルコゲナイド膜の面内均一性を確保するために被覆率(t/t)を0.7以上とした場合、L/Tは0.5以上となる。また、カルコゲナイド膜の生産性を考慮してスパッタリングレートを1.0とした場合、L/Tは1.5以下となる。したがって、被覆率(t/t)及びスパッタリングレートの双方を満足するL/Tの範囲は、0.5以上かつ1.5以下、好ましくは0.7以上かつ1.3以下となる。
図5は、カルコゲナイド膜におけるカルコゲン元素の含有比(含有率)と(P×S)/(P×S)(=Ds/Dt)との関係を示す図である。
ここでは、カルコゲナイド膜の組成を、GeSbTeとした。
図5によれば、(P×S)/(P×S)が0.1を超えると、Ge、Te等のカルコゲン元素含有比が急激に低下し、さらに0.35を超えると、カルコゲン元素含有比が0.2以下と著しく低下することが分かる。
図6は、L/T=1.0の条件下にて、試料2にバイアス電力P(W)を印加しつつカルコゲナイド膜をスパッタリングにより形成した場合の拡径部13a内におけるカルコゲナイド膜の断面形状を示す走査型電子顕微鏡(SEM)像である。
図7は、L/T=1.0の条件下にて、試料2にバイアス電力P(W)を印加せずにカルコゲナイド膜をスパッタリングにより形成した場合の拡径部13a内におけるカルコゲナイド膜の断面形状を示す走査型電子顕微鏡(SEM)像である。
図8は、従来のスパッタリング方法であるL/T=0.2の条件下にて、試料2上にカルコゲナイド膜をスパッタリングにより形成した場合の拡径部13a内におけるカルコゲナイド膜の断面形状を示す走査型電子顕微鏡(SEM)像である。
これらの図によれば、試料2にバイアス電力P(W)を印加した場合、拡径部13a内に成膜されたカルコゲナイド膜は所定の厚みが確保され、しかも表面が平坦化されており、膜質が良好であることが分かった。
また、試料2にバイアス電力P(W)を印加しなかった場合、拡径部13a内に成膜されたカルコゲナイド膜の表面には円錐状の突起が形成されているものの、所定の厚みが確保され、しかも表面が平坦化されており、膜質が良好であることが分かった。
一方、従来例の場合、拡径部13a内に成膜されたカルコゲナイド膜の厚みは極めて薄く、膜の電気的特性についてもバラツキが大きく、膜質に劣るものであった。
以上説明したように、本実施形態の、スパッタリングによるカルコゲナイド膜の形成方法によれば、カルコゲナイド膜と同一組成のターゲット3の直径をT(m)、このターゲット3と試料2との間の距離をL(m)とした場合に、ターゲット3の直径Tに対する距離Lの比L/Tを0.5以上かつ1.5以下としたので、スパッタリングレートを最適条件に維持した状態で、コンタクトホール13の拡径部13a内に、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜17を成膜することができる。
また、試料2にバイアス電力を印加したので、揮発性のカルコゲン元素を含む膜の組成を化学量論的組成に維持した状態で、表面が平坦であり、しかも緻密なカルコゲナイド膜を成膜することができる。
したがって、記録層を、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜により構成した抵抗変化型記録素子を提供することができる。
本発明は、内部に空隙やクラック等の欠陥が無く、緻密かつ化学量論的組成のカルコゲナイド膜の形成、及び、このようなカルコゲナイド膜を記録層として有する抵抗変化型記憶素子の製造に利用することができる。

Claims (9)

  1. 基板上の絶縁層に形成されたコンタクトホール内にカルコゲナイド膜を形成する方法であって、
    前記カルコゲナイド膜と同一組成のターゲットを準備する段階と、
    前記ターゲットの直径をT(m)、前記ターゲットと前記基板との間の距離をL(m)とした場合に、前記距離Lと前記ターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下に設定する段階と、
    前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加するスパッタリング工程により、前記コンタクトホール内にカルコゲナイド膜を形成する段階と、を含み、
    前記基板の表面積をS (cm )、前記基板に印加するバイアス電力をP (W)、前記ターゲットの表面積をS (cm )、前記ターゲットに印加するスパッタリング電力をP (W)としたとき、前記基板のパワー密度Dsの前記ターゲットのパワー密度Dtに対する比Ds/Dtは、下記の式(1)
    Ds/Dt=(P ×S )/(P ×S )≦0.1 …(1)
    を満たすカルコゲナイド膜の形成方法。
  2. 前記基板のパワー密度Ds及び前記ターゲットのパワー密度Dtを最適化することにより、前記コンタクトホール内に前記カルコゲナイド膜をその化学量論的組成を維持しつつ密に充填する、請求項記載のカルコゲナイド膜の形成方法。
  3. 前記カルコゲナイド膜は、S、Se、Teからなる群から選択される少なくとも1種を含有してなるカルコゲン化合物からなることを特徴とする請求項1記載のカルコゲナイド膜の形成方法。
  4. 前記カルコゲン化合物は、Teを30重量%以上かつ60重量%以下、Geを10重量%以上かつ70重量%以下、Sbを10重量%以上かつ40重量%以下、Seを10重量%以上かつ70重量%以下含有し、かつ、これらTe、Ge、Sb及びSeの含有率の合計が100重量%以下である、請求項記載のカルコゲナイド膜の形成方法。
  5. カルコゲナイド膜を含む記録素子の製造方法であって、
    基板上に、上部が拡径されたコンタクトホールを有する絶縁層を形成する段階と、
    前記コンタクトホール内に第1の電極を形成する段階と、
    前記カルコゲナイド膜と同一組成のターゲットを準備する段階と、
    前記ターゲットの直径をT(m)、前記ターゲットと前記基板との間の距離をL(m)とした場合に、前記距離Lと前記ターゲットの直径Tとの比L/Tを、0.5以上かつ1.5以下に設定する段階と、
    前記基板にバイアス電力を印加し、前記ターゲットにスパッタリング電力を印加するスパッタリング工程により、前記第1の電極上であり、かつ、前記コンタクトホール内に記録層となるカルコゲナイド膜を形成する段階と、
    前記カルコゲナイド膜上に第2の電極を形成する段階と、を含み、
    前記基板の表面積をS (cm )、前記基板に印加するバイアス電力をP (W)、前記ターゲットの表面積をS (cm )、前記ターゲットに印加するスパッタリング電力をP (W)としたとき、前記基板のパワー密度Dsの前記ターゲットのパワー密度Dtに対する比Ds/Dtは、下記の式(1)
    Ds/Dt=(P ×S )/(P ×S )≦0.1 …(1)
    を満たす記録素子の製造方法。
  6. 前記基板のパワー密度Ds及び前記ターゲットのパワー密度Dtを最適化することにより、前記コンタクトホール内に前記カルコゲナイド膜をその化学量論的組成を維持しつつ密に充填する、請求項記載の記録素子の製造方法。
  7. 前記カルコゲナイド膜は、S、Se、Teからなる群から選択される少なくとも1種を含有してなるカルコゲン化合物からなることを特徴とする請求項記載の記録素子の製造方法。
  8. 前記カルコゲン化合物は、Teを30重量%以上かつ60重量%以下、Geを10重量%以上かつ70重量%以下、Sbを10重量%以上かつ40重量%以下、Seを10重量%以上かつ70重量%以下含有し、かつ、これらTe、Ge、Sb及びSeの含有率の合計が100重量%以下である、請求項記載の記録素子の製造方法。
  9. 前記第1及び第2の電極は、Ti、Zr、Hf、V、Nb、Ta、Cr、Mo、W、Ru、Pt、Irからなる群から選択される少なくとも1種を含有してなる、請求項記載の記録素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8426242B2 (en) 2011-02-01 2013-04-23 Macronix International Co., Ltd. Composite target sputtering for forming doped phase change materials
US9947531B2 (en) * 2015-01-12 2018-04-17 NuvoSun, Inc. High rate sputter deposition of alkali metal-containing precursor films useful to fabricate chalcogenide semiconductors
US20230413694A1 (en) * 2022-06-21 2023-12-21 International Business Machines Corporation Dome-shaped phase change memory mushroom cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
JP2006137962A (ja) * 2004-11-10 2006-06-01 Mitsubishi Materials Corp プレスパッタ時間の短い相変化記録膜形成用ターゲットの製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3810452B2 (ja) * 1995-03-23 2006-08-16 株式会社アルバック マグネトロンスパッタ成膜装置
US5976327A (en) * 1997-12-12 1999-11-02 Applied Materials, Inc. Step coverage and overhang improvement by pedestal bias voltage modulation
JP2004348906A (ja) 2003-05-26 2004-12-09 Hitachi Ltd 相変化記録媒体および相変化メモリ
JP4766441B2 (ja) * 2003-09-17 2011-09-07 三菱マテリアル株式会社 半導体不揮発メモリー用相変化膜およびこの相変化膜を形成するためのスパッタリングターゲット
JP2005117030A (ja) * 2003-09-17 2005-04-28 Mitsubishi Materials Corp 半導体不揮発メモリー用相変化膜およびこの相変化膜を形成するためのスパッタリングターゲット
KR100784381B1 (ko) * 2004-07-23 2007-12-11 삼성전자주식회사 증착 장치 및 방법
KR100632948B1 (ko) * 2004-08-06 2006-10-11 삼성전자주식회사 칼코겐화합물 스퍼터링 형성 방법 및 이를 이용한 상변화 기억 소자 형성 방법
KR100653701B1 (ko) * 2004-08-20 2006-12-04 삼성전자주식회사 반도체 소자의 작은 비아 구조체 형성방법 및 이를 사용한상변화 기억 소자의 제조방법
DE102004041905A1 (de) * 2004-08-30 2006-03-02 Infineon Technologies Ag Reaktiver Sputterprozess zur Optimierung der thermischen Stabilität dünner Chalkogenidschichten
EP1710324B1 (en) * 2005-04-08 2008-12-03 STMicroelectronics S.r.l. PVD process and chamber for the pulsed deposition of a chalcogenide material layer of a phase change memory device
KR100650752B1 (ko) * 2005-06-10 2006-11-27 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
KR100650753B1 (ko) * 2005-06-10 2006-11-27 주식회사 하이닉스반도체 상변환 기억 소자 및 그의 제조방법
US20070007505A1 (en) * 2005-07-07 2007-01-11 Honeywell International Inc. Chalcogenide PVD components
JP2007015059A (ja) 2005-07-08 2007-01-25 Rinkosha:Kk 管材の連結フィンカッター用アダプター
US8500963B2 (en) * 2006-10-26 2013-08-06 Applied Materials, Inc. Sputtering of thermally resistive materials including metal chalcogenides

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
JP2006137962A (ja) * 2004-11-10 2006-06-01 Mitsubishi Materials Corp プレスパッタ時間の短い相変化記録膜形成用ターゲットの製造方法

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