JP5082954B2

JP5082954B2 - 信号処理回路

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Publication number: JP5082954B2
Application number: JP2008065429A
Authority: JP
Inventors: 健一鎌田; 昌幸鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-03-14
Filing date: 2008-03-14
Publication date: 2012-11-28
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Description

本発明は、ＰＬＬ（Phase Locked Loop）回路等の移相回路を有するメモリインターフェース回路を備えた信号処理回路に関する。

試験パケットの送出等の各種の信号処理を行う信号処理回路として、ＦＰＧＡ（Field Programmable Gate Array）／ＡＳＩＣ（Application
Specific Integrated Circuit）等により実装されるものが存在する。

この種の信号処理回路では、処理に必要なデータを保持するためにＲＡＭ（Random Access Memory）等の外部のメモリを使用する。そのため、外部のメモリへのデータの書き込みおよび読み出しを行うためのメモリインターフェース回路を有している。

図１は従来の信号処理回路におけるメモリインターフェース回路部分の構成例を示す図である。

図１において、信号処理回路１は、ＰＬＬ回路１１によりリファレンスクロック信号と所定の位相差をもった出力クロック信号をメモリ２に供給し、フリップフロップ１２によりリファレンスクロック信号に同期してメモリ入力信号（アドレス信号、ライトデータ信号、その他の制御信号）をメモリ２に与え、フリップフロップ１３によりリファレンスクロック信号に同期してメモリ２からメモリ出力信号（リードデータ信号）を取り込む。なお、信号処理回路１とメモリ２の間でメモリ入力信号とメモリ出力信号をパラレルにやりとりする場合には、フリップフロップ１２、１３はビット数等に応じた数だけ設けられる。これらのＰＬＬ回路１１、フリップフロップ１２、フリップフロップ１３によりメモリインターフェース回路が構成される。

この種の信号処理回路１では内部での信号の遅延が顕著となり、メモリ２との間のＡＣ（Alternating Current）タイミングが問題となるため、ＰＬＬ回路１１によりメモリ２の動作クロックと書き込みおよび読み出しのクロックに所定の位相差を設けることで、ＡＣタイミングを調整している。

しかしながら、出力用のフリップフロップ１２の出力から信号処理回路１の出力端子までの遅延が大きいなどの事情で、フリップフロップ１２の出力とフリップフロップ１３の入力の両方のＡＣタイミングを調整するのが困難となり、メモリ２とのインターフェースタイミングが取れない場合がある。

このような場合、図２に示すように、出力クロック信号の複数クロックサイクル間、アドレス信号等のメモリ入力信号をホールドし、メモリ２のメモリ出力信号を安定させることでデータを取り込むことはできた。

しかし、この手法では、図３に示すように、メモリ２からクロックサイクル毎にバースト的（連続的）に送られてくるデータを取り込む必要がある場合には適用することができない。そのため、高速なデータ転送が必要な用途には不都合がある。

このような場合、クロック乗せ替えを行うことによりＡＣタイミングを確保する手法がある。図４はクロック乗せ替えを行ったインターフェース回路部分の構成例を示す図である。図４では、図１の構成における入力用のフリップフロップ１３のクロック信号をＰＬＬ回路１１の出力である出力クロック信号に代えるとともに、フリップフロップ１３の出力にクロック乗せ替え用ＦＩＦＯ（First In First Out）回路１４とフリップフロップ１５を順に接続し、クロック乗せ替え用ＦＩＦＯ回路１４の入力用クロック信号としてＰＬＬ回路１１の出力クロック信号を与え、クロック乗せ替え用ＦＩＦＯ回路１４の出力用クロック信号としてリファレンスクロック信号を与え、フリップフロップ１５のクロック信号としてリファレンスクロック信号を与えている。
特開平９−１６４６４号公報

図４に示した対策を施すことで、外部のメモリ２とのＡＣタイミングを確保することは可能になるが、リファレンスクロック信号への乗せ替えが発生するため、バースト的に出力したアドレス信号とリードデータ信号の関係を正しく認識できないという新たな問題が発生する。すなわち、フリップフロップ１５から出力されるリードデータ信号はフリップフロップ１２に与えたアドレス信号に対応したデータではなく、数サイクルの遅延が発生しているため、連続してデータが出力される状況ではアドレスとデータの対応付けができなくなる。

一方、特許文献１には、同期式インターフェースを有する半導体集積回路およびそれを用いた同期制御システムが開示されている。しかし、上述したようなＡＣタイミング調整のためのＰＬＬ回路に起因する問題点を解決できるものではない。

上記の従来の問題点に鑑み、ＰＬＬ回路等の追加を行うことなく、外部のメモリとのインターフェースのＡＣタイミングを確保し、アドレスとデータの関係を正確に認識することのできる信号処理回路を提供することを目的とする。

この信号処理回路の一実施態様では、リファレンスクロック信号を入力し、外部のメモリに対して所定の位相差をもった出力クロック信号を供給する移相回路と、前記メモリへのライトデータ信号の１パケットを構成するデータの所定位置に先頭認識用ビットを付加する先頭認識用ビット付加回路と、前記出力クロック信号に同期して前記メモリからリードデータ信号を取り込む入力回路と、前記出力クロック信号を入力用クロック信号として前記入力回路の出力信号を入力し、前記リファレンスクロック信号を出力用クロック信号として信号を出力するクロック乗せ替え用回路と、前記クロック乗せ替え用回路の出力信号を所定クロックサイクルだけシフトさせて処理用リードデータ信号を出力するシフト回路と、前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力される時点からパケット長に相当するクロックサイクルの間、イネーブル信号を出力するイネーブル出力回路とを備える。

好ましくは、前記イネーブル出力回路に代え、前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力されるタイミングでパケットの先頭を示す信号を出力するとともに、前記シフト回路より末尾のデータ信号が出力されるタイミングでパケットの末尾を示す信号を出力するパケット先頭・末尾通知回路を備えることができる。

好ましくは、前記先頭認識用ビットは、パケットを構成する２番目のデータについてのみ「１」とすることができる。

好ましくは、前記先頭認識用ビット付加回路は、前記リファレンスクロック信号に同期してライト／リード指示信号をカウントしてアドレス信号を生成するアドレスカウンタ回路と、当該アドレスカウンタ回路の出力が所定の値になったことを検出し、前記ライトデータ信号の所定ビットに「１」を出力するデコーダ回路とを備えるものとすることができる。

好ましくは、前記イネーブル出力回路は、前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、当該パケット長カウンタ回路のカウント値がパケット長ｎに対し「０」から「ｎ−１」の範囲であることを検出して前記イネーブル信号を出力するデコーダ回路とを備えるものとすることができる。

好ましくは、前記パケット先頭・末尾通知回路は、前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、当該パケット長カウンタ回路のカウント値が「０」であることを検出してパケットの先頭を示す信号を出力するデコーダ回路と、前記パケット長カウンタ回路に「０」がロードされるタイミングでパケットの末尾を示す信号を出力する回路とを備えるものとすることができる。

開示の信号処理回路にあっては、ＰＬＬ回路を有するメモリインターフェース回路を備えた信号処理回路において、非同期データ乗せ替えを行う場合、バースト的にアドレスを変えても、外部のメモリとのＡＣタイミングを確保しつつ、リードデータとの関係を正しく認識することができる。

以下、本発明の好適な実施形態につき説明する。

＜第１の実施形態＞
図５は本発明の第１の実施形態にかかる信号処理回路のメモリインターフェース回路部分の構成例を示す図である。

図５において、信号処理回路１００は、リファレンスクロック信号を入力して、そのリファレンスクロック信号と所定の位相差をもった出力クロック信号をＲＡＭ等の外部のメモリ２に供給するＰＬＬ回路１０１を備えている。ＰＬＬ回路１０１は位相をずらす機能があればよく、一般的には移相回路と呼ぶことができる。

また、信号処理回路１００は、リファレンスクロック信号に同期してライトデータ信号をメモリ２に出力するフリップフロップ回路１０２と、リファレンスクロック信号に同期してアドレス信号をメモリ２に出力するフリップフロップ回路１０３と、リファレンスクロック信号に同期して制御信号をメモリ２に出力するフリップフロップ回路１０４とを備えている。更に、信号処理回路１００は、ＰＬＬ回路１０１の出力クロック信号に同期してメモリ２からリードデータ信号を取り込むフリップフロップ回路１０７を備えている。なお、信号処理回路１００とメモリ２の間でライトデータ信号、アドレス信号、リードデータ信号をパラレルにやりとりする場合には、フリップフロップ回路１０２、１０３、１０７はビット数等に応じた数だけ設けられる。フリップフロップ回路１０２、１０３、１０４は与えられるクロック信号に同期して信号を出力する機能があればよく、一般的には出力回路と呼ぶことができる。また、フリップフロップ回路１０７は与えられるクロック信号に同期して信号を入力する機能があればよく、一般的には入力回路と呼ぶことができる。

一方、信号処理回路１００は、リファレンスクロック信号に同期してライト／リード指示信号をカウントしてアドレス信号を生成し、フリップフロップ回路１０３に与えるアドレスカウンタ回路１０５と、アドレスカウンタ回路１０５の出力が「１」になったことを検出し、フリップフロップ回路１０２に与えられるライトデータ信号の所定の先頭認識用ビット（後述）に「１」を出力するデコーダ回路１０６とを備えている。アドレスカウンタ回路１０５は、メモリ２にライト／リードするデータ領域が１〜ｎで固定の場合、アドレス信号を「０」「１」「２」・・・「ｎ−１」の順に発生する。先頭認識用ビットの付加機能につき、アドレスカウンタ回路１０５とデコーダ回路１０６は先頭認識用ビット付加回路と呼ぶことができる。

また、信号処理回路１００は、ＰＬＬ回路１０１の出力クロック信号を入力用クロック信号とし、リファレンスクロック信号を出力用クロック信号として、フリップフロップ回路１０７の出力信号を入力するクロック乗せ替え用ＦＩＦＯ回路１０８を備えている。クロック乗せ替え用ＦＩＦＯ回路１０８は異なるタイミングで信号を入出力する機能があればよく、一般的にはクロック乗せ替え用回路と呼ぶことができる。

また、信号処理回路１００は、リファレンスクロック信号に同期してクロック乗せ替え用ＦＩＦＯ回路１０８の出力信号を取り込んで出力するフリップフロップ回路１０９と、リファレンスクロック信号に同期してフリップフロップ回路１０９の出力信号を取り込んでリードデータ信号として出力するフリップフロップ回路１１０とを備えている。クロック乗せ替え用ＦＩＦＯ回路１０８の後段に２段にフリップフロップ回路１０９、１１０を設けているのは、先頭認識用ビット「１」をパケットの先頭から２番目のデータに書き込むようにしているため、データを１回多くシフトすることで後述するパケット長カウンタ回路１１１およびデコーダ回路１１２の動作とタイミングを合わせ、パケットの先頭位置を正しく認識するためである。フリップフロップ回路１０９、１１０は合わせてシフト回路と呼ぶことができる。

また、信号処理回路１００は、クロック乗せ替え用ＦＩＦＯ回路１０８の出力信号（データ）の先頭認識用ビットが「１」である場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路１１１と、パケット長カウンタ回路１１１の出力信号を所定の値の範囲（パケット長ｎに対し、「０」から「ｎ−１」の範囲。図示の例ではパケット長を「４」として、「０」〜「３」の範囲）であることを検出してイネーブル信号を出力するデコーダ回路１１２とを備えている。パケット長カウンタ回路１１１は、未使用時にはカウンタ値をデコーダ回路１１２でデコードする範囲外にして停止させておく。パケット長カウンタ回路１１１とデコーダ回路１１２は合わせてイネーブル出力回路と呼ぶことができる。

図６はメモリ２上の格納データの例を示す図であり、ここではパケット長はｎの固定としている。また、１アドレス内のデータ領域の余っている１ｂｉｔを先頭認識用ビットとし、各パケットの２番目のデータの先頭認識用ビットを「１」として、その他は「０」としている。これにより、未使用時（待機中）は先頭アドレスをリードさせておき、データの読み出しを開始した後は２番目のアドレスのデータを受け取ったところから処理を開始させることができるため、未使用時の処理を簡略化することができる。すなわち、未使用時はメモリ２の動作確認等のためにアドレスを領域の先頭に固定したまま定期的に読み出しを行う場合があるが、先頭アドレスのデータに先頭認識用ビット「１」があると、これを処理開始の条件とすることができないため、未使用時であるか否かを考慮したより複雑な制御構造としなければならなくなるからである。

メモリ２への先頭認識用ビットの書き込みは、図５において、ライトデータ信号をフリップフロップ回路１０２からメモリ２に出力する際に、デコーダ回路１０６からライトデータ中の先頭認識用ビットの位置に「０」または「１」が与えられることにより行われる。すなわち、アドレスカウンタ回路１０５によりアドレス（領域の先頭アドレスからの相対アドレス）が「０」「１」「２」・・・「ｎ−１」と進む際に、デコーダ回路１０６は２番目のアドレス「１」の場合にのみ先頭認識用ビットとして「１」を出力し、それ以外は「０」を出力する。

図７は第１の実施形態におけるメモリ２からの読み出し時の各信号のタイミングの例を示す図であり、パケット長を「４」とし、１領域分の１パケット分のデータ４個を連続して読み出した場合を示している。

図７において、リファレンスクロック信号と出力クロック信号が図示の位相関係にあるとして、メモリ２はリファレンスクロック信号に同期してフリップフロップ回路１０３から与えられるアドレス信号およびフリップフロップ回路１０４から与えられる制御信号（リード信号）に応答し、リードデータ信号を出力する。

フリップフロップ回路１０７は出力クロック信号の立ち上がりのタイミングｔ１、ｔ２、ｔ３、ｔ４でメモリ２のリードデータ信号を取り込み、次段に出力する。

クロック乗せ替え用ＦＩＦＯ回路１０８はフリップフロップ回路１０７の出力信号を出力クロック信号の立ち上がりのタイミングで取り込むが、フリップフロップ回路１０７からクロック乗せ替え用ＦＩＦＯ回路１０８への信号伝達の遅延があるとともに、取り込みに若干の時間を要することから、有効なデータの取り込みのタイミングは一つ遅れてｔ２、ｔ３、ｔ４、ｔ５となる。そして、クロック乗せ替え用ＦＩＦＯ回路１０８はリファレンスクロック信号に同期して直前に取り込んだデータを次段にタイミングｔ１１、ｔ１２、ｔ１３、ｔ１４で出力する。

フリップフロップ回路１０９はクロック乗せ替え用ＦＩＦＯ回路１０８の出力信号をリファレンスクロック信号に同期して取り込み、次段に出力する。同様に、フリップフロップ回路１１０はフリップフロップ回路１０９の出力信号をリファレンスクロック信号に同期して取り込み、信号処理回路１００内での処理用のリードデータ信号として出力する。

一方、パケット長カウンタ回路１１１はクロック乗せ替え用ＦＩＦＯ回路１０８の出力信号の先頭認識用ビットが「１」となるタイミングｔ２１で「０」がロードされ、その後もデータが到来するタイミングｔ２２、ｔ２３、ｔ２４、ｔ２５でカウントアップしていく。パケット長カウンタ回路１１１はデコーダ回路１１２のデコード範囲外である「４」までカウントアップした場合は停止する。

そして、デコーダ回路１１２はパケット長カウンタ回路１１１の出力信号が「０」〜「３」の範囲であることを検出し、タイミングｔ２１〜ｔ２５の間に「１」となるイネーブル信号を出力する。すなわち、フリップフロップ回路１０９とフリップフロップ回路１１０でクロック乗せ替え用ＦＩＦＯ回路１０８の出力信号を２回シフトさせているため、パケット長カウンタ回路１１１がパケット長分カウントアップしている間、デコーダ回路１１２の範囲「０」〜「３」のデコード結果をデータのイネーブル信号として使用することができる。

信号処理回路１００内の図示しない処理部は、イネーブル信号が「１」となることで、パケットを構成するデータの先頭を認識することができ、パケット長は固定のため、この例では４個のデータを取得することでパケットを構成するデータの最後尾を認識することができる。また、イネーブル信号が「０」となることで、続くデータが存在しないことを認識することができる。

図８は、パケット長を「４」とし、２領域分の２パケット分のデータ８個を連続して読み出した場合を示している。

フリップフロップ回路１１０からリードデータ信号が得られるまでは、データの数が増えた他は図７の場合と同様である。

図８では、クロック乗せ替え用ＦＩＦＯ回路１０８の出力信号の先頭認識用ビットがタイミングｔ２５で「１」となってパケット長カウンタ回路１１１は「０」がロードされ、その後もデータが到来するタイミングｔ２６、ｔ２７、ｔ２８、ｔ２９でカウントアップしていくため、デコーダ回路１１２はタイミングｔ２１〜ｔ２９の間に「１」となるイネーブル信号を出力する。従って、イネーブル信号が「１」となることでパケットを構成するデータの先頭を認識することができる。また、この実施形態ではパケット長を固定としているため、タイミングｔ２５から２つめのパケットに移行したことを認識することができる。更に、イネーブル信号が「０」となることで、続くデータが存在しないことを認識することができる。

＜第２の実施形態＞
図９は本発明の第２の実施形態にかかる信号処理回路のメモリインターフェース回路部分の構成例を示す図であり、上述した第１の実施形態がパケット長を固定としていたのに対し、この第２の実施形態ではパケット長を可変としている。

図９において、図５の構成との相違点として、フリップフロップ回路１０３およびデコーダ回路１０６にアドレス信号を与えるアドレスカウンタ回路１０５は、カウントの上限が最大のパケット長となっている。

また、パケット長カウンタ回路１１１後段のデコーダ回路１１２はカウント値が「０」の場合を検出して、パケットの先頭であることを示す信号であるＳＯＰ（Start Of Packet）信号を出力するようになっている。更に、クロック乗せ替え用ＦＩＦＯ回路１０８の出力信号の先頭認識用ビットが「１」である場合にパケット長カウンタ回路１１１に「０」をロードする信号が、パケットの末尾であることを示す信号であるＥＯＰ（End Of Packet）信号として取り出されている。パケット長カウンタ回路１１１とデコーダ回路１１２は合わせてパケット先頭・末尾通知回路と呼ぶことができる。

図１０は第２の実施形態におけるメモリ２からの読み出し時の各信号のタイミングの例を示す図であり、パケット長「３」のデータ３個、パケット長「５」のデータ５個、パケット長「５」のデータ５個を連続して読み出した場合を示している。

フリップフロップ回路１１０からリードデータ信号が得られるまでは、データの数が増えた他は図７および図８の場合と同様である。

図１０では、パケット長カウンタ回路１１１のカウント値「０」を検出するタイミングｔ３１〜ｔ３２、ｔ３４〜ｔ３５等でデコーダ回路１１２がＳＯＰ信号「１」を出力する。すなわち、パケット長カウンタ回路１１１が最初に「０」にロードされた時だけでなく、範囲外までカウントアップする前に次の先頭から２番目を示す先頭認識用ビットが「１」となるため、パケット長カウンタ回路１１１は再び「０」にロードされ、ＳＯＰ信号を生成することができる。信号処理回路１００内の図示しない処理部は、ＳＯＰ信号が「１」となることで、パケットを構成するデータの先頭を認識することができる。

また、タイミングｔ３３〜ｔ３４、ｔ３６〜ｔ３７等のパケット長カウンタ回路１１１に「０」をロードする信号であるＥＯＰ信号が「１」となることで、各パケットの末尾を認識することができる。ただし、後続のパケットが存在しない場合にはＥＯＰ信号を生成することができないため、擬似的に次パケット格納位置の先頭認識用ビットに「１」を設定する。そのため、読み出したパケット以降にパケットが存在しないことを知る必要から、書き込んでいるパケット数を管理する必要がある。

＜第３の実施形態＞
図１１は試験パケット送出に適用した第３の実施形態にかかる信号処理回路の構成例を示す図である。なお、基本構成は図５に示したパケット長が固定の場合のものとしたが、図９に示したパケット長が可変の場合でも同様に用いることができる。

図１１において、フリップフロップ回路１０２にライトデータ信号を与える機能部として、試験パケットのデータ列を生成する試験パケット生成部１２１が設けられるとともに、アドレスカウンタ回路１０５に与えられるライト／リード信号が試験パケット生成／試験開始命令信号になっている。

また、フリップフロップ回路１１０の出力であるリードデータ信号とデコーダ回路１１２の出力であるイネーブル信号を入力し、試験パケットの送出を行う試験パケット処理部１２２が設けられている。

動作は、メモリ２に書き込まれて読み出されるデータが試験パケットのデータとなる他は、前述したものと同様である。この実施形態では、生成した試験パケットをメモリ２に格納しておき、それをクロックの各サイクルでバースト的に読み出すことができるため、高いレートで試験パケットを送出することが可能になる。

＜総括＞
以上説明したように、本実施形態によれば、ＰＬＬ回路を有するメモリインターフェース回路を備えた信号処理回路において、非同期データ乗せ替えを行う場合、バースト的にアドレスを変えても、外部のメモリとのＡＣタイミングを確保しつつ、リードデータとの関係を正しく認識することができる。

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
（付記１）
リファレンスクロック信号を入力し、外部のメモリに対して所定の位相差をもった出力クロック信号を供給する移相回路と、
前記メモリへのライトデータ信号の１パケットを構成するデータの所定位置に先頭認識用ビットを付加する先頭認識用ビット付加回路と、
前記出力クロック信号に同期して前記メモリからリードデータ信号を取り込む入力回路と、
前記出力クロック信号を入力用クロック信号として前記入力回路の出力信号を入力し、前記リファレンスクロック信号を出力用クロック信号として信号を出力するクロック乗せ替え用回路と、
前記クロック乗せ替え用回路の出力信号を所定クロックサイクルだけシフトさせて処理用リードデータ信号を出力するシフト回路と、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力される時点からパケット長に相当するクロックサイクルの間、イネーブル信号を出力するイネーブル出力回路と
を備えたことを特徴とする信号処理回路。
（付記２）
リファレンスクロック信号を入力し、外部のメモリに対して所定の位相差をもった出力クロック信号を供給する移相回路と、
前記メモリへのライトデータ信号の１パケットを構成するデータの所定位置に先頭認識用ビットを付加する先頭認識用ビット付加回路と、
前記出力クロック信号に同期して前記メモリからリードデータ信号を取り込む入力回路と、
前記出力クロック信号を入力用クロック信号として前記入力回路の出力信号を入力し、前記リファレンスクロック信号を出力用クロック信号として信号を出力するクロック乗せ替え用回路と、
前記クロック乗せ替え用回路の出力信号を所定クロックサイクルだけシフトさせて処理用リードデータ信号を出力するシフト回路と、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力されるタイミングでパケットの先頭を示す信号を出力するとともに、前記シフト回路より末尾のデータ信号が出力されるタイミングでパケットの末尾を示す信号を出力するパケット先頭・末尾通知回路と
を備えたことを特徴とする信号処理回路。
（付記３）
前記先頭認識用ビットは、パケットを構成する２番目のデータについてのみ「１」とする
ことを特徴とする付記１または２のいずれか一項に記載の信号処理回路。
（付記４）
前記先頭認識用ビット付加回路は、
前記リファレンスクロック信号に同期してライト／リード指示信号をカウントしてアドレス信号を生成するアドレスカウンタ回路と、
当該アドレスカウンタ回路の出力が所定の値になったことを検出し、前記ライトデータ信号の所定ビットに「１」を出力するデコーダ回路と
を備えたことを特徴とする付記１または２のいずれか一項に記載の信号処理回路。
（付記５）
前記イネーブル出力回路は、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、
当該パケット長カウンタ回路のカウント値がパケット長ｎに対し「０」から「ｎ−１」の範囲であることを検出して前記イネーブル信号を出力するデコーダ回路と
を備えたことを特徴とする付記１に記載の信号処理回路。
（付記６）
前記パケット先頭・末尾通知回路は、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、
当該パケット長カウンタ回路のカウント値が「０」であることを検出してパケットの先頭を示す信号を出力するデコーダ回路と、
前記パケット長カウンタ回路に「０」がロードされるタイミングでパケットの末尾を示す信号を出力する回路と
を備えたことを特徴とする付記２に記載の信号処理回路。

従来の信号処理回路におけるメモリインターフェース回路部分の構成例を示す図である。各信号のタイミングの例を示す図（その１）である。各信号のタイミングの例を示す図（その２）である。クロック乗せ替えを行ったインターフェース回路部分の構成例を示す図である。本発明の第１の実施形態にかかる信号処理回路のメモリインターフェース回路部分の構成例を示す図である。メモリ上の格納データの例を示す図である。第１の実施形態におけるメモリからの読み出し時の各信号のタイミングの例を示す図（その１）である。第１の実施形態におけるメモリからの読み出し時の各信号のタイミングの例を示す図（その２）である。本発明の第２の実施形態にかかる信号処理回路のメモリインターフェース回路部分の構成例を示す図である。第２の実施形態におけるメモリからの読み出し時の各信号のタイミングの例を示す図である。試験パケット送出に適用した第３の実施形態にかかる信号処理回路の構成例を示す図である。

符号の説明

１００信号処理回路
１０１ＰＬＬ回路
１０２〜１０４フリップフロップ回路
１０５アドレスカウンタ回路
１０６デコーダ回路
１０７フリップフロップ回路
１０８クロック乗せ替え用ＦＩＦＯ回路
１０９〜１１０フリップフロップ回路
１１１パケット長カウンタ回路
１１２デコーダ回路
１２１試験パケット生成部
１２２試験パケット処理部

Claims

リファレンスクロック信号を入力し、外部のメモリに対して所定の位相差をもった出力クロック信号を供給する移相回路と、
前記メモリへのライトデータ信号の１パケットを構成するデータの所定位置に先頭認識用ビットを付加する先頭認識用ビット付加回路と、
前記出力クロック信号に同期して前記メモリからリードデータ信号を取り込む入力回路と、
前記出力クロック信号を入力用クロック信号として前記入力回路の出力信号を入力し、前記リファレンスクロック信号を出力用クロック信号として信号を出力するクロック乗せ替え用回路と、
前記クロック乗せ替え用回路の出力信号を所定クロックサイクルだけシフトさせて処理用リードデータ信号を出力するシフト回路と、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力される時点からパケット長に相当するクロックサイクルの間、イネーブル信号を出力するイネーブル出力回路と
を備えたことを特徴とする信号処理回路。
リファレンスクロック信号を入力し、外部のメモリに対して所定の位相差をもった出力クロック信号を供給する移相回路と、
前記メモリへのライトデータ信号の１パケットを構成するデータの所定位置に先頭認識用ビットを付加する先頭認識用ビット付加回路と、
前記出力クロック信号に同期して前記メモリからリードデータ信号を取り込む入力回路と、
前記出力クロック信号を入力用クロック信号として前記入力回路の出力信号を入力し、前記リファレンスクロック信号を出力用クロック信号として信号を出力するクロック乗せ替え用回路と、
前記クロック乗せ替え用回路の出力信号を所定クロックサイクルだけシフトさせて処理用リードデータ信号を出力するシフト回路と、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した後、前記シフト回路より先頭のデータ信号が出力されるタイミングでパケットの先頭を示す信号を出力するとともに、前記シフト回路より末尾のデータ信号が出力されるタイミングでパケットの末尾を示す信号を出力するパケット先頭・末尾通知回路と
を備えたことを特徴とする信号処理回路。
前記先頭認識用ビットは、パケットを構成する２番目のデータについてのみ「１」とする
ことを特徴とする請求項１または２のいずれか一項に記載の信号処理回路。
前記先頭認識用ビット付加回路は、
前記リファレンスクロック信号に同期してライト／リード指示信号をカウントしてアドレス信号を生成するアドレスカウンタ回路と、
当該アドレスカウンタ回路の出力が所定の値になったことを検出し、前記ライトデータ信号の所定ビットに「１」を出力するデコーダ回路と
を備えたことを特徴とする請求項１または２のいずれか一項に記載の信号処理回路。
前記イネーブル出力回路は、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、
当該パケット長カウンタ回路のカウント値がパケット長ｎに対し「０」から「ｎ−１」の範囲であることを検出して前記イネーブル信号を出力するデコーダ回路と
を備えたことを特徴とする請求項１に記載の信号処理回路。
前記パケット先頭・末尾通知回路は、
前記クロック乗せ替え用回路の出力信号に前記先頭認識用ビットが出現した場合に「０」がロードされ、データが到来する回数をカウントすることによりパケット長をカウントするパケット長カウンタ回路と、
当該パケット長カウンタ回路のカウント値が「０」であることを検出してパケットの先頭を示す信号を出力するデコーダ回路と、
前記パケット長カウンタ回路に「０」がロードされるタイミングでパケットの末尾を示す信号を出力する回路と
を備えたことを特徴とする請求項２に記載の信号処理回路。