JP5073749B2 - 数値制御型オシレータ(nco)出力クロック位相平滑化 - Google Patents
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Description
本発明の実施例は、LCDディスプレイ(例えば、テレビジョンディスプレイ)などのイメージングシステムと関連するハードウエア又はコンピュータ上で稼動するソフトウエア上で実現させることが可能である。該コンピュータシステムは、パソコン、ノートブックコンピュータ、サーバコンピュータ、メインフレーム、ネットワーク型コンピュータ、ワークステーション等とすることが可能である。このソフトウエアプログラムは、NCOクロック位相平滑化を与えるべく動作可能である。1実施例においては、該コンピュータシステムは、バスに結合されているプロセッサ、及び該バスに結合されているメモリ格納部を包含している。該メモリ格納部は、揮発性又は非揮発性とすることが可能であり、且つ着脱自在な格納媒体を包含することが可能である。該コンピュータは、又、ディスプレイ、データ入力及び出力用設備等を包含することが可能である。
本発明の実施例は、最小のジッタを示す一次クロックから二次クロックを派生する目的のためのNCOクロックを実現する。特に、本発明の実施例は、従来のNCOクロック出力によって発生される離散化によって発生されるジッタと比較した場合にNCOクロックの出力上のジッタを減少させることが可能である。
Claims (17)
- 位相平滑化システムであって、
入力クロックに基づく選択可能周波数において複数個のNCOクロックパルスを生成するように構成されており、前記複数個のNCOクロックパルスのエッジが前記入力クロックのエッジに整合されている、数値制御型オシレータ(NCO)と、
前記NCOへ結合されており、前記複数個のNCOクロックパルスの各々に対して対応する位相エラーを生成するように構成されている、位相エラー計算モジュールと、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーに従って前記複数個のNCOクロックパルスの各々を調節するように構成されているクロック位相選択可能遅延であって、前記出力クロックのエッジが、理想的な出力位相を一層近接して近似するべく位相調節されており且つ前記入力クロックの前記エッジと必ずしも整合する必要がない、クロック位相選択可能遅延と、
を含み、
前記クロック位相選択可能遅延が、
L個のバッファの第1のストリングを有し、前記入力クロックを受け取り且つ前記入力クロックをL個の等しい位相へロックするように構成されている遅延ロックループ(DLL)と、
L個のバッファの第2のストリングを有し、前記複数個のNCOクロックパルスを受け取り且つ前記入力クロックの前記L個の等しい位相を発生するように構成されている電圧制御型遅延線(VCDL)と、
前記対応する位相エラーを受け取り且つ前記複数個のNCOクロックパルスの内の対応するNCOクロックパルスへ適用される前記対応する位相エラーに基づいて適宜の位相遅延を選択するように構成されているマルチプレクサと、
を含み、
L個のバッファの前記第2のストリングに印加される制御電圧がL個のバッファの前記第1のストリングに印加される制御電圧と等しい、
位相平滑化システム。 - 請求項1に記載の位相平滑化システムであって、
前記NCOが、
前記入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積された値を与えるように構成されているアキュムレータを含む、
位相平滑化システム。 - 請求項2に記載の位相平滑化システムであって、
前記NCOが、更に、
前記アキュムレータへ結合されており、前記アキュムレータ内の値を周波数制御入力に継続的に加算するように構成されている加算ブロックを含む、
位相平滑化システム。 - 請求項3に記載の位相平滑化システムであって、
前記加算ブロックが、前記入力クロックの前記エッジにおいて前記周波数制御入力を前記蓄積された値に加算し且つ前記アキュムレータ内に格納するために次の前に蓄積された値を発生するように構成されている、位相平滑化システム。 - 請求項2に記載の位相平滑化システムであって、
前記アキュムレータが、前記複数個のNCOクロックパルスの内の1個のNCOクロックパルスを出力するように構成されている、位相平滑化システム。 - 請求項2に記載の位相平滑化システムであって、
前記位相エラー計算モジュールが、前記選択可能周波数において理想的なNCOクロックと比較される前記アキュムレータによって発生されるNCOクロックパルスの位相エラーを決定するように構成されており、前記位相エラーが前記アキュムレータ内の前記蓄積された値のフラクショナルビットに基づいている、位相平滑化システム。 - 請求項1に記載の位相平滑化システムであって、
前記DLLが、
前記第1のストリングに結合されており、前記Lに等しい位相が入力クロック周期に等しく無い場合に差エラーを計算するように構成されている位相周波数検知器(PFD)と、
前記ストリングを前記入力クロックへロックするために前記差エラーを補正するために前記PFDへ結合されているチャージポンプと、
を含む、位相平滑化システム。 - 位相平滑化システムであって、
入力クロックを受け取り且つ前記入力クロックのエッジにおいて蓄積された値を供給するように構成されており、選択可能周波数においてNCOクロックのNCOクロックパルスを生成する、アキュムレータと、
前記アキュムレータへ結合されており、前記アキュムレータ内に格納するために次の蓄積された値を発生するために前記蓄積された値を周波数制御入力に加算するように攻勢されている、加算ブロックと、
前記アキュムレータへ結合されており、前記NCOクロックパルスに対する位相エラーを発生するように構成されている、位相エラー計算モジュールと、
前記位相エラー計算モジュールへ結合されており、前記選択可能周波数において出力クロックの出力クロックパルスを発生するために前記位相エラーに従って前記NCOクロックパルスを調節するように構成されているクロック位相選択可能遅延であって、前記出力クロックのエッジが理想的な出力位相を一層近接して近似するように位相調節されており且つ前記入力クロックの前記エッジに必ずしも整合する必要がない、クロック位相選択可能遅延と、
を含み、
前記クロック位相選択可能遅延が、
L個のバッファの第1のストリングを有し、前記入力クロックを受け取り且つ前記入力クロックをL個の等しい位相へロックするように構成されている遅延ロックループ(DLL)と、
L個のバッファの第2のストリングを有し、前記NCOクロックパルスを受け取り且つ前記入力クロックの前記L個の等しい位相を発生するように構成されている電圧制御型遅延線(VCDL)と、
前記位相エラーを受け取り且つ前記出力クロックとして前記NCOクロックパルスへ印加される前記位相エラーに基づいて適宜の位相遅延を選択するように構成されているマルチプレクサと、
を含み、
L個のバッファの前記第2のストリングに印加される制御電圧がL個のバッファの前記第1のストリングに印加される制御電圧と等しい、
位相平滑化システム。 - 請求項8に記載の位相平滑化システムであって、
前記位相エラー計算モジュールが前記蓄積された値のフラクショナルビットに基づいて前記位相エラーを決定するように構成されている、位相平滑化システム。 - 請求項8に記載の位相平滑化システムであって、
前記アキュムレータが前記蓄積された値の1個のビットに基づいて前記NCOクロックパルスを生成する、位相平滑化システム。 - 位相平滑化を提供する方法であって、
入力クロックに基づく選択可能周波数において複数個のNCOクロックパルスを生成し、前記複数個のNCOクロックパルスの前端が前記入力クロックの前端に整合しており、
前記選択可能周波数の理想的なNCOクロックと比較された場合に前記複数個のNCOクロックパルスの各々に対する対応する位相エラーを決定し、
前記選択可能周波数において出力クロックを発生するために前記対応する位相エラーを前記複数個のNCOクロックパルスの各々へ適用し、前記出力クロックの前記前端が前記理想的なNCOクロックの理想的な位相に一層近接して近似するように位相調節されており且つ前記入力クロックの前記前端と必ずしも整合する必要がない、
ことを含み、
前記対応する位相エラーを適用することが、
前記入力クロックのL個の等しい位相に対応するL個のタップ点を含む第1の遅延線を形成し、
前記NCOクロックパルスのL個の等しい位相に対応するL個のタップ点を含む第2の遅延線を形成し、
前記NCOクロックパルスへ適宜の位相遅延を適用するために前記対応する位相エラーに基づいて前記第2の遅延線の適宜のタップ点を選択する、
ことを含み、
前記第1及び第2の遅延線が同じ制御電圧で制御される、
方法。 - 請求項11に記載の方法であって、
前記複数個のNCOクロックパルスを生成することが、
前記入力クロックの前端において、蓄積された値を周波数制御入力に加算して次の蓄積された値を発生し、
前記次の蓄積された値を格納する、
ことを含む、方法。 - 請求項12に記載の方法であって、更に、
前記複数個のNCOクロックパルスの内の1個のNCOクロックパルスを発生する、
ことを含む、方法。 - 請求項12に記載の方法であって、
前記対応する位相エラーを決定することが、
前記蓄積された値のフラクショナルビットに基づいてNCOクロックパルスの正規化された位相エラーを決定し、
1から前記正規化された位相エラーを減算することにより前記対応する位相エラーを発生するために前記正規化された位相エラーを補償する、
ことを含む、方法。 - 請求項11に記載の方法であって、更に、
前記入力クロックを受け取り、
前記入力クロックをL個の等しい位相へロックする、
ことを含む、方法。 - 請求項11に記載の方法であって、更に、
前記出力クロックとして前記適宜の位相遅延を具備する前記NCOクロックパルスを出力する、
ことを含む、方法。 - 請求項11に記載の方法であって、
前記適宜のタップ点を選択することが、
前記L個のタップ点を提供する電圧制御型遅延線(VCDL)の全てのバッファが同一の値である場合に前記適宜のタップ点を選択する、
ことを含む、方法。
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