JP5066564B2 - Thermoelectric element and manufacturing method thereof - Google Patents

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Description

本発明は、熱電素子に関し、より詳細には、半導体工程を適用した熱電素子及びその製造方法に関する。   The present invention relates to a thermoelectric element, and more particularly to a thermoelectric element to which a semiconductor process is applied and a method for manufacturing the same.

熱電素子は、熱エネルギを電気エネルギに変える素子である。熱電素子は、最近清浄エネルギ指向の政策によって、大く注目されている。熱電効果（Ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）は、１８００年代にトマスゼーベック（Ｔｈｏｍａｓ Ｓｅｅｂｅｃｋ）によって発見された。トマスゼーベックは、ビズマスと銅を連結して、その中に羅針盤を配置した。前記ビズマスの一方を熱く加熱すると、温度差によって電流が誘導される。前記誘導電流によって発生する磁場によって、羅針盤が動くことよって、前記熱電効果が発見された。   A thermoelectric element is an element that converts thermal energy into electrical energy. Thermoelectric elements have recently received much attention due to clean energy-oriented policies. The thermoelectric effect was discovered by Thomas Seebeck in the 1800s. Thomas Seebeck linked Bizmouth and Copper and placed a compass in it. When one of the bismuths is heated hot, a current is induced by the temperature difference. The thermoelectric effect was discovered by moving the compass with the magnetic field generated by the induced current.

熱電効率に対する指標には、ＺＴ（ｆｉｇｕｒｅ ｏｆ ｍｅｒｉｔ）値が使われる。前記ＺＴ値は、ゼーベック係数（Ｓｅｅｂｅｃｋ Ｃｏｅｆｆｉｃｉｅｎｔ）の自乗と電気伝導度に比例する。前記ＺＴ値は、熱伝導度に反比例する。金属は、ゼーベック係数が低く、ウィーデマンフランツ法則（Ｗｉｅｄｅｍａｎｎ Ｆｒａｎｚ ｌａｗ）によって電気伝導度と熱伝導度が比例する。従って、金属のＺＴ値の向上は限界がある。熱電素子用の物質にＢｉ２Ｔｅ３が多く使われている。しかし、Ｂｉ２Ｔｅ３を利用した熱電素子は、重金属を利用し、リサイクルが難しい。又、Ｂｉ２Ｔｅ３を利用した熱電素子は、低い機械的な強度を有し、小型化するのに難しく、湿気に弱い特性を有する。 A ZT (figure of merit) value is used as an index for thermoelectric efficiency. The ZT value is proportional to the square of the Seebeck coefficient and the electric conductivity. The ZT value is inversely proportional to the thermal conductivity. A metal has a low Seebeck coefficient, and electrical conductivity and thermal conductivity are proportional to each other according to the Wiedemann Franz law. Therefore, there is a limit to the improvement of the metal ZT value. Bi 2 Te 3 is often used as a material for thermoelectric elements. However, thermoelectric elements using Bi 2 Te 3 use heavy metals and are difficult to recycle. A thermoelectric element using Bi 2 Te 3 has a low mechanical strength, is difficult to downsize, and has a characteristic of being weak against moisture.

韓国特許公開第２００７−００９３１１１号公報Korean Patent Publication No. 2007-0093111

本発明は、上述の問題点に鑑みてなされたもので、その目的は、半導体製造工程技術を利用して熱電素子を製造することにある。又、レッグに障壁パターンを形成してレッグの熱伝導度を下げ、電気伝導度を上げることができる。   The present invention has been made in view of the above-described problems, and an object thereof is to manufacture a thermoelectric element using a semiconductor manufacturing process technology. Also, a barrier pattern can be formed on the leg to lower the thermal conductivity of the leg and increase the electrical conductivity.

本発明の他の目的は、上述した目的に制限されずに、言及されないまた他の目的は、後述される記載から当業者に明確に理解されるはずである。   Other objects of the present invention are not limited to the objects described above, and other objects not mentioned and other objects should be clearly understood by those skilled in the art from the following description.

上述の目的を達成するため、熱電素子を提供する。前記熱電素子は、第１電極及び第２電極と、前記第１電極上に提供され、少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１障壁パターンを含む第１レッグと、前記第２電極上に提供され、少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２障壁パターンを含む第２レッグ及び前記第１レッグ及び前記第２レッグ上に提供される共通電極と、を含み、前記第１障壁パターンの熱伝導度は、前記第１半導体パターンの熱伝導度より小さく、前記第２障壁パターンの熱伝導度は、前記第２半導体パターンの熱伝導度より小さい。   In order to achieve the above object, a thermoelectric element is provided. The thermoelectric device includes a first leg, a second electrode, a first leg provided on the first electrode and including at least one first semiconductor pattern and at least one first barrier pattern; A second leg provided on the second electrode and including at least one second semiconductor pattern and at least one second barrier pattern; and a common electrode provided on the first leg and the second leg. The thermal conductivity of the first barrier pattern is smaller than the thermal conductivity of the first semiconductor pattern, and the thermal conductivity of the second barrier pattern is smaller than the thermal conductivity of the second semiconductor pattern.

本発明の一実施形態において、前記第１障壁パターンは、前記複数個の第１半導体パターンの間に提供される。前記複数個の第１半導体パターンは、互いに異なる物質である、或いは互いに異なる電気的な特性を有することができる。   The first barrier pattern may be provided between the plurality of first semiconductor patterns. The plurality of first semiconductor patterns may be different materials or have different electrical characteristics.

本発明の他の実施形態において、前記第１半導体パターンは、第１導電型の半導体パターンであり、前記第２半導体パターンは、第２導電型の半導体パターンである。   In another embodiment of the present invention, the first semiconductor pattern is a first conductivity type semiconductor pattern, and the second semiconductor pattern is a second conductivity type semiconductor pattern.

本発明のまた他の実施形態において、前記第１障壁パターンは、前記第１半導体パターンとオームコンタクトを形成し、前記第２障壁パターンは、前記第２半導体パターンとオームコンタクトを形成する。   In yet another embodiment of the present invention, the first barrier pattern forms an ohmic contact with the first semiconductor pattern, and the second barrier pattern forms an ohmic contact with the second semiconductor pattern.

上述の目的を達成するため、熱電素子アレイを提供する。第１電極及び第２電極と、前記第１電極上に提供され、第１半導体パターン及び少なくとも一つ以上の第１障壁パターンを含む第１レッグと、前記第２電極上に提供され、第２半導体パターン及び少なくとも一つ以上の第２障壁パターンを含む第２レッグ及び前記第１レッグ及び前記第２レッグ上に提供される共通電極を含む複数の熱電素子と、を含み、一つの熱電素子の前記第１電極は、隣接した他の熱電素子の前記第２電極と電気的に連結され、前記複数の熱電素子の共通電極は、相互電気的に絶縁される。   In order to achieve the above object, a thermoelectric element array is provided. A first leg, a second electrode, a first leg provided on the first electrode and including a first semiconductor pattern and at least one first barrier pattern; and a second leg provided on the second electrode; A second leg including a semiconductor pattern and at least one second barrier pattern; and a plurality of thermoelectric elements including a common electrode provided on the first leg and the second leg. The first electrode is electrically connected to the second electrode of another adjacent thermoelectric element, and the common electrodes of the plurality of thermoelectric elements are electrically insulated from each other.

上述の目的を達成するため、熱電素子の製造方法を提供する。前記方法は、基板上に第１電極及び第２電極を形成することと、前記第１電極上に少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１予備障壁パターンを含む第１レッグを形成することと、前記第１予備障壁パターンを熱処理して第１障壁パターンを形成することと、前記第２電極上に少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２予備障壁パターンを含む第２レッグを形成することと、前記第２予備障壁パターンを熱処理して第２障壁パターンを形成すること及び前記第１レッグ及び前記第２レッグ上に共通電極を形成することと、を含む。   In order to achieve the above object, a method for manufacturing a thermoelectric element is provided. The method includes forming a first electrode and a second electrode on a substrate, and including at least one first semiconductor pattern and at least one first preliminary barrier pattern on the first electrode. Forming a leg, heat-treating the first preliminary barrier pattern to form a first barrier pattern, at least one second semiconductor pattern and at least one second second pattern on the second electrode. Forming a second leg including a preliminary barrier pattern; heat-treating the second preliminary barrier pattern to form a second barrier pattern; and forming a common electrode on the first leg and the second leg. And including.

本発明の一実施形態において、前記第１予備障壁パターンを熱処理すること及び前記第２予備障壁パターンを熱処理することは、同時に行われる。   In one embodiment of the present invention, the heat treatment of the first preliminary barrier pattern and the heat treatment of the second preliminary barrier pattern are performed simultaneously.

本発明の他の実施形態において、前記第１レッグを形成する前に、前記第１レッグ上にキャッピングパターンを形成することをさらに含む。   In another embodiment of the present invention, the method further includes forming a capping pattern on the first leg before forming the first leg.

半導体工程を利用して熱電素子を製造することができる。障壁パターンをレッグに提供することによって、レッグの熱伝導度は減少させ、電気伝導度は増加させることができる。又、熱電素子を垂直型に形成することによって、熱吸収部と熱放出部の分離が容易である。   A thermoelectric element can be manufactured using a semiconductor process. By providing a barrier pattern to the leg, the thermal conductivity of the leg can be reduced and the electrical conductivity can be increased. Further, by forming the thermoelectric element in a vertical type, it is easy to separate the heat absorption part and the heat release part.

本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 1st Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 2nd Embodiment of this invention, and its manufacturing method. 本発明の第３実施形態による熱電素子及びその製造方法を説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element by 3rd Embodiment of this invention, and its manufacturing method. 本発明の実施形態による熱電素子アレイを説明するための断面図である。It is sectional drawing for demonstrating the thermoelectric element array by embodiment of this invention.

本発明の利点及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すると、明確になるはずである。しかし、本発明は、後述で開示される実施形態に限定されるものではなく、互いに異なる多様な形態に具現されることができ、但し、本実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有した者に発明の範囲を完全に知らせるために提供されることであり、本発明は、請求項の範囲によって定義されるだけである。明細書の全体に専門にかけて同一の参照符号は同一の構成要素を示す。   Advantages and features of the present invention, and methods for achieving them, will become apparent with reference to the embodiments described in detail below in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and can be embodied in various forms different from each other, provided that the present embodiments complete the disclosure of the present invention. It is provided that the scope of the invention will be fully disclosed to those skilled in the art to which the present invention pertains and the invention is only defined by the scope of the claims. Throughout the specification, like reference numerals refer to like elements throughout.

本明細書で、導電性膜、半導体膜、又は絶縁性膜などの何の物質膜が他の物質膜又は基板“上”にあると言及される場合に、その何の物質膜は、他の物質膜又は基板上に直接形成されることができる、或いはこれらの間にまた他の物質膜が介在されうることを意味する。本明細書の多様な実施形態で第１、第２、第３などの用語が特定段階などを記述するために使われたが、これは但し何の特定段階などを他の段階と区別させるために使われただけであり、このような用語によって限定されてはならない。   In this specification, when any material film, such as a conductive film, a semiconductor film, or an insulating film, is referred to as being “on” another material film or substrate, It means that it can be formed directly on a material film or a substrate, or another material film can be interposed between them. In various embodiments of the present specification, terms such as first, second, and third are used to describe a specific stage, etc., but this is to distinguish any specific stage from other stages. It should only be used for and should not be limited by such terms.

本明細書で使われた用語は、実施形態を説明するためのことであり、本発明を制限することではない。本明細書で、単数型は、特別に言及しない限り複数型も含む。明細書で使われる‘含む'は言及された構成要素、段階、動作及び/又は素子は一つ以上の他の構成要素、段階、動作及び/又は素子の存在又は追加を排除しない。   The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, the singular forms also include the plural forms unless otherwise specified. As used in the specification, 'includes' does not exclude the presence or addition of one or more other components, steps, operations and / or elements.

又、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び/又は平面図を参考にして説明されるはずである。図面において、膜及び領域等の厚さは、技術的な内容の効果的な説明のために誇張されたことである。従って、製造技術及び/又は許容誤差などによって例示図の形態が変形されうる。従って、本発明の実施形態は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むことである。例えば、直角に図示されたエッチング領域は、ラウンドに形成される、或いは所定曲率を有する形態でありうる。従って、図面で例示された領域は、概略的な属性を有し、図面で例示された領域の模様は、素子の領域の特定形態を例示するためのことであり、発明の範囲を制限するためのことではない。   In addition, the embodiments described herein should be described with reference to cross-sectional views and / or plan views which are ideal illustrative views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents. Therefore, the form of the exemplary drawing can be modified depending on the manufacturing technique and / or tolerance. Thus, embodiments of the present invention are not limited to the particular forms shown, but also include variations in form produced by the manufacturing process. For example, the etching region shown at a right angle may be formed in a round shape or have a predetermined curvature. Accordingly, the region illustrated in the drawing has a schematic attribute, and the pattern of the region illustrated in the drawing is for illustrating a specific form of the region of the element, and to limit the scope of the invention. Not that.

（第１実施形態）
図１乃至図１３は、本発明の第１実施形態による熱電素子及びその製造方法を説明するための断面図である。 (First embodiment)
1 to 13 are cross-sectional views for explaining a thermoelectric element and a manufacturing method thereof according to a first embodiment of the present invention.

図１を参照して、本発明の第１実施形態による熱電素子が提供される。基板１００上に準備層（ｐｒｅｐａｒｉｎｇ ｌａｙｅｒ）１０５が提供されることができる。前記基板１００は、シリコンＳｉ又はゲルマニウムＧｅ基板であることができる。前記準備層１０５は、シリコンＳｉ又はゲルマニウムＧｅ層であることができる。前記準備層１０５は、絶縁層であることができる。前記準備層１０５に第１電極１１０及び第２電極１５０が提供されることができる。前記第１電極１１０は、半導体電極であることができる。前記第２電極１５０は、半導体電極であることができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。前記第１及び第２電極１１０、１５０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。前記第１電極１１０は、前記第２電極１５０と接触して電気的に連結されることができる。前記第１電極１１０と前記第２電極１５０との間に第３電極（図示せず）が提供されることができる。前記第３電極は、前記第１及び第２電極１１０、１５０と異なる電気伝導度又は異なる熱伝導度を有することができる。前記第３電極は、前記第１電極１１０と前記第２電極１５０を電気的に連結することができる。   Referring to FIG. 1, a thermoelectric device according to a first embodiment of the present invention is provided. A preparatory layer 105 may be provided on the substrate 100. The substrate 100 may be a silicon Si or germanium Ge substrate. The preparation layer 105 may be a silicon Si or germanium Ge layer. The preparation layer 105 may be an insulating layer. A first electrode 110 and a second electrode 150 may be provided on the preparation layer 105. The first electrode 110 may be a semiconductor electrode. The second electrode 150 may be a semiconductor electrode. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer. The first and second electrodes 110 and 150 are made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru. , Zinc Zn, tin Sn, chromium Cr, and indium In may be included. The first electrode 110 may be in contact with and electrically connected to the second electrode 150. A third electrode (not shown) may be provided between the first electrode 110 and the second electrode 150. The third electrode may have different electrical conductivity or different thermal conductivity from the first and second electrodes 110 and 150. The third electrode may electrically connect the first electrode 110 and the second electrode 150.

前記第１電極１１０上に第１レッグ１１１が提供されることができる。前記第１レッグ１１１は、第１半導体パターン１１６と、第１障壁パターン１２６と、第２半導体パターン１３１と、を含むことができる。前記第１半導体パターン１１６及び第２半導体パターン１３１は、Ｎ型半導体であることができる。前記第１半導体パターン１１６及び第２半導体パターン１３１は、互いに異なる物質である、或いは互いに異なる電気的な特性を有することができる。一例として、前記第１半導体パターン１１６と前記第２半導体パターン１３１は、互いに異なる電気伝導度を有することができる。前記第１半導体パターン１１６及び前記第２半導体パターン１３１の間に前記第１障壁パターン１２６が提供されることができる。前記第１障壁パターン１２６は、前記第１レッグ１１１内に複数個が形成されることができる。前記第１障壁パターン１２６は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１とオームコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）を形成することができる。前記第１障壁パターン１２６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記金属化合物は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ又はイッテルビウムＹｂを含むことができる。前記第１障壁パターン１２６の熱伝導度は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１の熱伝導度より小さいことでありうる。前記第１障壁パターン１２６の電気伝導度は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１以上でありうる。前記第１レッグ１１１は、前記第１電極１１０とオームコンタクトを形成することができる。前記第１レッグ１１１の側壁上にキャッピングパターン１４６が提供されることができる。前記キャッピングパターン１４６は、シリコン窒化膜、シリコン酸化膜又はシリコン酸化窒化膜であることができる。   A first leg 111 may be provided on the first electrode 110. The first leg 111 may include a first semiconductor pattern 116, a first barrier pattern 126, and a second semiconductor pattern 131. The first semiconductor pattern 116 and the second semiconductor pattern 131 may be an N-type semiconductor. The first semiconductor pattern 116 and the second semiconductor pattern 131 may be different materials or have different electrical characteristics. As an example, the first semiconductor pattern 116 and the second semiconductor pattern 131 may have different electrical conductivities. The first barrier pattern 126 may be provided between the first semiconductor pattern 116 and the second semiconductor pattern 131. A plurality of the first barrier patterns 126 may be formed in the first leg 111. The first barrier pattern 126 may form an ohmic contact with the first semiconductor pattern 116 and the second semiconductor pattern 131. The first barrier pattern 126 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The metal compound may include erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, or ytterbium Yb. The thermal conductivity of the first barrier pattern 126 may be smaller than the thermal conductivity of the first semiconductor pattern 116 and the second semiconductor pattern 131. The electrical conductivity of the first barrier pattern 126 may be equal to or higher than the first semiconductor pattern 116 and the second semiconductor pattern 131. The first leg 111 may form an ohmic contact with the first electrode 110. A capping pattern 146 may be provided on the sidewall of the first leg 111. The capping pattern 146 may be a silicon nitride film, a silicon oxide film, or a silicon oxynitride film.

前記第２電極１５０上に第２レッグ１５１が提供されることができる。前記第２レッグ１５１は、第３半導体パターン１５６と、第２障壁パターン１６６と、第４半導体パターン１７１と、を含むことができる。前記第３半導体パターン１５６及び第４半導体パターン１７１は、Ｐ型半導体であることができる。前記第３半導体パターン１５６及び第４半導体パターン１７１は、互いに異なる物質である、或いは互いに異なる電気的な特性を有することができる。一例として、前記第３半導体パターン１５６と前記第４半導体パターン１７１は、互いに異なる電気伝導度を有することができる。前記第３半導体パターン１５６と前記第４半導体パターン１７１との間に前記第２障壁パターン１６６が提供されることができる。前記第２障壁パターン１６６は、前記第２レッグ１５１内に複数個が形成されることができる。前記第２障壁パターン１６６は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１とオームコンタクトを形成することができる。前記第２障壁パターン１６６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記金属化合物は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ又はイッテルビウムＹｂを含むことができる。前記第２障壁パターン１６６の熱伝導度は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１の熱伝導度より小さいことでありうる。前記第２障壁パターン１６６の電気伝導度は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１の以上であることができる。前記第２レッグ１５１は、前記第２電極１５０とオームコンタクトを形成することができる。前記第１レッグ１１１及び前記第２レッグ１５１は、絶縁層１８０内に提供されることができる。   A second leg 151 may be provided on the second electrode 150. The second leg 151 may include a third semiconductor pattern 156, a second barrier pattern 166, and a fourth semiconductor pattern 171. The third semiconductor pattern 156 and the fourth semiconductor pattern 171 may be a P-type semiconductor. The third semiconductor pattern 156 and the fourth semiconductor pattern 171 may be different materials or have different electrical characteristics. For example, the third semiconductor pattern 156 and the fourth semiconductor pattern 171 may have different electrical conductivities. The second barrier pattern 166 may be provided between the third semiconductor pattern 156 and the fourth semiconductor pattern 171. A plurality of the second barrier patterns 166 may be formed in the second leg 151. The second barrier pattern 166 may form an ohmic contact with the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The second barrier pattern 166 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The metal compound may include erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, or ytterbium Yb. The thermal conductivity of the second barrier pattern 166 may be smaller than the thermal conductivity of the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The electrical conductivity of the second barrier pattern 166 may be equal to or higher than that of the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The second leg 151 may form an ohmic contact with the second electrode 150. The first leg 111 and the second leg 151 may be provided in the insulating layer 180.

シリコン及びゲルマニウムは、熱伝導度が高いので、ＺＴ値が低い。本発明の第１実施形態による熱電素子は、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって、熱伝導度を下げることができる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６は、電気伝導度が高い。従って、熱電素子のＺＴ値を向上させることができる。   Since silicon and germanium have high thermal conductivity, the ZT value is low. The thermoelectric device according to the first embodiment of the present invention can reduce thermal conductivity by the first barrier pattern 126 and the second barrier pattern 166. In addition, the first barrier pattern 126 and the second barrier pattern 166 have high electrical conductivity. Therefore, the ZT value of the thermoelectric element can be improved.

前記第１レッグ１１１及び前記第２レッグ１５１上に共通電極１９０が提供されることができる。前記共通電極１９０は、ドーピングされた半導体層であることができる。前記共通電極１９０は、シリコン層又はゲルマニウム層であることができる。前記共通電極１９０は、金属層又は金属化合物層であることができる。前記共通電極１９０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。   A common electrode 190 may be provided on the first leg 111 and the second leg 151. The common electrode 190 may be a doped semiconductor layer. The common electrode 190 may be a silicon layer or a germanium layer. The common electrode 190 may be a metal layer or a metal compound layer. The common electrode 190 is made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru, zinc Zn, tin Sn. In addition, one or more of chromium Cr and indium In may be included.

本発明の第１実施形態による熱電素子は、前記共通電極１９０が前記絶縁層１８０によって前記第１及び第２電極１１０、１５０と分離されることができる。前記共通電極１９０は、熱吸収部に作用することができる。前記第１及び第２電極１１０、１５０は、熱放出部に作用することができる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって熱電素子の効率を上げることができる。   In the thermoelectric device according to the first embodiment of the present invention, the common electrode 190 may be separated from the first and second electrodes 110 and 150 by the insulating layer 180. The common electrode 190 may act on the heat absorption unit. The first and second electrodes 110 and 150 may act on the heat release unit. In addition, the efficiency of the thermoelectric device can be increased by the first barrier pattern 126 and the second barrier pattern 166.

図２乃至図１３を参照して、本発明の第１実施形態による熱電素子の製造方法が説明される。   With reference to FIG. 2 thru | or FIG. 13, the manufacturing method of the thermoelectric element by 1st Embodiment of this invention is demonstrated.

図２を参照して、基板１００に準備層１０５が形成されることができる。前記基板１００は、シリコンＳｉ又はゲルマニウムＧｅ基板であることができる。前記準備層１０５は、シリコン層又はゲルマニウム層であることができる。前記準備層１０５は、絶縁層であることができる。前記準備層１０５は、シリコン酸化層であることができる。前記準備層１０５は、エピタキシャル成長又はＣＶＤによって形成されることができる。前記準備層１０５に第１電極１１０及び第２電極１５０が形成される。前記第１電極１１０は、フォトリソグラフィー工程に前記準備層１０５の一部を露出した後、イオン注入工程又は拡散工程に不純物を注入して形成することができる。前記第２電極１５０は、フォトリソグラフィー工程に前記準備層１０５の一部を露出した後、イオン注入工程又は拡散工程に不純物を注入して形成することができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。前記第１及び第２電極１１０、１５０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ及びインジウムＩｎの中、一つ以上を含むことができる。前記第１及び第２電極１１０、１５０は、蒸発法（ｅｖａｐｏｒａｔｉｏｎ）又はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）などのＰＶＤによって形成されることができる。前記第１及び第２電極１１０、１５０は、前記準備層１０５無しに前記基板１００に直接形成されることができる。   Referring to FIG. 2, the preparation layer 105 may be formed on the substrate 100. The substrate 100 may be a silicon Si or germanium Ge substrate. The preparation layer 105 may be a silicon layer or a germanium layer. The preparation layer 105 may be an insulating layer. The preparation layer 105 may be a silicon oxide layer. The preparation layer 105 may be formed by epitaxial growth or CVD. A first electrode 110 and a second electrode 150 are formed on the preparation layer 105. The first electrode 110 may be formed by exposing a part of the preparation layer 105 in a photolithography process and then implanting impurities in an ion implantation process or a diffusion process. The second electrode 150 may be formed by exposing a part of the preparation layer 105 to a photolithography process and then implanting impurities into an ion implantation process or a diffusion process. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer. The first and second electrodes 110 and 150 are made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru. , Zinc Zn, tin Sn and indium In may be included. The first and second electrodes 110 and 150 may be formed by PVD such as evaporation or sputtering. The first and second electrodes 110 and 150 may be directly formed on the substrate 100 without the preparation layer 105.

図３を参照して、前記第１電極１１０上に第１半導体層１１５が形成されることができる。前記第１半導体層１１５は、第１導電型不純物にドーピングされたシリコン又はゲルマニウム層であることができる。前記第１半導体層１１５は、前記準備層１０５からエピタキシ工程によって形成されることができる。前記第１半導体層１１５は、前記準備層１０５上に化学的気相蒸着ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって形成されることができる。前記第１半導体層１１５上に第１金属層１２０が形成されることができる。前記第１金属層１２０は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ及びイッテルビウムＹｂの中、一つ以上を含むことができる。前記第１金属層１２０は、蒸発法又はスパッタリングなどの物理気相蒸着ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成されることができる。前記第１金属層１２０上に第２半導体層１３０が形成されることができる。前記第２半導体層１３０は、前記第１半導体層１１５と同一の物質であることができる。前記第２半導体層１３０は、Ｎ型であることができる。   Referring to FIG. 3, a first semiconductor layer 115 may be formed on the first electrode 110. The first semiconductor layer 115 may be a silicon or germanium layer doped with a first conductivity type impurity. The first semiconductor layer 115 may be formed from the preparation layer 105 by an epitaxy process. The first semiconductor layer 115 may be formed on the preparation layer 105 by chemical vapor deposition (CVD). A first metal layer 120 may be formed on the first semiconductor layer 115. The first metal layer 120 may include at least one of erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, and ytterbium Yb. The first metal layer 120 may be formed by physical vapor deposition PVD (Physical Vapor Deposition) such as evaporation or sputtering. A second semiconductor layer 130 may be formed on the first metal layer 120. The second semiconductor layer 130 may be made of the same material as the first semiconductor layer 115. The second semiconductor layer 130 may be N-type.

図４を参照して、第１熱処理工程が実行されることができる。前記第１熱処理工程は、前記第１金属層１２０を所定の温度に加熱することを含むことができる。前記第１熱処理によって前記第１金属層１２０は、第１障壁層１２５になることができる。前記第１金属層１２０の少なくとも一部は、前記第１半導体層１１５及び前記第２半導体層１３０と反応して、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つになることができる。前記第１障壁層１２５は、前記第１半導体層１１５及び前記第２半導体層１３０とオームコンタクトを形成することができる。   Referring to FIG. 4, the first heat treatment process may be performed. The first heat treatment process may include heating the first metal layer 120 to a predetermined temperature. The first metal layer 120 may become the first barrier layer 125 by the first heat treatment. At least a part of the first metal layer 120 reacts with the first semiconductor layer 115 and the second semiconductor layer 130 to form at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. Can be one. The first barrier layer 125 may form an ohmic contact with the first semiconductor layer 115 and the second semiconductor layer 130.

図５及び図６を参照して、前記第２半導体層１３０上に第１マスクパターン１４５を形成した後、パターニング工程が実行されることができる。前記パターニング工程は、乾燥式エッチングであることができる。前記パターニング工程によって第１レッグ１１１が形成されることができる。前記第１レッグ１１１は、第１半導体パターン１１６と、第１障壁パターン１２６と、第２半導体パターン１３１と、を含むことができる。   Referring to FIGS. 5 and 6, after forming the first mask pattern 145 on the second semiconductor layer 130, a patterning process may be performed. The patterning process may be dry etching. The first leg 111 may be formed through the patterning process. The first leg 111 may include a first semiconductor pattern 116, a first barrier pattern 126, and a second semiconductor pattern 131.

図７を参照して、前記第１レッグ１１１の側壁及び上部面上にキャッピングパターン１４６が形成されることができる。前記キャッピングパターン１４６は、シリコン窒化膜、シリコン酸化膜又はシリコン酸化窒化膜であることができる。前記キャッピングパターン１４６は、シリコン窒化膜、シリコン酸化膜又はシリコン酸化窒化膜をコンフォーマルに塗布した後、その一部をエッチングして形成されることができる。   Referring to FIG. 7, a capping pattern 146 may be formed on the sidewall and the upper surface of the first leg 111. The capping pattern 146 may be a silicon nitride film, a silicon oxide film, or a silicon oxynitride film. The capping pattern 146 may be formed by applying a silicon nitride film, a silicon oxide film, or a silicon oxynitride film conformally and then etching a part thereof.

図８を参照して、前記第２電極１５０上に第３半導体層１５５が形成されることができる。前記第３半導体層１５５は、前記第１半導体層１１５と同一の方法に形成されることができる。前記第３半導体層１５５は、Ｐ型であることができる。前記第３半導体層１５５上に第２金属層１６０が形成されることができる。前記第２金属層１６０は、前記第１金属層１２０と同一の方法に形成されることができる。前記第２金属層１６０上に第４半導体層１７０が形成されることができる。前記第４半導体層１７０は、前記第３半導体層１５５と同一の物質であることができる。前記第４半導体層１７０は、Ｐ型であることができる。   Referring to FIG. 8, a third semiconductor layer 155 may be formed on the second electrode 150. The third semiconductor layer 155 may be formed in the same method as the first semiconductor layer 115. The third semiconductor layer 155 may be P-type. A second metal layer 160 may be formed on the third semiconductor layer 155. The second metal layer 160 may be formed in the same manner as the first metal layer 120. A fourth semiconductor layer 170 may be formed on the second metal layer 160. The fourth semiconductor layer 170 may be made of the same material as the third semiconductor layer 155. The fourth semiconductor layer 170 may be P-type.

図９を参照して、第２熱処理工程が実行されることができる。前記第２熱処理は、前記第２金属層１６０を所定の温度に加熱することを含むことができる。前記第２熱処理によって前記第２金属層１６０は、第２障壁層１６５になることができる。前記第２金属層１６０の少なくとも一部は、前記第３半導体層１５５及び前記第４半導体層１７０と反応して、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つになることができる。前記第２障壁層１６５は、前記第３半導体層１５５及び前記第４半導体層１７０とオームコンタクトを形成することができる。   Referring to FIG. 9, the second heat treatment process can be performed. The second heat treatment may include heating the second metal layer 160 to a predetermined temperature. The second metal layer 160 may become the second barrier layer 165 by the second heat treatment. At least a part of the second metal layer 160 reacts with the third semiconductor layer 155 and the fourth semiconductor layer 170 to form at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. Can be one. The second barrier layer 165 may form an ohmic contact with the third semiconductor layer 155 and the fourth semiconductor layer 170.

図１０及び図１１を参照して、前記第３半導体層１５５、前記第２障壁層１６５及び前記第４半導体層１７０がパターニングされることができる。前記パターニングは、第２マスクパターン１７５によって行われることができる。前記パターニングによって第２レッグ１５１を形成することができる。前記第２レッグ１５１は、第３半導体パターン１５６と、第２障壁パターン１６６と、第４半導体パターン１７１と、を含むことができる。前記パターニング工程の際、前記第１レッグ１１１の上部面及び側面は、前記キャッピングパターン１４６によって保護されることができる。前記第１レッグ１１１及び前記第２レッグ１５１上に絶縁層１８０が形成されることができる。   Referring to FIGS. 10 and 11, the third semiconductor layer 155, the second barrier layer 165, and the fourth semiconductor layer 170 may be patterned. The patterning may be performed by the second mask pattern 175. The second leg 151 can be formed by the patterning. The second leg 151 may include a third semiconductor pattern 156, a second barrier pattern 166, and a fourth semiconductor pattern 171. During the patterning process, an upper surface and a side surface of the first leg 111 may be protected by the capping pattern 146. An insulating layer 180 may be formed on the first leg 111 and the second leg 151.

図１２を参照して、前記絶縁層１８０が平坦化されることができる。前記平坦化は、化学的機械的平坦化ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）であることができる。前記平坦化工程で前記キャッピングパターン１４６の一部が除去されることができる。前記平坦化工程によって前記第２半導体パターン１３１の上部面及び前記第４半導体パターン１７１の上部面が露出されることができる。   Referring to FIG. 12, the insulating layer 180 may be planarized. The planarization may be chemical mechanical planarization CMP (Chemical Mechanical Polishing). A portion of the capping pattern 146 may be removed in the planarization process. The top surface of the second semiconductor pattern 131 and the top surface of the fourth semiconductor pattern 171 may be exposed through the planarization process.

図１３を参照して、前記第１レッグ１１１及び前記第２レッグ１５１上に共通電極１９０が形成されることができる。前記共通電極１９０は、ドーピングされた半導体層であることができる。前記共通電極１９０は、シリコン層又はゲルマニウム層であることができる。前記共通電極１９０は、エピタキシャル成長又はＣＶＤによって形成されることができる。前記共通電極１９０は、金属層又は金属化合物層であることができる。前記共通電極１９０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。前記共通電極１９０は、蒸発法又はスパッタリングなどのＰＶＤによって形成されることができる。   Referring to FIG. 13, a common electrode 190 may be formed on the first leg 111 and the second leg 151. The common electrode 190 may be a doped semiconductor layer. The common electrode 190 may be a silicon layer or a germanium layer. The common electrode 190 may be formed by epitaxial growth or CVD. The common electrode 190 may be a metal layer or a metal compound layer. The common electrode 190 is made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru, zinc Zn, tin Sn. In addition, one or more of chromium Cr and indium In may be included. The common electrode 190 may be formed by PVD such as evaporation or sputtering.

本発明の第１実施形態による熱電素子は、半導体ＣＭＯＳ工程によって実行されることができる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって熱電素子の効率を上げることができる。   The thermoelectric device according to the first embodiment of the present invention can be implemented by a semiconductor CMOS process. In addition, the efficiency of the thermoelectric device can be increased by the first barrier pattern 126 and the second barrier pattern 166.

（第２実施形態）
図１４乃至図２０は、本発明の第２実施形態による熱電素子及びその製造方法を説明するための断面図である。熱電素子の形成順序及び電極の分離形態を除外すると、この実施形態は上述された第１実施形態と類似である。従って、説明の簡潔さのために重複する技術的な特徴に対する説明は後述で省略される。 (Second Embodiment)
14 to 20 are cross-sectional views illustrating a thermoelectric element and a method for manufacturing the same according to the second embodiment of the present invention. Excluding the order in which the thermoelectric elements are formed and the separation form of the electrodes, this embodiment is similar to the first embodiment described above. Therefore, for the sake of brevity, descriptions of overlapping technical features will be omitted later.

図１４を参照して、本発明の第２実施形態による熱電素子が提供される。基板１００上に共通電極１９０が形成されることができる。前記基板１００は、シリコンＳｉ又はゲルマニウムＧｅ基板であることができる。前記共通電極１９０は、ドーピングされた半導体層であることができる。前記共通電極１９０は、シリコン層又はゲルマニウム層であることができる。前記共通電極１９０は、金属層又は金属化合物層であることができる。前記共通電極１９０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。   Referring to FIG. 14, a thermoelectric device according to a second embodiment of the present invention is provided. A common electrode 190 may be formed on the substrate 100. The substrate 100 may be a silicon Si or germanium Ge substrate. The common electrode 190 may be a doped semiconductor layer. The common electrode 190 may be a silicon layer or a germanium layer. The common electrode 190 may be a metal layer or a metal compound layer. The common electrode 190 is made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru, zinc Zn, tin Sn. In addition, one or more of chromium Cr and indium In may be included.

前記共通電極１９０上に第１レッグ１１１が提供されることができる。前記第１レッグ１１１は、第１半導体パターン１１６と、第１障壁パターン１２６と、第２半導体パターン１３１と、を含むことができる。前記第１半導体パターン１１６及び第２半導体パターン１３１は、Ｎ型半導体であることができる。前記第１半導体パターン１１６及び前記第２半導体パターン１３１の間に前記第１障壁パターン１２６が提供されることができる。前記第１障壁パターン１２６は、前記第１レッグ１１１内に複数個が形成されることができる。前記第１障壁パターン１２６は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１とオームコンタクトを形成することができる。前記第１障壁パターン１２６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記金属化合物は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ又はイッテルビウムＹｂを含むことができる。前記第１障壁パターン１２６の熱伝導度は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１の熱伝導度より小さいことでありうる。前記第１障壁パターン１２６の電気伝導度は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１の以上でありうる。前記第１レッグ１１１の側壁上にキャッピングパターン１４６が提供されることができる。前記キャッピングパターン１４６は、シリコン酸化膜、シリコン窒化膜又はシリコン酸化窒化膜であることができる。   A first leg 111 may be provided on the common electrode 190. The first leg 111 may include a first semiconductor pattern 116, a first barrier pattern 126, and a second semiconductor pattern 131. The first semiconductor pattern 116 and the second semiconductor pattern 131 may be an N-type semiconductor. The first barrier pattern 126 may be provided between the first semiconductor pattern 116 and the second semiconductor pattern 131. A plurality of the first barrier patterns 126 may be formed in the first leg 111. The first barrier pattern 126 may form an ohmic contact with the first semiconductor pattern 116 and the second semiconductor pattern 131. The first barrier pattern 126 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The metal compound may include erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, or ytterbium Yb. The thermal conductivity of the first barrier pattern 126 may be smaller than the thermal conductivity of the first semiconductor pattern 116 and the second semiconductor pattern 131. The electrical conductivity of the first barrier pattern 126 may be greater than that of the first semiconductor pattern 116 and the second semiconductor pattern 131. A capping pattern 146 may be provided on the sidewall of the first leg 111. The capping pattern 146 may be a silicon oxide film, a silicon nitride film, or a silicon oxynitride film.

前記共通電極１９０上に第２レッグ１５１が提供されることができる。前記第２レッグ１５１は、第３半導体パターン１５６と、第２障壁パターン１６６と、第４半導体パターン１７１と、を含むことができる。前記第３半導体パターン１５６及び第４半導体パターン１７１は、Ｐ型半導体であることができる。前記第３半導体パターン１５６及び前記第４半導体パターン１７１の間に前記第２障壁パターン１６６が提供されることができる。前記第２障壁パターン１６６は、前記第２レッグ１５１内に複数個が形成されることができる。前記第２障壁パターン１６６は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１とオームコンタクトを形成することができる。前記第２障壁パターン１６６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記金属化合物は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ又はイッテルビウムＹｂを含むことができる。前記第２障壁パターン１６６の熱伝導度は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１の熱伝導度より小さいことでありうる。前記第２障壁パターン１６６の電気伝導度は、前記第３半導体パターン１５６及び前記第４半導体パターン１７１以上であることができる。前記第１レッグ１１１及び前記第２レッグ１５１は、第１絶縁層１８０内に提供されることができる。   A second leg 151 may be provided on the common electrode 190. The second leg 151 may include a third semiconductor pattern 156, a second barrier pattern 166, and a fourth semiconductor pattern 171. The third semiconductor pattern 156 and the fourth semiconductor pattern 171 may be a P-type semiconductor. The second barrier pattern 166 may be provided between the third semiconductor pattern 156 and the fourth semiconductor pattern 171. A plurality of the second barrier patterns 166 may be formed in the second leg 151. The second barrier pattern 166 may form an ohmic contact with the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The second barrier pattern 166 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The metal compound may include erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, or ytterbium Yb. The thermal conductivity of the second barrier pattern 166 may be smaller than the thermal conductivity of the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The second barrier pattern 166 may have an electrical conductivity equal to or higher than the third semiconductor pattern 156 and the fourth semiconductor pattern 171. The first leg 111 and the second leg 151 may be provided in the first insulating layer 180.

前記第１レッグ１１１上に第１電極１１０が提供されることができる。前記第１電極１１０は、半導体電極であることができる。前記第２レッグ１５１上に第２電極１５０が提供されることができる。前記第２電極１５０は、半導体電極であることができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。前記第１及び第２電極１１０、１５０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。前記第１電極１１０は、前記第２電極１５０と第２絶縁層１８５によって電気的に分離されることができる。   A first electrode 110 may be provided on the first leg 111. The first electrode 110 may be a semiconductor electrode. A second electrode 150 may be provided on the second leg 151. The second electrode 150 may be a semiconductor electrode. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer. The first and second electrodes 110 and 150 are made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru. , Zinc Zn, tin Sn, chromium Cr, and indium In may be included. The first electrode 110 may be electrically separated by the second electrode 150 and the second insulating layer 185.

本発明の第２実施形態による熱電素子は、前記共通電極１９０が前記第１絶縁層１８０によって、前記第１及び第２電極１１０、１５０と分離されることができる。前記共通電極１９０は、熱吸収部に作用することができる。前記第１及び第２電極１１０、１５０は、熱放出部に作用するできる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって熱電素子の効率を上げることができる。   In the thermoelectric device according to the second embodiment of the present invention, the common electrode 190 may be separated from the first and second electrodes 110 and 150 by the first insulating layer 180. The common electrode 190 may act on the heat absorption unit. The first and second electrodes 110 and 150 may act on the heat release unit. In addition, the efficiency of the thermoelectric device can be increased by the first barrier pattern 126 and the second barrier pattern 166.

図１５乃至図２０を参照して、本発明の第２実施形態による熱電素子の製造方法が説明される。   A method for manufacturing a thermoelectric device according to the second embodiment of the present invention will be described with reference to FIGS.

図１５を参照して、基板１００上に共通電極１９０が形成されることができる。前記共通電極１９０は、半導体層であることができる。前記共通電極１９０は、シリコン層又はゲルマニウム層であることができる。前記共通電極１９０は、エピタキシャル成長又はＣＶＤによって形成されることができる。前記共通電極１９０は、金属層又は金属化合物層であることができる。前記共通電極１９０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。前記共通電極１９０は、蒸発法又はスパッタリングなどのＰＶＤによって形成されることができる。   Referring to FIG. 15, the common electrode 190 may be formed on the substrate 100. The common electrode 190 may be a semiconductor layer. The common electrode 190 may be a silicon layer or a germanium layer. The common electrode 190 may be formed by epitaxial growth or CVD. The common electrode 190 may be a metal layer or a metal compound layer. The common electrode 190 is made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru, zinc Zn, tin Sn. In addition, one or more of chromium Cr and indium In may be included. The common electrode 190 may be formed by PVD such as evaporation or sputtering.

前記共通電極１９０上に第１半導体層１１５が形成されることができる。前記第１半導体層１１５は、第１導電型不純物にドーピングされたシリコン又はゲルマニウム層であることができる。前記第１半導体層１１５は、前記基板１００からエピタキシ工程によって形成されることができる。前記第１半導体層１１５は、前記共通電極１９０上に化学的気相蒸着ＣＶＤによって形成されることができる。前記第１半導体層１１５上に第１金属層１２０が形成されることができる。前記第１金属層１２０は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、マグネシウムＭｇ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ及びイッテルビウムＹｂの中、一つ以上を含むことができる。前記第１金属層１２０は、蒸発法又はスパッタリングなどのＰＶＤによって形成されることができる。前記第１金属層１２０上に第２半導体層１３０が形成されることができる。前記第２半導体層１３０は、前記第１半導体層１１５と同一の物質であることができる。前記第２半導体層１３０は、Ｎ型であることができる。   A first semiconductor layer 115 may be formed on the common electrode 190. The first semiconductor layer 115 may be a silicon or germanium layer doped with a first conductivity type impurity. The first semiconductor layer 115 may be formed from the substrate 100 by an epitaxy process. The first semiconductor layer 115 may be formed on the common electrode 190 by chemical vapor deposition CVD. A first metal layer 120 may be formed on the first semiconductor layer 115. The first metal layer 120 may include at least one of erbium Er, europium Eu, samarium Sm, magnesium Mg, platinum Pt, cobalt Co, nickel Ni, and ytterbium Yb. The first metal layer 120 may be formed by PVD such as evaporation or sputtering. A second semiconductor layer 130 may be formed on the first metal layer 120. The second semiconductor layer 130 may be made of the same material as the first semiconductor layer 115. The second semiconductor layer 130 may be N-type.

図１６を参照して、前記第２半導体層１３０上にマスクパターン（図示せず）を形成した後、パターニング工程が実行されることができる。前記パターニング工程は、乾燥式エッチングであることができる。前記パターニング工程によって第１レッグ１１１が形成されることができる。前記第１レッグ１１１は、第１半導体パターン１１６と、第１金属パターン１２１と、第２半導体パターン１３１と、を含むことができる。前記第１レッグ１１１の上部面及び側壁上にキャッピングパターン１４６が形成されることができる。前記キャッピングパターン１４６は、シリコン窒化膜、シリコン酸化膜又はシリコン酸化窒化膜であることができる。前記キャッピングパターン１４６は、シリコン窒化膜、シリコン酸化膜又はシリコン酸化窒化膜をコンフォーマルに塗布した後、その一部をエッチングして形成されることができる。   Referring to FIG. 16, after a mask pattern (not shown) is formed on the second semiconductor layer 130, a patterning process may be performed. The patterning process may be dry etching. The first leg 111 may be formed through the patterning process. The first leg 111 may include a first semiconductor pattern 116, a first metal pattern 121, and a second semiconductor pattern 131. A capping pattern 146 may be formed on the upper surface and the sidewall of the first leg 111. The capping pattern 146 may be a silicon nitride film, a silicon oxide film, or a silicon oxynitride film. The capping pattern 146 may be formed by applying a silicon nitride film, a silicon oxide film, or a silicon oxynitride film conformally and then etching a part thereof.

図１７を参照して、前記共通電極１９０上に第３半導体層１５５が形成されることができる。前記第３半導体層１５５は、前記第１半導体層１１５と同一の方法に形成されることができる。前記第３半導体層１５５は、Ｐ型であることができる。前記第３半導体層１５５上に第２金属層１６０が形成されることができる。前記第２金属層１６０は、前記第１金属層１２０と同一の方法に形成されることができる。前記第２金属層１６０上に第４半導体層１７０が形成されることができる。前記第４半導体層１７０は、前記第３半導体層１５５と同一の物質であることができる。前記第４半導体層１７０は、Ｐ型であることができる。   Referring to FIG. 17, a third semiconductor layer 155 may be formed on the common electrode 190. The third semiconductor layer 155 may be formed in the same method as the first semiconductor layer 115. The third semiconductor layer 155 may be P-type. A second metal layer 160 may be formed on the third semiconductor layer 155. The second metal layer 160 may be formed in the same manner as the first metal layer 120. A fourth semiconductor layer 170 may be formed on the second metal layer 160. The fourth semiconductor layer 170 may be made of the same material as the third semiconductor layer 155. The fourth semiconductor layer 170 may be P-type.

図１８を参照して、熱処理工程が実行されることができる。前記熱処理工程は、前記第１金属パターン１２１及び前記第２金属層１６０を所定の温度に加熱することを含むことができる。前記熱処理工程によって前記第１金属パターン１２１は、第１障壁パターン１２６になることができる。前記第１金属パターン１２１の少なくとも一部は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１と反応して、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つになることができる。前記第１障壁パターン１２６は、前記第１半導体パターン１１６及び前記第２半導体パターン１３１とオームコンタクトを形成することができる。前記熱処理工程によって前記第２金属層１６０は、第２障壁層１６５になることができる。前記第２金属層１６０の少なくとも一部は、前記第３半導体層１５５及び前記第４半導体層１７０と反応して、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つになることができる。前記第２障壁層１６５は、前記第３半導体層１５５及び前記第４半導体層１７０とオームコンタクトを形成することができる。   Referring to FIG. 18, a heat treatment process can be performed. The heat treatment process may include heating the first metal pattern 121 and the second metal layer 160 to a predetermined temperature. The first metal pattern 121 may become the first barrier pattern 126 by the heat treatment process. At least a part of the first metal pattern 121 reacts with the first semiconductor pattern 116 and the second semiconductor pattern 131, and is at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. Can be one. The first barrier pattern 126 may form an ohmic contact with the first semiconductor pattern 116 and the second semiconductor pattern 131. The second metal layer 160 may become the second barrier layer 165 by the heat treatment process. At least a part of the second metal layer 160 reacts with the third semiconductor layer 155 and the fourth semiconductor layer 170 to form at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. Can be one. The second barrier layer 165 may form an ohmic contact with the third semiconductor layer 155 and the fourth semiconductor layer 170.

図１９を参照して、前記第３半導体層１５５、前記第２障壁層１６５及び前記第４半導体層１７０がパターニングされることができる。前記パターニングは、マスクパターンによって行われることができる。前記パターニングによって第２レッグ１５１が形成されることができる。前記第２レッグ１５１は、第３半導体パターン１５６と、第２障壁パターン１６６と、第４半導体パターン１７１と、を含むことができる。前記パターニング工程の際、前記第１レッグ１１１の上部面及び側壁は、前記キャッピングパターン１４６によって保護されることができる。前記第１レッグ１１１及び前記第２レッグ１５１上に第１絶縁層１８０が形成されることができる。前記第１絶縁層１８０が平坦化されることができる。前記平坦化は、化学的機械的平坦化ＣＭＰであることができる。前記平坦化工程で前記キャッピングパターン１４６の一部が除去されることができる。前記平坦化工程によって、前記第２半導体パターン１３１の上部面及び前記第４半導体パターン１７１の上部面が露出されることができる。   Referring to FIG. 19, the third semiconductor layer 155, the second barrier layer 165, and the fourth semiconductor layer 170 may be patterned. The patterning may be performed using a mask pattern. A second leg 151 may be formed by the patterning. The second leg 151 may include a third semiconductor pattern 156, a second barrier pattern 166, and a fourth semiconductor pattern 171. During the patterning process, an upper surface and sidewalls of the first leg 111 may be protected by the capping pattern 146. A first insulating layer 180 may be formed on the first leg 111 and the second leg 151. The first insulating layer 180 may be planarized. The planarization may be chemical mechanical planarization CMP. A portion of the capping pattern 146 may be removed in the planarization process. Through the planarization process, the upper surface of the second semiconductor pattern 131 and the upper surface of the fourth semiconductor pattern 171 may be exposed.

図２０を参照して、前記第１レッグ１１１上に第１電極１１０が形成されることができる。前記第１電極１１０は、前記第１レッグ１１１上に第２絶縁層１８５を形成した後、パターニングして形成されたリセス領域に形成されることができる。前記第１電極１１０は、ＣＶＤ工程によって、前記リセス領域内に形成されることができる。又は、前記第１電極１１０は、前記第１レッグ１１１上に半導体層又は金属層を形成したした後、パターニングして形成されることができる。前記第１電極１１０は、前記第１レッグ１１１からエピタキシ工程によって形成されることができる。前記第１電極１１０は、半導体電極であることができる。前記第２電極１５０は、前記第１電極１１０と同一の方法に形成されることができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。前記第１及び第２電極１１０、１５０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。前記第１及び第２電極１１０、１５０は、蒸発法又はスパッタリングなどのＰＶＤによって形成されることができる。前記第１電極１１０と前記第２電極１５０は、前記第２絶縁層１８５によって電気的に分離されることができる。   Referring to FIG. 20, the first electrode 110 may be formed on the first leg 111. The first electrode 110 may be formed in a recess region formed by patterning the second insulating layer 185 on the first leg 111. The first electrode 110 may be formed in the recess region by a CVD process. Alternatively, the first electrode 110 may be formed by patterning after forming a semiconductor layer or a metal layer on the first leg 111. The first electrode 110 may be formed from the first leg 111 by an epitaxy process. The first electrode 110 may be a semiconductor electrode. The second electrode 150 may be formed in the same manner as the first electrode 110. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer. The first and second electrodes 110 and 150 are made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru. , Zinc Zn, tin Sn, chromium Cr, and indium In may be included. The first and second electrodes 110 and 150 may be formed by PVD such as evaporation or sputtering. The first electrode 110 and the second electrode 150 may be electrically separated by the second insulating layer 185.

本発明の第２実施形態による熱電素子は、半導体ＣＭＯＳ工程によって実行されることができる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって、熱電素子の効率を上げることができる。   The thermoelectric device according to the second embodiment of the present invention can be implemented by a semiconductor CMOS process. Further, the efficiency of the thermoelectric device can be increased by the first barrier pattern 126 and the second barrier pattern 166.

（第３実施形態）
図２１は、本発明の第３実施形態による熱電素子及びその製造方法を説明するための断面図である。レッグの個数、障壁パターンの個数の差を除外すると、この実施形態は上述された第１実施形態と類似である。従って、説明の簡潔さのために重複する技術的な特徴に対する説明は後述で省略される。 (Third embodiment)
FIG. 21 is a cross-sectional view for explaining a thermoelectric element and a method for manufacturing the same according to a third embodiment of the present invention. Excluding the difference in the number of legs and the number of barrier patterns, this embodiment is similar to the first embodiment described above. Therefore, for the sake of brevity, descriptions of overlapping technical features will be omitted later.

図２１を参照して、基板１００に準備層１０５が提供されることができる。前記準備層１０５上に第１電極１１０及び第２電極１５０が提供される。前記基板１００は、シリコンＳｉ又はゲルマニウムＧｅ基板であることができる。前記第１電極１１０は、半導体電極であることができる。前記第２電極１５０は、半導体電極であることができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。前記第１電極１１０は、前記第２電極１５０と接触して電気的に連結されることができる。   Referring to FIG. 21, a preparation layer 105 may be provided on the substrate 100. A first electrode 110 and a second electrode 150 are provided on the preparation layer 105. The substrate 100 may be a silicon Si or germanium Ge substrate. The first electrode 110 may be a semiconductor electrode. The second electrode 150 may be a semiconductor electrode. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer. The first electrode 110 may be in contact with and electrically connected to the second electrode 150.

前記第１電極１１０上に第１レッグ１１１が提供されることができる。前記第１レッグ１１１は、第１半導体パターン１１６、１３１、１３２と、第１障壁パターン１２６と、を含むことができる。前記第１半導体パターン１１６、１３１、１３２は、Ｎ型半導体であることができる。前記第１半導体パターン１１６、１３１、１３２の間に前記第１障壁パターン１２６が提供されることができる。前記第１障壁パターン１２６の個数は制限されない。   A first leg 111 may be provided on the first electrode 110. The first leg 111 may include first semiconductor patterns 116, 131 and 132 and a first barrier pattern 126. The first semiconductor patterns 116, 131 and 132 may be N-type semiconductors. The first barrier pattern 126 may be provided between the first semiconductor patterns 116, 131 and 132. The number of the first barrier patterns 126 is not limited.

前記第１障壁パターン１２６は、前記第１半導体パターン１１６、１３１、１３２とオームコンタクトを形成することができる。前記第１障壁パターン１２６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記第１障壁パターン１２６の熱伝導度は、前記第１半導体パターン１１６、１３１、１３２の熱伝導度より小さいことでありうる。前記第１障壁パターン１２６の電気伝導度は、前記第１半導体パターン１１６、１３１、１３２の以上でありうる。前記第１レッグ１１１の側壁上にキャッピングパターン１４６が提供されることができる。前記第１レッグ１１１は、図示されたように複数個が提供されることができる。   The first barrier pattern 126 may form an ohmic contact with the first semiconductor patterns 116, 131, and 132. The first barrier pattern 126 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The thermal conductivity of the first barrier pattern 126 may be smaller than the thermal conductivity of the first semiconductor patterns 116, 131 and 132. The electrical conductivity of the first barrier pattern 126 may be greater than that of the first semiconductor patterns 116, 131 and 132. A capping pattern 146 may be provided on the sidewall of the first leg 111. A plurality of the first legs 111 may be provided as illustrated.

前記第２電極１５０上に第２レッグ１５１が提供されることができる。前記第２レッグ１５１は、第２半導体パターン１５６、１７１、１７２と、第２障壁パターン１６６と、を含むことができる。前記第２半導体パターン１５６、１７１、１７２は、Ｐ型半導体であることができる。前記第２半導体パターン１５６、１７１、１７２の間に前記第２障壁パターン１６６が提供されることができる。前記第２障壁パターン１６６は、前記第２半導体パターン１５６、１７１、１７２とオームコンタクトを形成することができる。前記第２障壁パターン１６６は、Ｓｉ-金属化合物、Ｇｅ-金属化合物、及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つであることができる。前記第２障壁パターン１６６の熱伝導度は、前記第２半導体パターン１５６、１７１、１７２の熱伝導度より小さいことでありうる。前記第２障壁パターン１６６の電気伝導度は、前記第２半導体パターン１５６、１７１、１７２の以上でありうる。前記第２レッグ１５１の個数は制限されない。前記第１レッグ１１１及び前記第２レッグ１５１は、絶縁層１８０内に提供されることができる。   A second leg 151 may be provided on the second electrode 150. The second leg 151 may include second semiconductor patterns 156, 171 and 172 and a second barrier pattern 166. The second semiconductor patterns 156, 171, and 172 may be P-type semiconductors. The second barrier pattern 166 may be provided between the second semiconductor patterns 156, 171, and 172. The second barrier pattern 166 may form an ohmic contact with the second semiconductor patterns 156, 171, and 172. The second barrier pattern 166 may be at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. The thermal conductivity of the second barrier pattern 166 may be smaller than the thermal conductivity of the second semiconductor patterns 156, 171 and 172. The electrical conductivity of the second barrier pattern 166 may be greater than that of the second semiconductor patterns 156, 171 and 172. The number of the second legs 151 is not limited. The first leg 111 and the second leg 151 may be provided in the insulating layer 180.

本発明の第３実施形態による熱電素子は、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって、熱伝導度を下げることができる。又、前記第１障壁パターン１２６は、前記第１半導体パターン１１６、１３１、１３２の電気伝導度の以上でありうる。前記第２障壁パターン１６６は、前記第２半導体パターン１５６、１７１、１７２の電気伝導度の以上でありうる。従って、熱電素子のＺＴ値を向上させることができる。   The thermoelectric device according to the third embodiment of the present invention can reduce thermal conductivity by the first barrier pattern 126 and the second barrier pattern 166. In addition, the first barrier pattern 126 may be equal to or higher than the electrical conductivity of the first semiconductor patterns 116, 131, and 132. The second barrier pattern 166 may have a conductivity higher than that of the second semiconductor patterns 156, 171 and 172. Therefore, the ZT value of the thermoelectric element can be improved.

前記第１レッグ１１１及び前記第２レッグ１５１上に共通電極１９０が提供されることができる。前記共通電極１９０は、ドーピングされた半導体層であることができる。前記共通電極１９０は、シリコン層又はゲルマニウム層であることができる。前記共通電極１９０は、金属層又は金属化合物層であることができる。前記共通電極１９０は、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、炭素Ｃ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎの中、一つ以上を含むことができる。   A common electrode 190 may be provided on the first leg 111 and the second leg 151. The common electrode 190 may be a doped semiconductor layer. The common electrode 190 may be a silicon layer or a germanium layer. The common electrode 190 may be a metal layer or a metal compound layer. The common electrode 190 is made of aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, carbon C, molybdenum Mo, tantalum Ta, iridium Ir, ruthenium Ru, zinc Zn, tin Sn. In addition, one or more of chromium Cr and indium In may be included.

本発明の第３実施形態による熱電素子は、前記共通電極１９０が前記絶縁層１８０によって前記第１及び第２電極１１０、１５０と分離されることができる。又、前記第１障壁パターン１２６及び前記第２障壁パターン１６６によって、熱電素子の効率を上げることができる。   In the thermoelectric device according to the third embodiment of the present invention, the common electrode 190 may be separated from the first and second electrodes 110 and 150 by the insulating layer 180. Further, the efficiency of the thermoelectric device can be increased by the first barrier pattern 126 and the second barrier pattern 166.

図２２は、本発明の実施形態による熱電素子の連結を示す。第１熱電素子Ｉの第２電極１５０は、第２熱電素子IIの第１電極１１０と電気的に連結されることができる。前記第２熱電素子IIの第２電極１５０は、第３熱電素子IIIの第１電極１１０と電気的に連結されることができる。前記第１乃至第３熱電素子Ｉ、II、IIIの第１電極１１０は、Ｎ型半導体であることができる。前記第１乃至第３熱電素子Ｉ、II、IIIの第２電極１５０は、Ｐ型半導体であることができる。前記第１及び第２電極１１０、１５０は、金属層又は金属化合物層であることができる。   FIG. 22 illustrates connection of thermoelectric elements according to an embodiment of the present invention. The second electrode 150 of the first thermoelectric element I may be electrically connected to the first electrode 110 of the second thermoelectric element II. The second electrode 150 of the second thermoelectric element II may be electrically connected to the first electrode 110 of the third thermoelectric element III. The first electrodes 110 of the first to third thermoelectric elements I, II, and III may be N-type semiconductors. The second electrodes 150 of the first to third thermoelectric elements I, II, and III may be P-type semiconductors. The first and second electrodes 110 and 150 may be a metal layer or a metal compound layer.

前記第１乃至第３熱電素子I、II、IIIの共通電極１９０に熱が供給されると、前記第１熱電素子Iの第１電極１１０から前記第３熱電素子IIIの第２電極１５０へ電流が流れることができる。   When heat is supplied to the common electrode 190 of the first to third thermoelectric elements I, II, III, a current flows from the first electrode 110 of the first thermoelectric element I to the second electrode 150 of the third thermoelectric element III. Can flow.

前記実施形態の説明は、本発明のより徹底な理解を提供するために図面を参照に例えたことに過ぎないので、本発明を限定する意味に解析してはいけない。そして、本発明の技術分野で通常の知識を有した者に本発明の基本的な原理を抜け出さない範囲内で多様な変化と変更が可能であることは当然である。   The description of the above embodiments has only been illustrated with reference to the drawings to provide a more thorough understanding of the present invention, and should not be construed as limiting the present invention. Naturally, various changes and modifications can be made without departing from the basic principle of the present invention to those who have ordinary knowledge in the technical field of the present invention.

１００ 基板
１１０ 第１電極
１５０ 第２電極
１１１ 第１レッグ
１５１ 第２レッグ
１２６ 第１障壁パターン
１６６ 第２障壁パターン
１８０ 絶縁層
１９０ 共通電極 100 substrate 110 first electrode 150 second electrode 111 first leg 151 second leg 126 first barrier pattern 166 second barrier pattern 180 insulating layer 190 common electrode

Claims (20)

第１電極及び第２電極と、
前記第１電極上に提供され、少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１障壁パターンを含む第１レッグと、
前記第２電極上に提供され、少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２障壁パターンを含む第２レッグと、
前記第１レッグ及び前記第２レッグ上に提供される共通電極と、を含み、
前記第１障壁パターンの熱伝導度は、前記第１半導体パターンの熱伝導度より小さく、
前記第２障壁パターンの熱伝導度は、前記第２半導体パターンの熱伝導度より小さく、
前記第１障壁パターンは前記第１半導体パターンと金属パターンとが熱処理を受けて前記金属パターンの少なくとも一部が変成されることによって生成され、前記第２障壁パターンは前記第２半導体パターンと金属パターンとが熱処理を受けて前記金属パターンの少なくとも一部が変成されることによって生成されることを特徴とする熱電素子。 A first electrode and a second electrode;
A first leg provided on the first electrode and including at least one first semiconductor pattern and at least one first barrier pattern;
A second leg provided on the second electrode and including at least one second semiconductor pattern and at least one second barrier pattern;
A common electrode provided on the first leg and the second leg,
The thermal conductivity of the first barrier pattern is smaller than the thermal conductivity of the first semiconductor pattern,
The thermal conductivity of the second barrier pattern is smaller than the thermal conductivity of the second semiconductor pattern,
The first barrier pattern is generated by subjecting the first semiconductor pattern and the metal pattern to a heat treatment to transform at least a part of the metal pattern, and the second barrier pattern is the second semiconductor pattern and the metal pattern. Are generated by subjecting at least a part of the metal pattern to a heat treatment. 前記第１障壁パターンは、前記複数個の第１半導体パターンの間に提供されることを特徴とする請求項１に記載の熱電素子。   The thermoelectric device of claim 1, wherein the first barrier pattern is provided between the plurality of first semiconductor patterns. 前記第２障壁パターンは、前記複数個の第２半導体パターンの間に提供されることを特徴とする請求項１に記載の熱電素子。   The thermoelectric device of claim 1, wherein the second barrier pattern is provided between the plurality of second semiconductor patterns. 前記複数個の第１半導体パターンは、互いに異なる物質である、或いは互いに異なる電気的な特性を有することを特徴とする請求項２に記載の熱電素子。   The thermoelectric device according to claim 2, wherein the plurality of first semiconductor patterns are made of different materials or have different electrical characteristics. 前記複数個の第２半導体パターンは、互いに異なる物質である、或いは互いに異なる電気的な特性を有することを特徴とする請求項３に記載の熱電素子。   The thermoelectric device according to claim 3, wherein the plurality of second semiconductor patterns are different materials or have different electrical characteristics. 前記第１半導体パターンは、第１導電型の半導体パターンであり、前記第２半導体パターンは、第２導電型の半導体パターンであることを特徴とする請求項１に記載の熱電素子。   The thermoelectric device according to claim 1, wherein the first semiconductor pattern is a first conductivity type semiconductor pattern, and the second semiconductor pattern is a second conductivity type semiconductor pattern. 前記第１半導体パターン及び前記第２半導体パターンは、シリコンＳｉ又はゲルマニウムＧｅを含むことを特徴とする請求項１に記載の熱電素子。   The thermoelectric device according to claim 1, wherein the first semiconductor pattern and the second semiconductor pattern include silicon Si or germanium Ge. 前記第１障壁パターン及び前記第２障壁パターンは、Ｓｉ-金属化合物、Ｇｅ-金属化合物及びＳｉ-Ｇｅ金属化合物の中、少なくとも一つ以上を含むことを特徴とする請求項７に記載の熱電素子。   The thermoelectric device of claim 7, wherein the first barrier pattern and the second barrier pattern include at least one of a Si-metal compound, a Ge-metal compound, and a Si-Ge metal compound. . 前記金属化合物は、エルビウムＥｒ、ユウロピウムＥｕ、サマリウムＳｍ、白金Ｐｔ、コバルトＣｏ、ニッケルＮｉ及びイッテルビウムＹｂの中、少なくとも一つ以上を含むことを特徴とする請求項８に記載の熱電素子。 The metal compound, erbium Er, europium Eu, samarium S m, platinum Pt, cobalt Co, among nickel Ni and ytterbium Yb, thermoelectric device according to claim 8, characterized in that it comprises at least one or more. 前記共通電極、前記第１電極及び前記第２電極は、シリコンＳｉ又はゲルマニウムＧｅであることを特徴とする請求項１に記載の熱電素子。   The thermoelectric element according to claim 1, wherein the common electrode, the first electrode, and the second electrode are silicon Si or germanium Ge. 前記共通電極、前記第１電極及び前記第２電極は、炭素Ｃ、アルミニウムＡｌ、銅Ｃｕ、タングステンＷ、チタンＴｉ、銀Ａｇ、金Ａｕ、白金Ｐｔ、ニッケルＮｉ、モリブデンＭｏ、タンタルＴａ、イリジウムＩｒ、ルテニウムＲｕ、亜鉛Ｚｎ、錫Ｓｎ、クロムＣｒ及びインジウムＩｎを含むグループで選択される少なくとも一つ以上を含むことを特徴とする請求項１に記載の熱電素子。   The common electrode, the first electrode, and the second electrode are carbon C, aluminum Al, copper Cu, tungsten W, titanium Ti, silver Ag, gold Au, platinum Pt, nickel Ni, molybdenum Mo, tantalum Ta, iridium Ir. 2. The thermoelectric device according to claim 1, comprising at least one selected from the group including ruthenium Ru, zinc Zn, tin Sn, chromium Cr, and indium In. 前記第１レッグと前記第２レッグが複数個が提供されることを特徴とする請求項１に記載の熱電素子。   The thermoelectric device of claim 1, wherein a plurality of the first legs and the second legs are provided. 前記第１障壁パターンの電気伝導度は、前記第１半導体パターンの電気伝導度以上であり、前記第２障壁パターンの電気伝導度は、前記第２半導体パターンの電気伝導度以上であることを特徴とする請求項１に記載の熱電素子。   The electrical conductivity of the first barrier pattern is greater than or equal to the electrical conductivity of the first semiconductor pattern, and the electrical conductivity of the second barrier pattern is greater than or equal to the electrical conductivity of the second semiconductor pattern. The thermoelectric device according to claim 1. 前記第１障壁パターンは、前記第１半導体パターンとオームコンタクトを形成し、前記第２障壁パターンは、前記第２半導体パターンとオームコンタクトを形成することを特徴とする請求項１に記載の熱電素子。   The thermoelectric device of claim 1, wherein the first barrier pattern forms an ohmic contact with the first semiconductor pattern, and the second barrier pattern forms an ohmic contact with the second semiconductor pattern. . 前記第１レッグ及び前記第２レッグの中、一つの側壁上にキャッピングパターンが提供されることを特徴とする請求項１に記載の熱電素子。   The thermoelectric device of claim 1, wherein a capping pattern is provided on one side wall of the first leg and the second leg. 第１電極及び第２電極と、前記第１電極上に提供され、少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１障壁パターンを含む第１レッグと、前記第２電極上に提供され、少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２障壁パターンを含む第２レッグと、前記第１レッグ及び前記第２レッグ上に提供される共通電極を含む複数の熱電素子と、を含み、
一つの熱電素子の前記第１電極は、隣接した異なる熱電素子の前記第２電極と電気的に連結され、
前記複数の熱電素子の共通電極は、相互電気的に絶縁され、
前記第１障壁パターンは前記第１半導体パターンと金属パターンとが熱処理を受けて前記金属パターンの少なくとも一部が変成されることによって生成され、前記第２障壁パターンは前記第２半導体パターンと金属パターンとが熱処理を受けて前記金属パターンの少なくとも一部が変成されることによって生成されることを特徴とする熱電素子アレイ。 A first leg provided on the first electrode and including at least one first semiconductor pattern and at least one first barrier pattern; and on the second electrode. And a plurality of thermoelectrics including a second leg including at least one second semiconductor pattern and at least one second barrier pattern, and a common electrode provided on the first leg and the second leg. An element,
The first electrode of one thermoelectric element is electrically connected to the second electrode of a different adjacent thermoelectric element;
The common electrodes of the plurality of thermoelectric elements are electrically insulated from each other;
The first barrier pattern is generated by subjecting the first semiconductor pattern and the metal pattern to a heat treatment to transform at least a part of the metal pattern, and the second barrier pattern is the second semiconductor pattern and the metal pattern. The thermoelectric element array is generated by subjecting at least a part of the metal pattern to a heat treatment. 基板上に第１電極及び第２電極を形成することと、
前記第１電極上に少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１金属層パターンを含む第１レッグを形成することと、
前記第１半導体パターン及び前記第１金属パターンを熱処理して、前記第１金属パターンの少なくとも一部を第１障壁パターンに変成することと、
前記第２電極上に少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２金属層パターンを含む第２レッグを形成することと、
前記第２半導体パターン及び前記第２金属パターンを熱処理して、前記第２金属パターンの少なくとも一部を第２障壁パターンに変成することと、
前記第１レッグ及び前記第２レッグ上に共通電極を形成することと、を含むことを特徴とする熱電素子製造方法。 Forming a first electrode and a second electrode on a substrate;
Forming a first leg including at least one first semiconductor pattern and at least one first metal layer pattern on the first electrode;
Heat-treating the first semiconductor pattern and the first metal pattern to transform at least a part of the first metal pattern into a first barrier pattern;
Forming a second leg including at least one second semiconductor pattern and at least one second metal layer pattern on the second electrode;
Heat-treating the second semiconductor pattern and the second metal pattern to transform at least a part of the second metal pattern into a second barrier pattern;
Forming a common electrode on the first leg and the second leg. A method of manufacturing a thermoelectric element, comprising: 前記第１半導体パターン及び前記第１金属パターンを熱処理すること並びに前記第２半導体パターン及び前記第２金属パターンを熱処理することは、同時に行われることを特徴とする請求項１７に記載の熱電素子製造方法。   The thermoelectric element manufacturing method according to claim 17, wherein the heat treatment of the first semiconductor pattern and the first metal pattern and the heat treatment of the second semiconductor pattern and the second metal pattern are performed simultaneously. Method. 前記第２レッグを形成する前に、前記第１レッグ上にキャッピングパターンを形成することをさらに含むことを特徴とする請求項１７に記載の熱電素子製造方法。   The method of claim 17, further comprising forming a capping pattern on the first leg before forming the second leg. 基板上に共通電極を形成することと、
前記共通電極上に少なくとも一つ以上の第１半導体パターン及び少なくとも一つ以上の第１金属層パターンを含む第１レッグを形成することと、
前記第１半導体パターン及び前記第１金属パターンを熱処理して、前記第１金属パターンの少なくとも一部を第１障壁パターンに変成することと、
前記共通電極上に少なくとも一つ以上の第２半導体パターン及び少なくとも一つ以上の第２金属パターンを含む第２レッグを形成することと、
前記第２半導体パターン及び前記第２金属パターンを熱処理して、前記第２金属パターンの少なくとも一部を第２障壁パターンに変成することと、
前記第１レッグ上に第１電極を形成することと、
前記第２レッグ上に第２電極を形成することと、を含むことを特徴とする熱電素子製造方法。 Forming a common electrode on the substrate;
Forming a first leg including at least one first semiconductor pattern and at least one first metal layer pattern on the common electrode;
Heat-treating the first semiconductor pattern and the first metal pattern to transform at least a part of the first metal pattern into a first barrier pattern;
Forming a second leg including at least one second semiconductor pattern and at least one second metal pattern on the common electrode;
Heat-treating the second semiconductor pattern and the second metal pattern to transform at least a part of the second metal pattern into a second barrier pattern;
Forming a first electrode on the first leg;
Forming a second electrode on the second leg; and a method of manufacturing a thermoelectric element.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011222654A (en) * 2010-04-07 2011-11-04 Kondo Yoshitomi Structure of multi-concatenation seebeck coefficient amplification thermoelectric conversion element, structure of multi-concatenation seebeck coefficient amplification thermoelectric conversion unit, structure and production method of multi-concatenation seebeck coefficient amplification thermoelectric conversion assembly unit, structure and production method of multi-concatenation seebeck coefficient amplification thermoelectric conversion module, structure and production method of multi-concatenation seebeck coefficient amplification thermoelectric conversion panel, structure and production method of multi-concatenation seebeck coefficient amplification thermoelectric conversion sheet, and structure of multi-concatenation seebeck coefficient amplification thermoelectric conversion system
US8847382B2 (en) * 2010-12-06 2014-09-30 Stmicroelectronics Pte. Ltd. Thermoelectric cooler system, method and device
US9082928B2 (en) 2010-12-09 2015-07-14 Brian Isaac Ashkenazi Next generation thermoelectric device designs and methods of using same
KR101876947B1 (en) * 2011-01-25 2018-07-10 엘지이노텍 주식회사 Thermoelectric Device using Bulk Material of Nano Structure and Thermoelectric Module having The Same, and Method of Manufacture The Same
DE102012105373B4 (en) * 2012-02-24 2019-02-07 Mahle International Gmbh Thermoelectric element and method for its production
JP6094136B2 (en) * 2012-10-12 2017-03-29 日立化成株式会社 Thermoelectric conversion element assembly, thermoelectric conversion module and manufacturing method thereof
KR20140076961A (en) * 2012-12-13 2014-06-23 한국전자통신연구원 Thermoelectric device and the method of fabricating the same
JP6152987B2 (en) * 2014-05-22 2017-06-28 パナソニックＩｐマネジメント株式会社 Thermoelectric conversion module
US11227988B1 (en) * 2020-09-30 2022-01-18 The Johns Hopkins University Fast-rate thermoelectric device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106079A (en) * 1988-10-14 1990-04-18 Ckd Corp Electricity heat conversion element
JPH0738158A (en) * 1993-07-16 1995-02-07 Vacuum Metallurgical Co Ltd Integral sintered silicon germanium thermoelectric conversion device and manufacture thereof
JPH11251647A (en) * 1998-02-27 1999-09-17 Ueki Corporation:Kk Thermoelectric converter element, thermoelectric converter and their manufacture
JP2000188426A (en) * 1998-12-21 2000-07-04 Ngk Insulators Ltd Thermo-electric conversion module and its manufacture
US6605772B2 (en) 1999-08-27 2003-08-12 Massachusetts Institute Of Technology Nanostructured thermoelectric materials and devices
JP3582430B2 (en) * 1999-11-25 2004-10-27 松下電工株式会社 Manufacturing method of thermoelectric conversion module
JP2002094131A (en) * 2000-09-13 2002-03-29 Sumitomo Special Metals Co Ltd Thermoelectric conversion element
JP4035948B2 (en) * 2000-10-06 2008-01-23 株式会社タイカ Thermoelectric module and manufacturing method thereof
JP3594008B2 (en) * 2000-11-30 2004-11-24 ヤマハ株式会社 Thermoelectric material, manufacturing method thereof and Peltier module
JP2003092435A (en) 2001-09-17 2003-03-28 Komatsu Ltd Thermoelectric module and its manufacturing method
JP2003092432A (en) * 2001-09-18 2003-03-28 Yamaha Corp Thermoelectric material and its manufacturing method
US6639242B1 (en) * 2002-07-01 2003-10-28 International Business Machines Corporation Monolithically integrated solid-state SiGe thermoelectric energy converter for high speed and low power circuits
KR20070048734A (en) 2004-07-27 2007-05-09 스미또모 가가꾸 가부시키가이샤 Thermoelectric conversion material and process for producing the same
US20060048809A1 (en) * 2004-09-09 2006-03-09 Onvural O R Thermoelectric devices with controlled current flow and related methods
JP4850070B2 (en) * 2004-10-18 2012-01-11 義臣 近藤 Method for manufacturing Peltier element or Seebeck element
US7544883B2 (en) * 2004-11-12 2009-06-09 International Business Machines Corporation Integrated thermoelectric cooling devices and methods for fabricating same
US20080135082A1 (en) 2004-12-20 2008-06-12 Kabushiki Kaisha Toshiba Thermoelectric Conversion Module, Heat Exchanger Using Same, and Thermoelectric Power Generating Apparatus
US20070137687A1 (en) 2005-12-15 2007-06-21 The Boeing Company Thermoelectric tunnelling device
JP4998897B2 (en) 2006-05-12 2012-08-15 国立大学法人名古屋大学 Thermoelectric conversion material and manufacturing method thereof
US20080017237A1 (en) * 2006-07-19 2008-01-24 James William Bray Heat transfer and power generation device
JP4828635B2 (en) 2007-07-25 2011-11-30 京セラ株式会社 Thermoelectric element, thermoelectric module, and method of manufacturing thermoelectric element
JP2009194309A (en) 2008-02-18 2009-08-27 Ngk Spark Plug Co Ltd Thermoelectric module
JP2010027895A (en) 2008-07-22 2010-02-04 Konica Minolta Holdings Inc Thermoelectric conversion element

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