JP5062029B2

JP5062029B2 - 半導体装置

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Publication number: JP5062029B2
Application number: JP2008129483A
Authority: JP
Inventors: 俊昭長瀬; 裕幸小林; 直人蟹江; 貴洋中村
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2008-05-16
Filing date: 2008-05-16
Publication date: 2012-10-31
Anticipated expiration: 2028-05-16
Also published as: JP2009277975A

Description

本発明は、半導体装置に係り、詳しくは複数の半導体チップが並列に接続されるとともに配線部材として板状導体が使用されている半導体装置に関する。

半導体回路によって直流を交流に変換する半導体装置（パワー半導体モジュール）や、前記パワー半導体モジュールと直流平滑回路を構成するコンデンサモジュールとを備えた電力変換装置（インバータ装置）においては、並列接続される複数の半導体チップの配線のインダクタンスをバランスさせることが重要である。

従来、複数の半導体チップを並列に接続して構成される半導体装置において、電極間同士を接続する内部配線の端子形状が複雑にならず、各チップを均等に駆動できる半導体装置が提案されている（例えば、特許文献１参照。）。特許文献１では、複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に２^ｎ個の半導体チップが均等に配置される。この半導体装置では、各半導体チップを均等配置したことにより各電極から各端子搭載部までのインダクタンスの分布が均等になる。

大電力が使用される電力変換装置では、コンデンサと半導体チップとを電気的に接続する配線部材として板状導体が使用される。そして、図６に示すように、回路パターン５１上に接合された２つの半導体チップ５２ａ，５２ｂに対して配線部材５３の端子部５３ａの接合部５３ｂが等距離になるように接合される。端子部５３ａは断面Ｌ字状に形成されるが、接合を超音波接合で行う場合、超音波接合用のツール（ホーン）が端子部５３ａと干渉しないように行うため、接合部５３ｂは回路パターン５１と対向する全面が回路パターン５１に超音波接合されるのではなく、図６に長さＬとして示す先端部が接合され、長さＬの部分が実質の接合部５３ｂになる。
特開平１１−１６３２５７号公報

ところが、端子部５３ａを断面Ｌ字状に形成して、回路パターン５１と対向する一部を接合部５３ｂとして回路パターン５１に接合する構成では、接合部５３ｂ以外の回路パターン５１と対向する部分Ａは、端子部５３ａと回路パターン５１がわずかな寸法誤差等により接触した状態にあるか、接触していない状態にあるかが物によって変わってしまう。このことにより、図面上は端子部５３ａと両半導体チップ５２ａ，５２ｂとの距離を均等にしたつもりでも、実際には均等になっていない物が製造されてしまう場合がある。特許文献１は、このような接合部近傍における問題に関しては何ら配慮がなされていない。

また、配線部材５３が板状導体で形成され、端子部５３ａが断面Ｌ字状に形成されている場合は、端子部５３ａに図６の矢印Ｐ方向に力が加わった場合、接合部５３ｂに応力が加わり易い。

本発明は、前記従来の問題に鑑みてなされたものであって、その目的は、従来技術に比べ、安定して配線インダクタンスを均等化することができるとともに、接合部への応力を低減することができる半導体装置を提供することにある。

前記の目的を達成するため、請求項１に記載の発明は、複数の半導体チップが並列に接続されるとともに配線部材として板状導体が使用されている半導体装置であって、前記配線部材は、前記複数の半導体チップが実装された基板の回路パターンに対して電気的に接続される端子部を有し、前記端子部は、先端に前記回路パターンに超音波接合で接合される接合部を備え、前記接合部と前記配線部材の本体部との間に、前記接合部から前記基板に直交する方向において前記基板側とは逆側に延びる第一の部分と、前記第一の部分から前記基板の面方向において前記接合部側とは逆側に延びる第二の部分と、前記第二の部分から前記基板に直交する方向において前記基板側とは逆側に延びる第三の部分とが設けられることにより、前記接合部と前記本体部との間の断面形状がクランク状に形成されており、前記接合部は、前記複数の半導体チップとの距離が均等に配置されている。ここで、「複数の半導体チップとの距離が均等」とは、許容誤差の範囲内で接合部と各半導体チップとの距離が等しい場合あるいは許容誤差の範囲内で端子部から各半導体チップまでの電流伝達経路のインピーダンスが等しい場合を意味する。

この発明では、板状導体からなる配線部材の端子部は、先端に回路パターンに接合される接合部を備えるとともに、接合部と配線部材の本体部との間の断面形状がクランク状に形成されているため、回路パターンに接合される接合部以外の部分が回路パターンと接触することがない。したがって、接合部との距離が均等になるべき複数の半導体チップとの距離が実際は均等にならない状態になることがなく、従来に比べ、安定して配線インダクタンスを均等化することができる。また、端子部は、接合部と配線部材の本体部との間の断面形状がクランク状に形成されているため、接合部への応力を低減することができる。

半導体装置によっては、配線部材の接合部を回路パターンに接合する際に、周囲に存在する他の部品に悪影響を与えないように接合時における発熱量を少なくしたい場合がある。この発明では、超音波接合で接合部の接合を行うことにより、半田付けで接合部の接合を行うより発熱量を少なくすることができる。端子部は、接合部と配線部材の本体部との間の断面形状がクランク状に形成されているため、超音波接合用のツール（ホーン）が端子部と干渉せずに、接合部全体が回路パターンと超音波接合される。

本発明によれば、従来技術に比べ、安定して配線インダクタンスを均等化することができるとともに、接合部への応力を低減することができる。

以下、本発明を３相用のインバータ装置に具体化した一実施形態を図１〜図５にしたがって説明する。
先ずインバータ装置の回路構成を説明する。図１（ａ）に示すように、インバータ装置１１は、６個の半導体チップとしてのスイッチング素子Ｑ１〜Ｑ６を有するインバータ回路１２を備えている。各スイッチング素子Ｑ１〜Ｑ６には、ＭＯＳＦＥＴ（metal oxide semiconductor 電界効果トランジスタ）が使用されている。インバータ回路１２は、第１及び第２のスイッチング素子Ｑ１，Ｑ２、第３及び第４のスイッチング素子Ｑ３，Ｑ４、第５及び第６のスイッチング素子Ｑ５，Ｑ６がそれぞれ直列に接続されている。各スイッチング素子Ｑ１〜Ｑ６のドレインとソース間には、ダイオードＤ１〜Ｄ６が、逆並列に接続されている。第１、第３及び第５のスイッチング素子Ｑ１，Ｑ３，Ｑ５及び各第１、第３及び第５のスイッチング素子Ｑ１，Ｑ３，Ｑ５に接続されたダイオードＤ１，Ｄ３，Ｄ５の組はそれぞれ上アームと呼ばれる。また、第２、第４及び第６のスイッチング素子Ｑ２，Ｑ４，Ｑ６及び第２、第４及び第６のスイッチング素子Ｑ２，Ｑ４，Ｑ６に接続されたダイオードＤ２，Ｄ４，Ｄ６の組はそれぞれ下アームと呼ばれる。

第１、第３及び第５のスイッチング素子Ｑ１，Ｑ３，Ｑ５のドレインが、配線１３を介して電源入力用のプラス入力端子１４に接続され、第２、第４及び第６のスイッチング素子Ｑ２，Ｑ４，Ｑ６が、配線１５を介して電源入力用のマイナス入力端子１６に接続されている。配線１３及び配線１５間にはコンデンサ１７が複数並列に接続されている。この実施形態ではコンデンサ１７として電解コンデンサが使用され、コンデンサ１７の正極（プラス）端子が配線１３に接続され、コンデンサ１７の負極（マイナス）端子が配線１５に接続されている。

スイッチング素子Ｑ１，Ｑ２の間の接合点はＵ相端子Ｕに、スイッチング素子Ｑ３，Ｑ４の間の接合点はＶ相端子Ｖに、スイッチング素子Ｑ５，Ｑ６の間の接合点はＷ相端子Ｗに、それぞれ接続されている。各スイッチング素子Ｑ１〜Ｑ６のゲートは駆動信号入力端子Ｇ１〜Ｇ６に接続されている。各スイッチング素子Ｑ１〜Ｑ６のソースは信号端子Ｓ１〜Ｓ６に接続されている。図１（ａ）では各上アーム及び各下アームがそれぞれ、１個のスイッチング素子及び１個のダイオードで示されているが、各アームは、図１（ｂ）に示すように、スイッチング素子ＱとダイオードＤの組が複数並列に接続された構成になっている。この実施形態では各アームはそれぞれ４組のスイッチング素子Ｑ及びダイオードＤで構成されている。

次にインバータ装置１１の構造を説明する。
図２〜図４に示すように、インバータ装置１１は、銅製の金属ベース２０と、絶縁基板としてのセラミック基板２１とで構成された基板２２上に半導体チップ２３が実装されている。半導体チップ２３は、１個のスイッチング素子（ＭＯＳＦＥＴ）及び１個のダイオードが一つのデバイスとして組み込まれている。即ち、半導体チップ２３は、図１（ｂ）に示される一つのスイッチング素子Ｑ及び一つのダイオードＤを備えたデバイスとなる。

セラミック基板２１は、表面に回路パターン２４ａ，２４ｂ，２４ｃ，２４ｄを有し、裏面にセラミック基板２１と金属ベース２０とを接合する接合層として機能する金属板２５（図４に図示）を有するセラミック板２６で構成されている。セラミック板２６は、例えば、窒化アルミニウム、アルミナ、窒化ケイ素等により形成され、回路パターン２４ａ，２４ｂ，２４ｃ，２４ｄ及び金属板２５は、例えば、アルミニウムや銅等で形成されている。セラミック基板２１は、金属板２５を介して半田（図示せず）で金属ベース２０に接合されている。以下、この明細書では、金属ベース２０をインバータ装置１１の底部（下部）として説明する。

回路パターン２４ａはゲート信号用の回路パターン、回路パターン２４ｂはドレイン用の回路パターン、回路パターン２４ｃはソース用の回路パターン、回路パターン２４ｄはソース信号用の回路パターンである。各回路パターン２４ａ，２４ｂ，２４ｃ，２４ｄは帯状に形成されている。半導体チップ２３は、ドレイン用の回路パターン２４ｂ上に半田で接合されている。図５に示すように、半導体チップ２３は、ゲートとゲート信号用の回路パターン２４ａとの間、ソースとソース用の回路パターン２４ｃとの間及びソースとソース信号用の回路パターン２４ｄとの間をワイヤボンディングにより電気的に接続されている。

金属ベース２０はほぼ矩形状に形成され、セラミック基板２１も矩形状に形成されている。セラミック基板２１は１２個設けられ、長手方向が金属ベース２０の長手方向と直交する状態で各列６個となるように２列、６行に配置されている。そして、各行の２個のセラミック基板２１上に配置された半導体チップ２３がインバータ回路１２の各アームを構成する。この実施形態では、半導体チップ２３は、各セラミック基板２１上に２個ずつ実装されており、４個の半導体チップ２３がそれぞれ１つのアームを構成する。半導体チップ２３は回路パターン２４ｂの長手方向中央部にスペースが存在し、スペースの両側に半導体チップ２３が１個ずつ位置するように配置されている。即ち、回路パターン２４ｂ上には一つのスイッチング素子の機能と同じ役割を行うための複数のスイッチング素子（半導体チップ２３）が実装されている。

基板２２の上方には配線部材として板状導体で形成された正極用配線部材２７及び負極用配線部材２８が、基板２２と平行に、かつ相互に絶縁された状態で近接して重なるように配置されている。正極用配線部材２７及び負極用配線部材２８の間には、両者の電気的絶縁性を確保するための絶縁部材２９（図４（ｂ）に図示）が配置されている。この実施形態では、正極用配線部材２７の上方に負極用配線部材２８が配置されている。負極用配線部材２８上には、複数（この実施形態では４個）のコンデンサ１７が図示しない正極端子及び負極端子が下向きになる状態で配置されている。正極用配線部材２７は図１（ａ）における配線１３を、負極用配線部材２８は図１（ａ）における配線１５をそれぞれ構成する。

正極用配線部材２７は、幅方向の端部から基板２２側に向かって延びるように設けられた複数（この実施形態では３対６個）の端子部２７ａにより、上アームを構成するセラミック基板２１上のドレイン用の回路パターン２４ｂの中央部に超音波接合されている。負極用配線部材２８は、幅方向の端部から基板２２側に向かって延びるように設けられた複数（この実施形態では３対６個）の端子部２８ａにより、下アームを構成するセラミック基板２１上のソース用の回路パターン２４ｃの中央部に超音波接合されている。

各端子部２７ａ，２８ａは、先端に回路パターン２４ｂ，２４ｃに接合される接合部２７ｂ，２８ｂを備えるとともに、接合部２７ｂ，２８ｂと配線部材の本体部２７Ａ，２８Ａとの間の断面形状がクランク状に形成されている。各接合部２７ｂは複数の半導体チップ２３との距離が、許容誤差範囲内で等しくなるように、即ち均等に配置されている。クランク状とは、線分の一端から他端までの間に略直角状の屈曲部が２箇所存在する形状を意味する。そして、端子部２７ａ，２８ａは、接合部２７ｂ，２８ｂから上方へ直角に延びる部分の長さが、超音波接合用のツール（ホーン）が接合部２７ｂ，２８ｂを押圧する際に、端子部２７ａ，２８ａと干渉しない長さに設定されている。

なお、正極用配線部材２７及び負極用配線部材２８には、幅方向の端部両側に、各端子部２７ａ，２８ａの一部と連続するとともに互いに重なる状態で配置される垂下部２７ｃ，２８ｃが形成されている。

図２及び図３に示すように、金属ベース２０には、その周縁に沿うように電気的絶縁性の支持枠３０が、全てのセラミック基板２１を枠内に収容する状態に固定されている。正極用配線部材２７の長手方向の一端部には、外部電源入力用のプラス入力端子１４が、一部が支持枠３０の外側に位置するように配置されている。負極用配線部材２８には、その長手方向の正極用配線部材２７のプラス入力端子１４が形成された側と反対側の端部に、外部電源入力用のマイナス入力端子１６が形成され、一部が支持枠３０の外側に位置するように配置されている。

図２及び図３に示すように、インバータ装置１１の３つの出力電極部材３２Ｕ，３２Ｖ，３２Ｗは、側面ほぼＬ字状に形成されるとともに、上方に向かって延びる部分が支持枠３０の近くに位置し、横方向に延びる部分が正極用配線部材２７の下方においてその長手方向と直交する状態で配置されている。そして、各出力電極部材３２Ｕ，３２Ｖ，３２Ｗは、２個の接合部３５が水平に延びる部分の先端両側で、２個の接合部３５が屈曲部寄りでそれぞれ下側に突出するように形成されている。正極用配線部材２７と出力電極部材３２Ｕ，３２Ｖ，３２Ｗとは、シリコーンゲル３６（図４（ａ）に図示）で絶縁が確保されている。出力電極部材３２Ｕは、第１のスイッチング素子Ｑ１及びダイオードＤ１で構成される上アームのソース用の回路パターン２４ｃと、第２のスイッチング素子Ｑ２及びダイオードＤ２で構成される下アームのドレイン用の回路パターン２４ｂとに超音波接合されている。出力電極部材３２Ｖは、第３のスイッチング素子Ｑ３及びダイオードＤ３で構成される上アームのソース用の回路パターン２４ｃと、第４のスイッチング素子Ｑ４及びダイオードＤ４で構成される下アームのドレイン用の回路パターン２４ｂとに超音波接合されている。出力電極部材３２Ｗは、第５のスイッチング素子Ｑ５及びダイオードＤ５で構成される上アームのソース用の回路パターン２４ｃと、第６のスイッチング素子Ｑ６及びダイオードＤ６で構成される下アームのドレイン用の回路パターン２４ｂとに超音波接合されている。

各アームに対応するそれぞれ２個のセラミック基板２１のうち、出力電極部材３２Ｕ，３２Ｖ，３２Ｗの先端側と対応するセラミック基板２１のゲート信号用の回路パターン２４ａには、駆動信号入力端子Ｇ１〜Ｇ６の第１端部が、ソース信号用の回路パターン２４ｄには信号端子Ｓ１〜Ｓ６の第１端部が、それぞれ接合されている。各端子Ｇ１〜Ｇ６，Ｓ１〜Ｓ６は、第２端部が支持枠３０から突出するように、支持枠３０を貫通する状態で支持枠３０に一体成形されている。なお、各アームを構成する２個のセラミック基板２１上に形成された回路パターン２４ａ同士及び回路パターン２４ｄ同士は、それぞれワイヤボンディングで電気的に接続されている。

支持枠３０内には半導体チップ２３の絶縁性確保や保護のためにシリコーンゲル３６が充填、硬化されている。そして、金属ベース２０上には、基板２２の半導体チップ２３、即ちスイッチング素子Ｑ１〜Ｑ６が実装された側の面、正極用配線部材２７、負極用配線部材２８、コンデンサ１７、出力電極部材３２Ｕ，３２Ｖ，３２Ｗ及び支持枠３０を囲繞するカバー３７がボルトにより固定されるようになっている。

次に前記のように構成されたインバータ装置１１の作用を説明する。
インバータ装置１１は、例えば、車両の電源装置の一部を構成するものとして使用される。インバータ装置１１は、プラス入力端子１４及びマイナス入力端子１６が直流電源（図示せず）に接続され、Ｕ相端子Ｕ、Ｖ相端子Ｖ及びＷ相端子Ｗがモータ（図示せず）に接続され、駆動信号入力端子Ｇ１〜Ｇ６及び信号端子Ｓ１〜Ｓ６が制御装置（図示せず）に接続された状態で使用される。

上アームの第１、第３及び第５のスイッチング素子Ｑ１，Ｑ３，Ｑ５及び下アームの第２、第４及び第６のスイッチング素子Ｑ２，Ｑ４，Ｑ６がそれぞれ所定周期でオン、オフ制御されることによりモータに交流が供給されてモータが駆動される。

正極用配線部材２７及び負極用配線部材２８には、スイッチング素子Ｑ１〜Ｑ６のスイッチング時に急峻に立ち上がる電流又は立ち下がる電流が流れ、その電流は正極用配線部材２７及び負極用配線部材２８で逆方向となる。正極用配線部材２７及び負極用配線部材２８は平行な平板状に形成され、互いに近接して配置されているため、相互インダクタンスの効果により配線インダクタンスが低減する。また、垂下部２７ｃ，２８ｃも平行に近接して配置されているため、垂下部２７ｃ，２８ｃが存在しない場合に比較して、配線インダクタンスがより低減する。

並列に接続された複数の半導体チップ２３に回路パターン２４ｂ等を介して接続される正極用配線部材２７及び負極用配線部材２８の端子部２７ａ，２８ａが断面クランク状に形成されているため、回路パターン２４ｂ等に接合される接合部２７ｂ，２８ｂ以外の部分が回路パターン２４ｂ等と接触することがない。したがって、半導体チップ２３と接合部２７ｂとの距離が均等になるべき複数の半導体チップ２３の実際の距離Ｌ１，Ｌ２はばらつくことがなく、均等になる。

また、端子部２７ａ，２８ａが断面クランク状に形成されているため、端子部２７ａ，２８ａに図４（ｂ）における矢印Ｐ方向の力が作用した場合、接合部２７ｂ，２８ｂに至るまでの間に屈曲部が２箇所あるため、接合部２７ｂ，２８ｂへの応力を低減することができる。

また、板状導体からなる配線部材の端子部は一般にＬ字状に形成されているが、超音波接合で接合を行う場合、超音波接合用のツールと端子部との関係で、Ｌ字状の端子部の先端側を構成する接合部全体を回路パターンに接合することができず、接合部はＬ字状の端子部の先端側を構成して回路パターンと対向して延びる部分の先端部になる。そのため、接合部以外の回路パターンと対向する部分は、端子部と回路パターンがわずかな寸法誤差等により接触した状態になる場合と、接触していない状態にある物とが製造される場合がある。しかし、端子部２７ａ，２８ａがクランク状に形成されているため、超音波接合用のツールが端子部２７ａ，２８ａと干渉せずに長さＬの接合部２７ｂ，２８ｂのみを回路パターン２４ｂ，２４ｃと接合する状態で超音波接合が可能となる。また、この実施形態では、正極用配線部材２７及び負極用配線部材２８の接合部２７ｂ，２８ｂを回路パターン２４ｂ，２４ｃに接合する際に、コンデンサ１７に悪影響を与えないように接合時における発熱量を少なくしたい。この実施形態では、超音波接合で接合部２７ｂ，２８ｂの接合を行うことにより、半田付けで接合部２７ｂ，２８ｂの接合を行うより発熱量を少なくすることができ、接合部２７ｂ，２８ｂの接合に半田付けを用いる場合と異なり、耐熱性の高い特殊なコンデンサを使用する必要がない。

この実施形態によれば、以下に示す効果を得ることができる。
（１）複数の半導体チップ２３が並列に接続されるとともに配線部材として板状導体が使用される半導体装置において、複数の半導体チップ２３が実装された基板２２の回路パターン２４ｂに対して電気的に接続される正極用配線部材２７の端子部２７ａは、先端に回路パターンに接合される接合部２７ｂを備えている。端子部２７ａは、接合部２７ｂと配線部材の本体部２７Ａとの間の断面形状がクランク状に形成されている。そして、接合部２７ｂは複数の半導体チップ２３との距離が均等に配置されている。したがって、接合部２７ｂとの距離が均等になるべき複数の半導体チップ２３との距離が実際は均等にならない状態になることがなく、従来技術に比べ、安定して配線インダクタンスを均等化することができ、各半導体チップ２３に供給される電流のアンバランスを低減することができる。また、端子部２７ａが断面クランク状に形成されているため、接合部２７ｂへの応力を低減することができる。

（２）接合部２７ｂ，２８ｂは、回路パターン２４ｂ，２４ｃに超音波接合で接合されている。したがって、半田付けで接合部２７ｂ，２８ｂの接合を行うより発熱量を少なくすることができる。

（３）負極用配線部材２８上に電気的絶縁状態を保って配置されたコンデンサ１７と、接合部２７ｂ，２８ｂとの距離が近いが、接合時における発熱量が半田付けに比べて少ない超音波接合で行われるため、耐熱性の高い特殊なコンデンサを使用する必要がない。

（４）複数の半導体チップ２３は、一つのスイッチング素子の機能と同じ役割を行うために並列に接続された複数の半導体チップであり、配線部材は、スイッチング素子に電力を供給するコンデンサ１７と、半導体チップ２３が実装された回路パターン２４ｂとを電気的に接続する正極用配線部材２７である。したがって、大電力が使用されるインバータ装置において、コンデンサ１７から各スイッチング素子へ供給される電流のアンバランスを低減することができる。

実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
○ セラミック基板２１に代えて、絶縁基板として金属基板の表面に絶縁層を形成し、絶縁層上に回路パターン２４ａ，２４ｂ，２４ｃ，２４ｄを形成した構成の物を使用してもよい。

○ 半導体チップ２３はＭＯＳＦＥＴに限らず、他のパワートランジスタ（例えば、ＩＧＢＴ（絶縁ゲートバイポーラ型トランジスタ））やサイリスタを使用してもよい。
○ 接合部２７ｂ，２８ｂの回路パターン２４ｂ，２４ｃへの接合は、超音波接合に限らず、例えば、半田付けによる接合やレーザ溶接による接合あってもよい。

○ 各アームを２個のセラミック基板２１で構成する代わりに、１個のセラミック基板２１で構成したり、あるいは１個のセラミック基板２１上に複数のアームを構成するようにしたりしてもよい。この場合、ゲート信号用の回路パターン２４ａ間及びソース信号用の回路パターン２４ｄ間をそれぞれ電気的に接続するワイヤボンディングが不要になる。

○ 各アームを構成するスイッチング素子Ｑ及びダイオードＤの組は４組に限らず、各アームを流れる電流量の大きさによって３組以下でも５組以上でもよい。また、複数組に限らず、１組のスイッチング素子Ｑ及びダイオードＤの組で構成されてもよい。

○ コンデンサ１７の数は４個に限らず、インバータ装置１１の定格電流値及び使用するコンデンサの容量により決まり、３個以下でも５個以上でもよい。
○ 接合部２７ｂは、複数の半導体チップとの距離Ｌ１，Ｌ２が許容誤差の範囲内で等しい位置に接合される構成に限らず、許容誤差の範囲内で端子部２７ａから各半導体チップ２３までの電流伝達経路のインピーダンスが等しい位置に接合されてもよい。

○ インバータ装置１１は、３相交流を出力する構成に限らず、単相交流を出力する構成としてもよい。単相交流を出力する構成では上アーム及び下アームの組が２組存在する。

○ 半導体装置は、インバータ装置１１に限らず、例えば、ＤＣ−ＤＣコンバータに適用してもよい。
○ 半導体装置は、複数の半導体チップが並列に接続されるとともに配線部材として板状導体が使用される半導体装置であれば適用することができ、コンデンサ１７のない半導体装置であってもよい。

以下の技術的思想（発明）は前記実施形態から把握できる。
（１）前記複数の半導体チップは、一つのスイッチング素子の機能と同じ役割を行うために並列に接続された複数の半導体チップであり、前記配線部材は、前記スイッチング素子に電力を供給するコンデンサと、前記半導体チップが実装された回路パターンとを電気的に接続する電極用配線部材である。

（ａ）はインバータの回路図、（ｂ）は一つのアームの回路図。インバータ装置のカバーを省略した平面図。コンデンサアッシー、金属ベース、支持枠及び出力電極部材の関係を示す模式分解斜視図。（ａ）は図２のＡ−Ａ線断面図、（ｂ）は（ａ）の部分拡大図。半導体チップのソース及びゲートと各回路パターンとのワイヤボンディングの状態を示す部分模式図。従来技術の模式図。

符号の説明

Ｌ１，Ｌ２…距離、２２…基板、２３…半導体チップ、２４ｂ，２４ｃ…回路パターン、２７…配線部材としての正極用配線部材、２８…配線部材としての負極用配線部材、２７Ａ，２８Ａ…本体部、２７ａ，２８ａ…端子部、２７ｂ，２８ｂ…接合部。

Claims

複数の半導体チップが並列に接続されるとともに配線部材として板状導体が使用されている半導体装置であって、
前記配線部材は、前記複数の半導体チップが実装された基板の回路パターンに対して電気的に接続される端子部を有し、
前記端子部は、先端に前記回路パターンに超音波接合で接合される接合部を備え、
前記接合部と前記配線部材の本体部との間に、前記接合部から前記基板に直交する方向において前記基板側とは逆側に延びる第一の部分と、前記第一の部分から前記基板の面方向において前記接合部側とは逆側に延びる第二の部分と、前記第二の部分から前記基板に直交する方向において前記基板側とは逆側に延びる第三の部分とが設けられることにより、前記接合部と前記本体部との間の断面形状がクランク状に形成されており、
前記接合部は、前記複数の半導体チップとの距離が均等に配置されていることを特徴とする半導体装置。