JP5053619B2

JP5053619B2 - 微細構造体の製造方法

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Publication number: JP5053619B2
Application number: JP2006292213A
Authority: JP
Inventors: 昇男佐藤; 仁石井; 一善小野; 敏和亀井; 克之町田; 英夫生津
Original assignee: NTT Advanced Technology Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Advanced Technology Corp; Nippon Telegraph and Telephone Corp
Priority date: 2006-10-27
Filing date: 2006-10-27
Publication date: 2012-10-17
Anticipated expiration: 2026-10-27
Also published as: JP2008109004A

Description

本発明は、半導体などの基板を３次元微細加工することで、貫通孔電極を用いたチップサイズパッケージ及び各種ＭＥＭＳ素子などに適用可能な微細構造を形成する、微細構造体の製造方法に関するものである。

チップを貫通する貫通孔電極により、積層したチップ間を電気的に接続するチップサイズパッケージの技術が開発されている（非特許文献１参照）。また、医療、化学、生化学などの分野においては、少量の試料で分離，混合，合成，及び分析などを行うマイクロ流体システムが、盛んに開発されている。これらでは、配線構造に接続する直径が数〜３０μｍ及び深さ５〜５０μｍ程度の貫通孔や、幅及び深さが数百μｍ程度の溝などから構成される複雑な３次元形状の微細な構造体を、例えばシリコンなどの半導体基板に形成する技術が重要となる。

上述したような微細な構造体をシリコン基板に形成する技術として、ＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）により、数１００μｍの深さに異方性エッチングする手法がある（非特許文献２参照）。この手法では、公知のフォトリソグラフィ技術によりシリコン基板の上に形成したレジストパターンをマスクとし、レジストパターンの開口部の底に露出したシリコン基板をエッチングし、シリコン基板に深さ数１００μｍの溝や凹部を形成する。

特許第３４２５８５２号公報 K. Takahashi, et al.,"Current Status of Research and Development for Three-Dimensional Chip Stack Technology", Jap. J. Appl. Phys. Vol.40, pp.3032-3037, 2001. 笠井他、「ＩＣＰプラズマエッチング装置によるシリコンの加工」、セラミックス、３６、Ｎｏ．３、ｐｐ．１２８〜１３２、２００１年。

しかしながら、前述した貫通孔電極やマイクロ流体システムを実現するための微細構造体の製造では、深さ１００μｍ程度の溝や凹部が形成されている状態に、さらに数十〜数百μｍ程度の寸法の溝や凹部を形成することになる。このように、１００μｍ程度の段差が存在している状態で、さらに溝や凹部を形成する場合、非特許文献１に示された従来のフォトリソグラフィを用いた技術では、正確な微細構造が形成できないという問題があった。

この問題について説明すると、従来では、図１２（ａ）に示すように、溝１２０２，溝１２０３が形成されているシリコン基板１２０１に、新たに溝を形成する場合、図１２（ｂ）に示すように、シリコン基板１２０１の上に、溝１２０２，溝１２０３を埋めるように、感光性を備えたレジスト膜１２０４を形成することになる。レジスト膜１２０４の形成には、一般には回転塗布法が用いられるが、溝の深さが数１００μｍあると、溝内部を完全にレジスト材料で充填することができず、溝底部に間隙１２０９が形成されやすい。

このように間隙１２０９が形成されると、レジスト膜１２０４を形成した後の露光前に行う加熱処理工程で、間隙１２０９に封止された気体が膨張し、図１３に示すように、レジスト膜１２０４に損傷部分１２０１が形成される場合がある。このような状態で露光及び現像を行っても、正確なパターンの形成は不可能である。

また、レジスト膜１２０４をパターニングするためには、図１４（ａ）に示すように、紫外線などの光１４０１を、フォトマスク１４０２を用いて選択的に照射して露光を行う。ところが、深さ１００μｍ程度の溝内では、当然ながらレジスト膜１２０４が１００μｍを超えて厚く形成される。このため、上記露光のときに、光がレジスト膜１２０４を透過して溝１２０３の底にまで到達せず、光が照射される領域であっても、膜表面より膜厚方向に深い部分に露光されない状態が発生する。

このような状態では、露光の後に現像しても、図１４（ｂ）に示すように、レジスト膜１２０４に形成される溝パターン１４０３が、レジスト膜１２０４を貫通せず、正確なパターンの形成ができないという問題がある。また、幅の狭い溝１２０２と幅の広い溝１２０３とでは、この上に形成されるレジスト膜１２０４の厚さが異なる。このため、溝１２０２の領域と溝１２０３の領域とに開口パターンを形成する場合、両者の形状が均一にならないという問題もある。

本発明は、以上のような問題点を解消するためになされたものであり、各段が数１００μｍ程度の深さの多段の溝など、各々が数１００μｍ程度の寸法を備える複数の部分から構成された微細構造体が、より高い精度で形成できるようにすることを目的とする。

本発明に係る微細構造体の製造方法は、主表面に第１の凹部を備えた基板の主表面に第１の凹部の底部に接触することなく薄膜を貼り付けて、基板の上に第１の凹部を覆うように薄膜が形成された状態とする第１工程と、フォトリソグラフィ技術により、第１の凹部の形成領域の一部を含み、かつ第１の凹部より小さい面積の開口パターンが、薄膜に形成された状態とする第２工程と、開口パターンが形成された薄膜をマスクとした選択的なエッチングにより基板を加工して、第１の凹部の形成領域内部の基板の主表面に第２の凹部が形成された状態とする第３工程とを少なくとも備えるようにしたものである。

上記微細構造体の製造方法において、第１工程では、薄膜が形成された基材を用意し、基材に形成されている薄膜を基板の主表面に貼り付け、基板に貼り付けられた薄膜より基材を剥離し、基板の上に薄膜が形成された状態とすればよい。また、凹部を含む微細構造体が基板の主表面に形成された後に、薄膜を除去するとよい。なお、基板がシリコンから構成されている場合、ドライエッチングは、フッ素を含むガスを用いればよい。

上記、微細構造体の製造方法において、薄膜が、感光性を備えている場合、薄膜を露光して現像することで、開口パターンが、薄膜に形成された状態とすればよい。また、薄膜を貼り付けた後、薄膜の上に感光性を有する感光性レジスト膜が形成された状態とし、感光性レジスト膜を露光して現像することで、開口パターンに対応するマスクパターンが感光性レジスト膜に形成された状態とし、マスクパターンが形成された感光性レジスト膜をマスクとしたエッチングにより、薄膜に開口パターンが形成された状態としてもよい。

以上説明したように、本発明によれば、貼り付けた薄膜に開口パターンを形成し、この薄膜を用いたドライエッチングにより、基板を加工するようにしたので、各段が数１００μｍ程度の深さの多段の溝など、各々が数１００μｍ程度の寸法を備える複数の部分から構成された微細構造体が、より高い精度で形成できるようになるという優れた効果が得られる。

以下、本発明の実施の形態について図を参照して説明する。
［実施の形態１］
はじめに、本発明に係る実施の形態１について説明する。図１は、実施の形態１における微細構造体の製造方法を説明するための工程図である。先ず、図１（ａ）に示すように、例えば単結晶シリコンからなる半導体基板１０１に、溝１０２及び溝（凹部）１０３が形成された状態とする。溝１０２は深さ１００μｍ，幅２００μｍ程度に形成され、溝１０３は、深さ１００μｍ，幅４００μｍ程度に形成されている。また、溝１０２及び溝１０３は、共に同じ方向に延在している。

溝１０２及び溝１０３の形成について説明すると、半導体基板１０１の上に膜厚５μｍ程度の感光性レジスト膜を、例えばスピン塗布法により形成し、形成した感光性レジスト膜を公知のフォトリソグラフィ技術によりパターニングし、溝１０２及び溝１０３を形成する領域に半導体基板１０１の表面が露出する開口パターンが形成された状態とする。次いで、開口パターンが形成された感光性レジスト膜をマスクとし、非特許文献２に示されているＩＣＰ−ＲＩＥを用いたエッチング技術により、半導体基板１０１を例えば１００μｍの深さまでエッチングする。この後、感光性レジスト膜を、例えば酸素プラズマを用いたアッシングにより除去することで、図１（ａ）に示すように、溝１０２及び溝１０３が形成された状態が得られる。

次に、図１（ｂ）〜図１（ｅ）に示すように、ＳＴＰ（Spin-coating film Transfer and hot Pressing：特許文献１参照）法により、溝１０２及び溝１０３が形成されている領域を覆うように、半導体基板１０１の上に感光性レジスト膜（薄膜）１０４が形成された状態とする。感光性レジスト膜１０４の形成について説明すると、先ず、図１（ｂ）に示すように、例えばフッ素樹脂などから構成されたシート状の基材１０５を用意し、用意した基材１０５の表面に、例えばスピン塗布法により感光性レジストを塗布することで、感光性レジスト膜１０４が形成された状態とする。

次に、図１（ｃ）に示すように、基材１０５に形成された感光性レジスト膜１０４を、例えば２０Ｐａ程度に減圧された環境下で、温度１００℃・荷重１０ｋｇｆの条件で、半導体基板１０１に熱圧着する。減圧環境下で貼り付けることで、半導体基板１０１の主表面と感光性レジスト膜１０４とが当接して密着すべき領域に、気泡などが混入することが抑制できるようになる。この後、大気雰囲気中・室温（２０℃程度）の状態とし、図１（ｄ）に示すように、半導体基板１０１に貼り付けられている感光性レジスト膜１０４より、基材１０５を剥離する。これらのことにより、図１（ｅ）に示すように、溝１０２及び溝１０３の上を覆うように、半導体基板１０１の上に感光性レジスト膜１０４が形成された状態が得られる。

このように、ＳＴＰ法により形成された感光性レジスト膜１０４では、形成面の全域において、破損などが抑制された状態で、高い膜厚均一性及び高い表面平坦性が得られる。また、ＳＴＰ法によれば、基材１０５に形成されている感光性レジスト膜１０４の状態，貼り付け時の押し付け圧力，温度，及び雰囲気の圧力などの各条件を適宜設定することで、感光性レジスト膜１０４が、溝１０２及び溝１０３の底部に接触するなどのことがなく、平坦な平板状に貼り付けられた状態が得られる。

次に、図１（ｆ）に示すように、公知のフォトリソグラフィ技術により、例えば溝１０３の幅方向中央部の領域において溝１０３と同じ方向に延在する溝状の開口パターン１４１が、感光性レジスト膜１０４に形成された状態とする。開口パターン１４１は、溝１０３より幅が狭く、例えば幅１００μｍ程度に形成された状態とする。前述したように、感光性レジスト膜１０４は、破損などが抑制された状態で、高い膜厚均一性及び高い表面平坦性が得られているので、所望とする開口パターン１４１を精度良く形成することができる。

次に、開口パターン１４１が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板１０１の溝１０３の底部を選択的にエッチング除去し、図１（ｇ）に示すように、溝１０３と同じ方向に延在する溝１０６が、溝１０３の底部に形成された状態とする。例えば、ＩＣＰ−ＲＩＥ法により、ＳＦ₆などのシリコンをエッチングするためのエッチングガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用い、これらを交互に処理室に導入してプラズマとするシリコンの異方性エッチングにより、上述した溝１０６のエッチング加工が可能である。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、図１（ｈ）及び図１（ｈ’）の斜視図に示すように、半導体基板１０１に、溝１０２及び溝１０３とともに、溝１０３の底部にこれと同じ方向に延在する幅１００μｍ程度の溝１０６を備えた微細構造体が形成された状態が得られる。

［実施の形態２］
次に、本発明に係る実施の形態２について説明する。図２は、実施の形態２における微細構造体の製造方法を説明するための工程図である。先ず、図２（ａ）に示すように、前述同様に、半導体基板１０１に、溝１０２及び溝１０３が形成された状態とし、また、前述同様のＳＴＰ法により、基材１０５に形成された薄膜２０４が、半導体基板１０１に貼り付けられた状態とする。この後、貼り付けられた薄膜２０４より基材１０５を剥離する。これらのことにより、図２（ｂ）に示すように、溝１０２及び溝１０３の上を覆うように、半導体基板１０１の上に薄膜２０４が形成された状態が得られる。このように、ＳＴＰ法により形成された薄膜２０４では、形成面の全域において、破損などが抑制された状態で、高い膜厚均一性や高い表面平坦性が得られる。

なお、薄膜２０４は、例えば東レ製セミコファインなどのポリイミド樹脂など、スピン塗布法などにより基材１０５に塗布することができる材料から構成されていればよい。また、溶媒中に金属材料を含む塗布液を塗布して溶媒を揮発除去することで、基材１０５に金属薄膜が形成された状態とし、この金属薄膜を貼り付けることで、半導体基板１０１の上に金属より構成された薄膜２０４が形成されているようにしても良い。

次に、図２（ｃ）に示すように、感光性レジスト膜２１４が薄膜２０４の上に形成された状態とする。なお、感光性レジスト膜２１４を構成する感光性レジストには、下層の薄膜２０４と相溶しない溶媒が用いられている材料を用いればよい。下層の薄膜２０４の表面が平坦に形成されているので、感光性レジスト膜２１４は、破損などが抑制された状態で、高い膜厚均一性及び高い表面平坦性に形成される。

次いで、公知のフォトリソグラフィ技術により、例えば溝１０３の幅方向中央部の領域において溝１０３と同じ方向に延在する溝状の開口パターン（マスクパターン）２１５が、感光性レジスト膜２１４に形成された状態とする。開口パターン２１５は、溝１０３より幅が狭く、例えば幅１００μｍ程度に形成された状態とする。このとき、溝１０２及び溝１０３は、薄膜２０４に覆われて塞がれている。このため、上記フォトリソグラフィにおける現像などの液処理において、処理に用いられる液体が、溝１０２及び溝１０３に浸入することが抑制される。

次に、開口パターン２１５が形成された感光性レジスト膜２１４をマスクとした選択的なエッチングにより、図２（ｄ）に示すように、薄膜２０４に、開口パターン２４１が形成された状態とする。開口パターン２１５をマスクとして形成された開口パターン２４１は、開口パターン２１５とほぼ同様に、溝１０３の幅方向中央部の領域において溝１０３と同じ方向に延在して幅１００μｍ程度に形成されたものとなる。

次に、開口パターン２１５が形成された感光性レジスト膜２１４及び開口パターン２４１が形成された薄膜２０４をマスクとしたドライエッチングにより、半導体基板１０１の溝１０３の底部を選択的にエッチング除去し、図２（ｅ）に示すように、溝１０３と同じ方向に延在する溝１０６が、溝１０３の底部に形成された状態とする。例えば、ＩＣＰ−ＲＩＥ法により、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用い、これらを交互に処理室に導入してプラズマとしてシリコンの異方性エッチングを行えばよい。

この後、マスクとして用いた感光性レジスト膜２１４及び薄膜２０４を、除去することで、図２（ｆ）に示すように、半導体基板１０１に、溝１０２及び溝１０３とともに、溝１０３の底部にこれと同じ方向に延在する幅１００μｍ程度の溝１０６を備えた微細構造体が形成された状態が得られる。これは、図１（ｈ），図１（ｈ’）を用いて説明した実施の形態１と同様の状態である。

なお、図２（ｄ）を用いて説明したエッチング加工において、ポリイミド樹脂などの有機材料より薄膜２０４を構成している場合、酸素ガスのプラズマを用い、この有機材料と感光性レジスト膜２１４とがほぼ同じエッチングレートの条件で薄膜２０４のエッチング加工を行えば、エッチング加工とともに、感光性レジスト２１４の除去が同時に行える。この場合、以降の工程においては、感光性レジスト膜２１４がない状態となる。

［実施の形態３］
次に、本発明に係る実施の形態３について説明する。図３は、実施の形態３における微細構造体の製造方法を説明するための工程図である。先ず、図３（ａ）に示すように、前述同様に、半導体基板１０１に、溝１０２及び溝１０３が形成された状態とする。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板１０１に貼り付けられ、溝１０２及び溝１０３の上を覆うように、半導体基板１０１の上に感光性レジスト膜１０４が形成された状態とする。このように、ＳＴＰ法により形成された感光性レジスト膜１０４では、形成面の全域において、破損などが抑制された状態で、高い膜厚均一性及び高い表面平坦性が得られる。

次に、図３（ｂ）に示すように、公知のフォトリソグラフィ技術により、感光性レジスト膜１０４に、平面視円形の開口パターン３４１が形成された状態とする。本実施の形態３においては、図３（ｃ）の平面図に示すように、例えば溝１０３の幅方向中央部の領域において溝１０３と同じ方向に配列された複数の開口パターン３４１が形成された状態とする。

次に、開口パターン３４１が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板１０１の溝１０３の底部を選択的にエッチング除去し、図３（ｄ）に示すように、半導体基板１０１の底面にまで貫通する貫通孔１１１が、溝１０３の底部に形成された状態とする。例えば、ＩＣＰ−ＲＩＥ法により、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用い、これらを交互に処理室に導入してプラズマとしてシリコンの異方性エッチングを行えばよい。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、図３（ｅ）及び図３（ｅ’）の斜視図に示すように、半導体基板１０１に、溝１０２及び溝１０３とともに、溝１０３の底部にこれと同じ方向に配列された複数の貫通孔１１１を備えた微細構造体が形成された状態が得られる。このように形成（製造）された微細構造体は、例えば、半導体チップにおいて、配線に接続して外部との接続に用いられる貫通孔電極の形成に適用可能である。

［実施の形態４］
次に、本発明に係る実施の形態４について説明する。図４は、実施の形態４における微細構造体の製造方法を説明するための工程図である。先ず、図４（ａ）に示すように、前述同様に、半導体基板１０１に、溝１０２及び溝１０３が形成された状態とする。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板１０１に貼り付けられ、溝１０２及び溝１０３の上を覆うように、半導体基板１０１の上に感光性レジスト膜１０４が形成された状態とする。

加えて、公知のフォトリソグラフィ技術により、感光性レジスト膜１０４に、溝１０３の幅方向中央部の領域において溝１０３と同じ方向に延在する溝状の開口パターン１４１が、感光性レジスト膜１０４に形成された状態とする。以上のことは、前述した実施の形態１の場合と同様である。

次に、開口パターン１４１が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板１０１の溝１０３の底部を選択的にエッチング除去し、図４（ｂ）に示すように、溝１０３と同じ方向に延在する断面が半円形状の溝４０６が、溝１０３の底部に形成された状態とする。本実施の形態においては、例えばＣＦ₄及びＯ₂の混合ガスや、ＸｅＦ₂ガスのプラズマを用いた等方的なドライエッチング技術により、半導体基板１０１の溝１０３の底部をエッチングする。このような等方的なエッチングにより、断面形状が略半円形状に形成された溝４０６の形成が可能である。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、半導体基板１０１に、溝１０２及び溝１０３とともに、溝１０３の底部にこれと同じ方向に延在する幅１００μｍ程度の溝４０６を備えた微細構造体が形成された状態が得られる。

［実施の形態５］
次に、本発明に係る実施の形態５について説明する。図５は、実施の形態５における微細構造体の製造方法を説明するための工程図である。先ず、図５（ａ）に示すように、前述同様に、例えば単結晶シリコンよりなる半導体基板５０１に、共に深さ１００μｍ・幅３００μｍの溝５０２及び溝５０３が、形成された状態とする。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板５０１に貼り付けられ、溝５０２及び溝５０３の上を覆うように、半導体基板５０１の上に感光性レジスト膜１０４が形成された状態とする。

次に、図５（ｂ）に示すように、公知のフォトリソグラフィ技術により、溝５０２と同様の平面形状を備えた開口パターン１４２と、溝５０３の幅方向中央部の領域において溝５０３と同じ方向に延在する溝状の開口パターン１４３とが、感光性レジスト膜１０４に形成された状態とする。開口パターン１４３は、溝５０３より幅が狭く、例えば幅１００μｍ程度に形成された状態とする。

次に、開口パターン１４２及び開口パターン１４３が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板５０１の溝５０２及び溝５０３の底部を選択的にエッチング除去し、図５（ｃ）に示すように、より深く形成された溝５１２とともに、溝５０３と同じ方向に延在する溝５０６が、溝５０３の底部に形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、半導体基板５０１に、溝３０３の底部にこれと同じ方向に延在する幅１００μｍ程度の溝５０６とともに、初期状態より深い状態とされた溝５１２を備えた微細構造体が形成された状態が得られる。

［実施の形態６］
次に、本発明に係る実施の形態６について説明する。図６は、実施の形態６における微細構造体の製造方法を説明するための工程図である。先ず、図６（ａ）に示すように、前述同様に、例えば単結晶シリコンよりなる半導体基板６０１に、幅３００μｍの溝６０２及び幅１００μｍの溝６０３が、共に深さ１００μｍ程度に形成された状態とする。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板６０１に貼り付けられ、溝６０２及び溝６０３の上を覆うように、半導体基板６０１の上に感光性レジスト膜１０４が形成された状態とする。

次に、図６（ｂ）に示すように、公知のフォトリソグラフィ技術により、溝６０２と同様の平面形状を備えた開口パターン１４４と、溝６０３の上部において溝６０３と同じ方向に延在する溝状の開口パターン１４５とが、感光性レジスト膜１０４に形成された状態とする。開口パターン１４５は、この幅方向中央部に溝６０３が配置されるように、幅３００μｍ程度に形成された状態とする

次に、開口パターン１４４及び開口パターン１４５が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板６０１の溝６０２及び溝６０３の底部を選択的にエッチング除去し、図６（ｃ）に示すように、より深く形成された溝６１２とともに、溝６０６及びこの底部に配置された溝６１３が形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、半導体基板６０１に、幅３００μｍ程度の溝６０６の底部にこれと同じ方向に延在する幅１００μｍ程度の溝６１３が形成され、また、初期状態より深い状態とされた溝６１２が形成された状態が得られる。これば、図５（ｃ）を用いて説明した微細構造体と同様の形状である。

［実施の形態７］
次に、本発明に係る実施の形態７について説明する。図７は、実施の形態７における微細構造体の製造方法を説明するための工程図である。先ず、図７（ａ）に示すように、前述同様に、例えば単結晶シリコンよりなる半導体基板７０１に、平面視矩形の凹部７０２及び凹部７０３が形成された状態とする。例えば、凹部７０２は、一辺が２００μｍ程度の正方形で深さ１００μｍ程度の直方体に形成され、凹部７０３は、一辺が４００μｍ程度の正方形で深さ１００μｍ程度の直方体に形成されている。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板７０１に貼り付けられ、凹部７０２及び凹部７０３の上を覆うように、半導体基板７０１の上に感光性レジスト膜１０４が形成された状態とする。このように、ＳＴＰ法により形成された感光性レジスト膜１０４では、形成面の全域において、破損などが抑制された状態で、高い膜厚均一性及び高い表面平坦性が得られる。

次に、図７（ｂ）に示すように、公知のフォトリソグラフィ技術により、凹部７０２の中央部に配置された平面視矩形の開口パターン７４１と、凹部７０３の中央部に配置された平面視矩形の開口パターン７４２とが、感光性レジスト膜１０４に形成された状態とする。開口パターン７４１は、一辺が１００μｍ程度に形成され、開口パターン７４２は、一辺が２００μｍ程度に形成された状態とする。前述したように、感光性レジスト膜１０４は均一な状態に形成されているので、所望とする開口パターン７４１，開口パターン７４２が精度良く形成可能である。

次に、開口パターン７４１及び開口パターン７４２が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板７０１の凹部７０２及び凹部７０３の底部を選択的にエッチング除去し、図７（ｃ）に示すように、一辺が１００μｍ程度の平面視矩形の凹部７０４が、凹部７０２の底部に形成され、一辺が２００μｍ程度の平面視矩形の凹部７０５が、凹部７０３の底部に形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、図７（ｄ）に示すように、半導体基板７０１に、平面視矩形の凹部７０２とともに、この底部にこれより小さい平面視矩形の凹部７０４が形成され、平面視矩形の凹部７０３とともに、この底部にこれより小さい平面視矩形の凹部７０５が形成された状態が得られる。例えば、上述したエッチングの量を、半導体基板７０１の深さ方向に１００μｍ程度とすれば、凹部７０４及び凹部７０５は、深さ１００μｍ程度に形成された状態となる。

次に、図７（ｅ）に示すように、前述同様のＳＴＰ法により、感光性レジスト膜７１４が、半導体基板７０１に貼り付けられ、凹部７０２，凹部７０３の上を覆うように、半導体基板７０１の上に感光性レジスト膜７１４が形成された状態とする。加えて、公知のフォトリソグラフィ技術により、感光性レジスト膜７１４に、平面視矩形の開口パターン７４３及び平面視矩形の開口パターン７４４が形成された状態とする。開口パターン７４３は、凹部７０２と凹部７０３との間の半導体基板７０１の上に配置され、平面形状が一辺１００μｍ程度の正方形状に形成されている。また、開口パターン７４４は、凹部７０３（凹部７０５）の上部中央部に配置され、平面形状が一辺１００μｍ程度の正方形状に形成されている。

次に、開口パターン７４３及び開口パターン７４４が形成された感光性レジスト膜７１４をマスクとしたドライエッチングにより、半導体基板７０１の表面及び凹部７０５の底部を選択的にエッチング除去し、図７（ｆ）に示すように、一辺１００μｍ程度の平面視矩形の凹部７０６が半導体基板７０１の表面に形成され、一辺１００μｍ程度の平面視矩形の凹部７０７が、凹部７０５の底部に形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

この後、マスクとして用いた感光性レジスト膜７１４を、例えば酸素プラズマを用いたアッシングにより除去することで、図７（ｇ）及び図７（ｇ’）の平面図に示すように、半導体基板７０１に、平面視矩形の凹部７０２とともに、この底部にこれより小さい平面視矩形の凹部７０４が形成され、平面視矩形の凹部７０３とともに、この底部にこれより小さい平面視矩形の凹部７０５が形成され、また、凹部７０５の底部にこれより小さい平面視矩形の凹部７０７が形成され、加えて、凹部７０２と凹部７０３との間の半導体基板７０１の表面に、平面視矩形の凹部７０６が形成された状態が得られる。例えば、上述したエッチングの量を、半導体基板７０１の深さ方向に１００μｍ程度とすれば、凹部７０６及び凹部７０７は、深さ１００μｍ程度に形成された状態となる。

このように、本実施の形態によれば、半導体基板７０１の深さ方向に（断面視）３段の３次元の微細構造体が容易に得られる。なお、上述では、感光性レジスト膜１０４をマスクとしたエッチング加工と、感光性レジスト膜７１４をマスクとしたエッチング加工との２回のエッチング加工を行うようにしたが、これを３回以上の複数回行うことで、３段以上の多段の微細構造体が形成可能であることは、いうまでもない。また、凹部ではなく、溝を形成する場合についても同様である。なおまた、上述では、複数回の加工を、回を追う毎に幅を狭くすることで、多段の微細構造体を形成したが、これに限るものではない。例えば、図６を用いて説明したように、複数回の加工を、回を追う毎に幅を広くすることで、多段の微細構造体を形成しても良い。

［実施の形態８］
次に、本発明に係る実施の形態８について説明する。図８は、実施の形態８における微細構造体の製造方法を説明するための工程図である。先ず、図８（ａ）に示すように、前述同様に、例えば単結晶シリコンよりなる半導体基板８０１に、溝８０２及び溝８０３が形成された状態とする。例えば、溝８０２は、深さ９０μｍ，幅２００μｍ程度に形成され、溝８０３は、深さ９０μｍ，幅３００μｍ程度に形成されている。また、溝８０２及び溝８０３は、共に同じ方向に延在している。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板８０１に貼り付けられ、溝８０２及び溝８０３の上を覆うように、半導体基板８０１の上に感光性レジスト膜１０４が形成された状態とする。

次に、図８（ｂ）に示すように、公知のフォトリソグラフィ技術により、感光性レジスト膜１０４に、溝状の開口パターン８４１と溝状の開口パターン８４２とが形成された状態とする。開口パターン８４１は、溝８０２の幅方向中央部の領域において溝８０２と同じ方向に延在し、幅１００μｍ程度に形成されている。開口パターン８４２は、溝８０３と同じ方向に延在し、溝８０３と同じ幅３００μｍ程度に形成されている。加えて、開口パターン８４２は、この幅方向に、溝８０３とは１００μｍずれて配置されている。図８（ｂ）に示す例では、開口パターン８４２は、溝８０２の側に１００μｍずれて配置されている。このため、開口パターン８４２の溝８０２の側には、半導体基板８０１の一部表面が露出している。また、開口パターン８０２の溝８０２の側とは反対の側には、溝８０３の一部を覆う庇８４２ａが形成されている状態となる。

次に、開口パターン８４１及び開口パターン８４２が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板８０１の溝８０２の底部，溝８０３の底部，及び開口パターン８４２の内部に露出する半導体基板８０１の表面を選択的にエッチング除去し、図８（ｃ）に示すように、新たな溝８０４及び新たな溝８０５が形成され、また、変形された溝８１３が形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。また、このエッチングの量は、例えば、半導体基板８０１の深さ方向に１００μｍ程度とする。

このエッチング加工では、溝８０２の底面の幅方向中央部に、幅１００μｍ程度で深さ１００μｍ程度の溝８０４が形成された状態となる。また、溝８１３の底面の幅方向中央部に、幅３００μｍ程度の溝８０５が形成された状態となる。また、溝８１３の領域では、開口パターン８４２の庇８４２ａに覆われている領域８１３ａは、深さが９０μｍと変わらず、溝８０２側の領域８１３ｂは、深さが１００μｍ程度に形成され、溝８１３は、幅４００μｍとなる。この後、マスクとして用いた感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、上述した各溝を備えた微細構造体が得られる。

［実施の形態９］
次に、本発明に係る実施の形態９について説明する。図９は、実施の形態９における微細構造体の製造方法を説明するための工程図である。先ず、図９（ａ）に示すように、前述同様に、例えば単結晶シリコンよりなる半導体基板９０１に、溝９０２及び溝９０３が形成された状態とする。例えば、溝９０２は、深さ１００μｍ，幅２００μｍ程度に形成され、溝９０３は、深さ１００μｍ，幅４００μｍ程度に形成されている。また、溝９０２及び溝９０３は、共に同じ方向に延在している。また、前述同様のＳＴＰ法により、感光性レジスト膜１０４が、半導体基板９０１に貼り付けられ、溝９０２及び溝９０３の上を覆うように、半導体基板９０１の上に感光性レジスト膜１０４が形成された状態とする。

次に、図９（ｂ）に示すように、公知のフォトリソグラフィ技術により、溝９０２と同様の平面形状を備えた開口パターン１４２と、溝９０２の幅方向中央部の領域において溝９０２と同じ方向に延在する溝状の開口パターン９４１と、溝９０３の幅方向中央部の領域において溝９０３と同じ方向に延在する溝状の開口パターン９４２とが、感光性レジスト膜１０４に形成された状態とする。開口パターン９４１は、溝９０２より幅が狭く、例えば幅１００μｍ程度に形成された状態とする。また、開口パターン９４２は、溝９０３より幅が狭く、例えば幅２００μｍ程度に形成された状態とする。

次に、開口パターン９４１及び開口パターン９４２が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板９０１の溝９０２及び溝９０３の底部を選択的にエッチング除去し、図９（ｃ）に示すように、溝９０２の底面にこれと同じ方向に延在する溝９０４が形成され、溝９０３の底面にこれと同じ方向に延在する溝９０５が形成された状態とする。このエッチングは、前述した実施の形態と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。また、このエッチング量は、例えば、半導体基板９０１の深さ方向に１００μｍ程度とする。

上述したエッチング加工により、溝９０２の底面には、幅１００μｍ程度で深さ１００μｍ程度の溝９０４が形成され、溝９０３の底面には、幅２００μｍ程度で深さ１００μｍ程度の溝９０５が形成された状態となる。

次に、図９（ｄ）に示すように、先ず、前述同様のＳＴＰ法により、感光性レジスト膜１０４の上に新たな感光性レジスト膜９０６が形成された状態とする。加えて、公知のフォトリソグラフィ技術により、感光性レジスト膜９０６に、開口パターン９４２の幅方向中央部の領域において開口パターン９４２と同じ方向に延在する溝状の開口パターン９６１が形成された状態とする。開口パターン９６１は、例えば幅１００μｍ程度に形成された状態とする。一方、感光性レジスト膜１０４の開口パターン９４１は、感光性レジスト膜９０６に覆われた状態に形成する。

次に、開口パターン９６１が形成された感光性レジスト膜９０６をマスクとしたドライエッチングにより、半導体基板９０１の凹部９０５の底部を選択的にエッチング除去し、図９（ｅ）に示すように、溝９０５の底面にこれと同じ方向に延在する溝９０７が形成された状態とする。このエッチングも、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

また、このエッチング量も、例えば、半導体基板９０１の深さ方向に１００μｍ程度とする。上述したエッチング加工により、溝９０５の底面には、幅１００μｍ程度で深さ１００μｍ程度の溝９０７が形成された状態となる。

この後、マスクとして用いた感光性レジスト膜９０６及び感光性レジスト膜１０４を、例えば酸素プラズマを用いたアッシングにより除去することで、図９（ｆ）に示すように、半導体基板９０１に、溝９０２とともに、この底部にこれより幅が狭い溝９０４が形成され、溝９０３とともに、この底部にこれより幅が狭い溝９０５が形成され、また、溝９０５の底部にこれより幅が狭い溝９０７が形成された状態が得られる。

このように、本実施の形態によれば、半導体基板９０１の深さ方向に（断面視）３段の３次元の微細構造体が容易に得られる。なお、上述では、感光性レジスト膜１０４をマスクとしたエッチング加工と、感光性レジスト膜９０６をマスクとしたエッチング加工との２回のエッチング加工を行うようにしたが、これを３回以上の複数回行うことで、３段以上の多段の微細構造体が形成可能であることは、いうまでもない。また、溝ではなく、平面視矩形や円形などの凹部を形成する場合についても同様である。

［実施の形態１０］
次に、本発明に係る実施の形態１０について説明する。図１０は、実施の形態１０における微細構造体の製造方法を説明するための工程図である。先ず、前述した実施の形態９と同様にすることで、図１０（ａ）に示すように、半導体基板１００１に、溝１００２とともに、この底部にこれより幅が狭い溝１００４が形成され、溝１００３とともに、この底部にこれより幅が狭い溝１００５が形成され、また、溝１００５の底部にこれより幅が狭い溝１００７が形成された状態とする。

次に、図１０（ｂ）に示すように、各溝と半導体基板１００１の表面に平行な面とで形成される角部を加工し、面取りされた加工面１０２１，加工面１０３１，加工面１０４１，加工面１０７１が形成された状態とする。例えば、水酸化カリウム水溶液を用いたウエットエッチングなど、アルカリ水溶液に対してシリコンの＜１１１＞面がエッチングされ難いエッチングの異方性を利用することで、上述した加工面の形成が可能である。このような加工をすることで、各溝が延在する方向に例えば垂直な方向に各溝に渡って配置される配線を、段差が低減された状態で形成することが可能となり、段差部における配線の断線などを抑制できるようになる。

また、上記加工は、次に説明するように行っても良い。先ず、図１（ａ）を用いた説明と同様にすることで、図１１（ａ）に示すように、例えば単結晶シリコンからなる半導体基板１１０１に、溝１１０２及び溝１１０３が形成された状態とする。次に、水酸化カリウム水溶液を用いたウエットエッチングにより、図１１（ｂ）に示すように、溝１１０２に加工面１１２１が形成され、溝１１０３に加工面１１３１が形成された状態とする。

次に、図１（ｂ）〜図１（ｆ）を用いた説明と同様にすることで、先ず、溝１１０２及び溝１１０３の上を覆うように、半導体基板１１０１の上に感光性レジスト膜１０４が形成された状態とする。次に、図１１（ｃ）に示すように、溝１１０２の幅方向中央部の領域において溝１１０２と同じ方向に延在する溝状の開口パターン１４６、及び溝１１０３の幅方向中央部の領域において溝１１０３と同じ方向に延在する溝状の開口パターン１４７が、感光性レジスト膜１０４に形成された状態とする。

次に、開口パターン１４６，開口パターン１４７が形成された感光性レジスト膜１０４をマスクとしたドライエッチングにより、半導体基板１１０１の溝１１０２及び溝１１０３の底部を選択的にエッチング除去し、図１１（ｄ）に示すように、溝１１０２と同じ方向に延在する溝１１０４が溝１１０２の底部に形成され、溝１１０３と同じ方向に延在する溝１１０５が溝１１０３の底部に形成された状態とする。このエッチングは、前述した実施の形態１と同様に、ＳＦ₆などのシリコンエッチング用ガスと、Ｃ₄Ｆ₈などのいわゆる側壁保護用ガスとを用いたＩＣＰ−ＲＩＥ法により行えばよい。

次に、感光性レジスト膜１０４を除去した後、水酸化カリウム水溶液を用いたウエットエッチングを行うことで、図１１（ｅ）に示すように、溝１１０４に加工面１１４１が形成され、溝１１０５に加工面１１５１が形成された状態が得られる。なお、この処理により、加工面１１２１及び加工面１１３１は、より大きくなる。

なお、上述では、シリコンなどの半導体基板を加工する場合について説明したが、これに限るものではない。例えば、コランダムや酸化ジルコニウムなどの酸化物の結晶基板や化合物半導体の結晶基板であっても、同様である。また、結晶基板に限らず、多結晶状態やアモルファス状態の基板であっても同様である。

本発明の実施の形態１における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態２における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態３における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態４における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態５における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態６における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態７における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態８における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態９における微細構造体の製造方法を説明するための工程図である。本発明の実施の形態１０における微細構造体の製造方法を説明するための工程図である。形態１０における微細構造体の他の製造方法を説明するための工程図である。従来の微細構造体の製造方法を説明する工程図である。従来の微細構造体の製造における問題を説明するための構成図である。従来の微細構造体の製造における問題を説明するための工程図である。

符号の説明

１０１…半導体基板、１０２，１０３…溝、１０４…感光性レジスト膜、１０５…基材、１０６…溝、１４１…開口パターン。

Claims

主表面に第１の凹部を備えた基板の前記主表面に前記第１の凹部の底部に接触することなく薄膜を貼り付けて、前記基板の上に前記第１の凹部を覆うように前記薄膜が形成された状態とする第１工程と、
フォトリソグラフィ技術により、前記第１の凹部の一部の形成領域を含み、かつ前記第１の凹部より小さい面積の開口パターンが、前記薄膜に形成された状態とする第２工程と、
前記開口パターンが形成された前記薄膜をマスクとした選択的なエッチングにより前記基板を加工して、前記第１の凹部の形成領域内部の前記基板の前記主表面に第２の凹部が形成された状態とする第３工程と
を少なくとも備えることを特徴とする微細構造体の製造方法。
請求項１記載の微細構造体の製造方法において、
前記第１工程の前に、前記基板の前記主表面に前記第１の凹部が形成された状態とする工程をさらに備える
ことを特徴とする微細構造体の製造方法。
請求項１又は２記載の微細構造体の製造方法において、
前記第１の凹部の底面と前記第２の凹部の側面とが同一材料である
ことを特徴とする微細構造体の製造方法。
請求項１〜３のいずれか１項に記載の微細構造体の製造方法において、
前記第１工程では、
前記薄膜が形成された基材を用意し、
前記基材に形成されている前記薄膜を前記基板の前記主表面に貼り付け、
前記基板に貼り付けられた前記薄膜より前記基材を剥離し、
前記基板の上に前記薄膜が形成された状態とする
ことを特徴とする微細構造体の製造方法。
請求項１〜４のいずれか１項に記載の微細構造体の製造方法において、
前記第３工程の後に前記薄膜を除去する
ことを特徴とする微細構造体の製造方法。
請求項１〜５のいずれか１項に記載の微細構造体の製造方法において、
前記基板はシリコンから構成され、
前記選択的なエッチングは、フッ素を含むガスを用いる
ことを特徴とする微細構造体の製造方法。
請求項１〜６のいずれか１項に記載の微細構造体の製造方法において、
前記薄膜は、感光性を備え、
前記第２工程では、前記薄膜を露光して現像することで、前記開口パターンが、前記薄膜に形成された状態とする
ことを特徴とする微細構造体の製造方法。
請求項１〜６のいずれか１項に記載の微細構造体の製造方法において、
前記第２工程では、
前記薄膜の上に感光性を有する感光性レジスト膜が形成された状態とし、
前記感光性レジスト膜を露光して現像することで、前記開口パターンに対応するマスクパターンが前記感光性レジスト膜に形成された状態とし、
前記マスクパターンが形成された前記感光性レジスト膜をマスクとしたエッチングにより、前記薄膜に前記開口パターンが形成された状態とする
ことを特徴とする微細構造体の製造方法。
請求項１〜８のいずれか１項に記載の微細構造体の製造方法において、
前記第1の凹部の深さおよび幅が１００μｍ以上である
ことを特徴とする微細構造体の製造方法。