JP5042762B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 146
- 239000010410 layer Substances 0.000 claims description 322
- 239000000758 substrate Substances 0.000 claims description 43
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 41
- 239000012790 adhesive layer Substances 0.000 claims description 41
- 239000003822 epoxy resin Substances 0.000 claims description 34
- 229920000647 polyepoxide Polymers 0.000 claims description 34
- 229910052802 copper Inorganic materials 0.000 claims description 33
- 239000010949 copper Substances 0.000 claims description 33
- 239000004744 fabric Substances 0.000 claims description 14
- 239000011521 glass Substances 0.000 claims description 14
- 229910000679 solder Inorganic materials 0.000 claims description 11
- 238000007789 sealing Methods 0.000 claims description 9
- 239000010953 base metal Substances 0.000 description 57
- 229910052751 metal Inorganic materials 0.000 description 40
- 239000002184 metal Substances 0.000 description 40
- 238000000034 method Methods 0.000 description 29
- 230000001681 protective effect Effects 0.000 description 28
- 239000000463 material Substances 0.000 description 23
- 229920005989 resin Polymers 0.000 description 22
- 239000011347 resin Substances 0.000 description 22
- 229920001187 thermosetting polymer Polymers 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 238000007747 plating Methods 0.000 description 12
- 239000000853 adhesive Substances 0.000 description 10
- 230000001070 adhesive effect Effects 0.000 description 10
- 239000011889 copper foil Substances 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 7
- 239000009719 polyimide resin Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000003825 pressing Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 4
- 238000004080 punching Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Description
この発明は半導体装置に関する。 The present invention relates to a semiconductor device .
従来の半導体装置には、シリコン基板下に複数の外部接続用の柱状電極が設けられたものがある(例えば、特許文献1参照)。しかしながら、従来のこのような半導体装置は、半導体構成体の平面の面積領域内に外部接続用電極を設ける(Fan−in)構成であるため、外部接続用電極の配置数が多くなり配置ピッチが所定の寸法、例えば、0.5μm程度より小さくなる場合には適用ができないものであった。 Some conventional semiconductor devices are provided with a plurality of columnar electrodes for external connection under a silicon substrate (see, for example, Patent Document 1). However, such a conventional semiconductor device has a configuration in which external connection electrodes are provided in a planar area of the semiconductor structure (Fan-in), so that the number of external connection electrodes is increased and the arrangement pitch is increased. When the size is smaller than a predetermined size, for example, about 0.5 μm, it cannot be applied.
そこで、従来の他の半導体装置には、CSP(chip size package)と呼ばれる半導体構成体を該半導体構成体よりも平面サイズの大きいベース板上に設け、このベース板のほぼ全領域を半導体構成体の外部接続用電極の配置領域とする(Fan−out)ことにより、外部接続用電極の配置数が多い場合にも、小型の半導体装置としたものがある(例えば、特許文献2参照)。 Therefore, in another conventional semiconductor device, a semiconductor structure called a CSP (chip size package) is provided on a base plate having a larger planar size than the semiconductor structure, and almost the entire area of the base plate is formed in the semiconductor structure. By using the external connection electrode arrangement region (Fan-out), there is a small semiconductor device even when the number of external connection electrodes is large (see, for example, Patent Document 2).
しかしながら、上記従来の半導体装置では、ベース板を用いているため、装置全体が厚くなってしまうという問題があった。 However, since the conventional semiconductor device uses the base plate, there is a problem that the entire device becomes thick.
そこで、この発明は、外部接続用電極の配置領域が半導体構成体の平面サイズよりも大きい(Fan−out)ものにおいて、薄型化を図ることができる半導体装置を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor device that can be reduced in thickness when the region where the external connection electrode is disposed is larger than the planar size of the semiconductor structure (Fan-out).
請求項1に記載の発明に係る半導体装置は、半導体基板および該半導体基板下に設けられた銅からなる複数の外部接続用電極を有する半導体構成体と、前記半導体構成体下およびその周囲に設けられた下層絶縁膜と、前記半導体構成体の周囲における前記下層絶縁膜上に設けられたガラス布基材エポキシ樹脂からなる下層絶縁層および上層絶縁層と、前記下層絶縁層と前記上層絶縁層との間に設けられ、銅からなる中間配線を有し、ガラス布基材エポキシ樹脂からなる回路基板と、前記下層絶縁膜下に前記半導体構成体の外部接続用電極および前記回路基板の中間配線に接続されて設けられた銅を含む下層配線と、前記半導体構成体および前記上層絶縁層上に設けられた上層絶縁膜と、前記上層絶縁膜上に前記回路基板の中間配線に接続されて設けられた上層配線とを備え、前記半導体構成体は前記下層絶縁膜上に接着層を介して接着されていることを特徴とするものである。
好ましくは、前記半導体構成体は前記上層絶縁膜下に接着層を介して接着されている。
好ましくは、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられている。
好ましくは、前記下層配線を含む前記下層絶縁膜下に、前記下層配線の接続パッド部に対応する部分に開口部を有する下層オーバーコート膜が設けられ、前記下層オーバーコート膜の開口部内およびその下方に半田ボールが前記下層配線の接続パッド部に接続されて設けられている。
好ましくは、前記下層配線および前記上層配線は多層構造を有する。
好ましくは、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた封止膜を有する。
好ましくは、前記半導体構成体は、前記半導体基板下における前記外部接続用電極間に設けられた接着層を有することを特徴とするものである。
According to a first aspect of the present invention, there is provided a semiconductor device having a semiconductor substrate and a semiconductor structure having a plurality of external connection electrodes made of copper provided under the semiconductor substrate, and provided below and around the semiconductor structure. A lower insulating layer and an upper insulating layer made of a glass cloth base epoxy resin provided on the lower insulating film around the semiconductor structure, and the lower insulating layer and the upper insulating layer. provided between, possess an intermediate wiring made of copper, and a circuit board made of a glass cloth base epoxy resin, an intermediate wiring of the external connection electrode and the circuit board of the semiconductor structure under the lower insulating layer Connected to the lower wiring including copper, the upper insulating film provided on the semiconductor structure and the upper insulating layer, and connected to the intermediate wiring of the circuit board on the upper insulating film And a provided upper layer wiring, the semiconductor structure is characterized in that it is bonded through an adhesive layer on the lower insulating film.
Preferably, the semiconductor structure is bonded to the lower insulating film via an adhesive layer.
Preferably, a lower overcoat film having an opening in a portion corresponding to a connection pad portion of the lower layer wiring is provided under the lower insulating film including the lower layer wiring.
Preferably, a lower overcoat film having an opening in a portion corresponding to a connection pad portion of the lower wiring is provided under the lower insulating film including the lower wiring, and in and below the opening of the lower overcoat film Solder balls are connected to the connection pads of the lower layer wiring.
Preferably, the lower layer wiring and the upper layer wiring have a multilayer structure.
Preferably, the semiconductor structure has a sealing film provided between the external connection electrodes under the semiconductor substrate.
Preferably, the semiconductor structure has an adhesive layer provided between the external connection electrodes under the semiconductor substrate.
この発明によれば、半導体構成体下およびその周囲に設けられた下層絶縁膜下に下層配線を半導体構成体の外部接続用電極に接続させて設けているので、ファンアウト端子構造とすることができ、しかもベース板を備えていないので、薄型化することができる。 According to this invention, since the lower layer wiring is connected to the external connection electrode of the semiconductor structure under the semiconductor structure and under the lower insulating film provided around the semiconductor structure, the fan-out terminal structure can be obtained. In addition, since the base plate is not provided, the thickness can be reduced.
(第1実施形態)
図1はこの発明の第1実施形態としての半導体装置の断面図を示す。この半導体装置はエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる平面方形状の下層絶縁膜1を備えている。下層絶縁膜1の上面中央部には半導体構成体2がエポキシ系樹脂等からなる下層接着層3を介して搭載されている。この場合、下層絶縁膜1の平面サイズは半導体構成体2の平面サイズよりも大きくなっている。
(First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device is provided with a planar rectangular lower layer
半導体構成体2は平面方形状のシリコン基板(半導体基板)4を備えている。シリコン基板4の下面4aには所定の機能の集積回路(図示せず)が設けられ、下面周辺部にはアルミニウム系金属等からなる複数の接続パッド5が集積回路に接続されて設けられている。接続パッド5の中央部を除くシリコン基板4の下面には酸化シリコン等からなる絶縁膜6が設けられ、接続パッド5の中央部は絶縁膜6に設けられた開口部7を介して露出されている。
The
絶縁膜6の下面にはポリイミド系樹脂等からなる保護膜8が設けられている。絶縁膜6の開口部7に対応する部分における保護膜8には開口部9が設けられている。保護膜8の下面には配線10が設けられている。配線10は、保護膜8の下面に設けられた銅からなる下地金属層11と、下地金属層11の下面に設けられた銅からなる上部金属層12との2層構造となっている。配線10の一端部は、絶縁膜6および保護膜8の開口部7、9を介して接続パッド5に接続されている。
A
配線10の接続パッド部下面には銅からなる柱状電極(外部接続用電極)13が設けられている。配線10を含む保護膜8の下面にはエポキシ系樹脂等からなる封止膜14がその下面が柱状電極13の下面と面一となるように設けられている。そして、半導体構成体2は、その柱状電極13および封止膜14の下面がエポキシ系樹脂等からなる下層接着層3を介して下層絶縁膜1の上面中央部に接着されていることにより、下層絶縁膜1の上面中央部に搭載されている。
A columnar electrode (external connection electrode) 13 made of copper is provided on the lower surface of the connection pad portion of the
半導体構成体2の柱状電極13の下面中央部に対応する部分における下層絶縁膜1および下層接着層3には開口部21が設けられている。下層絶縁膜1の下面には下層配線22が設けられている。下層配線22は、下層絶縁膜1の下面に設けられた銅からなる下地金属層23と、下地金属層23の下面に設けられた銅からなる上部金属層24との2層構造となっている。下層配線22の一端部は、下層絶縁膜1および下層接着層3の開口部21を介して半導体構成体2の柱状電極13に接続されている。
An
下層配線22を含む下層絶縁膜1の下面にはソルダーレジスト等からなる下層オーバーコート膜25が設けられている。下層配線22の接続パッド部に対応する部分における下層オーバーコート膜25には開口部26が設けられている。下層オーバーコート膜25の開口部26内およびその下方には半田ボール27が下層配線22の接続パッド部に接続されて設けられている。
A
半導体構成体2のシリコン基板4の上面にはエポキシ系樹脂等からなる上層接着層31が設けられている。下層接着層3および上層接着層31を含む半導体構成体2の周囲における下層絶縁膜1の上面には下層絶縁層32、上層絶縁層33およびその間に埋め込まれた方形枠状で両面配線構造の回路基板34が設けられている。
An upper
換言すれば、半導体構成体2の周囲には方形枠状の回路基板34が間隔をおいて配置されている。下層接着層3を含む半導体構成体2の下部と回路基板34との間および回路基板34と下層絶縁膜1との間には下層絶縁層32が設けられている。上層接着層31を含む半導体構成体2の上部と回路基板34との間および回路基板34の上面には上層絶縁層33が設けられている。下層絶縁層32および上層絶縁層33は、エポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなっている。
In other words, the rectangular frame-
回路基板34は、ガラス布基材エポキシ樹脂等からなる絶縁基板35を備えている。絶縁35の下面には銅箔からなる中間下層配線(中間配線)36が設けられ、上面には銅箔からなる中間上層配線(中間配線)37が設けられている。中間下層配線36と中間上層配線37とは、絶縁基板35に設けられた貫通孔38内に充填された導電性ペースト等からなる上下導通部39を介して接続されている。下層配線22の所定の箇所は、下層絶縁膜1および下層絶縁層32に設けられた開口部40を介して回路基板34の中間下層配線36の接続パッド部に接続されている。
The
ここで、上層接着層31および上層絶縁層33の上面は面一となっている。上層接着層31および上層絶縁層33の上面には、下層絶縁膜1と同一の材料からなる上層絶縁膜41が設けられている。この状態では、半導体構成体2のシリコン基板3の上面は、上層接着層31を介して上層絶縁膜41の下面中央部に接着されている。
Here, the upper surfaces of the upper
上層絶縁膜41の上面には上層配線42が設けられている。上層配線42は、上層絶縁膜41の上面に設けられた銅からなる下地金属層43と、下地金属層43の上面に設けられた銅からなる上部金属層44との2層構造となっている。上層配線42の一端部は、上層絶縁膜41および上層絶縁層33に設けられた開口部45を介して回路基板34の中間上層配線37の接続パッド部に接続されている。上層配線42を含む上層絶縁膜41の上面にはソルダーレジスト等からなる上層オーバーコート膜46が設けられている。上層配線42の接続パッド部に対応する部分における上層オーバーコート膜46には開口部47が設けられている。
An
上記半導体装置は、半導体構成体2を除き、上下の層構造が対称となっている。すなわち、回路基板34の下面側は、下層絶縁層32、下層絶縁膜1、下層配線22および下層オーバーコート膜25の順の積層構造を有し、回路基板34の上面側は、上層絶縁層33、上層絶縁膜41、上層配線42および上層オーバーコート膜46の順の積層構造を有しており、回路基板34を中心として上下対称の積層構造を有する。このため、完成後の反り量を極めて小さくすることが可能である。この目的のため、さらに、対応する層、具体的には下層絶縁層32と上層絶縁層33、下層絶縁膜1と上層絶縁膜41、下層配線22と上層配線42、下層オーバーコート膜25と上層オーバーコート膜46、の材料を同一にし、かつ、厚さをできるだけ同一とすることが望ましい。
In the semiconductor device, except for the
次に、この半導体装置の製造方法の一例について説明する。まず、図2に示すように、銅箔からなるベース板51の上面にエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる下層絶縁膜1が形成されたものを用意する。この場合、この用意したもののサイズは、図1に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、下層絶縁膜1中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。
Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 2, the
また、半導体構成体2を用意する。この半導体構成体2は、ウエハ状態のシリコン基板4下に集積回路(図示せず)、アルミニウム系金属等からなる接続パッド5、酸化シリコン等からなる絶縁膜6、ポリイミド系樹脂等からなる保護膜8、配線10(銅からなる下地金属層11および銅からなる上部金属層12)、銅からなる柱状電極13およびエポキシ系樹脂等からなる封止膜14を形成した後、ダイシングにより個片化することにより得られる。
Moreover, the
次に、下層絶縁膜1の上面の半導体構成体搭載領域に、半導体構成体2の柱状電極13および封止膜14の下面をエポキシ系樹脂等からなる下層接着層3を介して接着することにより、半導体構成体2を搭載する。この場合、下層絶縁膜1の上面の半導体構成体搭載領域に、NCP(Non-Conductive Paste)といわれる接着材を印刷法やディスペンサ等を用いて、またはNCF(Non-Conductive Film)といわれる接着シートを予め供給しておき、加熱加圧により半導体構成体2を下層絶縁膜1に固着する。
Next, the lower surface of the
次に、図3に示すように、下層接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に格子状の下層絶縁層形成用シート32aをピン等で位置決めしながら配置する。下層絶縁層形成用シート32aは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部52を形成したものである。
Next, as shown in FIG. 3, a lattice-like lower insulating
次に、下層絶縁層形成用シート32aの上面に格子状の回路基板34をピン等で位置決めしながら配置する。回路基板34は、銅箔からなる中間下層配線36、銅箔からなる中間上層配線37および導電性ペースト等からなる上下導通部39を備えたガラス布エポキシ樹脂等からなる格子状の絶縁基板35を備えている。この場合、格子状の絶縁基板35には複数の方形状の開口部53が形成されている。絶縁基板35中のエポキシ樹脂等からなる熱硬化性樹脂は既に硬化されている。
Next, the lattice-shaped
次に、回路基板34の上面に格子状の上層絶縁層形成用シート33aをピン等で位置決めしながら配置する。下層絶縁層形成用シート33aは、下層絶縁層形成用シート32aと同一であり、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部54を形成したものである。
Next, the lattice-shaped upper insulating
ここで、下層絶縁層形成用シート32a、回路基板34および下層絶縁層形成用シート33aの開口部52、53、54のサイズは半導体構成体2のサイズよりもやや大きくなっている。このため、下層絶縁層形成用シート32a、回路基板34および下層絶縁層形成用シート33aと半導体構成体2との間には隙間55が形成されている。
Here, the sizes of the
次に、半導体構成体2のシリコン基板4の上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材31aを塗布する。次に、上層絶縁層形成用シート33aの上面に、銅箔からなるサブベース板56の下面に上層絶縁膜41が形成されたものを配置する。上層絶縁膜41は下層絶縁膜1と同一の材料からなり、そのうちのエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。
Next, a
次に、図4に示すように、一対の加熱加圧板57、58を用いて上下から下層絶縁層形成用シート32a、上層絶縁層形成用シート33aおよび接着材31aを加熱加圧する。この加熱加圧により、下層絶縁層形成用シート32aおよび上層絶縁層形成用シート33a中の熱硬化性樹脂が流動して図3に示す隙間55に充填され、その後の冷却により固化して、下層接着層3および後述する上層接着層31を含む半導体構成体2の周囲における下層絶縁膜1の上面に下層絶縁層32および上層絶縁層33が形成され、且つ、下層絶縁層32と上層絶縁層33との間に回路基板34が埋め込まれる。
Next, as shown in FIG. 4, the lower insulating
また、接着材31aが流動して半導体構成体2のシリコン基板4の上面全体に拡散され、その後の冷却により固化して、半導体構成体2のシリコン基板4の上面が上層接着層31を介して上層絶縁膜41の下面に接着される。さらに、上層接着層31および上層絶縁層33の上面に上層絶縁膜41が形成される。この場合、下層絶縁膜1、上層絶縁膜41および回路基板34の絶縁基板35は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されてもほとんど変形しない。
Also, the adhesive 31 a flows and diffuses over the entire upper surface of the
ここで、図3に示すように、回路基板34の下面には下層絶縁層形成用シート32a、下層絶縁膜1およびベース板51が配置され、回路基板34の上面には下層絶縁層形成用シート32aと同一の厚さで同一の材料からなる上層絶縁層形成用シート33a、下層絶縁膜1と同一の厚さで同一の材料からなる上層絶縁膜41およびベース板51と同一の材料からなるサブベース板56が配置されているので、回路基板34の部分における厚さ方向の材料構成が対称となる。
Here, as shown in FIG. 3, the lower insulating
この結果、加熱加圧により、下層絶縁層形成用シート32aおよび上層絶縁層形成用シート33aが厚さ方向に対称的に硬化収縮し、ひいては、特に回路基板34に反りが発生しにくく、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。
As a result, the lower insulating
ここで、上層接着層31は、半導体構成体2のシリコン基板4の上面を、予め硬化された熱硬化性樹脂を有する上層絶縁膜41の下面に確実に接着させるためのものである。したがって、一対の加熱加圧板57、58を用いた加熱加圧工程において、上層絶縁層形成用シート33a中の流動化した熱硬化性樹脂が半導体構成体2のシリコン基板4の上面に十分に回り込むことができれば、上層接着層31は省略してもよい。
Here, the
次に、ベース板51およびサブベース板56をエッチングにより除去すると、図5に示すように、下層絶縁膜1の下面が露出され、且つ、上層絶縁膜41の上面が露出される。この状態では、ベース板51およびサブベース板56を除去しても、下層絶縁膜1、下層絶縁層32、回路基板34、上層絶縁層33および上層絶縁膜41の存在により、強度を十分に確保することができる。
Next, when the
次に、図6に示すように、半導体構成体2の柱状電極13の下面中央部に対応する部分における下層絶縁膜1および下層接着層3に、レーザビームの照射によるレーザ加工により、開口部21を形成する。また、回路基板34の中間下層配線36の接続パッド部に対応する部分における下層絶縁膜1および下層絶縁層32に、レーザビームの照射によるレーザ加工により、開口部40を形成する。さらに、回路基板34の中間上層配線37の接続パッド部に対応する部分における上層絶縁膜41および上層絶縁層33に、レーザビームの照射によるレーザ加工により、開口部45を形成する。
Next, as shown in FIG. 6, the lower insulating
次に、図7に示すように、下層絶縁膜1および下層接着層3の開口部21を介して露出された半導体構成体2の柱状電極13の下面と下層絶縁膜1および下層絶縁層32の開口部40を介して露出された回路基板34の中間下層配線36の接続パッド部下面とを含む下層絶縁膜1の下面全体に、銅の無電解メッキにより、下地金属層23を形成する。また、上層絶縁膜41および上層絶縁層33の開口部45を介して露出された回路基板34の中間上層配線37の接続パッド部上面を含む上層絶縁膜41の下面全体に、銅の無電解メッキにより、下地金属層43を形成する。
Next, as shown in FIG. 7, the lower surface of the
次に、下地金属層23、43をメッキ電流路とした銅の電解メッキを行なうことにより、下地金属層23の下面に上部金属層24を形成し、また下地金属層43の上面に上部金属層44を形成する。次に、フォトリソグラフィ法により、上部金属層24、44および下地金属層23、43をパターニングすると、図8に示すようになる。すなわち、下層絶縁膜1の下面に、下地金属層23および上部金属層24からなる2層構造の下層配線22が形成される。また、上層絶縁膜41の上面に、下地金属層43および上部金属層44からなる2層構造の上層配線42が形成される。
Next, the
次に、図9に示すように、下層配線22を含む下層絶縁膜1の下面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる下層オーバーコート膜25を形成する。また、上層配線42を含む上層絶縁膜41の上面に、スクリーン印刷法、スピンコート法等により、ソルダーレジスト等からなる上層オーバーコート膜46を形成する。
Next, as shown in FIG. 9, a
次に、下層配線22の接続パッド部に対応する部分における下層オーバーコート膜25に、レーザビームの照射によるレーザ加工により、開口部26を形成する。また、上層配線42の接続パッド部に対応する部分における上層オーバーコート膜46に、レーザビームの照射によるレーザ加工により、開口部47を形成する。
Next, an
次に、下層オーバーコート膜25の開口部26内およびその下方に半田ボール27を下層配線22の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体2間において、下層オーバーコート膜25、下層絶縁膜1、下層絶縁層32、回路基板34、上層絶縁層33、上層絶縁膜41および上層オーバーコート膜46を切断すると、図1に示す半導体装置が複数個得られる。
Next, a
このようにして得られた半導体装置では、半導体構成体2下およびその周囲に設けられた下層絶縁膜1下に下層配線22を半導体構成体2の柱状電極13に接続させて設けているので、半田ボール(外部接続用電極)27の配置領域が半導体構成体2の平面サイズよりも大きい(Fan−out)とすることができ、しかもベース板51を備えていないので、薄型化することができる。なお、ベース板51およびサブベース板56はアルミニウム等の他の金属によって形成してもよい。
In the semiconductor device thus obtained, the
ところで、図7に示す工程において、下地金属層23、43を形成した後に、図10に示すようにしてもよい。すなわち、下地金属層23の下面および下地金属層43の上面にメッキレジスト膜61、62をパターン形成する。この場合、上部金属層24、44形成領域に対応する部分におけるメッキレジスト膜61、62には開口部63、64が形成されている。
By the way, in the process shown in FIG. 7, after forming the base metal layers 23 and 43, you may make it show in FIG. That is, the plating resist
次に、下地金属層23、43をメッキ電流路とした銅の電解メッキを行なうことにより、メッキレジスト膜61の開口部63内の下地金属層23の下面に上部金属層24を形成し、またメッキレジスト膜62の開口部64内の下地金属層43の上面に上部金属層44を形成する。次に、メッキレジスト膜61、62を剥離し、次いで、上部金属層24、44をマスクとして下地金属層23、44の不要な部分をエッチングして除去すると、図8に示すように、上部金属層24上にのみ下地金属層23が残存され、また上部金属層44下にのみ下地金属層43が残存される。
Next, the
(第2実施形態)
図11はこの発明の第2実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、下層配線22を、銅からなる第1の下地金属層(下層下地金属層)23a、銅からなる第2の下地金属層(別の下層下地金属層)23bおよび銅からなる上部金属層(下層上部金属層)24の3層構造とし、上層配線42を、銅からなる第1の下地金属層(上層下地金属層)43a、銅からなる第2の下地金属層(別の上層下地金属層)43bおよび銅からなる上部金属層(上層上部金属層)44の3層構造とした点である。
(Second Embodiment)
FIG. 11 is a sectional view of a semiconductor device as a second embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that the
この場合、半導体構成体2の柱状電極13の下面中央部に対応する部分における第1の下地金属層23a、下層絶縁膜1および下層接着層3には開口部21が設けられている。回路基板34の中間下層配線36の接続パッド部に対応する部分における第1の下地金属層23a、下層絶縁膜1および下層絶縁層32には開口部40が設けられている。回路基板34の中間上層配線37の接続パッド部に対応する部分における第1の下地金属層43a、上層絶縁膜41および上層絶縁層33には開口部45が設けられている。
In this case, an
次に、この半導体装置の製造方法の一例について説明する。まず、図12に示すように、銅箔からなるベース板51の上面に無電解ニッケルメッキからなる保護金属層(下層保護金属層)71、無電解銅メッキからなる第1の下地金属層23aおよびエポキシ系樹脂、ポリイミド系樹脂、ガラス布基材エポキシ樹脂等からなる下層絶縁膜1が形成されたものを用意する。
Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 12, a protective metal layer (lower protective metal layer) 71 made of electroless nickel plating on the upper surface of a
この場合も、この用意したもののサイズは、図11に示す完成された半導体装置を複数個形成することが可能なサイズとなっている。また、下層絶縁膜1中のエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。ここで、第1の下地金属層23aの上面は、該上面に形成される樹脂を含む材料からなる下層絶縁膜1との密着性を良くするため、予め表面粗化処理を施すことにより粗化面となっている。この点が上記第1実施形態の場合と大きく異なる点である。ここで、表面疎化処理の一例として、第1の下地金属層23aの上面を、適宜なエッチング液に浸漬する方法が挙げられるが、この方法に限定されるものではない。
Also in this case, the size of the prepared device is such that a plurality of completed semiconductor devices shown in FIG. 11 can be formed. Further, the thermosetting resin made of epoxy resin or the like in the lower insulating
次に、下層絶縁膜1の上面の半導体構成体搭載領域に、半導体構成体2の柱状電極13および封止膜14の下面をエポキシ系樹脂等からなる下層接着層3を介して接着することにより、半導体構成体2を搭載する。この場合も、NCPといわれる接着材、またはNCFといわれる接着シートを、下層絶縁膜1の上面の半導体構成体搭載領域に予め供給しておき、加熱加圧により半導体構成体2を下層絶縁膜1に固着する。
Next, the lower surface of the
次に、図13に示すように、下層接着層3を含む半導体構成体2の周囲における下層絶縁膜1の上面に格子状の下層絶縁層形成用シート32aをピン等で位置決めしながら配置する。この場合も、下層絶縁層形成用シート32aは、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部52を形成したものである。
Next, as shown in FIG. 13, a lattice-shaped lower insulating
次に、下層絶縁層形成用シート32aの上面に格子状の回路基板34をピン等で位置決めしながら配置する。この場合も、格子状の回路基板34の絶縁基板35には複数の方形状の開口部53が形成されている。絶縁基板35中のエポキシ樹脂等からなる熱硬化性樹脂は既に硬化されている。
Next, the lattice-shaped
次に、回路基板34の上面に格子状の上層絶縁層形成用シート33aをピン等で位置決めしながら配置する。この場合も、下層絶縁層形成用シート33aは、下層絶縁層形成用シート32aと同一であり、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となし、パンチング等により複数の方形状の開口部54を形成したものである。
Next, the lattice-shaped upper insulating
また、下層絶縁層形成用シート32a、回路基板34および下層絶縁層形成用シート33aの開口部52、53、54のサイズは半導体構成体2のサイズよりもやや大きくなっている。このため、下層絶縁層形成用シート32a、回路基板34および下層絶縁層形成用シート33aと半導体構成体2との間には隙間55が形成されている。
The sizes of the
次に、半導体構成体2のシリコン基板4の上面に、ディスペンサ等を用いて、エポキシ系樹脂等からなる液状の接着材31aを塗布する。次に、上層絶縁層形成用シート33aの上面に、銅箔からなるサブベース板56の下面に無電解ニッケルメッキからなる保護金属層(上層保護金属層)72、無電解銅メッキからなる第1の下地金属層43aおよび上層絶縁膜41が形成されたものを配置する。
Next, a
この場合も、上層絶縁膜41は下層絶縁膜1と同一の材料からなり、そのうちのエポキシ系樹脂等からなる熱硬化性樹脂は既に硬化されている。ここで、第1の下地金属層43aの下面は、該下面に形成される樹脂を含む材料からなる上層絶縁膜41との密着性を良くするため、予め表面粗化処理を施すことにより粗化面となっている。この点も上記第1実施形態の場合と大きく異なる点である。
Also in this case, the upper insulating
次に、図14に示すように、一対の加熱加圧板57、58を用いて上下から下層絶縁層形成用シート32a、上層絶縁層形成用シート33aおよび接着材31aを加熱加圧する。この加熱加圧により、下層絶縁層形成用シート32aおよび上層絶縁層形成用シート33a中の熱硬化性樹脂が流動して図13に示す隙間55に充填され、その後の冷却により固化して、下層接着層3および後述する上層接着層31を含む半導体構成体2の周囲における下層絶縁膜1の上面に下層絶縁層32および上層絶縁層33が形成され、且つ、下層絶縁層32と上層絶縁層33との間に回路基板34が埋め込まれる。
Next, as shown in FIG. 14, the lower insulating
また、接着材31aが流動して半導体構成体2のシリコン基板4の上面全体に拡散され、その後の冷却により固化して、半導体構成体2のシリコン基板4の上面が上層接着層31を介して上層絶縁膜41の下面に接着される。さらに、上層接着層31および上層絶縁層33の上面に上層絶縁膜41が形成される。この場合、下層絶縁膜1、上層絶縁膜41および回路基板34の絶縁基板35は、そのうちの熱硬化性樹脂が予め硬化されているため、加熱加圧されてもほとんど変形しない。
Also, the adhesive 31 a flows and diffuses over the entire upper surface of the
ここで、図13に示すように、回路基板34の下面には下層絶縁層形成用シート32a、下層絶縁膜1、第1の下地金属層23a、保護金属層71およびベース板51が配置され、回路基板34の上面には下層絶縁層形成用シート32aと同一の厚さで同一の材料からなる上層絶縁層形成用シート33a、下層絶縁膜1と同一の厚さで同一の材料からなる上層絶縁膜41、第1の下地金属層43a、保護金属層72およびベース板51と同一の材料からなるサブベース板56が配置されているので、回路基板34の部分における厚さ方向の材料構成が対称となる。
Here, as shown in FIG. 13, the lower insulating
この結果、加熱加圧により、下層絶縁層形成用シート32aおよび上層絶縁層形成用シート33aが厚さ方向に対称的に硬化収縮し、ひいては、特に回路基板34に反りが発生しにくく、それ以後の工程への搬送やそれ以後の工程での加工精度に支障を来しにくいようにすることができる。
As a result, the lower insulating
次に、ベース板51および保護金属層71とサブベース板56および保護金属層72とをエッチングにより連続して除去すると、図15に示すように、第1の下地金属層23aの下面が露出され、且つ、第1の下地金属層43aの上面が露出される。この場合、ニッケルからなる保護金属層71、72は、銅からなるベース板51およびサブベース板56をエッチングにより除去するとき、同じく銅からなる第1の下地金属層23a、43aがエッチングされないように保護するためのものである。そして、この状態では、ベース板51および保護金属層71とサブベース板56および保護金属層72とを除去しても、下層絶縁膜1、下層絶縁層32、回路基板34、上層絶縁層33および上層絶縁膜41の存在により、強度を十分に確保することができる。
Next, when the
次に、図16に示すように、半導体構成体2の柱状電極13の下面中央部に対応する部分における第1の下地金属層23a、下層絶縁膜1および下層接着層3に、レーザビームの照射によるレーザ加工により、開口部21を形成する。また、回路基板34の中間下層配線36の接続パッド部に対応する部分における第1の下地金属層23a、下層絶縁膜1および下層絶縁層32に、レーザビームの照射によるレーザ加工により、開口部40を形成する。さらに、回路基板34の中間上層配線37の接続パッド部に対応する部分における第1の下地金属層43a、上層絶縁膜41および上層絶縁層33に、レーザビームの照射によるレーザ加工により、開口部45を形成する。
Next, as shown in FIG. 16, the first
次に、図17に示すように、第1の下地金属層23a、下層絶縁膜1および下層接着層3の開口部21を介して露出された半導体構成体2の柱状電極13の下面と第1の下地金属層23a、下層絶縁膜1および下層絶縁層32の開口部40を介して露出された回路基板34の中間下層配線36の接続パッド部下面とを含む第1の下地金属層23aの下面全体に、銅の無電解メッキにより、第2の下地金属層23bを形成する。また、第1の下地金属層43a、上層絶縁膜41および上層絶縁層33の開口部45を介して露出された回路基板34の中間上層配線37の接続パッド部上面を含む第1の下地金属層43aの上面全体に、銅の無電解メッキにより、第2の下地金属層43bを形成する。
Next, as shown in FIG. 17, the first
次に、第2の下地金属層23b、43bをメッキ電流路とした銅の電解メッキを行なうことにより、第2の下地金属層23bの下面に上部金属層24を形成し、また第2の下地金属層43bの上面に上部金属層44を形成する。次に、フォトリソグラフィ法により、上部金属層24、44および第1、第2の下地金属層23a、23b、43a、43bをパターニングすると、図18に示すようになる。すなわち、下層絶縁膜1の下面に、第1、第2の下地金属層23a、23bおよび上部金属層24からなる3層構造の下層配線22が形成される。また、上層絶縁膜41の上面に、第1、第2の下地金属層43a、43bおよび上部金属層44からなる3層構造の上層配線42が形成される。以下、上記第1実施形態の場合と同様の工程を経ると、図11に示す半導体装置が複数個得られる。
Next, the upper
(第3実施形態)
図19はこの発明の第3実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と大きく異なる点は、下層配線および上層配線を2層配線構造とした点である。すなわち、第1の下層絶縁膜1Aの下面に設けられた第1の下層配線22Aの一端部は、第1の下層絶縁膜1Aおよび下層接着層3に設けられた開口部21Aを介して半導体構成体2の柱状電極13に接続されている。また、第1の下層配線22Aの所定の箇所は、下層絶縁膜1および下層絶縁層32に設けられた開口部40を介して回路基板34の中間下層配線36の接続パッド部に接続されている。
(Third embodiment)
FIG. 19 is a sectional view of a semiconductor device as a third embodiment of the present invention. This semiconductor device differs greatly from the semiconductor device shown in FIG. 1 in that the lower layer wiring and the upper layer wiring have a two-layer wiring structure. That is, one end portion of the first
第1の下層配線22Aを含む第1の下層絶縁膜1Aの下面には、第1の下層絶縁膜1Aと同一の材料からなる第2の下層絶縁膜1Bが設けられている。第2の下層絶縁膜1Bの下面に設けられた第2の下層配線22Bの一端部は、第2の下層絶縁膜1Bに設けられた開口部21Bを介して第1の下層配線22Aの接続パッド部に接続されている。第2の下層配線22Bを含む第2の下層絶縁膜1Bの下面には下層オーバーコート膜25が設けられている。下層オーバーコート膜25の開口部26内およびその下方には半田ボール27が第2の下層配線22Bの接続パッド部に接続されて設けられている。
A second lower insulating
第1の上層絶縁膜41Aの上面に設けられた第1の上層配線42Aの一端部は、第1の上層絶縁膜41Aおよび上層絶縁層33に設けられた開口部45Aを介して回路基板34の中間上層配線47の接続パッド部に接続されている。第1の上層配線42Aを含む第1の上層絶縁膜41Aの上面には、第1の上層絶縁膜41Aと同一の材料からなる第2の上層絶縁膜41Bが設けられている。
One end portion of the first upper-
第2の上層絶縁膜41Bの上面に設けられた第2の上層配線42Bの一端部は、第2の上層絶縁膜41Bに設けられた開口部42Bを介して第1の上層配線42Aの接続パッド部に接続されている。第2の上層配線42Bを含む第2の上層絶縁膜41Bの上面には上層オーバーコート膜46が設けられている。第2の上層配線42Bの接続パッド部に対応する部分における上層オーバーコート膜46には開口部47が設けられている。なお、下層配線および上層配線は3層以上の配線構造としてもよい。
One end of the second
(第4実施形態)
図20はこの発明の第4実施形態としての半導体装置の断面図を示す。この半導体装置において、図1に示す半導体装置と異なる点は、半導体構成体2が封止膜14を備えていない点である。したがって、この場合、半導体構成体2の配線10および柱状電極13を含む保護膜8の下面は下層接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22および下層接着層3の開口部21を介して半導体構成体2の柱状電極13に接続されている。
(Fourth embodiment)
FIG. 20 is a sectional view of a semiconductor device as a fourth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 1 in that the
(第5実施形態)
図21はこの発明の第5実施形態としての半導体装置の断面図を示す。この半導体装置において、図20に示す半導体装置と異なる点は、半導体構成体2がさらに柱状電極13を備えていない点である。したがって、この場合、半導体構成体2の配線10を含む保護膜8の下面は下層接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22および下層接着層3の開口部21を介して半導体構成体2の配線10の接続パッド部(外部接続用電極)に接続されている。
(Fifth embodiment)
FIG. 21 is a sectional view of a semiconductor device as a fifth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 20 in that the
(第6実施形態)
図22はこの発明の第6実施形態としての半導体装置の断面図を示す。この半導体装置において、図21に示す半導体装置と異なる点は、半導体構成体2の配線10を含む保護膜8の下面にポリイミド系樹脂、エポキシ系樹脂等の絶縁材からなる静電気防止用の保護膜81を設けた点である。したがって、この場合、半導体構成体2の保護膜81の下面は下層接着層3を介して下層絶縁膜1の上面中央部に接着されている。そして、下層配線22の一端部は、下層絶縁膜22、下層接着層3および保護膜81の開口部21を介して半導体構成体2の配線10の接続パッド部に接続されている。
(Sixth embodiment)
FIG. 22 shows a sectional view of a semiconductor device as a sixth embodiment of the present invention. This semiconductor device is different from the semiconductor device shown in FIG. 21 in that an antistatic protective film made of an insulating material such as polyimide resin or epoxy resin on the lower surface of the
ところで、半導体構成体2を下層絶縁膜1上に搭載する前においては、保護膜81には開口部21は形成されていない。そして、開口部21を有しない保護膜81は、それ自体がウエハ状態のシリコン基板4下に形成された時点から半導体構成体2が下層絶縁膜1上に搭載される時点までにおいて、シリコン基板4下に形成された集積回路を静電気から保護するものである。
By the way, the
1 下層絶縁膜
2 半導体構成体
3 下層接着層
4 シリコン基板
5 接続パッド
6 絶縁膜
8 保護膜
10 配線
13 柱状電極
14 封止膜
22 下層配線
25 下層オーバーコート膜
27 半田ボール
31 上層接着層
32 下層絶縁層
33 上層絶縁層
34 回路基板
35 絶縁基板
36 中間下層配線
37 中間上層配線
39 上下導通部
41 上層絶縁膜
42 上層配線
46 上層オーバーコート膜
51 ベース板
56 サブベース板
DESCRIPTION OF
Claims (7)
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007250952A JP5042762B2 (en) | 2007-09-27 | 2007-09-27 | Semiconductor device |
TW097129986A TWI384595B (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
EP08826922A EP2176883A2 (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
US12/187,699 US20090039514A1 (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
PCT/JP2008/064559 WO2009020240A2 (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
KR1020097026470A KR101161061B1 (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
CN200880022092A CN101689539A (en) | 2007-08-08 | 2008-08-07 | Semiconductor device and method for manufacturing the same |
US12/849,529 US8268674B2 (en) | 2007-08-08 | 2010-08-03 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007250952A JP5042762B2 (en) | 2007-09-27 | 2007-09-27 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009081367A JP2009081367A (en) | 2009-04-16 |
JP5042762B2 true JP5042762B2 (en) | 2012-10-03 |
Family
ID=40655874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007250952A Expired - Fee Related JP5042762B2 (en) | 2007-08-08 | 2007-09-27 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5042762B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8642897B2 (en) | 2010-10-12 | 2014-02-04 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
JP6208411B2 (en) * | 2012-06-15 | 2017-10-04 | 新光電気工業株式会社 | Wiring board and manufacturing method thereof |
US9209151B2 (en) * | 2013-09-26 | 2015-12-08 | General Electric Company | Embedded semiconductor device package and method of manufacturing thereof |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4324732B2 (en) * | 2003-11-28 | 2009-09-02 | カシオ計算機株式会社 | Manufacturing method of semiconductor device |
JP2005191156A (en) * | 2003-12-25 | 2005-07-14 | Mitsubishi Electric Corp | Wiring plate containing electric component, and its manufacturing method |
JP4565470B2 (en) * | 2005-08-30 | 2010-10-20 | キヤノンアネルバ株式会社 | Micro bump forming method and apparatus |
-
2007
- 2007-09-27 JP JP2007250952A patent/JP5042762B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009081367A (en) | 2009-04-16 |
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JP4209341B2 (en) | Semiconductor device and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090410 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110127 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A711 | Notification of change in applicant |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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