JP5041772B2 - Display device - Google Patents
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Description
本発明は、自発光型の表示素子を適用した表示装置とその駆動方法に関する。 The present invention relates to a display device using a self-luminous display element and a driving method thereof.
表示装置の駆動方法には、大別してアクティブマトリックス駆動とパッシブマトリックス駆動がある。パッシブマトリクス駆動は、表示素子をマトリックス状の電極で挟んだ簡単な構造であるため製造コストは安いが、ある画素を駆動しているときは他の画素を駆動できないため、大面積または高精細な表示装置には向かない。一方アクティブマトリクス駆動では、一つ一つの画素に能動素子と輝度情報を保持する手段が設けられているため製造コストはパッシブマトリクス駆動の表示装置に比べて高くなるが、ある画素を駆動していても他の画素は輝度情報を保持しつつ発光することができる。そのため、大面積または高精細な表示装置には、ほとんどアクティブマトリクス駆動方式が用いられている。 The driving method of the display device is roughly classified into active matrix driving and passive matrix driving. Passive matrix driving has a simple structure in which a display element is sandwiched between matrix electrodes, so that the manufacturing cost is low. However, when a certain pixel is driven, other pixels cannot be driven, so a large area or high definition is required. Not suitable for display devices. On the other hand, in active matrix driving, each pixel is provided with an active element and means for holding luminance information, so the manufacturing cost is higher than that of a passive matrix driving display device. However, other pixels can emit light while maintaining luminance information. For this reason, the active matrix driving method is mostly used for large-area or high-definition display devices.
アクティブマトリクス駆動の表示装置は、前述したように個々の画素において輝度情報を保持する手段が設けられているが、この輝度情報がデジタル値か、アナログ値かで、さらに分類することができる。輝度情報がデジタル値の場合、発光素子はオンまたはオフの２値しか持てないため、表示画像も２階調しか出せないが、２値の画像を素早く何回も表示することで多階調を表現する手法（時間階調法）が広く用いられている。また、輝度情報がアナログ値の場合は、表示素子の輝度は中間値で制御できるため、多階調を表示するときに時間階調法は必ずしも必要ではない。 As described above, the active matrix driving display device is provided with means for holding the luminance information in each pixel, and can be further classified according to whether the luminance information is a digital value or an analog value. When the luminance information is a digital value, the light-emitting element can only have binary values of on or off, so that the display image can only produce two gradations, but multiple gradations can be obtained by quickly displaying the binary image many times. An expression technique (time gradation method) is widely used. Further, when the luminance information is an analog value, the luminance of the display element can be controlled by an intermediate value, so that the time gray scale method is not necessarily required when displaying multiple gray scales.
輝度情報がアナログ値のアクティブマトリクス駆動表示装置には、主なものとして液晶ディスプレイが挙げられる。液晶ディスプレイは広く普及しているが、応答速度が遅く動画表示に向かない、視野角依存性があるという問題点がある。また、表示素子が自発光型ではないためバックライトが必要となり、消費電力が大きいという問題もある。そのため、液晶ディスプレイに替わる新たな表示装置の開発が望まれている。 A liquid crystal display is a main example of an active matrix drive display device whose luminance information is an analog value. Although liquid crystal displays are widely used, there is a problem that they have a viewing angle dependency that is slow in response speed and not suitable for moving image display. In addition, since the display element is not a self-luminous type, a backlight is necessary and there is a problem that power consumption is large. Therefore, development of a new display device that replaces the liquid crystal display is desired.
一方、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイなどに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等の利点がある。そのため、この有機ＥＬ素子を表示素子としたアクティブマトリクス駆動表示装置の開発が、活発に行なわれている。 On the other hand, a so-called self-luminous display device in which a pixel is formed of a light emitting element such as a light emitting diode (LED) has attracted attention. As a light-emitting element used in such a self-luminous display device, an organic light-emitting diode (also referred to as an OLED (Organic Light Emitting Diode), an organic EL element, or an electroluminescence (EL) element) attracts attention. It has been used for EL displays and the like. Since light-emitting elements such as OLEDs are self-luminous, there are advantages such as higher pixel visibility than a liquid crystal display, no need for a backlight, and high response speed. Therefore, active matrix drive display devices using this organic EL element as a display element have been actively developed.
ここで、有機ＥＬ素子について説明する。有機ＥＬ素子の輝度は、流れる電流値によって決まる。有機ＥＬ素子をアクティブマトリクス駆動するときの問題点は、主としてこの性質による。すなわち、液晶ディスプレイのようにアナログ値の電圧を画素の輝度情報保持手段（例えば、容量素子）に書き込む場合、液晶ディスプレイのように表示素子にかける電圧をアナログ制御するのではなく、表示素子に流れる電流を制御する能動素子をアナログ的に制御することになるのである。この能動素子は個々のＥＬ素子にそれぞれ設けられるため、能動素子の電気的特性が画素ごとにばらつけば、そのまま輝度のばらつきとして現れてしまう。 Here, the organic EL element will be described. The luminance of the organic EL element is determined by the flowing current value. The problem when the organic EL element is driven in an active matrix is mainly due to this property. That is, when an analog value voltage is written in the luminance information holding means (for example, a capacitive element) of a pixel as in a liquid crystal display, the voltage applied to the display element flows through the display element instead of being analog controlled as in a liquid crystal display. The active element that controls the current is controlled in an analog manner. Since this active element is provided for each EL element, if the electrical characteristics of the active element vary from pixel to pixel, it will appear as variations in luminance.
以上のような状況から、有機ＥＬ素子のような電流駆動型の表示素子をアナログ値でアクティブマトリクス駆動する場合には、表示素子を駆動する能動素子の特性ばらつきを補償することが重要である。その方法としては、例えば画素回路の構成を工夫し、電流入力型とすることが挙げられる。 From the above situation, when a current-driven display element such as an organic EL element is active-matrix driven with an analog value, it is important to compensate for variations in characteristics of the active element that drives the display element. As the method, for example, the configuration of the pixel circuit is devised to be a current input type.
電流入力型の画素回路では、画素に入力する輝度情報として、アナログ電流を用いる。なお、ここで言うアナログ電流とは、電流値を多段階で制御することのできる回路から出力される電流の事を指す。このような周辺駆動回路で表示素子の輝度に対応してつくられたアナログ電流（データ電流とも記す）を個々の画素の能動素子に流し、そのときの能動素子にかかる電圧を保持しておく。そうすれば、データ電流の供給がなくなった後も、その電流値を保持して表示素子に流し続けることができる。そのような画素回路の一例としては、図８に示す回路が挙げられる。図８に示す回路は、第１の電源線ＡＮＯＤＥ、第２の電源線ＣＡＴＨＯＤＥ、データ電流Ｉｄａｔａを流すための電流源、データ電流Ｉｄａｔａが流れる配線ＤＡＴＡ、表示素子１０、駆動トランジスタＴｒ１、輝度情報保持手段としての容量素子Ｃｓ、駆動トランジスタＴｒ１のゲート電極とドレイン電極の接続をオン・オフするためのスイッチＴｒ２、駆動トランジスタＴｒ１にＩｄａｔａを流す画素を選択するためのスイッチＴｒ３、表示素子１０と駆動トランジスタＴｒ１のドレイン電極との接続をオン・オフするスイッチＴｒ４、を有する。
In a current input type pixel circuit, an analog current is used as luminance information input to the pixel. Note that the analog current here refers to a current output from a circuit capable of controlling a current value in multiple stages. An analog current (also referred to as a data current) generated by such a peripheral drive circuit corresponding to the luminance of the display element is passed to the active element of each pixel, and the voltage applied to the active element at that time is held. Then, even after the supply of the data current is stopped, the current value can be held and continuously supplied to the display element. An example of such a pixel circuit is the circuit shown in FIG. The circuit shown in FIG. 8 includes a first power supply line ANODE, a second power supply line CATHODE, a current source for flowing a data current Idata, a wiring DATA through which the data current Idata flows, a
電流入力型の画素回路は、能動素子の特性に関わらず、データ電流をそのまま表示素子に流し続けることができるため、電流駆動型の表示素子をアクティブマトリクス駆動するのに適した回路となる。しかし、有機ＥＬ素子のように、表示素子の駆動時の電流値が非常に小さい表示素子の場合、図８に示す回路は、データ電流の大きさと表示素子１０の駆動時の電流値が１対１に対応しているため、データ電流を駆動トランジスタＴｒ１に流したときに、容量素子Ｃｓに充電するための時間（プログラム時間とも記す）が非常に長くなってしまうという問題点があった。
The current input type pixel circuit can continue to pass the data current to the display element as it is regardless of the characteristics of the active element, and therefore is a circuit suitable for active matrix driving of the current drive type display element. However, in the case of a display element having a very small current value when the display element is driven, such as an organic EL element, the circuit shown in FIG. 8 has a pair of a data current magnitude and a current value when the
そのため、表示素子の駆動時の電流値に対するデータ電流の大きさを、画素回路にキャパシタを追加することで大きくできる電流入力型の画素回路が提案されている（特許文献１参照）。
従来技術の画素回路の一例として、特許文献１の図５に対応した画素回路を、図９に示す（なお、特許文献１による符号が変更されている）。図９の回路構成は、図８に、直列に接続された閾値保持用キャパシタＣｔと容量接続用スイッチＴｒ６が追加された画素回路に相当する。
As an example of a conventional pixel circuit, a pixel circuit corresponding to FIG. 5 of
特許文献１には、データ電流対応電圧（Ｖｇｓ（ｄａｔａ）とも記す）保持用キャパシタＣｓにＶｇｓ（ｄａｔａ）を保持する前に、あらかじめ閾値保持用キャパシタＣｔに駆動トランジスタＴｒ１の閾値電圧を保存しておき、ＣｓにＶｇｓ（ｄａｔａ）を保持した後にＣｔとＣｓを接続することで、表示素子の駆動時の電流値よりもデータ電流値を大きくすることができる旨が示されている。そして、その倍率は、Ｃｓの静電容量値に対するＣｔの静電容量値の増加に伴い大きくなるため、データ電流を大きくすることで、プログラム時間を短縮できることが記載されている。なお、表示素子の駆動時の電流値（Ｉｏｌｅｄ）とデータ電流（Ｉｄａｔａ）の関係は、数式１のように表される。
In
ひとつの画素にデータ電流を書き込むのにかけられる時間は、１フレーム期間（約６０分の１秒）を走査線本数で割った値となり、例えば３２０本の走査線がある表示装置では約５０μ秒である。それに対し、数十ｎＡ程度の駆動電流となる表示素子（例えば、ＥＬ素子）で、データ電流の大きさも数十ｎＡ程度だった場合は、データ線の寄生容量を十分に充電するためには、数ｍｓの時間が必要となってしまう。充電に要する時間は電流値に比例するため、一つの画素に書き込む時間を数十μ秒以内に収めるには、データ電流は表示素子に流す電流値の約１００倍は必要になる計算となる。すなわち、特許文献１に記載されている方法でデータ電流を書き込む場合、閾値保持用キャパシタＣｔの静電容量値は、Ｖｇｓ（ｄａｔａ）保持用キャパシタＣｓに対して、１０倍程度は必要である。ここで、Ｖｇｓ（ｄａｔａ）を保持するために、Ｃｓにはある程度の静電容量値が必要なので、よりデータ電流を大きくするには、Ｃｔの面積をより大きくしなければならない。
The time taken to write the data current to one pixel is a value obtained by dividing one frame period (about 1/60 second) by the number of scanning lines. For example, in a display device having 320 scanning lines, it takes about 50 μs. is there. On the other hand, in the case of a display element (for example, an EL element) having a driving current of about several tens of nA and a data current having a magnitude of about several tens of nA, in order to sufficiently charge the parasitic capacitance of the data line, A time of several ms is required. Since the time required for charging is proportional to the current value, in order to keep the time for writing to one pixel within several tens of microseconds, the data current is calculated to be about 100 times the current value flowing through the display element. That is, when the data current is written by the method described in
ところが、Ｃｔの面積を大きくするにつれて、画素の面積に対するＣｔの面積が増大するため、その分、画素の面積に対する表示素子の発光領域が占める面積（開口率とも記す）が低下してしまう。ＣｔがＣｓの１０倍程度必要だとすると、開口率の低下は深刻なものとなる。開口率の低下により、開口率が大きいときに比べて、表示素子に同じ電圧をかけて同じ電流密度の電流を流したとしても、開口率が小さいので、その分輝度が小さくなってしまう。また、同じ輝度を出すためには、その分大きな電流密度の電流を表示素子に流すために高い電圧を表示素子にかける必要があるので、消費電力が増加してしまう。その上、表示素子に大きな電流密度の電流を流すと、信頼性、寿命の点でも問題となる。 However, as the area of Ct is increased, the area of Ct with respect to the area of the pixel is increased, and accordingly, the area occupied by the light emitting region of the display element with respect to the area of the pixel is also reduced. If Ct needs to be about 10 times Cs, the aperture ratio will be seriously lowered. Due to the lowering of the aperture ratio, even when the same voltage is applied to the display element and currents having the same current density are applied as compared with the case where the aperture ratio is large, the aperture ratio is small, so that the luminance is reduced accordingly. Further, in order to obtain the same luminance, it is necessary to apply a high voltage to the display element in order to cause a current having a large current density to flow through the display element, so that power consumption increases. In addition, when a current having a large current density is passed through the display element, there is a problem in terms of reliability and life.
このように、特許文献１の画素構成を用いてプログラム時間を通常使用される時間範囲の中に収めるために短くしようとすれば、Ｃｔを大きくする必要があるため、画素の開口率が低下してしまう。画素の開口率が低下すると、輝度、消費電力、信頼性、寿命など様々な問題を引き起こす。
As described above, if the program time is reduced to fall within the normally used time range using the pixel configuration of
本発明は、このような問題点に鑑みて、プログラム時間を短くしつつ、画素の開口率を大きくできる電流入力型画素回路を提供することを課題とする。 In view of such problems, it is an object of the present invention to provide a current input pixel circuit capable of increasing the aperture ratio of a pixel while shortening a program time.
上記課題を鑑み本発明は、表示素子を容量素子として機能させることを特徴とする。該容量素子には、表示素子を駆動するためのトランジスタの閾値電圧を書き込むことができる。そのため、閾値保持用キャパシタを設けることなく、トランジスタの閾値電圧を書き込むことができる。 In view of the above problems, the present invention is characterized in that a display element functions as a capacitor element. A threshold voltage of a transistor for driving the display element can be written in the capacitor. Therefore, the threshold voltage of the transistor can be written without providing a threshold holding capacitor.
以下に、本発明の具体的な構成について説明する。 The specific configuration of the present invention will be described below.
本発明の一形態は、データ電流を流すための複数のデータ線と、選択信号を伝達する複数の走査線と、データ線と走査線に接続された画素回路を複数有する画素部とを有し、画素回路は、データ電流に対応した輝度で発光する表示素子と、データ電流を表示素子に供給し、ソース電極およびドレイン電極とゲート電極を有する第１のトランジスタと、表示素子の陽極と同電位となる高電位側の第１の電源線と、表示素子の陰極と同電位となる低電位側の第２の電源線と、第１のトランジスタのソース電極とゲート電極間の電圧を保持する第１の容量素子と、第１のトランジスタのドレイン電極とゲート電極との接続を選択する第２のトランジスタと、データ線と画素回路との接続を選択することによって、データ電流を書き込む画素回路を選択する第３のトランジスタと、第１のトランジスタと表示素子との接続を選択する第４のトランジスタと、容量素子と表示素子との接続を選択する第５のトランジスタと、を有し、表示素子は、第２の容量素子として機能することを特徴とする表示装置である。 One embodiment of the present invention includes a plurality of data lines for flowing a data current, a plurality of scanning lines for transmitting a selection signal, and a pixel portion including a plurality of pixel circuits connected to the data lines and the scanning lines. The pixel circuit includes a display element that emits light with luminance corresponding to the data current, a first transistor that supplies the data current to the display element and includes a source electrode, a drain electrode, and a gate electrode, and the same potential as the anode of the display element A first power line on the high potential side, a second power line on the low potential side that has the same potential as the cathode of the display element, and a first voltage that holds the voltage between the source electrode and the gate electrode of the first transistor. The pixel circuit to which the data current is written is selected by selecting the connection between the first capacitor element, the second transistor that selects connection between the drain electrode and the gate electrode of the first transistor, and the connection between the data line and the pixel circuit. A third transistor that selects the connection between the first transistor and the display element, and a fifth transistor that selects the connection between the capacitor and the display element. The display device is characterized by functioning as a second capacitor element.
本発明の別形態は、データ電流を流すための複数のデータ線と、選択信号を伝達する複数の走査線と、データ線と走査線に接続された画素回路を複数有する画素部とを有し、画素回路は、データ電流に対応した輝度で発光する表示素子と、データ電流を表示素子に供給し、ソース電極およびドレイン電極とゲート電極を有する第１のトランジスタと、いずれか一方は、電位が変化する第１の電源線および第２の電源線と、第１のトランジスタのソース電極とゲート電極間の電圧を保持する第１の容量素子と、第１のトランジスタのドレイン電極とゲート電極との接続を選択する第２のトランジスタと、データ線と画素回路との接続を選択することによって、データ電流を書き込む画素回路を選択する第３のトランジスタと、第１のトランジスタと表示素子との接続を選択する第４のトランジスタと、第１の容量素子と表示素子との接続を選択する第５のトランジスタと、を有し、表示素子は、第２の容量素子として機能することを特徴とする表示装置である。 Another embodiment of the present invention includes a plurality of data lines for flowing a data current, a plurality of scanning lines for transmitting a selection signal, and a pixel portion including a plurality of pixel circuits connected to the data lines and the scanning lines. The pixel circuit includes a display element that emits light with luminance corresponding to the data current, a first transistor that supplies the data current to the display element and includes a source electrode, a drain electrode, and a gate electrode. A first power supply line and a second power supply line that change; a first capacitor that holds a voltage between a source electrode and a gate electrode of the first transistor; and a drain electrode and a gate electrode of the first transistor. A second transistor for selecting a connection; a third transistor for selecting a pixel circuit to which a data current is written by selecting a connection between the data line and the pixel circuit; and a first transistor And a fourth transistor for selecting connection between the display element and a fifth transistor for selecting connection between the first capacitor element and the display element. The display element functions as a second capacitor element. The display device is characterized by the above.
本発明の別形態は、データ線駆動回路と、データ線駆動回路に接続された複数のデータ線と、走査線駆動回路と、走査線駆動回路に接続された複数の走査線と、データ線と走査線に接続された画素回路を複数有する画素部とを有し、画素回路は、データ線から供給されるデータ電流に対応した輝度で発光する表示素子と、データ電流を表示素子に供給し、ソース電極およびドレイン電極とゲート電極を有する第１のトランジスタと、いずれか一方は、電位が変化する第１の電源線および第２の電源線と、第１のトランジスタのソース電極とゲート電極間の電圧を保持する第１の容量素子と、走査線駆動回路により制御され、第１のトランジスタのドレイン電極とゲート電極との接続を選択する第２のトランジスタと、データ線と画素回路との接続を選択することによって、データ電流を書き込む画素回路を選択する第３のトランジスタと、第１のトランジスタと表示素子との接続を選択する第４のトランジスタと、第１の容量素子と表示素子との接続を選択する第５のトランジスタと、を有し、表示素子は、第２の容量素子として機能することを特徴とする表示装置である。 Another embodiment of the present invention includes a data line driving circuit, a plurality of data lines connected to the data line driving circuit, a scanning line driving circuit, a plurality of scanning lines connected to the scanning line driving circuit, and a data line. A pixel portion having a plurality of pixel circuits connected to the scanning line, the pixel circuit supplying a display element that emits light with a luminance corresponding to the data current supplied from the data line, and a data current to the display element; One of the first transistor having the source electrode, the drain electrode, and the gate electrode is either a first power supply line or a second power supply line whose potential changes, and between the source electrode and the gate electrode of the first transistor. A first capacitor that holds a voltage; a second transistor that is controlled by a scan line driver circuit and selects connection between a drain electrode and a gate electrode of the first transistor; and a data line and a pixel circuit A third transistor that selects a pixel circuit to which a data current is written, a fourth transistor that selects a connection between the first transistor and the display element, a first capacitor element, and a display element. A display device, wherein the display element functions as a second capacitor.
本発明の別形態は、第１のトランジスタと、前記第１のトランジスタに接続された第２のトランジスタと、前記第１のトランジスタと電流源の間に設けられた第３のトランジスタと、表示素子と、前記表示素子と、前記第１のトランジスタの間に設けられた第４のトランジスタ及び第５のトランジスタと、を有し、１フレーム期間内には、前記表示素子に電荷を蓄積する閾値書込期間の後に、前記表示素子を発光させる発光期間を有し、前記閾値書込期間において、前記第１のトランジスタはオン、前記第２のトランジスタはオン、前記第３のトランジスタはオフ、前記第４のトランジスタはオフ、前記第５のトランジスタはオンとなっており、前記発光期間において、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオン、前記第５のトランジスタはオフとなっていることを特徴とする表示装置の駆動方法。 Another embodiment of the present invention includes a first transistor, a second transistor connected to the first transistor, a third transistor provided between the first transistor and a current source, and a display element. And a threshold value document for accumulating charges in the display element within one frame period, the display element and a fourth transistor and a fifth transistor provided between the first transistor and the display element. A light emission period for causing the display element to emit light after the turn-in period, and in the threshold writing period, the first transistor is on, the second transistor is on, the third transistor is off, 4 transistor is off, the fifth transistor is on, and in the light emission period, the second transistor is off, the third transistor is off, 4 transistors ON, a driving method of a display device, wherein the fifth transistor is turned off.
本発明の別形態は、第１のトランジスタと、前記第１のトランジスタに接続された第２のトランジスタと、前記第１のトランジスタと電源線に接続された容量素子と、前記第１のトランジスタと電流源の間に設けられた第３のトランジスタと、表示素子と、前記表示素子と、前記第１のトランジスタの間に設けられた第４のトランジスタ及び第５のトランジスタと、を有し、１フレーム期間内には、前記表示素子と前記容量素子に電荷を分配するＣｓ書き換え期間の後に、前記表示素子を発光させる発光期間を有し、前記Ｃｓ書き換え期間において、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオフ、前記第５のトランジスタはオンとなっており、前記発光期間において、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオン、前記第５のトランジスタはオフとなっていることを特徴とする表示装置の駆動方法。 Another embodiment of the present invention includes a first transistor, a second transistor connected to the first transistor, a capacitor connected to the first transistor and a power supply line, and the first transistor. A third transistor provided between current sources, a display element, the display element, and a fourth transistor and a fifth transistor provided between the first transistors; Within the frame period, there is a light emission period for causing the display element to emit light after a Cs rewrite period for distributing charge to the display element and the capacitor element, and in the Cs rewrite period, the second transistor is off, The third transistor is off, the fourth transistor is off, and the fifth transistor is on. During the light emission period, the second transistor is off. Motor off, the third transistor is turned off, the fourth transistor is turned on, the driving method of a display device, wherein the fifth transistor is turned off.
本発明の別形態は、第１のトランジスタと、前記第１のトランジスタに接続された第２のトランジスタと、前記第１のトランジスタと電流源の間に設けられた第３のトランジスタと、表示素子と、前記表示素子と、前記第１のトランジスタの間に設けられた第４のトランジスタ及び第５のトランジスタと、を有し、１フレーム期間内には、前記表示素子に電荷を蓄積する閾値書込期間の後に、前記表示素子を発光させる発光期間を有し、前記閾値書込期間において、前記第１のトランジスタはオン、前記第２のトランジスタはオン、前記第３のトランジスタはオフ、前記第４のトランジスタはオフ、前記第５のトランジスタはオンであり、且つ前記表示素子の陰極側の電源線の電位は前記表示素子の陽極側の電源線の電位と同じ又はほぼ同じになっており、前記発光期間において、前記第１のトランジスタはオン、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオン、前記第５のトランジスタはオフであり、且つ前記表示素子の陰極側の電源線の電位は前記表示素子の陽極側の電源線の電位よりも低くなっていることを特徴とする表示素子の駆動方法。 Another embodiment of the present invention includes a first transistor, a second transistor connected to the first transistor, a third transistor provided between the first transistor and a current source, and a display element. And a threshold value document for accumulating charges in the display element within one frame period, the display element and a fourth transistor and a fifth transistor provided between the first transistor and the display element. A light emission period for causing the display element to emit light after the turn-in period, and in the threshold writing period, the first transistor is on, the second transistor is on, the third transistor is off, The transistor No. 4 is off, the fifth transistor is on, and the potential of the power line on the cathode side of the display element is the same as or substantially the same as the potential of the power line on the anode side of the display element In the light emission period, the first transistor is on, the second transistor is off, the third transistor is off, the fourth transistor is on, and the fifth transistor is off. The display element driving method is characterized in that the potential of the power line on the cathode side of the display element is lower than the potential of the power line on the anode side of the display element.
本発明の別形態は、第１のトランジスタと、前記第１のトランジスタに接続された第２のトランジスタと、前記第１のトランジスタと電源線に接続された容量素子と、前記第１のトランジスタと電流源の間に設けられた第３のトランジスタと、表示素子と、前記表示素子と、前記第１のトランジスタの間に設けられた第４のトランジスタ及び第５のトランジスタと、を有し、１フレーム期間内には、前記表示素子と前記容量素子に電荷を分配するＣｓ書き換え期間の後に、前記表示素子を発光させる発光期間を有し、前記Ｃｓ書き換え期間において、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオフ、前記第５のトランジスタはオンであり、且つ前記表示素子の陰極側の電源線の電位は前記表示素子の陽極側の電源線の電位と同じ又はほぼ同じになっており、前記Ｃｓ書き換え期間後の発光期間において、前記第２のトランジスタはオフ、前記第３のトランジスタはオフ、前記第４のトランジスタはオン、前記第５のトランジスタはオフとなり、且つ前記表示素子の陰極側の電源線の電位は前記表示素子の陽極側の電源線の電位よりも低くなっていることを特徴とする表示素子の駆動方法。 Another embodiment of the present invention includes a first transistor, a second transistor connected to the first transistor, a capacitor connected to the first transistor and a power supply line, and the first transistor. A third transistor provided between current sources, a display element, the display element, and a fourth transistor and a fifth transistor provided between the first transistors; Within the frame period, there is a light emission period for causing the display element to emit light after a Cs rewrite period for distributing charge to the display element and the capacitor element, and in the Cs rewrite period, the second transistor is off, The third transistor is off, the fourth transistor is off, the fifth transistor is on, and the potential of the power supply line on the cathode side of the display element is the above table. The potential of the power supply line on the anode side of the element is the same or substantially the same, and in the light emission period after the Cs rewrite period, the second transistor is off, the third transistor is off, and the fourth transistor In which the fifth transistor is turned off, and the potential of the power line on the cathode side of the display element is lower than the potential of the power line on the anode side of the display element. Driving method.
本発明において第１乃至第５のトランジスタは、同一極性を有することを特徴とする表示装置の駆動方法。 In the present invention, the first to fifth transistors have the same polarity, and the method for driving the display device is characterized.
本発明において第１のトランジスタの極性はＰチャネル型であり、第１のトランジスタのソース電極及びドレイン電極のうち、表示素子が発光しているときの電位が高い方の電極と、第１の電源線とが接続される。 In the present invention, the polarity of the first transistor is a P-channel type. Of the source electrode and the drain electrode of the first transistor, the electrode having the higher potential when the display element emits light and the first power source The line is connected.
本発明において第１のトランジスタの極性はＮチャネル型であり、第１のトランジスタのソース電極及びドレイン電極のうち、表示素子が発光しているときの電位が低い方の電極と、第１の電源線とが接続される。 In the present invention, the polarity of the first transistor is an N-channel type. Of the source electrode and the drain electrode of the first transistor, the electrode having the lower potential when the display element emits light and the first power source The line is connected.
本発明の別形態は、第１の配線と、第２の配線と、駆動装置と、表示素子と、スイッチ素子と、を有し、前記第１の配線は、前記駆動装置と電気的に接続され、前記第２の配線は、前記表示素子と電気的に接続され、前記駆動装置と前記表示素子は、前記スイッチ素子を介して電気的に接続されていることを特徴とする表示装置である。 Another embodiment of the present invention includes a first wiring, a second wiring, a driving device, a display element, and a switching element, and the first wiring is electrically connected to the driving device. In the display device, the second wiring is electrically connected to the display element, and the driving device and the display element are electrically connected via the switch element. .
本発明の別形態は、第１の配線と、第２の配線と、駆動装置と、表示素子と、スイッチ素子と、容量素子と、を有し、前記駆動装置は、前記第１の配線と電気的に接続され、前記容量素子の第１の電極は、前記第１の配線と電気的に接続され、前記容量素子の第２の電極は、前記駆動装置と電気的に接続され、前記表示素子の第１の電極は、前記第２の配線と電気的に接続され、前記表示素子の第２の電極と前記容量素子の第２の電極は、前記スイッチ素子を介して電気的に接続されていることを特徴とする表示装置である。 Another embodiment of the present invention includes a first wiring, a second wiring, a driving device, a display element, a switching element, and a capacitor, and the driving device includes the first wiring, The first electrode of the capacitor is electrically connected to the first wiring, the second electrode of the capacitor is electrically connected to the driving device, and the display The first electrode of the element is electrically connected to the second wiring, and the second electrode of the display element and the second electrode of the capacitor element are electrically connected via the switch element. It is the display device characterized by having.
第１の配線と、第２の配線と、駆動装置と、表示素子と、第１のスイッチ素子と、第２のスイッチ素子と、容量素子と、を有し、前記駆動装置は、前記第１の配線と電気的に接続され、前記容量素子の第１の電極は、前記第１の配線と電気的に接続され、前記容量素子の第２の電極は、前記駆動装置と電気的に接続され、前記表示素子の第１の電極は、前記第２の配線と電気的に接続され、前記表示素子の第２の電極と前記駆動装置は、前記第１のスイッチ素子を介して電気的に接続され、前記表示素子の第２の電極と前記容量素子の第２の電極は、前記第２のスイッチ素子を介して電気的に接続されていることを特徴とする表示装置である。 A first wiring; a second wiring; a driving device; a display element; a first switching element; a second switching element; and a capacitive element. A first electrode of the capacitor is electrically connected to the first wire, and a second electrode of the capacitor is electrically connected to the driving device. The first electrode of the display element is electrically connected to the second wiring, and the second electrode of the display element and the driving device are electrically connected via the first switch element. The display device is characterized in that the second electrode of the display element and the second electrode of the capacitor element are electrically connected through the second switch element.
本発明において、前記駆動装置はトランジスタである。 In the present invention, the driving device is a transistor.
本発明の別形態は、１フレーム期間内に、第１乃至第４の期間を有する表示装置の駆動方法であって、前記表示装置は、第１の容量素子と、表示素子と、第１乃至第５のトランジスタと、第１及び第２の配線と、を有し、前記第１の期間において、前記表示素子に電荷を蓄積し、前記第２の期間において、前記第１の容量素子に電荷を蓄積し、前記第３の期間において、前記第１の容量素子の一方の電極と前記第１の配線とを電気的に接続し、前記第１の容量素子の他方の電極と前記第５のトランジスタの第１の端子とを電気的に接続し、前記第５のトランジスタの第２の端子と前記表示素子の一方の電極とを電気的に接続し、前記表示素子の他方の電極と前記第２の配線とを電気的に接続し、前記第５のトランジスタをオンにすることにより、前記表示素子に蓄積された電荷と前記第１の容量素子に蓄積された電荷とを前記表示素子と前記容量素子に分配し、前記第４の期間において、前記第１のトランジスタの第１の端子と前記第１の配線とを電気的に接続し、前記第１のトランジスタの第２の端子と前記第４のトランジスタの第１の端子とを電気的に接続し、前記第４のトランジスタと前記表示素子の一方の電極とを電気的に接続し、前記表示素子の他方の電極と前記第２の配線に電気的に接続し、前記第１及び第４のトランジスタをオンにすることにより、前記表示素子を発光させることを特徴とする表示装置の駆動方法である。
Another embodiment of the present invention is a method for driving a display device having first to fourth periods within one frame period, the display device including a first capacitor element, a display element, and first to fourth elements. A fifth transistor; and a first wiring and a second wiring. The charge is accumulated in the display element in the first period, and the charge is accumulated in the first capacitor element in the second period. And electrically connecting one electrode of the first capacitor and the first wiring in the third period, and connecting the other electrode of the first capacitor and the fifth electrode A first terminal of the transistor is electrically connected; a second terminal of the fifth transistor is electrically connected to one electrode of the display element; and the other electrode of the display element is connected to the
本発明において、前記第１乃至第３の期間では、表示素子の陰極側に接続された第１の配線の電位は、陽極側に接続された第２の配線の電位と、同じ又はほぼ同じであり、第４の期間では、表示素子の陰極側に接続された第１の配線の電位は、陽極側に接続された第２の配線の電位より低くなる。 In the present invention, in the first to third periods, the potential of the first wiring connected to the cathode side of the display element is the same as or substantially the same as the potential of the second wiring connected to the anode side. In the fourth period, the potential of the first wiring connected to the cathode side of the display element is lower than the potential of the second wiring connected to the anode side.
本発明において、表示素子は第２の容量素子としても機能する。 In the present invention, the display element also functions as a second capacitor element.
本発明において、第１の配線及び第２の配線のいずれか一方は、電位が変化する。 In the present invention, the potential of either the first wiring or the second wiring changes.
本発明において第１乃至第５のトランジスタは、同一極性を有することができる。 In the present invention, the first to fifth transistors can have the same polarity.
本発明において第１のトランジスタの極性はＰチャネル型である。 In the present invention, the polarity of the first transistor is a P-channel type.
本発明において第１のトランジスタの極性はＮチャネル型である。 In the present invention, the polarity of the first transistor is an N-channel type.
以上のように、閾値保持用キャパシタＣｔを表示素子の容量Ｃｅｌで代替することによって、Ｃｔを配置することなく、表示素子の駆動電流に対してデータ電流を大きくできる。また、Ｃｔを画素内に配置しない分、開口率を大きくすることができる。また、開口率を大きくすると、表示素子の容量Ｃｅｌが大きくなるため、さらにデータ電流を大きくすることができる。このように、開口率の増加がデータ電流の増加につながるため効果が相乗し、絶大な効果を得ることができる。 As described above, by replacing the threshold value holding capacitor Ct with the capacitance Cel of the display element, the data current can be increased with respect to the drive current of the display element without disposing Ct. Further, the aperture ratio can be increased by the amount Ct is not arranged in the pixel. Further, when the aperture ratio is increased, the capacitance Cel of the display element is increased, so that the data current can be further increased. Thus, since the increase in aperture ratio leads to the increase in data current, the effects are synergistic, and a great effect can be obtained.
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode.
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。逆に切り離すとは、接続していないで電気的に分離している状態を意味する。 In this specification, connection means an electrical connection unless otherwise specified. On the contrary, the disconnection means a state in which the connection is not established and the connection is electrically separated.
（実施の形態１）
本実施の形態では、まず本発明にかかる表示装置を、図３を参照しながら説明する。本発明にかかる表示装置は、周辺駆動回路としてのデータ線駆動回路３０２と、走査線駆動回路３０３と、データ線駆動回路３０２によって駆動されるｎ本のデータ線（Ｘ１〜Ｘｎ）（ｎは整数）と、走査線駆動回路３０３によって駆動されるｍ本の走査線（Ｙ１〜Ｙｍ）（ｍは整数）と、複数のｍ本の走査線とｎ本のデータ線の交差する位置に配置される複数の画素回路３０４と、前記複数の画素回路３０４を有する画素部３０１と、を備える。走査線には、選択信号が伝達され、データ線には画像信号を表すデータ電流が流れる。なお、図３では一つの画素回路３０４に対し１本のデータ線及び走査線を備える場合を示しているが、本発明においてはこれに限らず、一つの画素回路３０４に対して複数の走査線およびデータ線を備えていても良い。こうすることで、同時にデータ電流を書き込むことのできる画素の数が増え、書き込みにかかる時間を低減できる。また本発明において、駆動回路の数は限定されず、複数のデータ線駆動回路や複数の走査線駆動回路を設けることができる。
(Embodiment 1)
In this embodiment, first, a display device according to the present invention will be described with reference to FIG. A display device according to the present invention includes a data line driving circuit 302 as a peripheral driving circuit, a scanning line driving circuit 303, and n data lines (X1 to Xn) (n is an integer) driven by the data line driving circuit 302. ), M scanning lines (Y1 to Ym) (m is an integer) driven by the scanning line driving circuit 303, and a plurality of m scanning lines and n data lines intersect with each other. A plurality of pixel circuits 304 and a
次に、画素回路３０４の構成について、図１を参照して説明する。複数の画素回路３０４はそれぞれ、第１の電源線ＡＮＯＤＥと、第２の電源線ＣＡＴＨＯＤＥと、データ電流Ｉｄａｔａを流すデータ線ＤＡＴＡと、容量素子Ｃｅｌとしても機能する表示素子と、データ電流Ｉｄａｔａを書き込む画素を選択するスイッチ素子Ｔｒ３と、表示素子と直列に接続され、表示素子に流れる電流を制御する第１のトランジスタ（駆動トランジスタとも記す）Ｔｒ１と、駆動トランジスタＴｒ１のゲート電極に接続され、駆動トランジスタＴｒ１にデータ電流Ｉｄａｔａを流したときに、その電流値を流すだけの駆動トランジスタＴｒ１のゲートとソースとの間電圧（ゲート−ソース間電圧）Ｖｇｓ（ｄａｔａ）を保持する容量素子Ｃｓと、駆動トランジスタＴｒ１のゲート−ドレイン間の接続をオン又はオフとするスイッチ素子Ｔｒ２と、表示素子と直列に接続され、表示素子と駆動トランジスタＴｒ１の接続をオン又はオフとするスイッチ素子Ｔｒ４と、容量素子Ｃｓと表示素子の接続をオン又はオフとするスイッチ素子Ｔｒ５と、を備える。また表示素子としてＥＬ素子２０を有し、図中発光ダイオードと容量素子とを有するような回路図となっているが、ＥＬ素子２０が発光する機能と容量素子の機能の両機能を有する。本発明の画素回路は、ＥＬ素子の容量素子Ｃｅｌにより閾値保持用キャパシタＣｔを設けることなく、駆動トランジスタＴｒ１の閾値電圧を蓄積することができる。なお画素回路３０４において、第１の電源線ＡＮＯＤＥの電位と、第２の電源線ＣＡＴＨＯＤＥの電位を動かすことによって表示装置を駆動することができる。なお、第２の電源線ＣＡＴＨＯＤＥは全ての画素回路に共通に接続することができる。
Next, the configuration of the pixel circuit 304 will be described with reference to FIG. Each of the plurality of pixel circuits 304 writes the first power supply line ANODE, the second power supply line CATHODE, the data line DATA through which the data current Idata flows, the display element that also functions as the capacitor Cel, and the data current Idata. A switching element Tr3 that selects a pixel, a first transistor (also referred to as a driving transistor) Tr1 that is connected in series with the display element and controls a current flowing through the display element, and a driving transistor that is connected to the gate electrode of the driving transistor Tr1 A capacitive element Cs that holds a voltage (gate-source voltage) Vgs (data) between the gate and the source of the driving transistor Tr1 that allows only the current value to flow when the data current Idata flows through Tr1, and the driving transistor Turn on or off the connection between the gate and drain of Tr1 The switch element Tr2, which is connected in series with the display element and which turns on or off the connection between the display element and the drive transistor Tr1, and the switch element Tr5 which turns on or off the connection between the capacitive element Cs and the display element . In addition, the
スイッチとして機能する素子は、様々な形態のものを用いることができ、一例として、電気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トランジスタでもよいし、ダイオード（ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ダイオード接続のトランジスタなど）でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用いる場合、薄膜トランジスタ（ＴＦＴとも記す）を用いることができる。また駆動トランジスタとしても、薄膜トランジスタを用いることができる。トランジスタをスイッチとして用いるときは、トランジスタの極性（導電型）はＰチャネル型でも、Ｎチャネル型でも良く、全て同一極性であってもよい。一般的に、Ｐチャネル型トランジスタは信頼性が高く、Ｎチャネル型トランジスタはオン電流が大きい。これらに基づき、いずれの極性を適用するか決定することができる。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソース端子の電位が、高電位側電源（Ｖｄｄなど）に近い状態で動作する場合はＰチャネル型を用いることが望ましい。なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、入力電圧が出力電圧に対して、高かったり、低かったりして、状況が変化する場合においても、適切に動作を行うことが出来る。 The element functioning as a switch can have various forms, and examples include an electrical switch and a mechanical switch. In other words, any device can be used as long as it can control the flow of current, and it is not limited to a specific device, and various devices can be used. For example, a transistor, a diode (a PN diode, a PIN diode, a Schottky diode, a diode-connected transistor, or the like), or a logic circuit that is a combination thereof may be used. Thus, in the case where a transistor is used as a switch, a thin film transistor (also referred to as a TFT) can be used. A thin film transistor can also be used as the driving transistor. When a transistor is used as a switch, the polarity (conductivity type) of the transistor may be a P-channel type, an N-channel type, or all may have the same polarity. In general, a P-channel transistor has high reliability, and an N-channel transistor has a large on-state current. Based on these, it is possible to determine which polarity is applied. However, when it is desirable that the off-state current is small, it is desirable to use a transistor having a polarity with a small off-state current. As a transistor with low off-state current, there are a transistor provided with an LDD region and a transistor having a multi-gate structure. Further, when the transistor operated as a switch operates at a source terminal potential close to a low potential power source (Vss, GND, 0 V, etc.), the N-channel type is used. On the contrary, the source terminal potential is a high potential. When operating in a state close to the side power supply (Vdd or the like), it is desirable to use a P-channel type. This is because the absolute value of the voltage between the gate and the source can be increased, so that it can easily operate as a switch. Note that both N-channel and P-channel switches may be used as CMOS switches. When the CMOS type switch is used, even when the input voltage is higher or lower than the output voltage and the situation changes, the operation can be appropriately performed.
ただし、ＥＬ素子に流れる電流を制御する駆動トランジスタＴｒ１の極性は、ＥＬ素子２０が発光するときの駆動トランジスタＴｒ１に接続されている第１の電源線ＡＮＯＤＥの電位によって決まる。例えば、図１のように、ＥＬ素子２０の陽極が駆動トランジスタＴｒ１に接続されているときは、発光するとき、電流の経路は第１の電源線ＡＮＯＤＥ、駆動トランジスタＴｒ１、ＥＬ素子２０の順である。このとき、駆動トランジスタＴｒ１に接続される第１の電源線ＡＮＯＤＥが、この経路の中で一番高い電位を持つ。第１の電源線ＡＮＯＤＥが高い電位を持てば駆動トランジスタＴｒ１はＰチャネル型、低い電位を持つならば駆動トランジスタＴｒ１はＮチャネル型となる。それは、飽和領域で動作するトランジスタを流れる電流値はそのゲート−ソース間電圧によって変わるため、電流値を一定にするならば、ソース電極が電源線に接続されているほうが電流値を制御しやすいからである。なお、ソース電極とは、トランジスタのソース電極及びドレイン電極のうち、Ｐチャネル型トランジスタの場合は高電位側の電極、Ｎチャネル型トランジスタの場合は低電位側の電極を指す。
However, the polarity of the drive transistor Tr1 that controls the current flowing through the EL element is determined by the potential of the first power supply line ANODE connected to the drive transistor Tr1 when the
駆動トランジスタＴｒ１とそれぞれのスイッチ用トランジスタの極性が一致している必要は必ずしもないが、トランジスタの極性がどちらかに統一されていれば、トランジスタを作製するプロセスの数が減少するため、コストの面で有利である。 The polarity of the driving transistor Tr1 and each switching transistor are not necessarily the same. However, if the polarity of the transistors is unified, the number of processes for manufacturing the transistors is reduced. Is advantageous.
また、大面積で安価に作製できるアモルファスシリコンＴＦＴを駆動トランジスタＴｒ１および各スイッチ素子に利用できるため、コストの面でさらに有利である。アモルファスシリコンＴＦＴを用いる場合、トランジスタの極性は、全てＮチャネル型とするとよい。図７には、図１に示した画素回路において全てＮチャネル型のトランジスタを用いた画素回路を示す。 Further, since an amorphous silicon TFT which can be manufactured at a low cost with a large area can be used for the drive transistor Tr1 and each switch element, it is further advantageous in terms of cost. In the case of using an amorphous silicon TFT, all the polarities of the transistors are preferably N-channel type. FIG. 7 shows a pixel circuit using all N-channel transistors in the pixel circuit shown in FIG.
なお、本実施形態では、スイッチ用トランジスタと駆動トランジスタの極性は、全てＰチャネル型として説明する。 Note that in this embodiment, the polarity of the switching transistor and the driving transistor are all assumed to be P-channel types.
次に、図１に示す本実施形態の画素回路の駆動方法について、図２を参照して説明する。図２は、データ線ＤＡＴＡ、第２の電源線ＣＡＴＨＯＤＥ、スイッチ用トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５のゲート電極のそれぞれの電位の変化を、横軸を時間として表したタイミングチャートである。 Next, a driving method of the pixel circuit of this embodiment shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a timing chart in which changes in potentials of the gate electrodes of the data line DATA, the second power supply line CATHODE, and the switching transistors Tr2, Tr3, Tr4, and Tr5 are expressed in terms of time on the horizontal axis.
本実施形態における表示装置の駆動は、１フレーム期間２０１を１単位とし、１フレーム期間２０１は初期化期間２０２、閾値書込期間２０３、アドレス期間２０４、発光期間２０５を有するように構成されている。ここで、初期化期間２０２とは、閾値書込期間２０３での閾値書込動作を確実に行なえるようにするために設ける期間のことである。また、閾値書込期間２０３とは、ＥＬ素子２０による容量素子Ｃｅｌに駆動トランジスタＴｒ１の閾値電圧を書き込むための期間である。また、アドレス期間２０４とは、全ての画素にデータ電流の書き込みを行なう期間のことである。なお、駆動トランジスタＴｒ１の閾値電圧を書き込んだＥＬ素子２０の容量素子Ｃｅｌを、データ電流Ｉｄａｔａに対応した駆動トランジスタＴｒ１のゲートとソースとの間電圧（ゲート−ソース間電圧と記す）：Ｖｇｓ（ｄａｔａ）を書き込んだ容量素子Ｃｓと接続し電荷を分配することで、大きなデータ電流で画素にデータ電流を書き込むことができる。また、発光期間２０５とは、アドレス期間２０４で書き込みを行なったデータ電流にしたがって、ＥＬ素子２０を発光させる期間のことである。
The display device according to this embodiment is configured so that one
まず、各信号線の電位について説明する。データ線ＤＡＴＡの電位は、初期化期間２０２においては、第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値であればよい。これを満たさない場合、閾値書込期間２０３において駆動トランジスタＴｒ１のゲート−ソース間電圧が閾値電圧以上にならないため駆動トランジスタＴｒ１がオンせず、ＥＬ素子２０の容量素子Ｃｅｌに電流が流れないため、閾値電圧を書き込むことができないからである。なお、駆動トランジスタＴｒ１がＮチャネル型である場合は、初期化期間２０２のデータ線ＤＡＴＡの電位は、第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上高い値であれば良い。
First, the potential of each signal line will be described. The potential of the data line DATA may be a value lower than the absolute value of the threshold voltage of the driving transistor Tr1 in the
データ線ＤＡＴＡの電位は、アドレス期間２０４においては、画像データからの輝度情報に従って周辺駆動回路で生成されたデータ電流の値と、駆動トランジスタＴｒ１の電気的特性に従って決定される。つまり、その時々でデータ線ＤＡＴＡの電位は様々に変わるものであるため、図２においては値を決定していない。また、発光期間２０５におけるデータ線ＤＡＴＡの電位は、ＥＬ素子２０の状態に影響しないので、任意である。すなわち、データ線ＤＡＴＡの電気的状態を電位で決めるのは、初期化期間２０２のみであっても良い。
In the
初期化期間２０２、閾値書込期間２０３、およびアドレス期間２０４において、第２の電源線ＣＡＴＨＯＤＥの電位は高く、第１の電源線ＡＮＯＤＥと同じ又は概ね同じであれば良い。また、発光期間においては、第２の電源線ＣＡＴＨＯＤＥの電位は低く、そのときの電位は第１の電源線ＡＮＯＤＥよりも低く、スイッチ素子Ｔｒ４がオンしているときに駆動トランジスタＴｒ１が飽和領域で動作する電位であればよい。
In the
図２において第１の電源線ＡＮＯＤＥの電位に関しては図示していないが、消費電力やノイズを小さくする観点から、一定電位であることが好ましい。 Although the potential of the first power supply line ANODE is not shown in FIG. 2, it is preferably a constant potential from the viewpoint of reducing power consumption and noise.
スイッチ用トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５に入力する信号の電位に関しては、スイッチ素子が十分オンまたはオフする電位（線形領域で動作する電位）であれば良いが、消費電力やノイズを小さくする観点から、スイッチとしての機能を損なわない程度に、ゲート電極に加える信号の振幅は小さいほど好ましい。 The potential of the signals input to the switching transistors Tr2, Tr3, Tr4, Tr5 may be any potential at which the switching element is sufficiently turned on or off (potential operating in a linear region), but from the viewpoint of reducing power consumption and noise. Therefore, it is preferable that the amplitude of the signal applied to the gate electrode is as small as possible without impairing the function as a switch.
図２のタイミングチャートに示すような入力信号によって、図１の画素は以下のように動作する。まず、前フレームの発光期間２０５Ａから、当該フレームの初期化期間２０２へ移行する。そのとき、第２の電源線ＣＡＴＨＯＤＥの電位は第１の電源線ＡＮＯＤＥの電位まで上げられる。それとほぼ同時に、点Ａと、データ線ＤＡＴＡと、駆動トランジスタＴｒ１のゲート電極とドレイン電極が電気的に接続されるようにスイッチ素子を切り換え、かつ、データ線ＤＡＴＡの電位を、第１の電源線ＡＮＯＤＥの電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値に設定する。この状態を実現するための各スイッチ素子の状態は任意であるが、例えば図２の初期化期間２０２に示されるように、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ５をオンとし、Ｔｒ４をオフとなる状態とすれば良い。このような状態を実現することで、点Ａおよび駆動トランジスタＴｒ１のゲート電極およびドレイン電極の電位が、第１の電源線ＡＮＯＤＥの電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値に初期化される。
In response to an input signal as shown in the timing chart of FIG. 2, the pixel of FIG. 1 operates as follows. First, the light emission period 205A of the previous frame shifts to the
なお、初期化期間２０２では、点Ａの電位よりも第２の電源線ＣＡＴＨＯＤＥの電位のほうが低い（逆バイアスとも記す）ため、ＥＬ素子２０に順方向電流は流れず、発光しない。また、逆バイアスをかけることで、ＥＬ素子２０の寿命が長くなり、信頼性が向上するという利点もある。
Note that in the
逆バイアスをＥＬ素子２０へ印加する結果、ＥＬ素子２０の不良状態を改善し、信頼性を向上させることができる。また、ＥＬ素子２０は、異物の付着や、陽極又は陰極にある微細な突起によるピンホール、電界発光材料の成膜の不均一性を起因として、陽極と陰極がショートする初期不良が生じることがある。このような初期不良が発生すると、信号に応じた点灯及び非点灯が行われず、電流のほとんどがショートした素子を流れてしまう。その結果、画像の表示が良好に行われないという問題が発生する。また、この不良は任意の画素に生じる恐れがある。
As a result of applying the reverse bias to the
そこで本実施の形態のように、ＥＬ素子２０に逆バイアスを印加すると、ショートした部分に局所的な電流が流れ、該ショートした部分が発熱し、酸化又は炭化させることができる。その結果、ショートした部分を絶縁化させることができ、その部分以外の領域に電流が流れ、ＥＬ素子２０として正常に動作させることが可能となる。このように逆バイアスを印加することにより、初期不良が生じても、その不良を解消することができる。なお、このような短絡部の絶縁化は、出荷前に行うことも可能である。例えば、全ての画素のスイッチ素子Ｔｒ３およびＴｒ４をオンし、データ線ＤＡＴＡの電位を第２の電源線ＣＡＴＨＯＤＥよりも低い電位にすることで、出荷前においても逆バイアスの印加ができる。
Therefore, as in the present embodiment, when a reverse bias is applied to the
また、初期不良だけでなく、時間の経過に伴い、新たに陽極と陰極のショートが発生することがある。このような不良は、進行性不良とも呼ばれる。そこで本発明のように、定期的にＥＬ素子２０に逆バイアスを印加することにより、進行性不良が生じても、その不良を解消することができ、ＥＬ素子２０として、正常に動作させることが可能となる。
In addition to the initial failure, a short circuit between the anode and the cathode may occur as time passes. Such a defect is also called a progressive defect. Therefore, by periodically applying a reverse bias to the
加えて、逆バイアスを印加することによって、画像の焼き付きを防止することができる。画像の焼き付きとは、ＥＬ素子２０の劣化状態により生じるが、逆バイアスを印加することにより、劣化状態を低減させることができる。その結果、画像の焼き付きを防止することができる。
In addition, image burn-in can be prevented by applying a reverse bias. Image burn-in occurs due to the deterioration state of the
また一般にＥＬ素子２０の劣化は、初期に大きく進み、時間と共に劣化の進行度合いが少なくなってくる。すなわち画素において、一度劣化したＥＬ素子２０は、さらなる劣化が生じにくい。その結果、ＥＬ素子２０の劣化状態にバラツキが生じる。これを解消するため、出荷前、又は画像を表示しないとき等に、すべてのＥＬ素子２０を点灯させてもよい。このとき劣化していない素子にも劣化を生じさせることができ、全素子の劣化状態を平均化することができる。
In general, deterioration of the
なお、第２の電源線ＣＡＴＨＯＤＥの電位を上げるタイミングと、各スイッチ素子を切り換えるタイミングは、先に第２の電源線ＣＡＴＨＯＤＥの電位を上げてから、各スイッチ素子を切り換えても良いし、点Ａの電位が大きく変動しないように、先に各スイッチ素子を切り換えてから、第２の電源線ＣＡＴＨＯＤＥの電位を上げても良い。これは第２の電源線ＣＡＴＨＯＤＥに接続されている寄生容量が大きいため、電位が安定するまでにかかる時間を考慮するからである。なお、この初期化期間２０２を設ける目的は、次に述べる閾値書込期間２０３での閾値書込動作を確実に行なえるようにするためのものであるため、閾値書込動作が確実に行なわれるならば、必ずしも初期化期間２０２を設ける必要はない。しかし、第２の電源線ＣＡＴＨＯＤＥの電位を上げることによって、点Ａの電位も変動するので、確実に閾値書込を行なうためには初期化期間２０２を設けるほうが好ましいといえる。また本実施の形態では、データ線ＤＡＴＡを用いて初期化する場合を説明したが、初期化にデータ線ＤＡＴＡを使用せず、専用の電源線や走査線等の別の配線を使用することもできる。
The timing for raising the potential of the second power supply line CATHODE and the timing for switching each switch element may be such that each switch element is switched after the potential of the second power supply line CATHODE is raised first. The potential of the second power supply line CATHODE may be increased after switching each switch element so that the potential of the second power supply line CATHODE does not fluctuate greatly. This is because the parasitic capacitance connected to the second power supply line CATHODE is large, and the time taken for the potential to stabilize is taken into consideration. The purpose of providing this
次に、点Ａの電位を第１の電源線ＡＮＯＤＥの電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値分よりも低い値にした上で、容量素子Ｃｅｌの両端の電極にかかる電圧を駆動トランジスタＴｒ１の閾値電圧にするための期間（閾値書込期間２０３に相当する）に移行する。このとき、点Ａと、駆動トランジスタＴｒ１のゲート電極とドレイン電極が電気的に接続され、かつ、点Ａおよび駆動トランジスタＴｒ１のゲート電極およびドレイン電極が浮遊状態になるように、スイッチ素子を切り換える。この状態を実現するための各スイッチ素子の状態は任意であるが、例えば図２の閾値書込期間２０３に示されるように、スイッチ素子Ｔｒ２、Ｔｒ５をオンとし、Ｔｒ３、Ｔｒ４はオフとなる状態とする。このような状態を実現することで、駆動トランジスタＴｒ１を通して、電流が第１の電源線ＡＮＯＤＥから容量素子Ｃｓに流れ込む。そして、駆動トランジスタＴｒ１のゲート−ソース間電圧が駆動トランジスタＴｒ１の閾値電圧となったところで駆動トランジスタＴｒ１はオフし、電流が流れなくなる。
Next, the potential at the point A is set to a value lower than the absolute value of the threshold voltage of the drive transistor Tr1 than the potential of the first power supply line ANODE, and the voltage applied to the electrodes at both ends of the capacitive element Cel is changed to the drive transistor. The period shifts to a period for setting the threshold voltage of Tr1 (corresponding to the threshold writing period 203). At this time, the switching element is switched so that the point A is electrically connected to the gate electrode and the drain electrode of the driving transistor Tr1, and the point A and the gate electrode and the drain electrode of the driving transistor Tr1 are in a floating state. Although the state of each switch element for realizing this state is arbitrary, for example, as shown in the threshold
このときの点Ａおよび駆動トランジスタＴｒ１のゲート電極およびドレイン電極は電気的に接続されているので、点Ａの電位は、第１の電源線ＡＮＯＤＥの電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値だけ低い値となる。このときの容量素子Ｃｓの両端の電極にかかる電圧は、駆動トランジスタＴｒ１の閾値電圧となる。一方、第２の電源線ＣＡＴＨＯＤＥの電位に関わらず、点Ａの電位は第１の電源線ＡＮＯＤＥの電位から駆動トランジスタＴｒ１の閾値電圧だけ小さい電位となるため、容量素子Ｃｅｌの両端の電極にかかる電圧は、第２の電源線ＣＡＴＨＯＤＥの電位が第１の電源線ＡＮＯＤＥの電位と同じ又は概ね同じであれば、駆動トランジスタＴｒ１の閾値電圧となる。また、第２の電源線ＣＡＴＨＯＤＥの電位が変動すると点Ａの電位も変動するため、第２の電源線ＣＡＴＨＯＤＥの電位は初期化期間２０２から変化させないことが好ましい。
Since the point A and the gate electrode and the drain electrode of the driving transistor Tr1 at this time are electrically connected, the potential of the point A is an absolute value of the threshold voltage of the driving transistor Tr1 rather than the potential of the first power supply line ANODE. Only a low value. The voltage applied to the electrodes at both ends of the capacitive element Cs at this time becomes the threshold voltage of the drive transistor Tr1. On the other hand, regardless of the potential of the second power supply line CATHODE, the potential at the point A is lower than the potential of the first power supply line ANODE by the threshold voltage of the driving transistor Tr1, and thus is applied to the electrodes at both ends of the capacitive element Cel. If the potential of the second power supply line CATHODE is the same as or substantially the same as the potential of the first power supply line ANODE, the voltage becomes the threshold voltage of the drive transistor Tr1. Further, when the potential of the second power supply line CATHODE varies, the potential at the point A also varies. Therefore, the potential of the second power supply line CATHODE is preferably not changed from the
次に、走査線ごとにデータ電流を書き込む期間を有するアドレス期間２０４に移行する。アドレス期間２０４において、当該画素を選択する前の期間を書込開始前期間２０６と記し、当該画素にデータ電流を書き込む期間をデータ書込期間２０７と記し、当該画素の容量素子Ｃｓにかかる電圧を容量素子Ｃｅｌに保持した電圧によって書き換える期間をＣｓ書き換え期間２０８と記し、Ｃｓ書き換え期間を終了した後を書込終了後期間２０９と記す。本発明の画素回路は、閾値保持用キャパシタＣｔを設けることなく、ＥＬ素子２０の容量素子Ｃｅｌを適用することを特徴とし、画素の容量素子Ｃｓにかかる電圧を容量素子Ｃｅｌに保持した電圧によって書き換えるＣｓ書き換え期間２０８を有することを特徴とする。なお、各々の走査線（Ｙ１〜Ｙｍ）に接続されている画素ごとにデータ電流の書き込みが行なわれるため、図２に示すアドレス期間２０４内の各期間のタイミングおよび長さは一例であり、例えばデータ書込期間２０７のタイミングおよび書込開始前期間２０６並びに書込終了後期間２０９の長さは、各走査線（Ｙ１〜Ｙｍ）に接続されている画素ごとに異なる。なお、アドレス期間２０４において、第２の電源線ＣＡＴＨＯＤＥの電位が変動すると点Ａの電位も変動し、Ｃｓ書き換え期間２０８において正しい駆動トランジスタＴｒ１のゲート−ソース間電圧が得られないので、第２の電源線ＣＡＴＨＯＤＥの電位は初期化期間２０２および閾値書込期間２０３から変化させないことが好ましい。
Next, the process proceeds to an
書込開始前期間２０６においては、前述した閾値書込期間２０３において取得した駆動トランジスタＴｒ１の閾値電圧を容量素子Ｃｅｌに保持しておくため、点Ａを浮遊状態とする。また、当該画素が接続されている走査線以外の、選択されている走査線に接続されている画素への書き込みを阻害しないように、当該画素内のスイッチ素子以外の各素子（具体的には容量素子Ｃｓ、駆動トランジスタＴｒ１、ＥＬ素子２０）とデータ線ＤＡＴＡは、電気的に接続されないようにする。この状態を実現するための各スイッチ素子の状態は任意であるが、例えば図２の書込開始前期間２０６に示されるように、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５をオフしている状態とする。
In the
データ書込期間２０７においては、前述した閾値書込期間２０３において取得した駆動トランジスタＴｒ１の閾値電圧を容量素子Ｃｅｌに保持しておくため、点Ａを浮遊状態とする。また、データ線ＤＡＴＡと、駆動トランジスタＴｒ１のゲート電極とドレイン電極が電気的に接続されるようにし、その他のスイッチ素子以外の各素子がこれらと電気的に接続されないようにする。この状態を実現するための各スイッチ素子の状態は任意であるが、例えば図２の閾値書込期間２０３に示されるように、スイッチ素子Ｔｒ２、Ｔｒ３はオンし、スイッチ素子Ｔｒ４、Ｔｒ５はオフしている状態とする。このような状態を実現することで、駆動トランジスタＴｒ１にデータ電流Ｉｄａｔａが流れ、容量素子Ｃｓには、駆動トランジスタＴｒ１がデータ電流Ｉｄａｔａを流すだけのゲート−ソース間電圧（Ｖｇｓ（ｄａｔａ））がかかる。
In the
Ｃｓ書き換え期間２０８においては、前述した閾値書込期間２０３において取得した駆動トランジスタＴｒ１の閾値電圧を保持している容量素子Ｃｅｌと、前述した駆動トランジスタＴｒ１がデータ電流Ｉｄａｔａを流すだけのゲート−ソース間電圧（Ｖｇｓ（ｄａｔａ））を保持した容量素子Ｃｓを電気的に接続し、かつ、点Ａは、容量素子Ｃｅｌと容量素子Ｃｓと各スイッチ素子以外の各素子（駆動トランジスタＴｒ１のゲート電極は除く）と電気的に接続されないようにする。この状態を実現するための各スイッチ素子の状態は、例えば図２のＣｓ書き換え期間２０８に示されるように、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ４はオフし、スイッチ素子Ｔｒ５はオンしている状態とする。このような状態を実現することで、容量素子Ｃｓには数式２を満足する電流Ｉｏｌｅｄが流れるだけのゲート−ソース間電圧（Ｖｇｓ（ｏｌｅｄ）とも記す）がかかる。電流Ｉｏｌｅｄは以下の式で表すことができる。
In the Cs rewrite
書込終了後期間２０９においては、Ｃｓ書き換え期間２０８において容量素子Ｃｓにかかった電圧Ｖｇｓ（ｏｌｅｄ）を保持するために、駆動トランジスタＴｒ１のゲート電極を浮遊状態とし、かつ、当該画素が接続されている走査線以外の、選択されている走査線に接続されている画素の書き込みを阻害しないように、当該画素内のスイッチ素子以外の各素子（具体的には容量素子Ｃｓ、駆動トランジスタＴｒ１、ＥＬ素子２０）とデータ線ＤＡＴＡは、電気的に接続されないようにする。この状態を実現するための各スイッチ素子の状態は任意であるが、例えば図２の書込終了後期間２０９に示されるように、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５はオフしている状態とする。
In the
以上のように、アドレス期間２０４においては、データ書込を走査線（Ｙ１〜Ｙｍ）ごとに順次行なうことにより、全ての画素に、各々の輝度に対応した電流Ｉｏｌｅｄを流すだけの駆動トランジスタＴｒ１のゲート−ソース間電圧が容量素子Ｃｓに書き込まれる。そして、その電圧は、その後の１フレーム期間２０１に渡り、容量素子Ｃｓによって、保持される。なお、図２におけるアドレス期間２０４を分割する数の表記は一例であり、本実施形態はこれに限定されない。例えば、走査線本数と同じ又は概ね同じ数であっても良い。また、アドレス期間２０４の短縮のために、複数のデータ線駆動回路３０２を用いて複数の走査線を同時に駆動しても良い。例えば二つのデータ線駆動回路３０２を用いて二つの走査線を同時に駆動すれば、アドレス期間２０４を分割する数は走査線本数の半分となる。
As described above, in the
次に、前述したアドレス期間２０４において保持した駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓ（ｏｌｅｄ）に従ってＥＬ素子２０を発光させる発光期間２０５に移行する。このとき、駆動トランジスタＴｒ１とＥＬ素子２０を直列に接続し、かつ、アドレス期間２０４において保持した駆動トランジスタＴｒ１のゲート−ソース間電圧Ｖｇｓ（ｏｌｅｄ）を保持するために、駆動トランジスタＴｒ１のゲート電極を浮遊にし、かつ、データ線ＤＡＴＡと各画素の各スイッチ素子以外の素子が電気的に接続されない状態にする。この状態を実現するための各スイッチ素子の状態は、例えば図２の発光期間２０５に示されるように、スイッチ素子Ｔｒ４はオンし、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ５はオフしている状態とする。このような状態を実現することで、駆動トランジスタＴｒ１およびＥＬ素子２０には数式２を満足する電流Ｉｏｌｅｄが流れ、データ電流Ｉｄａｔａに従った輝度で、ＥＬ素子２０が発光する。
Next, the process proceeds to a
本実施の形態における画素回路とその駆動方法は、閾値保持用キャパシタＣｔをＥＬ素子の容量Ｃｅｌで代替することによって、Ｃｔを配置することなく、ＥＬ素子の駆動電流に対してデータ電流を大きくできる。これは本実施の形態における画素回路とその駆動方法と、図９に示した従来の画素回路とそのＥＬ素子２０に流れる電流を表した数式１との比較からもわかる。
In the pixel circuit and the driving method thereof in this embodiment, the data current can be increased with respect to the driving current of the EL element without disposing Ct by replacing the threshold holding capacitor Ct with the capacitance Cel of the EL element. . This can also be seen from a comparison between the pixel circuit in this embodiment and its driving method, and the conventional pixel circuit shown in FIG. 9 and
また本実施の形態において、Ｃｔを画素内に配置しない分、開口率を大きくすることができる。また、開口率を大きくすると、ＥＬ素子の容量Ｃｅｌが大きくなるため、さらにデータ電流を大きくすることができる。このように、開口率の増加がデータ電流の増加につながるため効果が相乗し、絶大な効果を得ることができる。 In the present embodiment, the aperture ratio can be increased by the amount Ct is not arranged in the pixel. Further, when the aperture ratio is increased, the capacitance Cel of the EL element is increased, so that the data current can be further increased. Thus, since the increase in aperture ratio leads to the increase in data current, the effects are synergistic, and a great effect can be obtained.
（実施の形態２）
次に、本発明にかかる表示装置の第２の様態について、図４、および図５を参照して説明する。
(Embodiment 2)
Next, a second embodiment of the display device according to the present invention will be described with reference to FIG. 4 and FIG.
本実施の形態における画素回路は、実施の形態１で説明した図１を適用することができる。なお、第２の電源線ＣＡＴＨＯＤＥの形成方法を実施の形態１で説明した様態とは異なるものとすることで、特別の効果を得ることができるものである。そこで、第２の電源線ＣＡＴＨＯＤＥの形態について、図４（Ａ）、（Ｂ）を参照して説明する。
1 described in
図４（Ａ）は、前述した実施の形態１において説明した表示装置のうち、第２の電源線ＣＡＴＨＯＤＥについて模式的に表した図である。図４（Ａ）における第２の電源線ＣＡＴＨＯＤＥは、実施の形態１で述べたとおり、全ての画素回路に共通に接続された形態を表している。基板４０１上に画素部３０１を形成し、表示素子としてＥＬ素子を成膜し、下部電極とのコンタクト領域４０２を形成した後、第２の電源線ＣＡＴＨＯＤＥを蒸着法などで全面に成膜し、そのまま共通の電極に適用することができる。
FIG. 4A is a diagram schematically illustrating the second power supply line CATHODE in the display device described in
なお、表示素子としてＥＬ素子を用いる場合に、第２の電源線をフォトリソグラフィ法などで形状加工ができる。しかし、該加工によるＥＬ素子へのダメージが大きいと考えられる。そのため、蒸着マスクを使用した蒸着法により第２の電源線を形成すれば、ＥＬ素子にダメージを大きく与えることなく、形状加工することができる。そこで本実施の形態においては、図４（Ｂ）に示すように、第２の電源線を、図中矢印で示した走査線（Ｙ１〜Ｙｍ）方向と平行に形状加工する場合について説明する。なお、第２の電源線ＣＡＴＨＯＤＥを形状加工して分割する数は、走査線本数と一致させ、走査線に平行な画素１列に付き１本にするのが好適である。しかしながら、分割数自体は任意であり、形状加工される第２の電源線ＣＡＴＨＯＤＥの数は何本でも構わない。 Note that in the case where an EL element is used as the display element, the shape of the second power supply line can be processed by a photolithography method or the like. However, it is considered that the EL element is damaged greatly by the processing. Therefore, if the second power supply line is formed by a vapor deposition method using a vapor deposition mask, the shape can be processed without greatly damaging the EL element. Therefore, in this embodiment, as shown in FIG. 4B, the case where the second power supply line is processed in parallel with the scanning line (Y1 to Ym) directions indicated by arrows in the drawing will be described. Note that it is preferable that the number of the second power supply line CATHODE to be processed and divided is equal to the number of scanning lines, and is one for each column of pixels parallel to the scanning lines. However, the number of divisions per se is arbitrary, and the number of second power supply lines CATHODE to be processed is not limited.
また、第２の電源線とコンタクトをとる領域４０２において第２の電源線ＣＡＴＨＯＤＥや下部電極とに接続されている回路は、第２の電源線ＣＡＴＨＯＤＥを個別に制御できるような構成になっているのが好ましい。 In addition, the circuit connected to the second power supply line CATHODE and the lower electrode in the region 402 in contact with the second power supply line is configured to be able to individually control the second power supply line CATHODE. Is preferred.
本実施の形態における画素回路３０４の動作であって、第２の電源線ＣＡＴＨＯＤＥを各走査線に固有とすることで可能となる駆動方法を、図５を参照して説明する。なお図５（Ａ）には当該ラインのタイミングチャート、図５（Ｂ）には次ラインのタイミングチャートが、それぞれ示されている。ラインとは、同じ走査線に接続されている画素群のことである。 An operation of the pixel circuit 304 in this embodiment and a driving method which can be performed by making the second power supply line CATHODE unique to each scanning line will be described with reference to FIG. Note that FIG. 5A shows a timing chart of the line, and FIG. 5B shows a timing chart of the next line. A line is a group of pixels connected to the same scanning line.
本実施の形態において、画素回路３０４の構成は、実施の形態１と同じく、図１で示すものを適用することができる。
In this embodiment mode, the structure shown in FIG. 1 can be applied to the pixel circuit 304 as in
図５は、図２と同じく、データ線ＤＡＴＡ、第２の電源線ＣＡＴＨＯＤＥ、スイッチ用トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５のゲート電極、それぞれの電位の変化を、横軸を時間として表しているタイミングチャートである。本実施の形態における表示装置の駆動は、１フレームを１単位とし、１フレームは１走査線書込期間および発光期間２０５を有し、１走査線書込期間は、初期化期間２０２、閾値書込期間２０３、データ書込期間２０７、Ｃｓ書き換え期間２０８を有する。
In FIG. 5, as in FIG. 2, the data line DATA, the second power supply line CATHODE, the gate electrodes of the switching transistors Tr2, Tr3, Tr4, and Tr5, and the respective potential changes are shown with the horizontal axis as time. It is a chart. In the present embodiment, the display device is driven by one frame as one unit, and one frame has one scanning line writing period and a
当該ラインが前フレームの発光を終え、１走査線書込期間に移行したとする。すると、当該ラインは、初期化期間２０２、閾値書込期間２０３、データ書込期間２０７、Ｃｓ書き換え期間２０８の各状態を経てデータ電流にしたがった値のＶｇｓ（ｏｌｅｄ）を前フレームのものから当該フレームのものに書き換え、再び発光状態へ移行することができる。
It is assumed that the line has finished emitting light in the previous frame and has shifted to one scanning line writing period. Then, the line has Vgs (oled) of the value according to the data current through the states of the
ここで、各状態の詳細については、実施の形態１で詳細に述べたので、ここでは説明を省略する。ただし、データ線ＤＡＴＡの入力信号は実施の形態１と異なり、各ラインのデータ書き込みの前に、ラインごとに個別に、初期化を行なうために、第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値にする必要がある。なお、図５においては、初期化期間２０２が閾値書込期間２０３の直前にあるが、特に直前にある必要はなく、閾値書込期間２０３前に初期化を行っていればよい。例えば、当該ラインの前の前のラインでデータ線ＤＡＴＡが第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値になったときに初期化することができる。初期化後、Ｔｒ３をオフとして閾値電圧をＥＬ素子によって構成される容量素子Ｃｅｌに書き込む。そして当該ラインの選択期間になったら、データ書込を行なうなどの動作を行う。このように動作させれば、閾値書込期間２０３を十分長く取ることができる。
Here, details of each state have been described in detail in the first embodiment, and thus description thereof is omitted here. However, unlike the first embodiment, the input signal of the data line DATA differs from that of the first power supply line ANODE in order to perform the initialization individually for each line before the data writing of each line. It is necessary to make it lower than the absolute value of the threshold voltage. In FIG. 5, the
なお、図５に示している横軸の長さは、見易くするためにほぼ等間隔で記載されているが、本実施の形態にそのような制限はなく、それぞれの期間の長さは、必要に応じて適宜決定すればよい。 Note that the length of the horizontal axis shown in FIG. 5 is described at almost equal intervals for easy viewing, but this embodiment has no such limitation, and the length of each period is necessary. What is necessary is just to determine suitably according to.
図５で表された本実施の形態における駆動方法では、第２の電源線ＣＡＴＨＯＤＥを走査線と平行に形状加工することを特徴とする。その結果、当該ラインを書き込むために当該ラインの第２の電源線ＣＡＴＨＯＤＥの電位を変化させたとしても、それが当該ライン以外のラインの動作に影響を及ぼさない。したがって、当該ラインを選択してデータ電流を書き込みつつ、他のラインは前フレームのデータ電流にしたがった値のＶｇｓ（ｏｌｅｄ）を保持したまま発光を続けることができる。すなわち、１フレーム期間２０１内における発光期間の割合（デューティー比）が実質的に向上する。デューティー比が大きいと、デューティー比が小さいときに比べて発光素子の瞬間輝度が小さくても同じ輝度と認識されるので、実施の形態１で示した効果に加えて、駆動電圧が小さくでき、消費電力を低減できる上に、信頼性を向上させることができる。
The driving method in the present embodiment shown in FIG. 5 is characterized in that the second power supply line CATHODE is processed in parallel with the scanning line. As a result, even if the potential of the second power supply line CATHODE of the line is changed in order to write the line, it does not affect the operation of lines other than the line. Accordingly, while the data current is written by selecting the line, the other lines can continue to emit light while holding Vgs (oled) of the value according to the data current of the previous frame. That is, the ratio (duty ratio) of the light emission period within one
（実施の形態３）
次に、本発明にかかる表示装置の第３の様態について、図６を参照して説明する。本実施形態では、第１の電源線ＡＮＯＤＥを変動させて表示装置を駆動する方法について説明する。本実施の形態において、第２の電源線ＣＡＴＨＯＤＥは全画素共通に接続されていても良く、本実施形態ではその場合について説明する。しかし本実施の形態においても、第２の電源線ＣＡＴＨＯＤＥを形状加工してもよい。
(Embodiment 3)
Next, a third aspect of the display device according to the present invention will be described with reference to FIG. In the present embodiment, a method for driving the display device by changing the first power supply line ANODE will be described. In this embodiment mode, the second power supply line CATHODE may be connected to all the pixels in common, and this embodiment will explain that case. However, also in this embodiment, the second power supply line CATHODE may be processed.
図６は、トランジスタの極性が全てＰチャネル型の場合において、第１の電源線ＡＮＯＤＥを変動させて本発明にかかる表示装置を駆動する場合の入力信号を表している。１フレームが初期化期間２０２、閾値書込期間２０３、アドレス期間２０４、発光期間２０５で構成されている点は実施の形態１で示した駆動と同じであり、各期間における回路の動作もほぼ同一である。そのため、本実施形態では、実施の形態１と異なる点を主として説明することとする。
FIG. 6 shows an input signal when the display device according to the present invention is driven by changing the first power supply line ANODE when the polarities of the transistors are all P-channel type. The point that one frame is composed of the
まず、各信号線の電位について説明する。初期化期間２０２、閾値書込期間２０３、およびアドレス期間２０４において、第１の電源線ＡＮＯＤＥの電位は低く、第２の電源線ＣＡＴＨＯＤＥと同じ又は概ね同じであれば良い。また、発光期間２０５においては、第１の電源線ＡＮＯＤＥの電位は高く、そのときの電位は第２の電源線ＣＡＴＨＯＤＥよりも高く、スイッチ素子Ｔｒ４がオンしているときに駆動トランジスタＴｒ１が飽和領域で動作する電位であればよい。
First, the potential of each signal line will be described. In the
図６において第２の電源線ＣＡＴＨＯＤＥの電位に関しては図示していないが、消費電力やノイズを小さくする観点から、一定電位であることが好ましい。 Although the potential of the second power supply line CATHODE is not shown in FIG. 6, it is preferably a constant potential from the viewpoint of reducing power consumption and noise.
データ線ＤＡＴＡの電位は、初期化期間２０２においては、第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上低い値であればよい。これを満たさない場合、閾値書込期間２０３において駆動トランジスタＴｒ１のゲート−ソース間電圧が閾値電圧以上にならないため駆動トランジスタＴｒ１がオンせず、ＥＬ素子２０の容量素子Ｃｅｌに電流が流れないため、閾値電圧を書き込むことができないからである。なお、駆動トランジスタＴｒ１がＮチャネル型である場合は、初期化期間２０２のデータ線ＤＡＴＡの電位は、第１の電源線ＡＮＯＤＥよりも駆動トランジスタＴｒ１の閾値電圧の絶対値以上高い値であれば良い。
The potential of the data line DATA may be a value lower than the absolute value of the threshold voltage of the driving transistor Tr1 in the
データ線ＤＡＴＡの電位は、アドレス期間２０４においては、画像データからの輝度情報に従って周辺駆動回路で生成されたデータ電流の値と、駆動トランジスタＴｒ１の電気的特性に従って決定される。つまり、その時々でデータ線ＤＡＴＡの電位は様々に変わるものであるため、図６においては値を決定していない。また、発光期間２０５におけるデータ線ＤＡＴＡの電位は、ＥＬ素子２０の状態に影響しないので、任意である。すなわち、データ線ＤＡＴＡの電気的状態を電位で決めるのは、初期化期間２０２のみであっても良い。
In the
スイッチ用トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５に入力する信号の電位に関しては、スイッチ素子が十分オンまたはオフする電位（線形領域で動作する電位）であれば良いが、消費電力やノイズを小さくする観点から、スイッチとしての機能を損なわない程度に、ゲート電極に加える信号の振幅は小さいほど好ましい。 The potential of the signals input to the switching transistors Tr2, Tr3, Tr4, Tr5 may be any potential at which the switching element is sufficiently turned on or off (potential operating in a linear region), but from the viewpoint of reducing power consumption and noise. Therefore, it is preferable that the amplitude of the signal applied to the gate electrode is as small as possible without impairing the function as a switch.
本実施形態において、動作が実施の形態１と異なる点は、第２の電源線ＣＡＴＨＯＤＥの電位は変化させずに、第１の電源線ＡＮＯＤＥの電位を変化させ第２の電源線ＣＡＴＨＯＤＥの電位と等しくすることである。具体的には以下３点について異なる。第１に、発光期間２０５から初期化期間２０２へ移行する際に、第１の電源線ＡＮＯＤＥの電位を下げる点が異なる。第２に、アドレス期間２０４から発光期間２０５へ移行する際に、第１の電源線ＡＮＯＤＥの電位を上げる点が異なる。第３に、初期化期間２０２、閾値書込期間２０３、アドレス期間２０４における第１の電源線ＡＮＯＤＥの電位を、電位の低い第２の電源線ＣＡＴＨＯＤＥと同じ又はほぼ同じにする点が異なる。しかしながら、これは電位の絶対値が異なっても回路の動作に影響はないことから、本実施の形態と実施の形態１との回路動作上では異なるところはない。そのため回路動作は、実施の形態１と同じであるため説明を省略する。
In this embodiment, the operation is different from that of the first embodiment in that the potential of the second power supply line CATHODE is changed by changing the potential of the first power supply line ANODE without changing the potential of the second power supply line CATHODE. To be equal. Specifically, the following three points are different. First, it is different in that the potential of the first power supply line ANODE is lowered when shifting from the
前フレームの発光期間２０５Ａから当該フレームの初期化期間２０２に移行するとき、第１の電源線ＡＮＯＤＥの電位を下げる第１の点における動作について説明する。前フレームの発光期間２０５Ａから当該フレームの初期化期間２０２に移行するとき、スイッチ素子Ｔｒ２、Ｔｒ３、Ｔｒ５はオフからオンへ、Ｔｒ４はオンからオフへ切り換わる。それとほぼ同時に、第１の電源線ＡＮＯＤＥの電位を下げて第２の電源線ＣＡＴＨＯＤＥの電位とほぼ同じくし、さらにデータ線ＤＡＴＡの電位を、第１の電源線ＡＮＯＤＥの低い方の電位（Ｌｏｗ状態）よりも駆動トランジスタＴｒ１の閾値電圧の絶対値分以上小さくする。実施の形態１では、初期化時のデータ線ＤＡＴＡの電位は第２の電源線ＣＡＴＨＯＤＥの高い方の電位（Ｈｉｇｈ状態）よりも駆動トランジスタＴｒ１の閾値電圧の絶対値分以上小さくしており、この点で本実施の形態とは異なる。なお、駆動トランジスタＴｒ１がＮチャネル型であるときは、本実施の形態においては、データ線ＤＡＴＡの電位を、第１の電源線ＡＮＯＤＥの低い方の電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値分以上大きくする。実施の形態１では、駆動トランジスタＴｒ１がＮチャネル型であるとき、初期化時のデータ線ＤＡＴＡの電位は第２の電源線ＣＡＴＨＯＤＥの高い方の電位よりも駆動トランジスタＴｒ１の閾値電圧の絶対値分以上大きくしており、この点で本実施の形態とは異なる。
An operation at a first point for lowering the potential of the first power supply line ANODE when the light emission period 205A of the previous frame shifts to the
アドレス期間２０４から発光期間２０５に移行するとき、第１の電源線ＡＮＯＤＥの電位を上げる第２の点における動作について説明する。アドレス期間２０４から発光期間２０５に移行するとき、スイッチ素子Ｔｒ２、Ｔｒ３はオフのまま、Ｔｒ４はオフからオンへ、Ｔｒ５はオフのままあるいはオンからオフへ、それぞれ切り換わる。そして、スイッチ素子Ｔｒ５を確実にオフして、容量素子Ｃｓの一方の電極を浮遊にした状態で、第１の電源線ＡＮＯＤＥの電位を高い方の電位に上げる。スイッチ素子Ｔｒ５を確実にオフして容量素子Ｃｓの一方の電極を浮遊にしないと、第１の電源線ＡＮＯＤＥの電位を上げる際に容量素子Ｃｓに電圧が保持されない。この点は、実施の形態１でも同じである。
The operation at the second point in which the potential of the first power supply line ANODE is increased when the
本実施の形態において、第１の電源線ＡＮＯＤＥの電位を変動させて本発明にかかる表示装置を駆動する場合、以下の利点が挙げられる。まず、大きな容量が接続されている第２の電源線ＣＡＴＨＯＤＥを変動させないことで、駆動時の消費電力が低減できる。また、第１の電源線ＡＮＯＤＥは基板側に作りこむことが可能なので、実施の形態２のように、形状加工して走査線ごとに独立に駆動させることが容易である。すなわち、作製時にマスク蒸着などの工程を追加することなく、デューティー比を上げる駆動が実現できる。 In this embodiment, when the display device according to the present invention is driven by changing the potential of the first power supply line ANODE, the following advantages can be given. First, power consumption during driving can be reduced by not changing the second power supply line CATHODE to which a large capacity is connected. In addition, since the first power supply line ANODE can be formed on the substrate side, it is easy to process the shape and drive each scanning line independently as in the second embodiment. In other words, driving that increases the duty ratio can be realized without adding a process such as mask vapor deposition at the time of production.
（実施の形態４）
図１２（Ａ）に、１つの画素に２つのＴＦＴを有する画素の素子のレイアウト例を示す。また、図１２（Ａ）において、Ｘ−Ｘ’で示される部分の断面図を図１２（Ｂ）に示す。
(Embodiment 4)
FIG. 12A shows a layout example of an element of a pixel having two TFTs in one pixel. FIG. 12B is a cross-sectional view of a portion indicated by XX ′ in FIG.
図１２（Ａ）に示すように、本発明における画素は、第１のＴＦＴ１２０５、第１の配線１２０６、第２の配線１２０７、第２のＴＦＴ１２０８、第３の配線１２１１、対向電極１２１２、容量素子１２１３、画素電極１２１５、隔壁１２１６、有機導電体膜１２１７、有機薄膜１２１８、基板１２１９を有していてもよい。なお、第１のＴＦＴ１２０５はスイッチング用ＴＦＴとして、第１の配線１２０６はゲート信号線として、第２の配線１２０７はソース信号線として、第２のＴＦＴ１２０８は駆動用ＴＦＴとして、第３の配線１２１１は電流供給線として、それぞれ用いられるのが好適である。
As shown in FIG. 12A, a pixel in the present invention includes a
図１２（Ａ）に示すように、第１のＴＦＴ１２０５のゲート電極は、第１の配線１２０６と電気的に接続され、第１のＴＦＴ１２０５のソースまたはドレイン電極の一方は、第２の配線１２０７と電気的に接続され、第１のＴＦＴ１２０５のソースまたはドレイン電極の他方は、第２のＴＦＴ１２０８のゲート電極および容量素子１２１３の一方の電極と電気的に接続されているのが好適である。なお、第１のＴＦＴ１２０５のゲート電極は、図１２（Ａ）に示すように、複数のゲート電極によって構成されていても良い。こうすることで、第１のＴＦＴ１２０５のオフ状態におけるリーク電流を低減することができる。
As shown in FIG. 12A, the gate electrode of the
また、第２のＴＦＴ１２０８のソースまたはドレイン電極の一方は、第３の配線１２１１と電気的に接続され、第２のＴＦＴ１２０８のソースまたはドレイン電極の他方は、画素電極１２１５と電気的に接続されているのが好適である。こうすることで、画素電極１２１５に流れる電流を、第２のＴＦＴ１２０８によって制御することができる。
One of the source and drain electrodes of the
画素電極１２１５上には、有機導電体膜１２１７が設けられ、さらに有機薄膜（有機化合物層）１２１８が設けられていてもよい。有機薄膜（有機化合物層）１２１８上には、対向電極１２１２が設けられていてもよい。なお、対向電極１２１２は、全ての画素で共通に接続されるように形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。
An
有機薄膜（有機化合物層）１２１８から発せられた光は、画素電極１２１５もしくは対向電極１２１２のうちいずれかを透過して発せられる。このとき、図１２（Ｂ）において、画素電極側、すなわちＴＦＴ等が形成されている側に光が発せられる場合、画素電極１２１５は透明導電膜によって形成されるのが好適である。対向電極側に光が発せられる場合、対向電極１２１２は透明導電膜によって形成されるのが好適である。
Light emitted from the organic thin film (organic compound layer) 1218 is emitted through either the
また、カラー表示の発光装置においては、Ｒ・Ｇ・Ｂそれぞれの発光色を持つＥＬ素子を塗り分けても良いし、単色のＥＬ素子を形成し、カラーフィルタによってＲ・Ｇ・Ｂの発光を得るようにしても良い。 In a light emitting device for color display, EL elements having R, G, and B emission colors may be separately applied, or a single color EL element is formed, and R, G, and B light is emitted by a color filter. You may make it get.
なお、図１２に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子の電極の積層順等に関して、図１２に示した構成以外にも、様々な構成をとることができる。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。 Note that the configuration illustrated in FIG. 12 is merely an example, and various configurations other than the configuration illustrated in FIG. 12 can be taken with respect to the pixel layout, the cross-sectional configuration, the stacking order of the electrodes of the EL element, and the like. For the light emitting layer, various elements such as a crystalline element such as an LED and an element composed of an inorganic thin film can be used in addition to the element composed of the illustrated organic thin film.
次に、図１３（Ａ）を参照して、１つの画素に３つのＴＦＴを有する画素の素子のレイアウト例について説明する。また、図１３（Ａ）において、Ｘ−Ｘ’で示される部分の断面図を図１３（Ｂ）に示す。 Next, a layout example of a pixel element having three TFTs in one pixel will be described with reference to FIG. FIG. 13B is a cross-sectional view of a portion indicated by X-X ′ in FIG.
図１３（Ａ）に示すように、本発明における画素は、基板１３００、第１の配線１３０１、第２の配線１３０２、第３の配線１３０３、第４の配線１３０４、第１のＴＦＴ１３０５、第２のＴＦＴ１３０６、第３のＴＦＴ１３０７、画素電極１３０８、隔壁１３１１、有機導電体膜１３１２、有機薄膜１３１３、対向電極１３１４、を有していてもよい。なお、第１の配線１３０１はソース信号線として、第２の配線１３０２は書込用ゲート信号線として、第３の配線１３０３は消去用ゲート信号線として、第４の配線１３０４は電流供給線として、第１のＴＦＴ１３０５はスイッチング用ＴＦＴとして、第２のＴＦＴ１３０６は消去用ＴＦＴとして、第３のＴＦＴ１３０７は駆動用ＴＦＴとして、それぞれ用いられるのが好適である。
As shown in FIG. 13A, a pixel in the present invention includes a
図１３（Ａ）に示すように、第１のＴＦＴ１３０５のゲート電極は、第２の配線１３０２と電気的に接続され、第１のＴＦＴ１３０５のソースまたはドレイン電極の一方は、第１の配線１３０１と電気的に接続され、第１のＴＦＴ１３０５のソースまたはドレイン電極の他方は、第３のＴＦＴ１３０７のゲート電極と電気的に接続されているのが好適である。なお、第１のＴＦＴ１３０５のゲート電極は、図１３（Ａ）に示すように、複数のゲート電極によって構成されていても良い。こうすることで、第１のＴＦＴ１３０５のオフ状態におけるリーク電流を低減することができる。
As shown in FIG. 13A, the gate electrode of the
また、第２のＴＦＴ１３０６のゲート電極は、第３の配線１３０３と電気的に接続され、第２のＴＦＴ１３０６のソースまたはドレイン電極の一方は、第４の配線１３０４と電気的に接続され、第２のＴＦＴ１３０６のソースまたはドレイン電極の他方は、第３のＴＦＴ１３０７のゲート電極と電気的に接続されているのが好適である。なお、第２のＴＦＴ１３０６のゲート電極は、図１３（Ａ）に示すように、複数のゲート電極によって構成されていても良い。こうすることで、第２のＴＦＴ１３０６のオフ状態におけるリーク電流を低減することができる。
In addition, the gate electrode of the
また、第３のＴＦＴ１３０７のソースまたはドレイン電極の一方は、第４の配線１３０４と電気的に接続され、第３のＴＦＴ１３０７のソースまたはドレイン電極の他方は、画素電極１３０８と電気的に接続されているのが好適である。こうすることで、画素電極１３０８に流れる電流を、第３のＴＦＴ１３０７によって制御することができる。
One of the source and drain electrodes of the
画素電極１３０８上には、有機導電体膜１３１２が設けられ、さらに有機薄膜（有機化合物層）１３１３が設けられていてもよい。有機薄膜（有機化合物層）１３１３上には、対向電極１３１４が設けられていてもよい。なお、対向電極１３１４は、全ての画素で共通に接続されるように形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。
An
有機薄膜（有機化合物層）１３１３から発せられた光は、画素電極１３０８もしくは対向電極１３１４のうちいずれかを透過して発せられる。このとき、図１３（Ｂ）において、画素電極側、すなわちＴＦＴ等が形成されている側に光が発せられる場合、画素電極１３０８は透明導電膜によって形成されるのが好適である。対向電極側に光が発せられる場合、対向電極１３１４は透明導電膜によって形成されるのが好適である。
Light emitted from the organic thin film (organic compound layer) 1313 is emitted through either the
また、カラー表示の発光装置においては、Ｒ・Ｇ・Ｂそれぞれの発光色を持つＥＬ素子を塗り分けても良いし、単色のＥＬ素子を形成し、カラーフィルタによってＲ・Ｇ・Ｂの発光を得るようにしても良い。 In a light emitting device for color display, EL elements having R, G, and B emission colors may be separately applied, or a single color EL element is formed, and R, G, and B light is emitted by a color filter. You may make it get.
なお、図１３に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子の電極の積層順等に関して、図１３に示した構成以外にも、様々な構成をとることができる。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。 Note that the configuration illustrated in FIG. 13 is merely an example, and various configurations other than the configuration illustrated in FIG. 13 can be employed with respect to the pixel layout, the cross-sectional configuration, the stacking order of the electrodes of the EL element, and the like. For the light emitting layer, various elements such as a crystalline element such as an LED and an element composed of an inorganic thin film can be used in addition to the element composed of the illustrated organic thin film.
次に、図１４（Ａ）を参照して、１つの画素に４つのＴＦＴを有する画素の素子のレイアウト例について説明する。また、図１４（Ａ）において、Ｘ−Ｘ’で示される部分の断面図を図１４（Ｂ）に示す。 Next, a layout example of a pixel element having four TFTs in one pixel will be described with reference to FIG. FIG. 14B is a cross-sectional view of a portion indicated by X-X ′ in FIG.
図１４（Ａ）に示すように、本発明における画素は、基板１４００、第１の配線１４０１、第２の配線１４０２、第３の配線１４０３、第４の配線１４０４、第１のＴＦＴ１４０５、第２のＴＦＴ１４０６、第３のＴＦＴ１４０７、第４のＴＦＴ１４０８、画素電極１４０９、第５の配線１４１１、第６の配線１４１２、隔壁１４２１、有機導電体膜１４２２、有機薄膜１４２３、対向電極１４２４、を有していてもよい。なお、第１の配線１４０１はソース信号線として、第２の配線１４０２は書込用ゲート信号線として、第３の配線１４０３は消去用ゲート信号線として、第４の配線１４０４は逆方向バイアス用信号線として、第１のＴＦＴ１４０５はスイッチング用ＴＦＴとして、第２のＴＦＴ１４０６は消去用ＴＦＴとして、第３のＴＦＴ１４０７は駆動用ＴＦＴとして、第４のＴＦＴ１４０８は逆方向バイアス用ＴＦＴとして、第５の配線１４１１は電流供給線として、第６の配線１４１２は逆方向バイアス用電源線として、それぞれ用いられるのが好適である。
As shown in FIG. 14A, a pixel in the present invention includes a
図１４（Ａ）に示すように、第１のＴＦＴ１４０５のゲート電極は、第２の配線１４０２と電気的に接続され、第１のＴＦＴ１４０５のソースまたはドレイン電極の一方は、第１の配線１４０１と電気的に接続され、第１のＴＦＴ１４０５のソースまたはドレイン電極の他方は、第３のＴＦＴ１４０７のゲート電極と電気的に接続されているのが好適である。なお、第１のＴＦＴ１４０５のゲート電極は、図１４（Ａ）に示すように、複数のゲート電極によって構成されていても良い。こうすることで、第１のＴＦＴ１４０５のオフ状態におけるリーク電流を低減することができる。
As shown in FIG. 14A, the gate electrode of the
また、第２のＴＦＴ１４０６のゲート電極は、第３の配線１４０３と電気的に接続され、第２のＴＦＴ１４０６のソースまたはドレイン電極の一方は、第５の配線１４１１と電気的に接続され、第２のＴＦＴ１４０６のソースまたはドレイン電極の他方は、第３のＴＦＴ１４０７のゲート電極と電気的に接続されているのが好適である。なお、第２のＴＦＴ１４０６のゲート電極は、図１４（Ａ）に示すように、複数のゲート電極によって構成されていても良い。こうすることで、第２のＴＦＴ１４０６のオフ状態におけるリーク電流を低減することができる。
In addition, the gate electrode of the
また、第３のＴＦＴ１４０７のソースまたはドレイン電極の一方は、第５の配線１４１１と電気的に接続され、第３のＴＦＴ１４０７のソースまたはドレイン電極の他方は、画素電極１４０９と電気的に接続されているのが好適である。こうすることで、画素電極１４０９に流れる電流を、第３のＴＦＴ１４０７によって制御することができる。
One of the source and drain electrodes of the
また、第４のＴＦＴ１４０８のゲート電極は、第４の配線１４０４と電気的に接続され、第４のＴＦＴ１４０８のソースまたはドレイン電極の一方は、第６の配線１４１２と電気的に接続され、第４のＴＦＴ１４０８のソースまたはドレイン電極の他方は、画素電極１４０９と電気的に接続されているのが好適である。こうすることで、画素電極１４０９の電位を、第４のＴＦＴ１４０８によって制御することができるので、有機導電体膜１４２２および有機薄膜１４２３に、逆方向のバイアスを印加することができる。有機導電体膜１４２２および有機薄膜１４２３などで構成される発光素子に逆方向のバイアスを印加することによって、発光素子の信頼性を大きく向上させることができる。
Further, the gate electrode of the
たとえば、直流電圧（３．６５Ｖ）で駆動した場合の輝度半減時間が４００時間程度である発光素子を、交流電圧（順方向バイアス：３．７Ｖ、逆方向バイアス：１．７Ｖ、デューティ比５０％、交流周波数６０Ｈｚ）で駆動すると、輝度半減時間は７００時間以上となることがわかっている。 For example, a light-emitting element whose luminance half-life is about 400 hours when driven by a DC voltage (3.65 V) is an AC voltage (forward bias: 3.7 V, reverse bias: 1.7 V, duty ratio 50%). It is known that the luminance half-life is 700 hours or more when driven at an AC frequency of 60 Hz.
次に、画素電極１４０９上には、有機導電体膜１４２２が設けられ、さらに有機薄膜（有機化合物層）１４２３が設けられていてもよい。有機薄膜（有機化合物層）１４２３上には、対向電極１４２４が設けられていてもよい。なお、対向電極１４２４は、全ての画素で共通に接続されるように形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。
Next, an
有機薄膜（有機化合物層）１４２３から発せられた光は、画素電極１４０９もしくは対向電極１４２４のうちいずれかを透過して発せられる。このとき、図１４（Ｂ）において、画素電極側、すなわちＴＦＴ等が形成されている側に光が発せられる場合、画素電極１４０９は透明導電膜によって形成されるのが好適である。対向電極側に光が発せられる場合、対向電極１４２４は透明導電膜によって形成されるのが好適である。
Light emitted from the organic thin film (organic compound layer) 1423 is emitted through either the
また、カラー表示の発光装置においては、Ｒ・Ｇ・Ｂそれぞれの発光色を持つＥＬ素子を塗り分けても良いし、単色のＥＬ素子を形成し、カラーフィルタによってＲ・Ｇ・Ｂの発光を得るようにしても良い。 In a light emitting device for color display, EL elements having R, G, and B emission colors may be separately applied, or a single color EL element is formed, and R, G, and B light is emitted by a color filter. You may make it get.
なお、図１４に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子の電極の積層順等に関して、図１４に示した構成以外にも、様々な構成をとることができる。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。 Note that the configuration illustrated in FIG. 14 is merely an example, and various configurations other than the configuration illustrated in FIG. 14 can be employed with respect to the pixel layout, the cross-sectional configuration, the stacking order of the electrodes of the EL element, and the like. For the light emitting layer, various elements such as a crystalline element such as an LED and an element composed of an inorganic thin film can be used in addition to the element composed of the illustrated organic thin film.
次に、本発明に適用できるＥＬ素子の構造について説明する。 Next, the structure of an EL element applicable to the present invention will be described.
本発明に適用できるＥＬ素子は、正孔注入材料からなる正孔注入層、正孔輸送材料からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子注入材料からなる電子注入層等が、明確に区別されるような積層構造ではなく、正孔注入材料、正孔輸送材料、発光材料、電子輸送材料、電子注入材料等の材料のうち、複数の材料が混合された層（混合層）を有する構成（以下、混合接合型のＥＬ素子と表記する）でもよい。 The EL device applicable to the present invention includes a hole injection layer made of a hole injection material, a hole transport layer made of a hole transport material, a light emitting layer made of a light emitting material, an electron transport layer made of an electron transport material, and an electron injection material The electron injection layer is not a layered structure that is clearly distinguished, but a plurality of materials among hole injection material, hole transport material, light emitting material, electron transport material, electron injection material, etc. A structure having a mixed layer (mixed layer) (hereinafter referred to as a mixed junction type EL element) may be used.
混合接合型のＥＬ素子の構造を示す模式図を、図１５に示す。図１５において、１５０１はＥＬ素子の陽極である。１５０２はＥＬ素子の陰極である。陽極１５０１と陰極１５０２の間に挟まれた層が、ＥＬ層に相当する。 A schematic diagram showing the structure of a mixed junction type EL element is shown in FIG. In FIG. 15, reference numeral 1501 denotes an EL element anode. Reference numeral 1502 denotes a cathode of the EL element. A layer sandwiched between the anode 1501 and the cathode 1502 corresponds to an EL layer.
図１５（Ａ）において、ＥＬ層は、正孔輸送材料からなる正孔輸送領域１５０３と、電子輸送材料からなる電子輸送領域１５０４とを含み、前記正孔輸送領域１５０３は前記電子輸送領域１５０４よりも陽極側に位置し、且つ、前記正孔輸送領域１５０３と、前記電子輸送領域１５０４の間に、前記正孔輸送材料及び前記電子輸送材料の両方を含む混合領域１５０５が設けられた構成とすることができる。 In FIG. 15A, the EL layer includes a hole transport region 1503 made of a hole transport material and an electron transport region 1504 made of an electron transport material, and the hole transport region 1503 is formed from the electron transport region 1504. And a mixed region 1505 including both the hole transporting material and the electron transporting material is provided between the hole transporting region 1503 and the electron transporting region 1504. be able to.
なお、このとき、陽極１５０１から陰極１５０２の方向に、前記混合領域１５０５内の前記正孔輸送材料の濃度は減少し、前記混合領域１５０５内の電子輸送材料の濃度は増加することを特徴としても良い。 At this time, in the direction from the anode 1501 to the cathode 1502, the concentration of the hole transport material in the mixed region 1505 decreases, and the concentration of the electron transport material in the mixed region 1505 increases. good.
なお、上記構成において、正孔輸送材料のみからなる正孔輸送領域１５０３が存在せず、正孔輸送材料及び電子輸送材料の両方を含む混合領域１５０５内部で各機能材料の濃度の割合が変化する（濃度勾配を有する）構成であってもよい。また、正孔輸送材料のみからなる正孔輸送領域１５０３及び電子輸送材料のみからなる電子輸送領域１５０４が存在せず、正孔輸送材料及び電子輸送材料の両方を含む混合領域１５０５内部で各機能材料の濃度の割合が変化する（濃度勾配を有する）構成であってもよい。また、前記濃度の割合は、陽極や陰極からの距離に依存して変化する構成であってもよい。更に、前記濃度の割合の変化は連続的であってもよい。濃度勾配の設定の仕方は、自由に設定することが可能である。 Note that in the above structure, the hole transport region 1503 made of only the hole transport material does not exist, and the concentration ratio of each functional material changes in the mixed region 1505 including both the hole transport material and the electron transport material. It may be configured (having a concentration gradient). Further, there is no hole transport region 1503 made of only the hole transport material and no electron transport region 1504 made of only the electron transport material, and each functional material is inside the mixed region 1505 including both the hole transport material and the electron transport material. A configuration in which the ratio of the concentration of (having a concentration gradient) may be employed. The concentration ratio may be changed depending on the distance from the anode or the cathode. Further, the change in the concentration ratio may be continuous. The method of setting the concentration gradient can be set freely.
前記混合領域１５０５内に、発光材料が添加された領域１５０６を有する。発光材料によって、ＥＬ素子の発光色を制御することができる。また、発光材料によって、キャリアをトラップすることができる。発光材料としては、キノリン骨格を含む金属錯体、ベンゾオキサドール骨格を含む金属錯体、ベンゾチアゾ−ル骨格を含む金属錯体等の他、各種蛍光色素を用いることができる。これらの発光材料を添加することによって、ＥＬ素子の発光色を制御することができる。 The mixed region 1505 has a region 1506 to which a light emitting material is added. The emission color of the EL element can be controlled by the light emitting material. Further, carriers can be trapped by the light emitting material. As the light emitting material, various fluorescent dyes can be used in addition to a metal complex including a quinoline skeleton, a metal complex including a benzoxador skeleton, a metal complex including a benzothiazol skeleton, and the like. By adding these light emitting materials, the light emission color of the EL element can be controlled.
陽極１５０１としては、効率よく正孔を注入するため、仕事関数の大きな電極材料を用いることが好ましい。例えば、錫ドープ酸化インジウム（ＩＴＯ）や、亜鉛ドープ酸化インジウム（ＩＺＯ）、ＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３等の透明電極を用いることができる。また、透光性を有する必要が無いならば、陽極１５０１は、不透明の金属材料でもよい。 As the anode 1501, it is preferable to use an electrode material having a large work function in order to inject holes efficiently. For example, a transparent electrode such as tin-doped indium oxide (ITO), zinc-doped indium oxide (IZO), ZnO, SnO 2 , or In 2 O 3 can be used. Further, the anode 1501 may be an opaque metal material if it is not necessary to have translucency.
また、正孔輸送材料としては、芳香族アミン系の化合物等を用いることができる。 As the hole transport material, an aromatic amine compound or the like can be used.
また、電子輸送材料としては、キノリン誘導体、８−キノリノールまたはその誘導体を配位子とする金属錯体（特に、トリス（８−キノリノラト）アルミニウム（Ａｌｑ３））等を用いることができる。 As the electron transporting material, a metal complex having a quinoline derivative, 8-quinolinol or a derivative thereof as a ligand (particularly, tris (8-quinolinolato) aluminum (Alq3)) or the like can be used.
陰極１５０２としては、効率よく電子を注入するため、仕事関数の小さな電極材料を用いることが好ましい。アルミニウム、インジウム、マグネシウム、銀、カルシウム、バリウム、リチウム等の金属を単体で用いることができる。また、これらの金属の合金であっても良いし、これらの金属と他の金属との合金であっても良い。 As the cathode 1502, it is preferable to use an electrode material having a small work function in order to inject electrons efficiently. A single metal such as aluminum, indium, magnesium, silver, calcium, barium, or lithium can be used. Moreover, the alloy of these metals may be sufficient and the alloy of these metals and another metal may be sufficient.
図１５（Ａ）とは異なる構成のＥＬ素子の模式図を図１５（Ｂ）に示す。なお、図１５（Ａ）と同じ部分は同じ符号を用いて示し、説明は省略する。 FIG. 15B is a schematic diagram of an EL element having a structure different from that in FIG. Note that the same portions as those in FIG. 15A are denoted by the same reference numerals, and description thereof is omitted.
図１５（Ｂ）では、発光材料が添加された領域を有さない。しかし、電子輸送領域１５０４に添加する材料として、電子輸送性及び発光性の両方を有する材料（電子輸送発光材料）、例えば、トリス（８−キノリノライト）アルミニウム（Ａｌｑ３）を用いる構成とし、発光を行うことができる。 In FIG. 15B, there is no region to which the light-emitting material is added. However, as a material to be added to the electron transporting region 1504, a material having both electron transporting properties and light emitting properties (electron transporting light emitting material), for example, tris (8-quinolinolite) aluminum (Alq3) is used to emit light. be able to.
または、正孔輸送領域１５０３に添加する材料として、正孔輸送性及び発光性の両方を有する材料（正孔輸送発光材料）を用いてもよい。 Alternatively, as a material added to the hole-transport region 1503, a material having both hole-transport properties and light-emitting properties (hole-transport light-emitting material) may be used.
図１５（Ａ）及び図１５（Ｂ）とは異なる構成のＥＬ素子の模式図を図１５（Ｃ）に示す。なお、図１５（Ａ）及び図１５（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。 FIG. 15C shows a schematic diagram of an EL element having a structure different from those in FIGS. 15A and 15B. Note that the same portions as those in FIGS. 15A and 15B are denoted by the same reference numerals, and description thereof is omitted.
図１５（Ｃ）において、正孔輸送材料に比べて最高被占分子軌道と最低被占分子軌道とのエネルギー差が大きい正孔ブロッキング性材料が、混合領域１５０５内に添加された領域１５０７を有する。正孔ブロッキング性材料が添加された領域１５０７を、混合領域１５０５内の発光材料が添加された領域１５０６より陰極１５０２側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる。上記、正孔ブロッキング性材料が添加された領域１５０７を設ける構成は、特に、三重光励起子のよる発光（燐光）を利用するＥＬ素子において有効である。 In FIG. 15C, a hole blocking material having a large energy difference between the highest occupied molecular orbital and the lowest occupied molecular orbital compared to the hole transporting material has a region 1507 added in the mixed region 1505. . The region 1507 to which the hole blocking material is added is arranged closer to the cathode 1502 than the region 1506 to which the light emitting material is added in the mixed region 1505, so that the carrier recombination rate can be increased and the light emission efficiency can be increased. it can. The above-described structure in which the region 1507 to which a hole blocking material is added is provided is particularly effective in an EL element using light emission (phosphorescence) by triple photoexcitons.
図１５（Ａ）、図１５（Ｂ）及び図１５（Ｃ）とは異なる構成のＥＬ素子の模式図を図１５（Ｄ）に示す。なお、図１５（Ａ）、図１５（Ｂ）及び図１５（Ｃ）と同じ部分は同じ符号を用いて示し、説明は省略する。 FIG. 15D is a schematic diagram of an EL element having a structure different from those in FIGS. 15A, 15B, and 15C. Note that the same portions as those in FIGS. 15A, 15B, and 15C are denoted by the same reference numerals, and description thereof is omitted.
図１５（Ｄ）において、電子輸送材料に比べて最高被占分子軌道と最低被占分子軌道とのエネルギー差が大きい電子ブロッキング性材料が、混合領域１５０５内に添加された領域１５０８を有する。電子ブロッキング性材料が添加された領域１５０８を、混合領域１５０５内の発光材料が添加された領域１５０６より陽極１５０１側に配置することによって、キャリアの再結合率を上げ、発光効率を上げることができる。上記、電子ブロッキング性材料が添加された領域１５０８を設ける構成は、特に、三重項励起子のよる発光（燐光）を利用するＥＬ素子において有効である。 In FIG. 15D, an electron blocking material having a large energy difference between the highest occupied molecular orbital and the lowest occupied molecular orbital compared to the electron transporting material has a region 1508 added in the mixed region 1505. By disposing the region 1508 to which the electron blocking material is added closer to the anode 1501 than the region 1506 to which the light emitting material is added in the mixed region 1505, the carrier recombination rate can be increased and the light emission efficiency can be increased. . The above structure in which the region 1508 to which the electron blocking material is added is provided is particularly effective in an EL element using light emission (phosphorescence) by triplet excitons.
図１５（Ｅ）は、図１５（Ａ）、図１５（Ｂ）、図１５（Ｃ）および図１５（Ｄ）とは異なる混合接合型のＥＬ素子の構成を示す模式図である。図１５（Ｅ）では、ＥＬ素子の電極に接するＥＬ層の部分に、金属材料を添加した領域１５０９を有する構成の例を示す。図１５（Ｅ）において、図１５（Ａ）〜図１５（Ｄ）と同じ部分は同じ符号を用いて示し説明は省略する。図１５（Ｅ）に示す構成は、たとえば、陰極１５０２としてＭｇＡｇ（Ｍｇ―Ａｇ合金）を用い、電子輸送材料が添加された領域１５０４の、陰極１５０２に接する領域にＡｌ（アルミニウム）合金を添加した領域１５０９を有する構成であってもよい。上記構成によって、陰極の酸化を防止し、且つ、陰極からの電子の注入効率を高めることができる。こうして、混合接合型のＥＬ素子では、その寿命を長くすることができる。また、駆動電圧も低くすることができる。 FIG. 15E is a schematic diagram illustrating a structure of a mixed-junction EL element different from those in FIGS. 15A, 15B, 15C, and 15D. FIG. 15E illustrates an example of a structure in which a region 1509 to which a metal material is added is provided in a portion of an EL layer in contact with an electrode of an EL element. In FIG. 15E, the same portions as those in FIGS. 15A to 15D are denoted by the same reference numerals, and description thereof is omitted. In the configuration shown in FIG. 15E, for example, MgAg (Mg—Ag alloy) is used as the cathode 1502, and an Al (aluminum) alloy is added to a region in contact with the cathode 1502 in the region 1504 to which the electron transport material is added. A configuration having an area 1509 may be used. With the above structure, oxidation of the cathode can be prevented and the efficiency of electron injection from the cathode can be increased. Thus, the life of the mixed junction type EL element can be extended. Further, the drive voltage can be lowered.
上記混合接合型のＥＬ素子を作製する手法としては、共蒸着法等を用いることができる。 As a method of manufacturing the mixed junction type EL element, a co-evaporation method or the like can be used.
図１５（Ａ）〜図１５（Ｅ）に示したような混合接合型のＥＬ素子では、明確な層の界面が存在せず、電荷の蓄積を低減することができる。こうして、その寿命を長くすることができる。また、駆動電圧も低くすることができる。 In the mixed junction type EL element as shown in FIGS. 15A to 15E, there is no clear layer interface, and charge accumulation can be reduced. In this way, the lifetime can be extended. Further, the drive voltage can be lowered.
なお、図１５（Ａ）〜図１５（Ｅ）に示した構成は、自由に組み合わせて実施することが可能である。 Note that the structures shown in FIGS. 15A to 15E can be implemented in any combination.
なお、混合接合型のＥＬ素子の構成は、これに限定されない。公知の構成を自由に用いることができる。 Note that the structure of the mixed junction EL element is not limited thereto. A known configuration can be used freely.
なお、ＥＬ素子のＥＬ層を構成する有機材料としては、低分子材料でも高分子材料でもよい。また、これらの材料を両方用いてもよい。有機化合物材料として低分子材料を用いる場合は、蒸着法によって成膜することができる。一方、ＥＬ層として高分子材料を用いる場合では、高分子材料を溶媒に溶かし、スピンコート法やインクジェット方式で成膜することができる。 Note that the organic material constituting the EL layer of the EL element may be a low molecular material or a high molecular material. Moreover, you may use both of these materials. When a low molecular material is used as the organic compound material, the film can be formed by an evaporation method. On the other hand, in the case where a polymer material is used for the EL layer, the polymer material can be dissolved in a solvent and formed into a film by a spin coating method or an inkjet method.
また、ＥＬ層は、中分子材料によって構成されていても良い。本明細書中において、中分子系有機発光材料とは、昇華性を有さず、かつ、重合度が２０程度以下の有機発光材料を示すものとする。ＥＬ層として中分子材料を用いる場合では、インクジェット方式等で成膜することができる。 The EL layer may be made of a medium molecular material. In the present specification, the medium molecular organic light-emitting material refers to an organic light-emitting material having no sublimation property and having a degree of polymerization of about 20 or less. In the case where a medium molecular material is used for the EL layer, it can be formed by an inkjet method or the like.
なお、低分子材料と、高分子材料と、中分子材料とを組み合わせて用いても良い。 Note that a low molecular material, a high molecular material, and a medium molecular material may be used in combination.
また、ＥＬ素子は、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。 The EL element may be either one that uses light emission (fluorescence) from singlet excitons or one that uses light emission (phosphorescence) from triplet excitons.
次に、本発明が適用できる表示装置を製造するための蒸着装置について、図面を参照して説明する。 Next, a vapor deposition apparatus for manufacturing a display device to which the present invention can be applied will be described with reference to the drawings.
本発明が適用できる表示装置は、ＥＬ層を形成して製造されてもよい。ＥＬ層は、エレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。ＥＬ層は機能の異なる複数の層で構成されても良い。その場合、ＥＬ層は、正孔注入輸送層、発光層、電子注入輸送層などとも呼ばれる機能の異なる層が組み合わさって構成されていてもよい。 A display device to which the present invention can be applied may be manufactured by forming an EL layer. The EL layer is formed including at least part of a material that exhibits electroluminescence. The EL layer may be composed of a plurality of layers having different functions. In that case, the EL layer may be configured by combining layers having different functions called a hole injecting and transporting layer, a light emitting layer, and an electron injecting and transporting layer.
トランジスタが形成された素子基板に、ＥＬ層を形成するための蒸着装置の構成を図１６に示す。この蒸着装置は、搬送室１６６０、１６６１に複数の処理室を連結している。処理室には、基板を供給するロード室１６６２、基板を回収するアンロード室１６６３、その他、加熱処理室１６６８、プラズマ処理室１６７２、ＥＬ材料を蒸着する成膜処理室１６６９〜１６７５、ＥＬ素子の一方の電極として、アルミニウム若しくはアルミニウムを主成分とする導電膜を形成する成膜処理室１６７６を含んでいる。また、搬送室と各処理室の間にはゲートバルブ１６７７ａ〜１６７７ｍが設けられていて、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる。
FIG. 16 shows a configuration of a vapor deposition apparatus for forming an EL layer on an element substrate over which a transistor is formed. In this vapor deposition apparatus, a plurality of processing chambers are connected to transfer
ロード室１６６２から搬送室１６６０に導入された基板は、回転自在に設けられたアーム方式の搬送手段１６６６により、所定の処理室へ搬入される。また、基板は搬送手段１６６６により、ある処理室から他の処理室へ搬送される。搬送室１６６０と搬送室１６６１とは成膜処理室１６７０で連結され、ここで搬送手段１６６６と搬送手段１６６７により基板の受け渡しが行う。
The substrate introduced from the
搬送室１６６０及び搬送室１６６１に連結する各処理室は減圧状態に保持されている。従って、この蒸着装置では、基板は大気に触れることなく連続してＥＬ層の成膜処理が行われる。ＥＬ層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合があるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行うための封止処理室１６６５が搬送室１６６１に連結されている。封止処理室１６６５は大気圧若しくはそれに近い減圧下におかれているので、搬送室１６６１と封止処理室１６６５の間にも中間室１６６４が備えられている。中間室１６６４は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
Each processing chamber connected to the
ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプなど各種の真空ポンプを用いることができる。 The load chamber, the unload chamber, the transfer chamber, and the film forming chamber are provided with exhaust means for maintaining the chamber at a reduced pressure. As the exhaust means, various vacuum pumps such as a dry pump, a turbo molecular pump, and a diffusion pump can be used.
図１６の蒸着装置において、搬送室１６６０及び搬送室１６６１に連結される処理室の数やその構成は、ＥＬ素子の積層構造に応じて適宜組み合わせることができる。以下に、その組み合わせの一例を示す。
In the vapor deposition apparatus in FIG. 16, the number of processing chambers connected to the
加熱処理室１６６８は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガス処理を行う。プラズマ処理室１６７２は、下地電極表面を希ガスや酸素プラズマ処理を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは化学的状態（例えば、仕事関数など）を安定化させるために行う。
The
成膜処理室１６６９は、ＥＬ素子の一方の電極と接触する電極バッファ層を形成する処理室である。電極バッファ層はキャリア注入性（正孔注入若しくは電子注入）があり、ＥＬ素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有機無機混合材料であって、抵抗率が５×１０４〜１×１０６Ωｃｍであり、３０〜３００ｎｍの厚さに形成される。また、成膜室１６７１は正孔輸送層を成膜する処理室である。
The film
ＥＬ素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、表示パネルに発光色が異なる三種類のＥＬ素子を形成する場合には、各発光色に対応した発光層を成膜する必要がある。この場合、成膜処理室１６７０を第１の発光層の成膜用として、成膜処理室１６７３を第２の発光層の成膜用として、成膜処理室１６７４を第３の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分けることで、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループットを向上させることが出来る。
The structure of the light emitting layer in the EL element differs depending on whether the light emission is monochromatic or white. In the vapor deposition apparatus, it is preferable to arrange the film forming treatment chamber accordingly. For example, when three types of EL elements having different emission colors are formed on the display panel, it is necessary to form a light emitting layer corresponding to each emission color. In this case, the
また、成膜処理室１６７０、成膜処理室１６７３、成膜処理室１６７４のそれそれで、発光色が異なる三種類のＥＬ材料を順次蒸着しても良い。この場合、シャドーマスクを使い、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
Further, three types of EL materials having different emission colors may be sequentially deposited in each of the
白色発光するＥＬ素子を形成する場合には、異なる発光色の発光層を縦積みにして形成する。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することができる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。 In the case of forming an EL element that emits white light, light emitting layers having different light emission colors are stacked vertically. Also in that case, the element substrate can be sequentially moved through the film formation chamber to form a film for each light emitting layer. In addition, different light emitting layers can be successively formed in the same film formation chamber.
成膜処理室１６７６では、ＥＬ層の上に電極を成膜する。電極の形成は、電子ビーム蒸着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いることが好ましい。
In the film
電極の形成まで終了した素子基板は、中間室１６６４を経て封止処理室１６６５に搬入される。封止処理室１６６５は、ヘリウム、アルゴン、ネオン、若しくは窒素などの不活性な気体が充填されており、その雰囲気下で素子基板のＥＬ層が形成された側に封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間には、不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室１６６５には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しくはスピンコーターなどが備えられている。
The element substrate that has been completed up to the formation of the electrode is carried into the sealing
図１７は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図１７では天板１７９１と底板１７９２で挟まれる内側が室内であり、減圧状態に保たれる室内を示している。
FIG. 17 shows the internal configuration of the film forming chamber. The film formation chamber is kept under reduced pressure, and in FIG. 17, the inside between the
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいからである。図１７では、蒸発源１７８１ａ、１７８１ｂ、１７８１ｃが蒸発源ホルダ１７８０に装着されている。蒸発源ホルダ１７８０は多関節アーム１７８３によって保持されている。多関節アーム１７８３は関節の伸縮によって、蒸発源ホルダ１７８０の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ１７８０に距離センサー１７８２を設け、蒸発源１７８１ａ〜１７８１ｃと基板１７８９との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合には、多関節アームに上下方向（Ｚ方向）にも変位する多関節アームとしても良い。
One or a plurality of evaporation sources are provided in the processing chamber. This is because it is preferable to provide a plurality of evaporation sources when a plurality of layers having different compositions are formed or when different materials are co-evaporated. In FIG. 17,
基板ステージ１７８６と基板チャック１７８７は一対となって基板１７８９を固定する。基板ステージ１７８６はヒータを内蔵させて基板１７８９を加熱できるように構成しても良い。基板１７８９は、基板チャック１７８７の禁緩により、基板ステージ１７８６に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパターンに対応して開口部を備えたシャドーマスク１７９０を用いることもできる。その場合、シャドーマスク１７９０は、基板１７８９と蒸発源１７８１ａ〜１７８１ｃの間に配置されるようにする。シャドーマスク１７９０はマスクチャック１７８８により、基板１７８９と密着若しくは一定の間隔を持って固定される。シャドーマスク１７９０のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック１７８８にＸ−Ｙ−θ方向に微動する位置決め手段を備えることで、その位置合わせを行う。
A
蒸発源１７８１には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加されている。蒸着材料供給手段は、蒸発源１７８１と離れた位置に配置される材料供給源１７８５ａ、１７８５ｂ、１７８５ｃと、その両者の間を繋ぐ材料供給管１７８４を有している。典型的には、材料供給源１７８５ａ、１７８５ｂ、１７８５ｃは蒸発源１７８１に対応して設けられている。図１７の場合は、材料供給源１７８５ａと１７蒸発源８１ａが対応している。材料供給源１７８５ｂと蒸発源１７８１ｂ、材料供給源１７８５ｃと蒸発源１７８１ｃについても同様である。
The evaporation source 1781 is provided with a deposition material supply means for continuously supplying the deposition material to the evaporation source. The vapor deposition material supply means includes
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源１７８１に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解または分散させた原料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う蒸着である。いずれの場合にも、蒸発源１７８１には加熱手段が設けられ、搬送された蒸着材料を蒸発させて基板１７８９に成膜する。図１７の場合、材料供給管１７８４は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で構成されている。
As an evaporation material supply method, an air current conveyance method, an aerosol method, or the like can be applied. In the air current conveyance method, fine powder of vapor deposition material is carried on an air current and is conveyed to the evaporation source 1781 using an inert gas or the like. The aerosol method is vapor deposition performed by conveying a raw material solution in which a vapor deposition material is dissolved or dispersed in a solvent, aerosolizing it with a sprayer, and vaporizing the solvent in the aerosol. In any case, the evaporation source 1781 is provided with a heating unit, and the conveyed evaporation material is evaporated to form a film on the
気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ以下であって、好ましくは１３３Ｐａ〜１３３００Ｐａの減圧下で成膜を行えば良い。成膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素などの不活性気体を充填し、または当該気体を供給しながら（同時に排気しながら）、圧力の調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素などの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理室内には水素などの気体を導入して還元雰囲気にしておいても良い。 In the case of applying an air current conveyance method or an aerosol method, the film formation may be performed under a reduced pressure of 133 Pa to 13300 Pa in the film formation treatment chamber at atmospheric pressure or lower. The film formation chamber can be filled with an inert gas such as helium, argon, neon, krypton, xenon, or nitrogen, or the pressure can be adjusted while supplying the gas (while exhausting the gas). Further, in the film formation treatment chamber in which an oxide film is formed, a gas such as oxygen or nitrous oxide may be introduced to form an oxidizing atmosphere. Alternatively, a reducing atmosphere may be formed by introducing a gas such as hydrogen into a film formation chamber in which an organic material is deposited.
その他の蒸着材料の供給方法として、材料供給管１７８４の中にスクリューを設け蒸着材料を蒸発源に向けて連続的に押し出す構成としても良い。
As another vapor deposition material supply method, a screw may be provided in the
この蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜することができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必要がないので、スループットを向上することができる。 According to this vapor deposition apparatus, even a large-screen display panel can be continuously formed with good uniformity. Further, it is not necessary to replenish the vapor deposition material each time the vapor deposition material runs out of the evaporation source, so that the throughput can be improved.
なお、本実施の形態で述べた内容は、他の実施の形態と自由に組み合わせて実施することができる。 Note that the description in this embodiment can be implemented in free combination with any of the other embodiments.
（実施の形態５）
図１８に、本発明を適用することのできる画素のレイアウト例を示す。
(Embodiment 5)
FIG. 18 shows a layout example of a pixel to which the present invention can be applied.
図１８に示すように、本発明における画素は、第１のＴＦＴ１８０１、第２のＴＦＴ１８０２、第３のＴＦＴ１８０３、第４のＴＦＴ１８０４、第５のＴＦＴ１８０５、第１の配線１８０６、第２の配線１８０７、第３の配線１８０８、第４の配線１８０９、第５の配線１８１０、第６の配線１８１１、容量素子コンデンサ１８１３、画素電極１８１４、隔壁開口部１８１５、障壁開口部１８１５に設けられた発光素子、電極Ａ、電極Ｂを有していてもよい。なお、第１のＴＦＴ１８０１は駆動用ＴＦＴとして用いられるのが好適である。また、第２のＴＦＴ１８０２、第３のＴＦＴ１８０３、第４のＴＦＴ１８０４、第５のＴＦＴ１８０５は、スイッチング用ＴＦＴとして用いられるのが好適である。また、第１の配線１８０６は電流供給線として用いられるのが好適である。また、第２の配線１８０７、第３の配線１８０８、第４の配線１８０９、第５の配線１８１０は、第２のＴＦＴ１８０２、第３のＴＦＴ１８０３、第４のＴＦＴ１８０４、第５のＴＦＴ１８０５のオン・オフを決める信号線として、第６の配線１８１１はソース信号線として、それぞれ用いられるのが好適である。
As shown in FIG. 18, the pixel in the present invention includes a
図１８に示すように、第１のＴＦＴ１８０１のゲート電極は、電極Ｂと電気的に接続され、第１のＴＦＴ１８０１のソースまたはドレイン電極の一方は、第１の配線１８０６と電気的に接続され、第１のＴＦＴ１８０１のソースまたはドレイン電極の他方は、電極Ａと電気的に接続されていてもよい。なお、第１のＴＦＴ１８０１は、図１８に示すように、チャネル領域が複数存在する構成であることが好適である。こうすることで、第１のＴＦＴ１８０１がオフ状態であるとき、リーク電流によって発光素子に電流が流れ、わずかに発光してしまうことを防ぐことができる。
As shown in FIG. 18, the gate electrode of the
また、第２のＴＦＴ１８０２のゲート電極は、第２の配線１８０７と電気的に接続され、第２のＴＦＴ１８０２のソースまたはドレイン電極の一方は、電極Ａと電気的に接続され、第２のＴＦＴ１８０２のソースまたはドレイン電極の他方は、電極Ｂと電気的に接続されていてもよい。なお、第２のＴＦＴ１８０２は、図１８に示すように、チャネル領域が複数存在する構成であることが好適である。こうすることで、第２のＴＦＴ１８０２がオフ状態であるとき、リーク電流によって容量素子１８１３に蓄積された電荷が漏れてしまうことを防ぐことができる。
In addition, the gate electrode of the
また、第３のＴＦＴ１８０３のゲート電極は、第３の配線１８０８と電気的に接続され、第３のＴＦＴ１８０３のソースまたはドレイン電極の一方は、第６の配線１８１１と電気的に接続され、第３のＴＦＴ１８０３のソースまたはドレイン電極の他方は、電極Ａと電気的に接続されていてもよい。なお、第３のＴＦＴ１８０３は、図１８に示すように、チャネル領域が複数存在する構成であることが好適である。こうすることで、第３のＴＦＴ１８０３がオフ状態であるとき、リーク電流によって発光素子に流れる電流が変化してしまうことを防ぐことができる。
In addition, the gate electrode of the third TFT 1803 is electrically connected to the
また、第４のＴＦＴ１８０４のゲート電極は、第４の配線１８０９と電気的に接続され、第４のＴＦＴ１８０４のソースまたはドレイン電極の一方は、画素電極１８１４と電気的に接続され、第４のＴＦＴ１８０４のソースまたはドレイン電極の他方は、電極Ａと電気的に接続されていてもよい。なお、第４のＴＦＴ１８０４は、図１８に示すように、チャネル領域が複数存在する構成であることが好適である。こうすることで、第４のＴＦＴ１８０４がオフ状態であるとき、リーク電流によって発光素子に電流が流れ、わずかに発光してしまうことを防ぐことができる。
In addition, the gate electrode of the
また、第５のＴＦＴ１８０５のゲート電極は、第５の配線１８１０と電気的に接続され、第５のＴＦＴ１８０５のソースまたはドレイン電極の一方は、画素電極１８１４と電気的に接続され、第５のＴＦＴ１８０５のソースまたはドレイン電極の他方は、電極Ｂと電気的に接続されていてもよい。なお、第５のＴＦＴ１８０５は、図１８に示すように、チャネル領域が複数存在する構成であることが好適である。こうすることで、第５のＴＦＴ１８０５がオフ状態であるとき、リーク電流によって容量素子１８１３に蓄積された電荷が漏れてしまうことを防ぐことができる。
In addition, the gate electrode of the
なお、図１８に示すように、複数のＴＦＴにおいて、電流が流れる方向が概ね等しい構成であることが好適である。ここで、電流が流れる方向とは、横方向、縦方向という角度のことであって、電流の流れる向きには依存しない。つまり、横方向であれば、右から左へ電流が流れる場合も、左から右へ電流が流れる場合も、両方を含む。このように、複数のＴＦＴにおいて電流が流れる方向が概ね等しい構成であることで、ＴＦＴの特性が均一になり、表示装置の輝度ムラを低減することができる。 As shown in FIG. 18, it is preferable that the plurality of TFTs have a structure in which current flows in substantially the same direction. Here, the direction in which the current flows is an angle between the horizontal direction and the vertical direction, and does not depend on the direction in which the current flows. That is, in the horizontal direction, both the case where the current flows from right to left and the case where the current flows from left to right are included. As described above, since the directions in which current flows in the plurality of TFTs are substantially equal, the characteristics of the TFTs become uniform, and luminance unevenness of the display device can be reduced.
なお、画素電極１８１４には、有機導電体膜が設けられ、さらに有機薄膜（有機化合物層）が設けられていてもよい。有機薄膜（有機化合物層）には、対向電極が設けられていてもよい。また、対向電極は、全ての画素で共通に接続されるように形成されていてもよく、シャドーマスクなどを用いてパターン形成されていてもよい。
Note that the
なお、カラー表示の発光装置においては、Ｒ・Ｇ・Ｂそれぞれの発光色を持つＥＬ素子を塗り分けても良いし、単色のＥＬ素子を形成し、カラーフィルタによってＲ・Ｇ・Ｂの発光を得るようにしても良い。 In a light emitting device for color display, EL elements having R, G, and B emission colors may be separately applied, or a single color EL element is formed, and R, G, and B light is emitted by a color filter. You may make it get.
なお、図１８に示した構成はあくまで一例であり、画素レイアウト、断面構成、ＥＬ素子の電極の積層順等に関して、図１８に示した構成以外にも、様々な構成をとることができる。また、発光層は、図示した有機薄膜で構成される素子の他に、ＬＥＤのような結晶性の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。 Note that the configuration illustrated in FIG. 18 is merely an example, and various configurations other than the configuration illustrated in FIG. 18 can be employed with respect to the pixel layout, the cross-sectional configuration, the stacking order of the electrodes of the EL element, and the like. For the light emitting layer, various elements such as a crystalline element such as an LED and an element composed of an inorganic thin film can be used in addition to the element composed of the illustrated organic thin film.
（実施の形態６）
本実施の形態では、駆動トランジスタがＰチャネル型の薄膜トランジスタ（ＴＦＴ）の場合における、画素回路の断面形態について、図１０を用いて説明する。なお本発明では、ＥＬ素子が有する一方の電極を第１の電極、他方の電極を第２の電極とする。
(Embodiment 6)
In this embodiment, a cross-sectional shape of a pixel circuit in the case where a driving transistor is a P-channel thin film transistor (TFT) is described with reference to FIGS. Note that in the present invention, one electrode of the EL element is a first electrode, and the other electrode is a second electrode.
図１０（Ａ）に、ＥＬ素子６００３から発せられる光を第１の電極６００４側から取り出す場合の画素回路の断面図を示す。図１０（Ａ）では、ＥＬ素子６００３の第１の電極６００４と、ＴＦＴ６００１が電気的に接続されており、ＴＦＴ６００１がＰチャネル型であるため、第１の電極６００４が陽極である。
FIG. 10A is a cross-sectional view of a pixel circuit in the case where light emitted from the
ＴＦＴ６００１は結晶性半導体膜、又は非晶質半導体膜を有する公知の構造とすることができ、ソース電極、ドレイン電極、及びゲート電極を有する。ＴＦＴ６００１は層間絶縁膜６００７で覆われており、層間絶縁膜６００７上には開口部を有する隔壁６００８が形成されている。隔壁６００８の開口部においてソース電極又はドレイン電極に接続される第１の電極６００４が一部露出しており、該開口部において第１の電極６００４から順に電界発光層６００５、第２の電極６００６が積層されている。
The
層間絶縁膜６００７は、有機材料、又は無機材料を用い、単層構造、又は積層構造とすることができる。無機材料として、シリコン酸化物、シリコン窒化物を用い、有機材料として、ポリイミド、アクリル、シロキサン、又はポリシラザンを用いることができる。なおシロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。また層間絶縁膜６００７に、低誘電率材料（ｌｏｗ−ｋ材料）と呼ばれる材料を用いてもよい。
The
隔壁６００８は、層間絶縁膜６００７と同様に有機材料、又は無機材料を用いて形成することができる。感光性の有機材料を隔壁６００８に用いると、第１の電極６００４上の開口部の側壁が連続した曲率を持って形成される傾斜面となる。このような形状により、電界発光層６００５が切断し、第１の電極６００４と第２の電極６００６とが短絡してしまうのを防ぐことができる。
The
第１の電極６００４は、陽極として適する材料で形成する。陽極として適する材料とは、仕事関数の小さい金属、合金、電気伝導性化合物、及びこれらの混合物が挙げられる。また第１の電極６００４側に光を取り出すため、光を透過する材料又は光を透過する程度の膜厚で形成する。具体的には、第１の電極６００４には、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、又はガリウムを添加した酸化亜鉛（ＧＺＯ）等の透光性導電材料を用いることが可能である。さらに酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）、ＩＴＯに酸化亜鉛（ＺｎＯ）を混合したもの、ＩＴＳＯに酸化亜鉛（ＺｎＯ）を混合したものを用いてもよい。また非透光性導電材料として、例えばＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つ又は複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層構造、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることもできる。ただし非透光性導電材料を用いる場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で第１の電極６００４を形成する。
The
第２の電極６００６は、陰極として適する材料で形成する。陰極として適する材料とは、仕事関数の小さい金属、合金、電気伝導性化合物、及びこれらの混合物が挙げられる。また第１の電極６００４側からのみ光を取り出すため、光を反射もしくは光を遮蔽する材料で形成する。具体的には、Ｌｉ、Ｃｓ、Ｍｇ、Ｃａ、Ｓｒ等の金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、これらの化合物（フッ化カルシウム、窒化カルシウム）、又はＹｂやＥｒ等の希土類金属を用いることができる。
The
電界発光層６００５は、単数又は複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。第１の電極６００４が陽極のため、順に正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層の順に積層する。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。なお中分子系の材料とは、構造単位の繰返しの数（重合度）が２から２０程度の低重合体に相当する。正孔注入層と正孔輸送層との区別は必ずしも厳密なものではなく、これらは正孔輸送性（正孔移動度）が特に重要な特性である意味において同じである。正孔注入層は陽極に接する側の層であり、正孔注入層に接する層を正孔輸送層と呼んで区別することができる。電子輸送層、電子注入層についても同様であり、陰極に接する層を電子注入層と呼び、電子注入層に接する層を電子輸送層と呼び区別することができる。発光層が電子輸送層を兼ねる場合もある。
The
このような図１０（Ａ）に示した画素は、ＥＬ素子６００３から発せられる光を、白抜きの矢印で示すように、第１の電極６００４側から取り出すことができる。
In the pixel shown in FIG. 10A, light emitted from the
次に図１０（Ｂ）に、ＴＦＴ６０１１がＰチャネル型で、ＥＬ素子６０１３から発せられる光を第２の電極６０１６側から取り出す場合の、画素回路の断面図を示す。図１０（Ｂ）では、ＥＬ素子６０１３の第１の電極６０１４と、ＴＦＴ６０１１が電気的に接続されており、ＴＦＴ６０１１がＰチャネル型であるため、第１の電極６０１４が陽極となり、第１の電極６０１４上に電界発光層６０１５、第２の電極６０１６が順に積層されている。
Next, FIG. 10B is a cross-sectional view of the pixel circuit in the case where the
第１の電極６０１４は、陽極として適する材料で形成し、第２の電極６０１６からのみ光を取り出すため、光を反射もしくは光を遮蔽する材料で形成する。例えば、ＴｉＮ、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つ又は複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を第１の電極６０１４に用いることができる。
The
また第２の電極６０１６は、陰極として適する材料で形成し、第２の電極６０１６から光を取り出すため、光を透過する材料又は光を透過する程度の膜厚で形成する。具体的には、Ｌｉ、Ｃｓ、Ｍｇ、Ｃａ、Ｓｒ等の金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、これらの化合物（フッ化カルシウム、窒化カルシウム）、又はＹｂやＥｒ等の希土類金属を用い、光を透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。なお、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、又はガリウムを添加した酸化亜鉛（ＧＺＯ）等の透光性導電材料を用いることも可能である。また、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、ＩＴＯに酸化亜鉛（ＺｎＯ）を混合したもの、ＩＴＳＯに酸化亜鉛（ＺｎＯ）を混合したものを用いてもよい。このような透光性導電材料を用いる場合、電界発光層６０１５に電子注入層を設けることが望ましい。
The
電界発光層６０１５は、図１０（Ａ）の電界発光層６００５と同様に形成することができる。
The
このような図１０（Ｂ）に示した画素の場合、ＥＬ素子６０１３から発せられる光を、白抜きの矢印で示すように第２の電極６０１６側から取り出すことができる。
In the case of the pixel illustrated in FIG. 10B, light emitted from the
次に図１０（Ｃ）に、ＴＦＴ６０２１がＰチャネル型で、ＥＬ素子６０２３から発せられる光を第１の電極６０２４側及び第２の電極６０２６側から取り出す場合の、画素回路の断面図を示す。図１０（Ｃ）では、ＥＬ素子６０２３の第１の電極６０２４と、ＴＦＴ６０２１が電気的に接続されており、ＴＦＴ６０２１がＰチャネル型であるため、第１の電極６０２４が陽極となり、第１の電極６０２４上に電界発光層６０２５、第２の電極６０２６が順に積層されている。
Next, FIG. 10C is a cross-sectional view of the pixel circuit in the case where the
また第１の電極６０２４から光を取り出すため、第１の電極６０２４は図１０（Ａ）の第１の電極６００４と同様に形成することができる。また第２の電極６０２６からも光を取り出すため、第２の電極６０２６は図１０（Ｂ）の第２の電極６０１６と同様に形成することができる。電界発光層６０２５は、図１０（Ａ）の電界発光層６００５と同様に形成することができる。
In addition, since light is extracted from the
このような図１０（Ｃ）に示した画素の場合、ＥＬ素子６０２３から発せられる光を、白抜きの矢印で示すように第１の電極６０２４側及び第２の電極６０２６側から取り出すことができる。
In the case of the pixel shown in FIG. 10C, light emitted from the
本実施の形態では、第１の電極が陽極、第２の電極が陰極の場合について説明したが、第１の電極が陰極、第２の電極が陽極であってもよい。第１の電極が陰極、第２の電極が陽極のとき、駆動トランジスタはＮチャネル型薄膜トランジスタであると好ましい。 Although the case where the first electrode is an anode and the second electrode is a cathode has been described in this embodiment mode, the first electrode may be a cathode and the second electrode may be an anode. When the first electrode is a cathode and the second electrode is an anode, the driving transistor is preferably an N-channel thin film transistor.
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 This embodiment mode can be freely combined with the above embodiment modes.
（実施の形態７）
本発明の表示装置を用いた電子機器として、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラなどのカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図１１を参照して説明する。
(Embodiment 7)
As an electronic device using the display device of the present invention, a television device (television, television receiver), a camera such as a digital camera, a digital video camera, a mobile phone device (mobile phone), a portable information terminal such as a PDA, a mobile phone Type game machines, monitors, computers, sound reproduction apparatuses such as car audio, and image reproduction apparatuses equipped with recording media such as home game machines. A specific example will be described with reference to FIG.
図１１（Ａ）に示す本発明の表示装置を用いた携帯情報端末は、本体９２０１、表示部９２０２等を含む。本発明により、開口率の大きな携帯情報端末を提供することができる。
A portable information terminal using the display device of the present invention illustrated in FIG. 11A includes a
図１１（Ｂ）に示す本発明の表示装置を用いたデジタルビデオカメラ９７０１は、表示部９７０２等を含む。本発明により、開口率の大きなデジタルビデオカメラを提供することができる。
A
図１１（Ｃ）に示す本発明の表示装置を用いた携帯電話は、本体９１０１、表示部９１０２等を含む。本発明により、開口率の大きな携帯電話を提供することができる。
A mobile phone using the display device of the present invention illustrated in FIG. 11C includes a
図１１（Ｄ）に示す本発明の表示装置を用いた携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含む。本発明により、開口率の大きな携帯型のテレビジョン装置を提供することができる。
A portable television device using the display device of the present invention illustrated in FIG. 11D includes a
図１１（Ｅ）に示す本発明の表示装置を用いた携帯型のコンピュータは、本体９４０１、表示部９４０２等を含む。本発明により、開口率の大きな携帯型のコンピュータを提供することができる。
A portable computer using the display device of the present invention illustrated in FIG. 11E includes a
図１１（Ｆ）に示す本発明の表示装置を用いたテレビジョン装置は、本体９５０１、表示部９５０２等を含む。本発明により、開口率の大きな携テレビジョン装置を提供することができる。
A television set using the display device of the present invention illustrated in FIG. 11F includes a
以上のように、本発明の表示装置は、あらゆる電子機器に適用することができる。 As described above, the display device of the present invention can be applied to any electronic device.
ＡＮＯＤＥ 第１の電源線
ＣＡＴＨＯＤＥ 第２の電源線
ＤＡＴＡ データ線
Ｘ１〜Ｘｎ データ線
Ｙ１〜Ｙｍ 走査線
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｔｒ３ 第３のトランジスタ
Ｔｒ４ 第４のトランジスタ
Ｔｒ５ 第５のトランジスタ
Ｉｄａｔａ データ電流
１０ ＥＬ素子
２０ ＥＬ素子
２０１ １フレーム期間
２０２ 初期化期間
２０３ 閾値書込期間
２０４ アドレス期間
２０５ 発光期間
２０５Ａ 発光期間（前フレーム）
２０６ 書込開始前期間
２０７ データ書込期間
２０８ Ｃｓ書き換え期間
２０９ 書込終了後期間
３０１ 画素部
３０２ データ線駆動回路
３０３ 走査線駆動回路
３０４ 画素回路
４０１ 基板
４０２ コンタクト領域
５０１ １走査線書込期間
６００１ ＴＦＴ
６００３ ＥＬ素子
６００４ 電極
６００５ 電界発光層
６００６ 電極
６００７ 層間絶縁膜
６００８ 隔壁
６０１１ ＴＦＴ
６０１３ ＥＬ素子
６０１４ 電極
６０１５ 電界発光層
６０１６ 電極
６０２１ ＴＦＴ
６０２３ ＥＬ素子
６０２４ 電極
６０２５ 電界発光層
６０２６ 電極
９１０１ 携帯電話本体
９１０２ 表示部
９２０１ 携帯情報端末本体
９２０２ 表示部
９３０１ 携帯型テレビジョン装置本体
９３０２ 表示部
９４０１ 携帯型コンピュータ本体
９４０２ 表示部
９５０１ テレビジョン装置本体
９５０２ 表示部
９７０１ デジタルビデオカメラ本体
９７０２ 表示部
１２０５ 第１のＴＦＴ
１２０６ 第１の配線
１２０７ 第２の配線
１２０８ 第２のＴＦＴ
１２１１ 第３の配線
１２１２ 対向電極
１２１３ 容量素子
１２１５ 画素電極
１２１６ 隔壁
１２１７ 有機導電体膜
１２１８ 有機薄膜
１２１９ 基板
１３００ 基板
１３０１ 第１の配線
１３０２ 第２の配線
１３０３ 第３の配線
１３０４ 第４の配線
１３０５ 第１のＴＦＴ
１３０６ 第２のＴＦＴ
１３０７ 第３のＴＦＴ
１３０８ 画素電極
１３１１ 隔壁
１３１２ 有機導電体膜
１３１３ 有機薄膜（発光層）
１３１４ 対向電極
１４００ 基板
１４０１ 第１の配線
１４０２ 第２の配線
１４０３ 第３の配線
１４０４ 第４の配線
１４０５ 第１のＴＦＴ
１４０６ 第２のＴＦＴ
１４０７ 第３のＴＦＴ
１４０８ 第４のＴＦＴ
１４０９ 画素電極
１４１１ 第５の配線
１４１２ 第６の配線
１４２１ 隔壁
１４２２ 有機導電体膜
１４２３ 有機薄膜（発光層）
１４２４ 対向電極
１５０１ 陽極
１５０２ 陰極
１５０３ 正孔輸送領域
１５０４ 電子輸送領域
１５０５ 混合領域
１５０６ 発光材料が添加された領域
１５０７ 正孔ブロッキング材料が添加された領域
１５０８ 電子ブロッキング材料が添加された領域
１５０９ 金属材料を添加した領域
１６６０ 搬送室
１６６１ 搬送室
１６６２ ロード室
１６６３ アンロード室
１６６４ 中間室
１６６５ 封止処理室
１６６６ 搬送手段
１６６７ 搬送手段
１６６８ 加熱処理室
１６６９ 成膜処理室
１６７０ 成膜処理室
１６７１ 成膜処理室
１６７２ 成膜処理室
１６７３ 成膜処理室
１６７４ 成膜処理室
１６７５ 成膜処理室
１６７６ 成膜処理室
１６７７ａ〜１６７７ｍ ゲートバルブ
１７８０ 蒸発源ホルダ
１７８１ａ〜１７８１ｃ 蒸発源
１７８２ 距離センサー
１７８３ 多関節アーム
１７８４ 材料供給管
１７８５ａ〜１７８５ｃ 材料供給源
１７８６ 基板ステージ
１７８７ 基板チャック
１７８８ マスクチャック
１７８９ 基板
１７９０ シャドーマスク
１７９１ 天板
１７９２ 低板
１８０１ 第１のＴＦＴ
１８０２ 第２のＴＦＴ
１８０３ 第３のＴＦＴ
１８０４ 第４のＴＦＴ
１８０５ 第５のＴＦＴ
１８０６ 第１の配線
１８０７ 第２の配線
１８０８ 第３の配線
１８０９ 第４の配線
１８１０ 第５の配線
１８１１ 第６の配線
１８１３ コンデンサ
１８１４ 画素電極
１８１５ 隔壁開口部
ANODE First power line CATHODE Second power line DATA Data line X1 to Xn Data line Y1 to Ym Scan line Tr1 First transistor Tr2 Second transistor Tr3 Third transistor Tr4 Fourth transistor Tr5 Fifth transistor Idata Data current 10
206 period before writing
6003
6013
6023
1206
1211 Third wiring 1212
1306 Second TFT
1307 Third TFT
1308
1314
1406 Second TFT
1407 Third TFT
1408 4th TFT
1409
1424 Counter electrode 1501 Anode 1502 Cathode 1503 Hole transport region 1504 Electron transport region 1505 Mixed region 1506 Region 1507 added with light emitting material 1507 Region added with hole blocking material 1508 Region 1509 added with electron blocking material Added
1802 Second TFT
1803 Third TFT
1804 4th TFT
1805 5th TFT
1806
Claims (3)
前記第１のスイッチは、前記トランジスタのゲートとドレインとの間に電気的に接続され、
前記第２のスイッチは、前記トランジスタのドレインと前記データ線との間に電気的に接続され、
前記第３のスイッチは、前記トランジスタのドレインと前記発光素子との間に電気的に接続され、
前記第４のスイッチは、前記第１の容量素子と前記第２の容量素子との間に電気的に接続されており、
前記第１の容量素子は、前記トランジスタのゲートとソースとの間の電圧を保持する機能を有し、
前記発光素子は、第２の容量素子としての機能を有し、
前記トランジスタのゲートとドレインとを電気的に接続し、且つ、前記第１の容量素子と前記第２の容量素子とを電気的に接続し、前記第１の容量素子及び前記第２の容量素子に前記トランジスタの閾値電圧を入力する第１の動作と、
前記トランジスタのドレインとデータ線とを電気的に接続し、前記第１の容量素子に前記トランジスタのドレイン電流に応じた第１の電圧を入力する第２の動作と、
前記第１の容量素子と前記第２の容量素子とを電気的に接続し、前記第１の容量素子に第２の電圧を入力する第３の動作と、
前記トランジスタと前記発光素子を電気的に接続し、前記第２の電圧に応じた電流を前記発光素子に入力する第４の動作とを行う機能を有し、
前記第１の動作、前記第２の動作、前記第３の動作、及び前記第４の動作は、この順に行われ、
前記第１の動作乃至前記第３の動作において、前記発光素子の陰極に電気的に接続された第１の配線の電位は、前記発光素子の陽極に電気的に接続された第２の配線の電位と同じ又は概ね同じであり、
前記４の動作において、前記第１の配線の電位は、前記第２の配線の電位よりも低いことを特徴とする表示装置。 A transistor, a first capacitor, a light-emitting element, and first to fourth switches ;
The first switch is electrically connected between a gate and a drain of the transistor;
The second switch is electrically connected between the drain of the transistor and the data line,
The third switch is electrically connected between the drain of the transistor and the light emitting element,
The fourth switch is electrically connected between the first capacitor element and the second capacitor element,
The first capacitor element has a function of holding a voltage between a gate and a source of the transistor,
The light emitting element has a function as a second capacitor element,
The gate and drain of the transistor are electrically connected, and the first capacitor and the second capacitor are electrically connected, and the first capacitor and the second capacitor are connected. A first operation of inputting a threshold voltage of the transistor to
A second operation for inputting the first voltage and a drain and a data line electrically connected, according to the drain current of the transistor to the first capacitor of the transistor,
A third operation of electrically connecting the first capacitive element and the second capacitive element and inputting a second voltage to the first capacitive element;
Said transistor and the light emitting element is electrically connected, a current corresponding to the second voltage have a function of performing a fourth operation to be input to the light emitting element,
The first operation, the second operation, the third operation, and the fourth operation are performed in this order,
In the first to third operations, the potential of the first wiring electrically connected to the cathode of the light emitting element is the same as that of the second wiring electrically connected to the anode of the light emitting element. The same or roughly the same as the potential,
4. The display device according to item 4, wherein the potential of the first wiring is lower than the potential of the second wiring .
前記第１の容量素子と前記第２の容量素子とを電気的に接続する動作では、
前記第１の容量素子と前記第２の容量素子との電荷を分配して、前記第１の容量素子に、電流Ｉ２＝（Ｃ１／（Ｃ２＋Ｃ１））２×Ｉ１（Ｃ１及びＣ２はそれぞれ前記第１及び第２の容量素子の容量値、Ｉ１は前記データ線の電流値）に応じた前記第２の電圧を入力することを特徴とする表示装置。 In claim 1,
In the operation of electrically connecting the first capacitive element and the second capacitive element,
The electric charge is distributed between the first capacitive element and the second capacitive element, and the current I2 = (C1 / (C2 + C1)) 2 × I1 (C1 and C2 are respectively the first capacitive element and the second capacitive element). The display device is characterized in that the second voltage corresponding to the capacitance values of the first and second capacitor elements, I1 being the current value of the data line) is input.
前記トランジスタのドレインと前記データ線とを電気的に接続し、且つ、前記トランジスタのゲートとドレインとを電気的に接続し、且つ、前記第１の容量素子と前記発光素子とを電気的に接続し、前記発光素子に逆バイアスを印加する動作を行う機能を有することを特徴とする表示装置。 Oite to claim 1 or claim 2,
The drain of the transistor and the data line are electrically connected, the gate and drain of the transistor are electrically connected, and the first capacitor and the light emitting element are electrically connected And a display device having a function of performing an operation of applying a reverse bias to the light emitting element.
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