JP5037832B2

JP5037832B2 - 表示装置

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Publication number: JP5037832B2
Application number: JP2006041560A
Authority: JP
Inventors: 晋也小野
Original assignee: Global OLED Technology LLC
Current assignee: Global OLED Technology LLC
Priority date: 2006-02-17
Filing date: 2006-02-17
Publication date: 2012-10-03
Anticipated expiration: 2025-03-17
Also published as: JP2006259714A

Description

本発明は、画素毎にドライバー素子を用いて発光素子を駆動するアクティブマトリックス型の表示装置に関する。

自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。なお、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、その発光輝度が流れる電流値により制御される点で、電圧により表示が制御される液晶セルを用いる液晶表示装置等と異なっている。

図７に、従来から知られているアクティブマトリックス方式の有機ＥＬ表示装置における画素回路を示す。この画素回路は、カソード側が負電源線１０８に接続された有機ＥＬ素子１０４と、ソース電極が有機ＥＬ素子１０４のアノード側に接続され、ドレイン電極が正電源線１０７に接続されたドライバー素子１０２と、ドライバー素子１０２のゲート電極とソース電極との間に接続された静電容量１０３と、ソースもしくはドレイン電極がドライバー素子１０２のゲート電極に、ドレインもしくはソース電極が信号線１０５に、ゲート電極が走査線１０６にそれぞれ接続されたスイッチング素子１０１とを有する。ここで、スイッチング素子１０１およびドライバー素子１０２は薄膜トランジスタ（ＴＦＴ）である。

上記画素回路の動作を以下に説明する。まず、ドライバー素子１０２のゲート・ソース電極間にドライバー素子１０２の閾値電圧より大きな電圧が静電容量１０３により安定的に保持されていると仮定する。従って、ドライバー素子１０２は、オンしている。

この状態で、負電源線１０８を正電源線１０７の電圧ＧＮＤより高レベルとする。ドライバー素子１０２をオン状態のままに保ち、有機ＥＬ素子１０４のアノード電極の電位が正電源線１０７の電位ＧＮＤと同電位なり、有機ＥＬ素子１０４に逆バイアス電圧が印加される。

つぎに、走査線１０６を高レベルとしスイッチング素子１０１をオン状態とした後、信号線１０５の電位をドライバー素子１０２のゲート電極に印加する。この信号線の電位は正電源線１０７の電位ＧＮＤと同電位である。これにより、有機ＥＬ素子１０４のアノード電極の電位は有機ＥＬ素子１０４の静電容量成分と静電容量１０３の容量比に応じてドライバー素子１０２のゲート電位ＧＮＤより低くなり、ドライバー素子１０２はオフとなる。

つぎに、負電源線１０８を正電源線１０７と同電位ＧＮＤに下げると、ドライバー素子１２のソースは負電源線の電圧降下に従って下がるが、ドライバー素子１０２のゲート電位はＧＮＤであり、ドライバー素子１０２はオン状態となる。このため、ドライバー素子１０２を通して正電源線１０７から電流が有機ＥＬ素子１０４のアノード電極に供給され、徐々に有機ＥＬ素子１０４のアノード電極の電位は、ドライバー素子１０２のゲート電極と有機ＥＬ素子１０４のアノード電極の電位との電位差がドライバー素子１０２の閾値電圧と等しくなるまで上昇しつづける。

その後に走査線１０６の電位を低レベルとして、ドライバー素子１０２のソース電極に静電容量１０３および有機ＥＬ素子１０４の静電容量成分によってドライバー素子１０２の閾値電圧を保持することができる。

このように、静電容量１０３にドライバー素子１０２の閾値電圧Ｖｔを保持する工程を以下「閾値電圧検出」と呼ぶこととする。

つぎに、信号線１０５にデータ電圧Ｖｄａｔａを供給しておくと共に、走査線１０６を高レベルとして信号線１０５のデータ電圧Ｖｄａｔａをドライバー素子１０２のゲート電極に印加すると、その瞬間に静電容量１０３の容量値Ｃｓと有機ＥＬ素子１０４の静電容量値Ｃｏｌｅｄの容量比により、ドライバー素子１０２のソース電極が変化し、ドライバー素子１０２のゲート・ソース電極間電位は以下のようになる。

Ｖｇｓ＝｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝・Ｖｄａｔａ＋Ｖｔ（式１）

この電位差Ｖｇｓは静電容量１０３によって安定的に保持される。このデータ電圧を加算する工程を以下「書き込み」と呼ぶことにする。

そして、正電源線１０７と負電源線１０８との間の電位差が、有機ＥＬ素子１０４の閾値電圧より充分大きくなるように負電源線１０８を低くすると、上記工程にて静電容量１０３に保持された電圧に応じてドライバー素子１０２は有機ＥＬ素子１０４に流れる電流を制御し、有機ＥＬ素子１０４はその電流値に応じた輝度で発光しつづける。

上述のように図７に示す画素回路では一度輝度情報の書き込みを行えば、つぎにこの書き込み状態が解消されるまでの間、有機ＥＬ素子１０４は一定の輝度で発光を継続する（たとえば、特許文献１参照）。

ＵＳ２００４／０１７４３４９Ａ１（第２頁、第１図）

しかしながら、前記書き込み工程の際にスイッチング素子１０１を通してデータ電圧を印加すると式１にあるように、その瞬間にドライバー素子１０２はオン状態となる。従って、静電容量１０３と有機ＥＬ素子１０４との間のノードに保持されていたドライバー素子１０２の閾値電圧は消失しやすく、式１で表されるように閾値電圧の情報を正確に重畳することは困難である。特に、データ電圧Ｖｄａｔａが大きくになるにつれ、また書き込み時間が長くなるにつれ閾値電圧の消失する度合いは大きくなる。

本発明は、供給される電流に応じて発光する発光素子と、前記発光素子の発光輝度に対応する信号電圧を書き込むデータ書き込み手段と、前記データ書き込み手段によって書き込まれた信号電圧に応じて前記発光素子に供給される電流値を制御する電流値制御手段と、前記発光素子に電流を供給する電源線と、備えたアクティブマトリックス型の表示装置において、前記データ書き込み手段は、発光輝度に対応した電位を供給する信号線と、前記信号線に発光輝度に対応した信号電圧を供給する信号線駆動回路と、各発光素子ごとに設けられて、前記信号線を介して供給される信号電圧の書き込みを制御するスイッチング素子と、前記スイッチング素子を制御する走査線と、前記走査線を制御する走査線駆動回路と、備え、前記電流値制御手段は、前記発光素子のカソード電極にドレイン電極が接続され、負電源線にソース電極が接続され、前記データ書き込み手段によって書き込まれた信号電圧に応じて発光素子に流れる電流値を制御するドライバー素子と、前記ドライバー素子のゲート電極に接続され、このゲート電極について、少なくとも前記書き込まれた信号電圧および前記ドライバー素子の駆動閾値電圧を、前記発光素子の発光期間の間保持する静電容量と、前記電源線の電圧を制御し、発光素子の導通状態と非導通状態とを切り替える電源線制御手段とを備え、前記駆動閾値電圧は前記ドライバー素子のゲート電極とドレイン電極との間における駆動閾値電圧であり、前記電源線制御手段は、前記走査線を前記スイッチング素子が導通する電位とし、かつ、前記信号線の電位を前記負電源線の電位と同電位として、前記ドライバー素子をオフ状態にし、この状態で、前記正電源線の電位を前記負電源線の電位よりも低い電位にすることで、前記ドライバー素子のドレイン電圧がそのゲート及びソース電圧から当該ドライバー素子の閾値電圧を引いた値より低い値になるように設定して、前記ドライバー素子の閾値電圧検出工程を実行し、次に、前記データ書き込み手段は、前記走査線の電位を前記スイッチング素子が非導通状態になるように設定し、各画素への画素信号の書き込み工程を実行し、次に、前記電源線制御手段は、前記正電源線の電圧を制御し、前記発光素子に印加される電圧が当該発光素子の閾値電圧より十分大きくなるように設定することを特徴とする。

本発明によれば、ドライバー素子のゲート電極について、少なくとも信号電圧およびドライバー素子の駆動閾値電圧を静電容量で保持する。従って、信号電圧の書き込みの際に、静電容量に保持されていたドライバー素子の閾値電圧を失うことなく閾値電圧に画素データ信号を重畳することが可能となる。

以下に、図面を用いて本発明の具体的な態様を説明する。ただし、発明の範囲を図示例に限定するものではない。

〔第１の実施の形態〕
図１に本発明が適用された表示装置の回路構成を、図２にそのタイミングチャートを示す。

表示装置は、マトリクス配置された多数の画素からなり、各画素には、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）と、その発光を制御する回路が設けられている。

正電源供給回路４は、正電源電圧ＶＤＤを出力するが、所定のタイミングで負電源電圧ＶＳＳより低い電圧Ｖｐを切り替え出力し、これを各画素に供給する。信号線駆動回路２は、垂直ライン毎に設けられる各信号線１５に各画素の表示すべき信号電圧Ｖｄａｔａを供給し、走査線駆動回路３は、水平ライン毎に設けられる走査線１６の駆動信号を供給する。負電源供給回路５は発光素子に電流を流すための負電源電圧ＶＳＳを各画素に供給する。

各画素回路において、正電源供給回路４には、正電源線１７が接続されており、この正電源線１７が各画素回路の発光素子１４のアノード電極に接続されている。発光素子１４のカソード電極には、ｎ型のドライバー素子１２のドレイン電極が接続されており、このドライバー素子１２のソース電極が負電源線１８に接続されている。ドライバー素子１２のゲート電極とドレイン電極との間には、静電容量１３が接続されている。

ドライバー素子１２のゲート電極には、スイッチング素子１１のソースが接続され、スイッチング素子１１のドレインは信号線１５に接続されている。スイッチング素子１１のゲート電極には、走査線１６が接続されている。

ここで、スイッチング素子１１は、ｎ型ＴＦＴを採用したが、ｐ型ＴＦＴを採用することもできる。なお、型を変更した場合には、走査線１６に供給する信号の極性を反転する必要がある。ドライバー素子１２はｎ型ＴＦＴである。

上記画素回路の動作を図２のタイミングチャートおよび図３を用いて説明する。

まず、ドライバー素子１２のゲート電極には前フレームにおいて（Ｖｄａｔａ＋Ｖｔ）が静電容量１３によって保持されているものとする。Ｖｄａｔａは、当該画素の発光素子１４の発光量についての輝度データであり、Ｖｔは当該画素のドライバー素子１２の閾値電圧である。

この状態において、当該画素（当該水平ライン）の書き込みタイミングになった場合には、走査線１６をスイッチング素子１１が導通する電位（この例ではＨレベル）とする。また、信号線１５の電位を負電源線１８の電位ＶＳＳと同電位として、ドライバー素子１２をオフ状態にする。

つぎに、図３−１−１に示すように正電源線１７の電位をＶＳＳよりも低いＶｐとする。発光素子１４の電圧降下をＶｏｌｅｄとすれば、正電源線１７の電位がＶＤＤであったときにドライバー素子１２のドレイン電極の電位は、ＶＤＤ−Ｖｏｌｅｄであったはずで、正電源線１７の電位がＶＤＤからＶｐとなると、その差が発光素子１４の容量成分Ｃｏｌｅｄと、静電容量１３の容量成分Ｃｓで分配される。従って、正電源線１７の電位がＶｐになった瞬間ドライバー素子１２のドレイン電極の電位は、ＶＤＤ−Ｖｏｌｅｄ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）である。ここで、補償したいドライバー素子１２の閾値電圧の範囲の最大値をＶｔ（ＴＦＴ）（＞０）とすると、
ＶＳＳ−Ｖｔ（ＴＦＴ）＞＝ＶＤＤ−Ｖｏｌｅｄ
＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）（式２）
となるようにＶｐを設定する。すなわち、ドライバー素子１２のドレイン電圧がそのゲートおよびソース電圧であるＶＳＳからＶｔ（ＴＦＴ）を引いた値より低いものに設定する。

従って、正電源線１７がＶｐになった瞬間からドライバー素子１２の閾値電圧検出工程（１）が開始される。そして、図３−１−１に示すようにドライバー素子１２のソースからドレインに電流が流れ、ドライバー素子１２のドレイン電極にはＶＳＳ−Ｖｔの電位が発生する（図３−１−２）。なお、この閾値電圧検出工程（１）は、全画素について一緒に行う。

つぎに、走査線１６をスイッチング素子１１が非導通状態となるよう（この例ではＬレベル）にし、各画素への画素信号の書き込み工程（２）に入る。すなわち、信号線１５の電位をＶｄａｔａとした後、再び走査線１６をスイッチング素子１１が導通状態となるように設定し、ドライバー素子１２のゲート電位をＶｄａｔａ（＜ＶＳＳ）とする。これによって、ドライバー素子１２のゲート電圧がＶＳＳからＶｄａｔａに変化し、その変化量が、静電容量１３の容量Ｃｓおよび発光素子１４の容量Ｃｏｌｅｄによって分配され、電位がＶＳＳ−Ｖｔであったドライバー素子１２のドレイン電極は、ＶＳＳ−Ｖｔ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＳＳ）となる（図３−２）。

従って、このときに、静電容量１３には、Ｖｄａｔａ−（ＶＳＳ−Ｖｔ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＳＳ））だけ充電されていることになる。

なお、この書き込み工程（２）は、図２に示すように、線順次で行う。ただし、１水平ラインについて、同時にデータ書き込みを行ってもよいし、点順次でデータ書き込みを行ってもよい。

つぎに、正電源線１７を発光素子１４に印加される電圧が発光素子１４の閾値電圧より充分大きくなるようにＶＤＤとする。これによって、ドライバー素子１２のドレイン電圧はＶＤＤ−Ｖｏｌｅｄとなる。従って、ドライバー素子１２のゲート電圧は、ＶＤＤ−Ｖｏｌｅｄに静電容量１３の充電電圧Ｖｄａｔａ−（ＶＳＳ−Ｖｔ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＳＳ））＝（１−｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝）（Ｖｄａｔａ−ＶＳＳ）＋Ｖｔを加算した値になる。

このため、そのときドライバー素子１２のゲート・ソース電極間の電位差は
Ｖｇｓ＝ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ
＋（Ｖｄａｔａ−ＶＳＳ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝＋Ｖｔ（式３）
となる（図３−３）。

よって、ドライバー素子１２に流れる電流ｉｄは、
ｉｄ＝（β／２）（Ｖｇｓ−Ｖｔ）^２
＝（β／２）（ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ
＋（Ｖｄａｔａ−ＶＳＳ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝）^２（式４）
のようになる。

この電流ｉｄが発光素子１４に供給される。このｉｄは、Ｖｔに無関係であり、これによって、発光素子１４の発光ドライバー素子１２の閾値電圧は補償される。

特に、本実施形態においては、発光素子１４が発光する際のドライバー素子１２のゲート電極とドレイン電極との間に静電容量を設置し、発光素子１４が発光する際のドライバー素子１２のゲート・ドレイン電極間の閾値電圧を検出する。そして、この閾値電圧検出時にドライバー素子１２のゲート電極に与えていた電位より低い電圧を画素信号とすることで、信号書き込み工程の際に、静電容量１３に保持されていたドライバー素子１２の閾値電圧Ｖｔを失うことなく、ドライバー素子１２のゲートに輝度データＶｄａｔａを重畳することが可能となる。

〔第２の実施の形態〕
図４に本発明が適用された別の表示装置の回路構成を、図５にそのタイミングチャートを示す。

この装置では、カソード電極が負電源線１８に接続された発光素子２４と、ドレイン電極が発光素子２４のアノード電極とソース電極が正電源線１７に接続されたドライバー素子２２と、ドライバー素子２２のゲート電極とドレイン電極との間に接続された静電容量２３と、ソースもしくはドレイン電極がドライバー素子２２のゲート電極に、ドレインもしくはソース電極が信号線１５に、ゲート電極が走査線２６にそれぞれ接続されたスイッチング素子２１とを有する。スイッチング素子２１はｎ形もしくはｐ形ＴＦＴおよびドライバー素子２２はｐ型ＴＦＴである。

上記画素回路の動作を図５のタイミングチャートおよび図６を用いて説明する。ドライバー素子２２のゲート電極には前フレームにおいて（Ｖｄａｔａ−Ｖｔ）が静電容量２３によって保持されているものとする。

まず、走査線２６をスイッチング素子２１が導通する電位（この例ではＨレベル）とし、信号線の電位を正電源線１７と同電位ＶＤＤとしてドライバー素子２２をオフ状態にする。つぎに図６−１−１に示すように負電源線１８の電位をＶＤＤより高いＶｐとする。負電源線１８の電位がＶｐになった瞬間ドライバー素子２２のドレイン電極の電位はＶｏｌｅｄ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＳＳ）である。ここで補償したいドライバー素子１２の閾値電圧の範囲をＶｔ（ＴＦＴ）（＜０）とすると、
ＶＤＤ−Ｖｔ（ＴＦＴ）
＜＝Ｖｏｌｅｄ＋｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｐ−ＶＤＤ）（式５）
となるようにＶｐを設定する。

負電源線１８がＶｐになった瞬間からドライバー素子２２の閾値電圧検出工程（１）が開始される。そして、ドライバー素子２２のドレイン電極にはＶＤＤ−Ｖｔの電位が発生する（図６−１−２）。

つぎに、走査線１６をスイッチング素子２１が非導通状態となるよう（この例ではＬレベル）にし、各画素への画素信号の書き込み工程（２）に入る。信号線１５の電位をＶｄａｔａとした後、再び走査線１６をスイッチング素子２１が導通状態となるよう（この例ではＨレベル）に設定し、ドライバー素子２２のゲート電位をＶｄａｔａ（＞ＶＤＤ）とする。これによって、ドライバー素子２２のドレイン電極はＶＤＤ＋｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＤＤ）−Ｖｔとなる（図６−２）。

つぎに、負電源線１８を発光素子２４に印加される電圧が発光素子２４の閾値電圧より充分低くなるようにＶＳＳとすると共に、走査線１６によりスイッチング素子１１をオフする。これにより、ドライバー素子１２のドレイン電圧は、ＶＳＳ＋Ｖｏｌｅｄとなり、従ってドライバー素子１２のゲート電圧は、Ｖｓｓ＋Ｖｏｌｅｄ＋（１−｛Ｃｓ／（Ｃｓ＋Ｃｏｌｅｄ）｝（Ｖｄａｔａ−ＶＤＤ）＋Ｖｔとなる。

従って、そのときドライバー素子２２のソース・ゲート電極間の電位差は
Ｖｓｇ＝ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ
＋（Ｖｄａｔａ−ＶＤＤ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝−Ｖｔ（式６）
となる（図６−３）。

よって、ドライバー素子２２に流れる電流は、
ｉｄ＝（β／２）（Ｖｓｇ＋Ｖｔ）^２＝（β／２）（ＶＤＤ−Ｖｏｌｅｄ−ＶＳＳ＋（Ｖｄａｔａ−ＶＤＤ）｛Ｃｏｌｅｄ／（Ｃｓ＋Ｃｏｌｅｄ）｝）^２（式７）
以上により、ドライバー素子２２の閾値電圧は補償される。

本発明の実施形態１の構成を示す図である。実施形態１のタイミングチャートである。図２の閾値電圧検出工程（１）初期の状態を示す図である。図２の閾値電圧検出工程（１）末期の状態を示す図である。図２の書き込み工程（２）の状態を示す図である。図２の発光工程（３）の状態を示す図である。本発明の実施形態２の構成を示す図である。実施形態２のタイミングチャートである。図５の閾値電圧検出工程（１）初期の状態を示す図である。図５の閾値電圧検出工程（１）末期の状態を示す図である。図５の書き込み工程（２）の状態を示す図である。図５の発光工程（３）の状態を示す図である。従来の画素回路の構成を示す図である。

符号の説明

１画素回路、２信号線駆動回路、３走査線駆動回路、４正電源供給回路、５負電源供給回路、１１，２１，１０１スイッチング素子、１２、２２，１０２ドライバー素子、１３，２３，１０３静電容量、１４，２４，１０４発光素子、１５，１０５信号線、１６，２６，１０６走査線、１７，１０７正電源線、１８，１０８負電源線。

Claims

供給される電流に応じて発光する発光素子と、
前記発光素子の発光輝度に対応する信号電圧を書き込むデータ書き込み手段と、
前記データ書き込み手段によって書き込まれた信号電圧に応じて前記発光素子に供給される電流値を制御する電流値制御手段と、
前記発光素子に電流を供給する電源線と、
を備えたアクティブマトリックス型の表示装置において、
前記データ書き込み手段は、
発光輝度に対応した電位を供給する信号線と、
前記信号線に発光輝度に対応した信号電圧を供給する信号線駆動回路と、
各発光素子ごとに設けられて、前記信号線を介して供給される信号電圧の書き込みを制御するスイッチング素子と、
前記スイッチング素子を制御する走査線と、
前記走査線を制御する走査線駆動回路と、
を備え、
前記電流値制御手段は、
前記発光素子のカソード電極にドレイン電極が接続され、負電源線にソース電極が接続され、前記データ書き込み手段によって書き込まれた信号電圧に応じて発光素子に流れる電流値を制御するドライバー素子と、
前記ドライバー素子のゲート電極に接続され、このゲート電極について、少なくとも前記書き込まれた信号電圧および前記ドライバー素子の駆動閾値電圧を、前記発光素子の発光期間の間保持する静電容量と、
前記電源線の電圧を制御し、発光素子の導通状態と非導通状態とを切り替える電源線制御手段と
を備え、
前記駆動閾値電圧は前記ドライバー素子のゲート電極とドレイン電極との間における駆動閾値電圧であり、
前記電源線制御手段は、
前記走査線を前記スイッチング素子が導通する電位とし、かつ、前記信号線の電位を前記負電源線の電位と同電位として、前記ドライバー素子をオフ状態にし、この状態で、前記正電源線の電位を前記負電源線の電位よりも低い電位にすることで、前記ドライバー素子のドレイン電圧がそのゲート及びソース電圧から当該ドライバー素子の閾値電圧を引いた値より低い値になるように設定して、前記ドライバー素子の閾値電圧検出工程を実行し、
次に、前記データ書き込み手段は、前記走査線の電位を前記スイッチング素子が非導通状態になるように設定し、各画素への画素信号の書き込み工程を実行し、
次に、前記電源線制御手段は、前記正電源線の電圧を制御し、前記発光素子に印加される電圧が当該発光素子の閾値電圧より十分大きくなるように設定する
ことを特徴とする表示装置。
前記静電容量は第１電極が前記ドライバー素子のゲート電極に、第２電極が前記ドライバー素子のドレイン電極に接続されていることを特徴とする請求項１に記載の表示装置。