JP5032360B2

JP5032360B2 - Manufacturing method of semiconductor device

Info

Publication number: JP5032360B2
Application number: JP2008030875A
Authority: JP
Inventors: 晃古谷
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-02-12
Filing date: 2008-02-12
Publication date: 2012-09-26
Anticipated expiration: 2028-02-12
Also published as: JP2009191295A

Description

本発明は、電解めっき法により金属膜を形成する工程を有する半導体装置の製造方法及びめっき装置に関する。 The present invention relates to a semiconductor device manufacturing method and a plating apparatus including a step of forming a metal film by an electrolytic plating method.

ＬＳＩのＣｕ多層配線の形成方法として、ダマシン法がある。ダマシン法においては、トランジスタを具備したＳｉウェハ上に、単層または多層の絶縁膜を形成し、絶縁膜を選択的に除去することにより、配線形状の溝、及び多層配線の層間を電気的に結ぶビアを形成する。次に、バリアメタルとなる高融点金属を含む材料を化学気相成長法や物理気相成長法により堆積する。つづいて、シード膜となるＣｕ薄膜を化学気相成長法や物理気相成長法にて堆積する。さらに、シード膜をカソードとした電解めっき法によりＣｕ膜をシード膜上に成膜して、溝やビアをＣｕにより埋設する。その後、溝やビアの外に位置するバリアメタル、シード膜、及びＣｕ膜を化学機械研磨法により除去する。これらの工程を繰り返すことにより、Ｃｕ多層配線が形成される。電解めっきによってＣｕ膜を埋設する場合、Ｃｕ膜の埋設不良が生じないようにする必要がある。 There is a damascene method as a method for forming a Cu multilayer wiring of LSI. In the damascene method, a single-layer or multilayer insulating film is formed on a Si wafer equipped with a transistor, and the insulating film is selectively removed to electrically connect the wiring-shaped grooves and the multilayer wiring layers. Form connecting vias. Next, a material containing a refractory metal serving as a barrier metal is deposited by chemical vapor deposition or physical vapor deposition. Subsequently, a Cu thin film serving as a seed film is deposited by chemical vapor deposition or physical vapor deposition. Further, a Cu film is formed on the seed film by an electrolytic plating method using the seed film as a cathode, and grooves and vias are embedded with Cu. Thereafter, the barrier metal, the seed film, and the Cu film located outside the grooves and vias are removed by a chemical mechanical polishing method. By repeating these steps, a Cu multilayer wiring is formed. When the Cu film is embedded by electrolytic plating, it is necessary to prevent the Cu film from being embedded poorly.

電解めっき法によるＣｕ膜の埋設に関する技術としては、例えば特許文献１乃至３の技術がある。特許文献１には、カソード−アノード間の電圧を一定として、そのときの電流をモニタしてめっきの終点を検知する手法、およびカソード−アノード間の電流を一定として、そのときの電圧をモニタしてめっきの終点を検知する手法が開示されている。このときの電圧値、或いは、電流値はパターン埋設中には変化するが、埋設が終了すると一定となるので、それを以ってめっきの終点を検知する、としている。 As a technique relating to the embedding of the Cu film by the electrolytic plating method, for example, there are techniques disclosed in Patent Documents 1 to 3. Patent Document 1 discloses a method for detecting the end point of plating by monitoring the current at a constant voltage between the cathode and the anode and the current at the cathode and anode, and monitoring the voltage at that time. A method for detecting the end point of plating is disclosed. Although the voltage value or current value at this time changes during pattern embedding, it becomes constant when the embedding is completed, so that the end point of plating is detected based on this.

特許文献２においては、カソードまたはアノードを含む回路に流れる電流または電圧をモニタすることにより、めっき成膜の終点を検知する方法が開示されている。詳細には、電流一定の場合、めっき初期にはめっき電圧は下がっていき、次いでほぼ一定となるので、それを以ってめっきの終点を検知する、としている。 Patent Document 2 discloses a method of detecting an end point of plating film formation by monitoring a current or voltage flowing in a circuit including a cathode or an anode. More specifically, when the current is constant, the plating voltage decreases at the initial stage of plating and then becomes substantially constant, so that the end point of plating is detected.

特許文献３には、めっき液中のウェハの近傍に参照電極を設置し、この参照電極から得られるウェハの表面電位に基づいて、印加電圧を制御して成膜する方法が開示されている。参照電極はアノードよりもカソード側にある。このため、従来と比較してウェハの表面電位を正確に測定することができる。従って、カソード-アノード間の電圧を基に印加電圧を制御するよりも、ウェハの表面電位の制御性が良くなり、めっき膜の成膜不良を防止することができる、としている。
特開２００５−２１３５９６号公報特開２００３−０１３２９７号公報特開２００２−３２２５９２号公報 Patent Document 3 discloses a method in which a reference electrode is installed in the vicinity of a wafer in a plating solution, and a film is formed by controlling an applied voltage based on the surface potential of the wafer obtained from the reference electrode. The reference electrode is on the cathode side of the anode. For this reason, the surface potential of the wafer can be measured more accurately than in the prior art. Therefore, the controllability of the surface potential of the wafer is improved and the deposition failure of the plating film can be prevented rather than controlling the applied voltage based on the voltage between the cathode and the anode.
Japanese Patent Laid-Open No. 2005-213596 JP 2003-013297 A JP 2002-322592 A

しかし、上記した特許文献１及び２に記載のようにアノード−カソード間の電流を一定にした場合、めっき液が新しいうちはめっき膜の埋設不良を発生することを防止できたが、めっき液の使用期間が長くなるにつれて、めっき膜の埋設不良が発生しやすくなっていた。また、特許文献３に記載の技術でも、めっき膜の埋設不良が発生することがあった。 However, when the current between the anode and the cathode is kept constant as described in Patent Documents 1 and 2 described above, it was possible to prevent a poor plating film from being embedded while the plating solution was new. As the period of use increased, defects in the plating film were likely to occur. Further, even with the technique described in Patent Document 3, a poor embedment of the plating film may occur.

本発明によれば、半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程において、前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、時間の経過と共に徐々に下げる工程を有する半導体装置の製造方法が提供される。 According to the present invention, a plating film is formed on the seed film by connecting a cathode electrode to the seed film formed on the semiconductor substrate and passing a current between the seed film and the anode electrode in the plating solution. A step of forming a semiconductor device having a step of gradually lowering a potential difference between a reference electrode inserted into the plating solution and the cathode electrode, or a potential difference between the cathode electrode and the anode electrode with the passage of time. A manufacturing method is provided.

また本発明によれば、めっき液を収容するめっき槽と、
めっき膜が形成される半導体基板に接続されるカソード電極と、
前記めっき液に浸漬されるアノード電極と、
前記アノード電極と前記カソード電極の間に電流を流す電源と、
前記めっき液に浸漬される参照電極と、
前記電源を制御する制御部と、
を備え、
前記制御部は、前記めっき膜の少なくとも一部を形成している間に、前記参照電極の電位と、前記カソード電極の電位との電位差が時間の経過と共に徐々に下がるように前記電源を制御するめっき装置が提供される。 Moreover, according to the present invention, a plating tank for containing a plating solution,
A cathode electrode connected to a semiconductor substrate on which a plating film is formed;
An anode electrode immersed in the plating solution;
A power source for passing a current between the anode electrode and the cathode electrode;
A reference electrode immersed in the plating solution;
A control unit for controlling the power source;
With
The control unit controls the power supply so that a potential difference between the potential of the reference electrode and the potential of the cathode electrode gradually decreases with time while at least a part of the plating film is formed. A plating apparatus is provided.

本発明によれば、めっき膜の埋設不良が発生することを抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the embedding defect of a plating film generate | occur | produces.

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態） Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
(First embodiment)

図１は、第１実施形態にかかるめっき装置の構成を示す概略図である。このめっき装置は、ウェハ１（半導体基板）に形成されたシード膜２０にカソード電極５４を接続し、シード膜２０とめっき液３２中のアノード電極４０との間で電流を流すことにより、シード膜２０上にめっき膜２２を形成する工程を行う装置である。めっき膜２２を形成する工程は、めっき液３２中に挿入された参照電極３４とカソード電極５４との間の電位差を、時間の経過と共に徐々に下げる工程を有する。このため、被めっき面であるめっき膜２２の表面電位と所望する表面電位との誤差が小さくなる。ここで電位差には、ハンチングが生じてもよい。以下、詳細に説明する。 FIG. 1 is a schematic diagram illustrating a configuration of a plating apparatus according to the first embodiment. In this plating apparatus, a cathode electrode 54 is connected to the seed film 20 formed on the wafer 1 (semiconductor substrate), and an electric current is passed between the seed film 20 and the anode electrode 40 in the plating solution 32, whereby the seed film 20 is an apparatus for performing a step of forming a plating film 22 on the substrate 20. The step of forming the plating film 22 includes a step of gradually lowering the potential difference between the reference electrode 34 and the cathode electrode 54 inserted in the plating solution 32 over time. For this reason, the error between the surface potential of the plating film 22 which is the surface to be plated and the desired surface potential is reduced. Here, hunting may occur in the potential difference. Details will be described below.

図１に示すめっき装置は、めっき槽３０、参照電極３４、アノード電極４０、カソード電極５４、電源５０、及び制御部５２を有する。めっき槽３０はめっき液３２を収容する。アノード電極４０はめっき液３２に浸漬される。カソード電極５４は、ウェハ１のシード膜２０に接続される。本図においてカソード電極５４は、ウェハ１の右端側のみに接続しているが、ウェハ１の外周部の略全周に接続されていてもよい。電源５０は、アノード電極４０とカソード電極５４の間に電流を流す。このとき電源５０は、電流を制御する場合もあるし、電圧を制御する場合もある。参照電極３４は、めっき液３２に浸漬される。参照電極３４は、めっき液３２のうち、アノード電極４０とシード膜２０の間に位置するが、好ましくはシード膜２０の近傍に位置する。制御部５２は、カソード電極５４と参照電極３４の間の電位差Ｖ_Ｒ（ｔ）に基づいて、電源５０を制御する。例えば制御部５２は、めっき膜２２の少なくとも一部を形成している間に、電位差Ｖ_Ｒ（ｔ）が時間の経過と共に徐々に下がるように電源５０を制御する。この制御は、例えばアノード電極４０とカソード電極５４の電位差Ｖ_０（ｔ）が徐々に下がるように電源５０を制御することにより、行える。 The plating apparatus shown in FIG. 1 includes a plating tank 30, a reference electrode 34, an anode electrode 40, a cathode electrode 54, a power supply 50, and a control unit 52. The plating tank 30 contains a plating solution 32. The anode electrode 40 is immersed in the plating solution 32. The cathode electrode 54 is connected to the seed film 20 of the wafer 1. Although the cathode electrode 54 is connected only to the right end side of the wafer 1 in this figure, it may be connected to substantially the entire circumference of the outer peripheral portion of the wafer 1. The power supply 50 allows a current to flow between the anode electrode 40 and the cathode electrode 54. At this time, the power supply 50 may control the current or the voltage. The reference electrode 34 is immersed in the plating solution 32. The reference electrode 34 is located between the anode electrode 40 and the seed film 20 in the plating solution 32, but is preferably located in the vicinity of the seed film 20. The controller 52 controls the power supply 50 based on the potential difference V _R (t) between the cathode electrode 54 and the reference electrode 34. For example, the control unit 52 controls the power supply 50 so that the potential difference V _R (t) gradually decreases with time while at least a part of the plating film 22 is formed. This control can be performed, for example, by controlling the power supply 50 so that the potential difference V ₀ (t) between the anode electrode 40 and the cathode electrode 54 gradually decreases.

また、ウェハ１には絶縁膜１０が形成されている。絶縁膜１０は、例えば配線層間を絶縁するための膜であり、表面に微細な溝パターンが形成されている。めっき膜２２は、この微細パターンに埋設される。ウェハ１は、例えば直径が３００ｍｍのウェハである。 An insulating film 10 is formed on the wafer 1. The insulating film 10 is, for example, a film for insulating between wiring layers, and a fine groove pattern is formed on the surface. The plating film 22 is embedded in this fine pattern. The wafer 1 is a wafer having a diameter of 300 mm, for example.

次に、本実施の形態に至った経緯について説明する。埋設不良を抑制するために、めっき液には硫酸銅水溶液の他に塩酸と添加剤と呼ばれる複数種類の有機物が加わっている。この有機物によって、溝およびビアにおいては、側壁や間口よりも底部のめっき速度が高い、所謂ボトムアップ成膜を行うことができる。ボトムアップ成膜を行うためには、添加剤の濃度と基板に吸着した添加剤の活性度が重要である。 Next, the background to the present embodiment will be described. In order to suppress embedding defects, the plating solution contains a plurality of types of organic substances called hydrochloric acid and additives in addition to the aqueous copper sulfate solution. With this organic material, so-called bottom-up film formation, in which the plating rate of the bottom portion is higher than that of the side wall and the frontage, can be performed in the groove and the via. In order to perform bottom-up film formation, the concentration of the additive and the activity of the additive adsorbed on the substrate are important.

添加剤の活性度はめっき液に対する被めっき面の表面電位によって決まるため、被めっき面の電位の制御がCu埋め込みを良好にするためには重要である。添加剤のうち成膜を加速する成分は、表面電位が高いほど活性化する。 Since the activity of the additive is determined by the surface potential of the surface to be plated with respect to the plating solution, it is important to control the potential of the surface to be plated in order to improve Cu embedding. Among the additives, the component that accelerates film formation is activated as the surface potential increases.

一方、パターンの間口での電界集中による成膜速度の増加も、被めっき面の表面電位が高いほど加速する。添加剤によって加速されたパターン底部での成膜速度が、パターン間口での成膜速度よりも十分速い場合にボトムアップにより埋設が成立する。このため、被めっき面の表面電位V_Iには、理想的な埋設をするための値V_I(ideal)が存在する。 On the other hand, the increase in the film formation rate due to the electric field concentration at the pattern opening is accelerated as the surface potential of the surface to be plated increases. If the film formation speed at the bottom of the pattern accelerated by the additive is sufficiently faster than the film formation speed at the pattern opening, embedding is established by bottom-up. For this reason, the surface potential V _I of the surface to be plated has a value V _I (ideal) for ideal embedding.

図１２は、電解めっき法により、絶縁膜１１０に形成された凹部１１２にＣｕ膜を埋設する際において、V_I＞V_I(ideal)となった場合を示している。まず図１２（ａ）に示すように、絶縁膜１１０上及び凹部１１２内にシード膜１２０を形成する。ついで、図１２（ｂ）及び図１２（ｃ）に示すように、シード膜１２０をカソードとして、シード膜１２０とめっき液中に設けられたアノードとの間にバイアス電圧を印加することにより、凹部１１２内にＣｕ膜１２２を形成する。V_I＞V_I(ideal)であるため、凹部１１２の間口における成膜速度が速くなりすぎる。このため、図１２（ｃ）に示すように、Ｃｕ膜１２２には埋設不足が生じ、ボイド１１２ａが生成する。 FIG. 12 shows a case where V _I > V _I (ideal) is satisfied when a Cu film is embedded in the recess 112 formed in the insulating film 110 by electrolytic plating. First, as shown in FIG. 12A, a seed film 120 is formed on the insulating film 110 and in the recess 112. Next, as shown in FIGS. 12B and 12C, the concave portion is formed by applying a bias voltage between the seed film 120 and the anode provided in the plating solution using the seed film 120 as a cathode. A Cu film 122 is formed in 112. Since V _I > V _I (ideal), the film formation rate at the front end of the recess 112 becomes too fast. For this reason, as shown in FIG. 12C, the Cu film 122 is insufficiently embedded, and a void 112a is generated.

図１３は、電解めっき法により、絶縁膜１１０に形成された凹部１１２にＣｕ膜を埋設する際において、V_I＜V_I(ideal)となった場合を示している。図１３（ａ）乃至図１３（ｃ）に示す各工程は、図１２（ａ）乃至図１２（ｃ）に示す各工程とほぼ同様である。V_I＜V_I(ideal)であるため、凹部１１２の底部における成膜速度が遅くなりすぎる。このため、図１３（ｃ）に示すように、Ｃｕ膜１２２には埋設不足が生じ、ボイド１１２ａが生成する。 FIG. 13 shows a case where V _I <V _I (ideal) is satisfied when a Cu film is embedded in the recess 112 formed in the insulating film 110 by electrolytic plating. Each process shown in FIGS. 13A to 13C is substantially the same as each process shown in FIGS. 12A to 12C. Since V _I <V _I (ideal), the deposition rate at the bottom of the recess 112 is too slow. For this reason, as shown in FIG. 13C, the Cu film 122 is insufficiently embedded, and a void 112a is generated.

このため、電解めっき法により、凹部内へめっき膜を埋設する場合は、めっき開始からの時間ｔによらず、被めっき面の表面電位V_IをV_I(ideal)に制御することが望ましい。 For this reason, when the plating film is embedded in the recess by the electrolytic plating method, it is desirable to control the surface potential V _I of the surface to be plated to V _I (ideal) regardless of the time t from the start of plating.

図１４は、めっき電流Ｉ（ｔ）が時間ｔによらず一定値Ｉをとる場合の、カソード−アノード間の電圧Ｖ_０（ｔ）の変動を示している。カソード-アノード間の電流を一定としてめっき膜を成膜した場合、めっき液抵抗及びアノード抵抗の成膜中の変化は無視できるから、表面電位V_Iは時間ｔによって変化はない。なお、シード膜抵抗の抵抗は下がるため、印加電圧Ｖ_０（ｔ）は時間ｔとともに減少する。 FIG. 14 shows the fluctuation of the cathode-anode voltage V ₀ (t) when the plating current I (t) takes a constant value I regardless of the time t. When the plating film is formed with a constant current between the cathode and the anode, changes in the plating solution resistance and the anode resistance during film formation can be ignored, so the surface potential V _I does not change with time t. Since the resistance of the seed film resistance decreases, the applied voltage V ₀ (t) decreases with time t.

しかしながら、めっき液抵抗及びアノード抵抗は長期的には変化する。従って、めっき電流Ｉ（ｔ）を時間ｔによらず一定値Ｉに制御するのみでは、長期的にはV_Iが変化する。なお、めっき液抵抗が変化する理由は、めっき液の長時間の使用により添加剤の分解生成物が蓄積することなどである。また、アノード抵抗が変化する理由は、ブラックフィルムの変化、及び長時間の使用によりアノード厚さが元の厚みに対して大きく変化するため、などである。 However, the plating solution resistance and anode resistance change over time. Therefore, by simply controlling the plating current I (t) to a constant value I regardless of the time t, V _I changes in the long term. The reason why the plating solution resistance changes is that the decomposition products of the additive accumulate due to long-term use of the plating solution. The reason why the anode resistance changes is that the thickness of the anode greatly changes with respect to the original thickness due to the change of the black film and the use for a long time.

また、参照電極の電位をV_Iと見なした場合、めっき膜が成膜されるにつれて、参照電極の電位と実際のV_Iの誤差が大きくなってしまうことがわかった。その理由を図２及び図３を用いて説明する。 Further, when the potential of the reference electrode was regarded as V _I, as the plating film is formed, it has been found that the error of the actual V _I and the potential of the reference electrode is increased. The reason will be described with reference to FIGS.

図２、及び図３は、参照電極３４を用いてウェハ１上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。図４は、カソード電極５４と参照電極３４の間の電位差Ｖ_Ｒ（ｔ）を一定に制御した場合におけるめっき膜２２の表面電位V_I（ｔ）の変化を示すグラフである。図２は、めっき開始直後のめっき槽３０の断面を示しており、図３は、めっき膜２２がある程度成長した後のめっき槽３０の断面を示している。また本図においては、ケーブル抵抗や接触抵抗は無視しており、めっき液抵抗Ｒ_Ｅにはアノード、カソードでの分極抵抗等を含めており、アノード抵抗Ｒ_Ａにはブラックフィルム（図示せず）等の抵抗も含めている。また、被めっき面と参照電極３４の間の電位差を、被めっき面の表面電位V_I（ｔ）とする。 2 and 3 are schematic diagrams for explaining voltage, current, and resistance when a plating film is formed on the wafer 1 using the reference electrode 34. FIG. FIG. 4 is a graph showing changes in the surface potential V _I (t) of the plating film 22 when the potential difference V _R (t) between the cathode electrode 54 and the reference electrode 34 is controlled to be constant. FIG. 2 shows a cross section of the plating tank 30 immediately after the start of plating, and FIG. 3 shows a cross section of the plating tank 30 after the plating film 22 has grown to some extent. In this figure, cable resistance and contact resistance are ignored, the plating solution resistance _RE includes the anode and cathode polarization resistance, etc., and the anode resistance _RA includes a black film (not shown). Etc. are also included. Further, the potential difference between the surface to be plated and the reference electrode 34 is defined as the surface potential V _I (t) of the surface to be plated.

ウェハ１へ電解めっきを行う場合、ウェハ１の外周に位置するシード膜２０にカソード電極５４を接続し、カソード電極５４とアノード電極４０の間に電圧Ｖ_０（ｔ）を印加する。するとめっき電流Ｉ（ｔ）は、アノード電極４０、めっき液３２、及びカソードであるシード膜２０を流れ、シード膜２０の中心から外周に向かって流れる。このため、参照電極３４とカソード電極５４の電位差Ｖ_Ｒ（ｔ）は、シード膜抵抗Ｒ_ｃ（ｔ）によって変動する。一方、図３に示すようにシード膜２０上にめっき膜２２が成長すると、シード膜２０を流れていた電流はシード膜２０及びめっき膜２２それぞれに分かれて流れるため、シード膜抵抗Ｒ_ｃ（ｔ）は低下する。 When electrolytic plating is performed on the wafer 1, the cathode electrode 54 is connected to the seed film 20 located on the outer periphery of the wafer 1, and a voltage V ₀ (t) is applied between the cathode electrode 54 and the anode electrode 40. Then, the plating current I (t) flows through the anode electrode 40, the plating solution 32, and the seed film 20 as the cathode, and flows from the center of the seed film 20 toward the outer periphery. Therefore, the potential difference V _R (t) between the reference electrode 34 and the cathode electrode 54 varies depending on the seed film resistance R _c (t). On the other hand, as shown in FIG. 3, when the plating film 22 grows on the seed film 20, the current flowing through the seed film 20 flows separately into the seed film 20 and the plating film 22, and thus the seed film resistance R _c (t ) Will drop.

このため、図４に示すように、Ｖ_Ｒ（ｔ）を一定値に制御しても、被めっき面の表面電位V_I（ｔ）はΔV_I（ｔ）ほど大きくなる。 For this reason, as shown in FIG. 4, even if V _R (t) is controlled to a constant value, the surface potential V _I (t) of the surface to be plated becomes larger by ΔV _I (t).

以上のことから、Ｖ_Ｒ（ｔ）を初期値に対してΔV_I（ｔ）ほど小さくすると、被めっき面の表面電位V_I（ｔ）の変動量（誤差）を小さくすることができる。ΔV_I（ｔ）は、時間ｔが経過するにつれて大きくなる。従って、本実施形態のように、制御部５２が、めっき膜２２の少なくとも一部を形成している間に、電位差Ｖ_Ｒ（ｔ）が徐々に下がるように電源５０を制御すると、成膜中に生じるめっき膜２２の表面電位と所望する表面電位との誤差を小さくすることができる。電位差Ｖ_Ｒ（ｔ）の降下量ΔＶ_Ｒ（ｔ）は、好ましくはΔV_I（ｔ）に等しい。また、本実施形態では電流ではなく電圧を制御しているため、長期的な使用によりめっき液の質が変化した場合でも、めっき膜２２の表面電位と所望する表面電位との誤差が大きくなることを抑制できる。 From the above, when V _R (t) is made smaller by ΔV _I (t) than the initial value, the fluctuation amount (error) of the surface potential V _I (t) of the surface to be plated can be reduced. ΔV _I (t) increases as time t elapses. Accordingly, when the power supply 50 is controlled so that the potential difference V _R (t) gradually decreases while the control unit 52 is forming at least a part of the plating film 22 as in the present embodiment, the film is being formed. Thus, the error between the surface potential of the plating film 22 and the desired surface potential can be reduced. The drop amount ΔV _R (t) of the potential difference V _R (t) is preferably equal to ΔV _I (t). In addition, since the voltage is controlled instead of the current in the present embodiment, an error between the surface potential of the plating film 22 and the desired surface potential increases even when the quality of the plating solution changes due to long-term use. Can be suppressed.

次に、ΔV_I（ｔ）の求め方について説明する。カソード-アノード間の電流を一定としてテスト用のウェハにめっき膜２２の成膜を行い、この成膜における初期電圧、及び成膜中における電圧を測定し、電圧降下量を所定時間ごとに算出する。この電圧降下量がΔV_I（ｔ）に相当する。 Next, how to obtain ΔV _I (t) will be described. The plating film 22 is formed on a test wafer with a constant cathode-anode current, the initial voltage in this film formation and the voltage during the film formation are measured, and the amount of voltage drop is calculated every predetermined time. . This voltage drop amount corresponds to ΔV _I (t).

また、以下に説明するように、ΔV_I（ｔ）は、一次関数で近似することもできる。 Further, as described below, ΔV _I (t) can be approximated by a linear function.

図５は、カソード電極５４と参照電極３４との間に成り立つ等価回路を示す図である。参照電極３４とめっき膜２２の表面の間の抵抗値をＲ_１、シード膜２０単体の抵抗をＲ_０（＝Ｒ_ｃ（０））、めっき膜２２単体の抵抗をＲ（ｔ）とする。ΔV_I（ｔ）の初期値V_I（０）に対するΔV_I（ｔ）の理論比は、以下の（１）式で求めることができる。

FIG. 5 is a diagram showing an equivalent circuit that is formed between the cathode electrode 54 and the reference electrode 34. The resistance value between the reference electrode 34 and the surface of the plating film 22 is R ₁ , the resistance of the seed film 20 alone is R ₀ (= R _c (0)), and the resistance of the plating film 22 alone is R (t). The theoretical ratio of ΔV _I (t) to the initial value V _I (0) of ΔV _I (t) can be obtained by the following equation (1).

一方、成膜初期にはＲ（ｔ）≫Ｒ０であるため、（Ｒ（ｔ）＋Ｒ_０）をＲ（ｔ）に近似できる。また、１／Ｒ（ｔ）はめっき膜２２の膜厚に比例し、さらにこの膜厚は成膜時間にほぼ比例する。このため、（１）式は成膜時間の一次関数に近似される。従って、ΔV_I（ｔ）及びV_I（ｔ）は、成膜時間の一次関数に近似される。V_I（ｔ）を近似する一次関数は、テスト用のウェハを用いて測定されたV_I（０）、及びΔV_I（ｔ）を用いて求めることができる。 On the other hand, since R (t) >> R0 at the initial stage of film formation, (R (t) + R ₀ ) can be approximated to R (t). 1 / R (t) is proportional to the film thickness of the plating film 22, and this film thickness is substantially proportional to the film formation time. Therefore, equation (1) is approximated to a linear function of film formation time. Therefore, ΔV _I (t) and V _I (t) are approximated to a linear function of the film formation time. A linear function approximating V _I (t) can be obtained using V _I (0) and ΔV _I (t) measured using a test wafer.

図６は、制御部５２による電源５０の制御を説明するためのグラフである。このグラフの縦軸はV_Ｒ（ｔ）及びV_I（ｔ）であり、横軸は時間（ｔ）である。上記したように、電位差Ｖ_Ｒ（ｔ）の降下量ΔＶ_Ｒ（ｔ）は、好ましくはΔV_I（ｔ）に等しい。またΔV_I（ｔ）は時間の一次関数で近似できる。このため、制御部５２は、例えば実線で示すように、V_Ｒ（ｔ）＝−Ａｔ＋Ｂという時間の一次関数に従うように電源５０を制御してもよい。ただし、Ａ，Ｂはともに正数である。また制御部５２は、点線で示すように、V_Ｒ（ｔ）の降下量がΔV_I（ｔ）の実測値に従うように電源５０を制御してもよい。 FIG. 6 is a graph for explaining the control of the power supply 50 by the control unit 52. The vertical axis of this graph is V _R (t) and V _I (t), and the horizontal axis is time (t). As described above, the drop amount ΔV _R (t) of the potential difference V _R (t) is preferably equal to ΔV _I (t). ΔV _I (t) can be approximated by a linear function of time. For this reason, the controller 52 may control the power supply 50 so as to follow a linear function of time V _R (t) = − At + B, for example, as shown by a solid line. However, A and B are both positive numbers. Further, as indicated by the dotted line, the control unit 52 may control the power supply 50 so that the amount of decrease in V _R (t) follows the measured value of ΔV _I (t).

図７は、めっき膜２２が形成された後のウェハ１の断面図を示す。ウェハ１には複数の半導体装置が形成されている。この半導体装置は、ウェハ１に形勢されたトランジスタ等と、ウェハ１上に形成された第１の層間絶縁膜４と、その上に形成された絶縁膜１０とを含む。本図に示す例において、絶縁膜１０は第２の層間絶縁膜である。第１の層間絶縁膜４および絶縁膜１０中には、配線やビアが形成されている。また絶縁膜１０には、複数の凹部が形成されており、これら凹部にはめっき膜２２が埋設される。めっき膜２２は、例えばＣｕ膜である。ここで凹部は例えば配線溝であるが、これに限らず、コンタクトホール、ビアホール等であってもよい。配線溝には、微細パターンである配線溝（例えば配線溝１４）と、微細パターンである上記配線溝より幅広である配線溝（例えば配線溝１２）と、の少なくとも２種類がある。微細パターンである配線溝の幅は、例えば０．３μｍ以下であり、アスペクト比は１以上である。これら配線溝にはめっき膜２２が埋設されている。 FIG. 7 shows a cross-sectional view of the wafer 1 after the plating film 22 is formed. A plurality of semiconductor devices are formed on the wafer 1. The semiconductor device includes a transistor or the like formed on the wafer 1, a first interlayer insulating film 4 formed on the wafer 1, and an insulating film 10 formed thereon. In the example shown in this figure, the insulating film 10 is a second interlayer insulating film. In the first interlayer insulating film 4 and the insulating film 10, wirings and vias are formed. The insulating film 10 has a plurality of recesses, and the plating film 22 is embedded in these recesses. The plating film 22 is a Cu film, for example. Here, the concave portion is, for example, a wiring groove, but is not limited thereto, and may be a contact hole, a via hole, or the like. There are at least two types of wiring grooves, that is, wiring grooves that are fine patterns (for example, wiring grooves 14) and wiring grooves that are wider than the wiring grooves that are fine patterns (for example, wiring grooves 12). The width of the wiring groove which is a fine pattern is, for example, 0.3 μm or less, and the aspect ratio is 1 or more. A plating film 22 is embedded in these wiring grooves.

図８は、配線溝にめっき膜２２が埋め込まれる様子を説明する断面図である。本図は、配線溝を代表して配線溝１２，１４を示す。配線溝は、絶縁膜１０を選択的にエッチングすることにより形成されている。 FIG. 8 is a cross-sectional view for explaining how the plating film 22 is embedded in the wiring groove. This figure shows the wiring grooves 12 and 14 on behalf of the wiring grooves. The wiring trench is formed by selectively etching the insulating film 10.

まず、図８（ａ）に示すように、絶縁膜１０上ならびに配線溝１２，１４の側壁及び底面に、バリアメタル膜（図示せず）及びシード膜２０を形成する。バリアメタル膜は、例えばＴａＮ膜上へＴａ膜が形成された積層膜である。めっき膜２２がＣｕ膜である場合、シード膜２０は、例えばＣｕ膜である。シード膜２０には、Ｃｕ以外にも、W、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、およびＴｃからなる群より選択される少なくとも１種を主成分として含む材料を用いてもよい。またバリアメタル膜をシード膜２０として使用できる場合もある。バリアメタル膜及びシード膜２０は、例えばスパッタリング法等により形成される。 First, as shown in FIG. 8A, a barrier metal film (not shown) and a seed film 20 are formed on the insulating film 10 and on the side walls and bottom surfaces of the wiring grooves 12 and 14. The barrier metal film is, for example, a laminated film in which a Ta film is formed on a TaN film. When the plating film 22 is a Cu film, the seed film 20 is, for example, a Cu film. The seed film 20 may be made of a material containing, as a main component, at least one selected from the group consisting of W, Ru, Pt, Pd, Rh, Ir, Ag, Te, and Tc, in addition to Cu. . In some cases, a barrier metal film can be used as the seed film 20. The barrier metal film and the seed film 20 are formed by, for example, a sputtering method.

ついで、図１に示しためっき装置を用いて電解めっきを行い、図８（ｂ）に示すように、シード膜２０上にめっき膜２２を形成する。図１に示した制御部５２は、めっき膜２２の表面電位が、理想的な埋設を行うための表面電位になるように、電位差Ｖ_Ｒ（ｔ）を制御する。例えば制御部５２は、通電開始直後から少なくともめっき膜２２が微細パターンの配線溝１２に埋設されるまで、電位差Ｖ_Ｒ（ｔ）が徐々に下がるように電源５０を制御する。このため、めっき膜２２が成長しても、めっき膜２２の表面電位と、理想的な埋設を行うための表面電位との誤差は小さくなる。従って、配線溝に埋設されためっき膜２２に埋設不良が生じることを抑制できる。 Next, electrolytic plating is performed using the plating apparatus shown in FIG. 1, and a plating film 22 is formed on the seed film 20 as shown in FIG. The control unit 52 shown in FIG. 1 controls the potential difference V _R (t) so that the surface potential of the plating film 22 becomes an ideal surface potential for embedding. For example, the control unit 52 controls the power supply 50 so that the potential difference V _R (t) gradually decreases immediately after the start of energization until at least the plating film 22 is embedded in the wiring groove 12 with a fine pattern. For this reason, even if the plating film 22 grows, the error between the surface potential of the plating film 22 and the surface potential for ideal embedding becomes small. Therefore, it is possible to suppress the occurrence of an embedding failure in the plating film 22 embedded in the wiring groove.

なお、通電開始直後の電位差Ｖ_Ｒ（ｔ）は、例えば３Ｖ以上５Ｖ以下である。この場合、電位差Ｖ_Ｒ（ｔ）を徐々に下げる工程における電位差Ｖ_Ｒ（ｔ）の降下量の総量は、例えば０．１Ｖ以上１Ｖ以下である。 Note that the potential difference V _R (t) immediately after the start of energization is, for example, 3 V or more and 5 V or less. In this case, the total amount of drop of potential difference _V R (t) in the step of decreasing the potential difference _V R (t) is gradually, for example, a 0.1V or 1V or less.

その後、図８（ｃ）に示すように、制御部５２は、めっき膜２２が幅広の配線溝（例えば配線溝１４）に埋設され、その後一定の厚さになるまで、めっき電流Ｉ（ｔ）が一定値となるように電源５０を制御する。ここでの電流値は、例えば２０Ａ以上５０Ａ以下である。 After that, as shown in FIG. 8C, the control unit 52 determines that the plating current I (t) until the plating film 22 is embedded in a wide wiring groove (for example, the wiring groove 14) and then reaches a certain thickness. The power supply 50 is controlled so that becomes a constant value. The current value here is, for example, 20 A or more and 50 A or less.

電解めっき工程の終了後、ウェハ１はアニール処理される。そしてＣＭＰにより、配線溝外部に露出しためっき膜、シード膜、及びバリアメタル膜は除去される。本実施の形態の半導体装置は平坦化後における欠陥数が低減されている。この後、さらに層間絶縁膜形成、凹部形成、および金属膜形成を繰り返すことにより、多層配線構造が得られる。
（第２実施形態） After the electrolytic plating process is completed, the wafer 1 is annealed. Then, the plating film, seed film, and barrier metal film exposed outside the wiring trench are removed by CMP. In the semiconductor device of this embodiment, the number of defects after planarization is reduced. Thereafter, by further repeating the interlayer insulating film formation, the recess formation, and the metal film formation, a multilayer wiring structure is obtained.
(Second Embodiment)

次に、第２実施形態にかかるめっき装置について説明する。このめっき装置は、制御部５２による電源５０の制御を除いて、第１実施形態にかかるめっき装置と同様である。以下、制御部５２による電源５０の制御を除いて説明を省略する。 Next, a plating apparatus according to the second embodiment will be described. This plating apparatus is the same as the plating apparatus according to the first embodiment except for the control of the power supply 50 by the control unit 52. Hereinafter, the description is omitted except for the control of the power supply 50 by the control unit 52.

図９は、本実施形態において制御部５２は、通電開始直後から電位差Ｖ_Ｒ（ｔ）が徐々に下がるように電源５０を制御するが、微細パターンの配線溝１２に対するめっき膜２２の埋設が完了する前に、電位差Ｖ_Ｒ（ｔ）の降下を終了する。この間、制御部５２は、例えば一次関数Ｖ_Ｒ（ｔ）＝−Ａｔ＋Ｂに従って電位差Ｖ_Ｒ（ｔ）を徐々に下げる。なお、Ａ，Ｂはともに正数である。 In FIG. 9, in this embodiment, the control unit 52 controls the power supply 50 so that the potential difference V _R (t) gradually decreases immediately after the start of energization, but the burying of the plating film 22 in the fine pattern wiring trench 12 is completed. Before dropping, the drop of the potential difference V _R (t) is finished. During this time, the control unit 52 gradually decreases the potential difference V _R (t), for example, according to the linear function V _R (t) = − At + B. A and B are both positive numbers.

その後、制御部５２は、配線溝１２に対するめっき膜２２の埋設が完了するまで、電位差Ｖ_Ｒ（ｔ）が一定値Ｃとなるように電源５０を制御する。その後、制御部５２は、めっき膜２２が幅広の配線溝１４に埋設され、その後一定の厚さになるまで、電流値が一定値となるように電源５０を制御する。 Thereafter, the control unit 52 controls the power supply 50 so that the potential difference V _R (t) becomes a constant value C until the burying of the plating film 22 in the wiring groove 12 is completed. Thereafter, the control unit 52 controls the power supply 50 so that the current value becomes a constant value until the plating film 22 is embedded in the wide wiring groove 14 and then becomes a constant thickness.

例えばシード膜抵抗の初期値Ｒ_０が大きい場合、通電開始直後における被めっき面の表面電位の降下量ΔV_I（ｔ）は大きいが、その後の降下量ΔV_I（ｔ）は小さくなる。このような場合、電位差Ｖ_Ｒ（ｔ）を一種類の一次関数のみで近似すると誤差が大きくなる。これに対して制御部５２が本実施形態のような制御を行うと、電位差Ｖ_Ｒ（ｔ）を近似しても誤差の発生を抑制できる。ウェハ１の表面積に対する、絶縁膜１０に形成された凹部の総面積の比が大きい場合も、同様である。 For example, when the initial value R ₀ of the seed film resistance is large, the drop amount ΔV _I (t) of the surface potential of the surface to be plated immediately after the start of energization is large, but the subsequent drop amount ΔV _I (t) is small. In such a case, if the potential difference V _R (t) is approximated by only one kind of linear function, the error increases. On the other hand, when the control unit 52 performs the control as in the present embodiment, the occurrence of an error can be suppressed even if the potential difference V _R (t) is approximated. The same applies when the ratio of the total area of the recesses formed in the insulating film 10 to the surface area of the wafer 1 is large.

以上、図面を参照して実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment was described with reference to drawings, these are illustrations of this invention and various structures other than the above are also employable.

例えば、第１及び第２の実施形態において制御部５２は、ΔV_I（ｔ）を２次以上の高次関数で近似し、この関数に従って電位差Ｖ_Ｒ（ｔ）を制御してもよい。また、通電開始から所定時間までは電位差Ｖ_Ｒ（ｔ）を一定にして、その後電位差Ｖ_Ｒ（ｔ）を徐々に下げ始めてもよい。 For example, in the first and second embodiments, the control unit 52 may approximate ΔV _I (t) with a second-order or higher order function and control the potential difference V _R (t) according to this function. Alternatively, the potential difference V _R (t) may be kept constant from the start of energization to a predetermined time, and thereafter the potential difference V _R (t) may be gradually lowered.

また、第１の実施形態において制御部５２は、図１０に示すように、階段状に電位差Ｖ_Ｒ（ｔ）を徐々に下げてもよい。また第１及び第２の実施形態において制御部５２は、電位差Ｖ_Ｒ（ｔ）が徐々に下がるように電源５０を制御する場合に、図１１に示すように、通電開始直後の期間である第１の期間には第１の一次関数Ｖ_Ｒ（ｔ）＝−Ａ_１ｔ＋Ｂ_１に従って電位差Ｖ_Ｒ（ｔ）を徐々に下げ、第２の期間には第２の一次関数Ｖ_Ｒ（ｔ）＝−Ａ_２ｔ＋Ｂ_２に従って電位差ＶＲ（ｔ）を徐々に下げてもよい。ただしＡ_１、Ａ_２、Ｂ_１、及びＢ_２はすべて正数であり、Ａ_１＞Ａ_２、かつＢ_１＞Ｂ_２である。 In the first embodiment, the control unit 52 may gradually decrease the potential difference V _R (t) stepwise as shown in FIG. In the first and second embodiments, when the power supply 50 is controlled so that the potential difference V _R (t) gradually decreases, the control unit 52 is a period immediately after the start of energization, as shown in FIG. In the first period, the potential difference V _R (t) is gradually lowered according to the first linear function V _R (t) = − A ₁ t + B ₁ , and in the second period, the second linear function V _R (t) = The potential difference VR (t) may be gradually decreased according to −A ₂ t + B ₂ . However _{_{_{A 1, A 2, B 1}}} , and _{B 2} are all positive _numbers, _A 1> A _{_2,} and a _B 1> _{B 2.}

このように、必要に応じて微細パターンである配線溝１２の埋設終了までの区間を更に細かく分割し、それぞれの区間ごとに近似して精度を上げることは当該技術者であれば容易にできる。 As described above, it is easy for those skilled in the art to divide the section until the end of the embedding of the wiring groove 12 which is a fine pattern as necessary, and to improve the accuracy by approximating each section.

また第１及び第２の実施形態にかかるめっき装置において、制御部５２は、Ｖ_０（ｔ）が徐々に下がるように電源５０を制御してもよい。これは、Ｖ_０（ｔ）が徐々に下がると電位差Ｖ_Ｒ（ｔ）も徐々に下がるためである。Ｖ_０（ｔ）の具体的な制御方法は、第１及び第２の実施形態に示した電位差Ｖ_Ｒ（ｔ）の制御方法と同様である。なおこの場合、めっき装置に参照電極３４を設けなくてもよい。 In the plating apparatus according to the first and second embodiments, the control unit 52 may control the power supply 50 so that V ₀ (t) gradually decreases. This is because the potential difference V _R (t) gradually decreases as V ₀ (t) decreases gradually. A specific method for controlling V ₀ (t) is the same as the method for controlling the potential difference V _R (t) shown in the first and second embodiments. In this case, the reference electrode 34 may not be provided in the plating apparatus.

第１実施形態にかかるめっき装置の構成を示す概略図である。It is the schematic which shows the structure of the plating apparatus concerning 1st Embodiment. 参照電極を用いてウェハ上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。It is the schematic explaining the voltage, electric current, and resistance at the time of plating film-forming on a wafer using a reference electrode. 参照電極を用いてウェハ上にめっき成膜を行う場合の電圧、電流、及び抵抗を説明する概略図である。It is the schematic explaining the voltage, electric current, and resistance at the time of plating film-forming on a wafer using a reference electrode. Ｖ_Ｒ（ｔ）を一定値に制御した場合の被めっき面の表面電位V_I（ｔ）の変動を示す図である。It is a figure which shows the fluctuation | variation of the surface potential V _I (t) of the to-be-plated surface when V _R (t) is controlled to a constant value. カソード電極と参照電極との間に成り立つ等価回路を示す図である。It is a figure which shows the equivalent circuit formed between a cathode electrode and a reference electrode. 制御部による電源の制御を説明するためのグラフである。It is a graph for demonstrating control of the power supply by a control part. めっき膜が形成された後のウェハの断面図を示す図である。It is a figure which shows sectional drawing of the wafer after a plating film was formed. 配線溝にめっき膜が埋め込まれる様子を説明する断面図である。It is sectional drawing explaining a mode that a plating film is embedded in a wiring groove | channel. 第２の実施形態にかかるめっき装置における、制御部による電源の制御を説明するためのグラフである。It is a graph for demonstrating control of the power supply by the control part in the plating apparatus concerning 2nd Embodiment. 制御部による電源の制御の変形例を説明するためのグラフである。It is a graph for demonstrating the modification of control of the power supply by a control part. 制御部による電源の制御の変形例を説明するためのグラフである。It is a graph for demonstrating the modification of control of the power supply by a control part. 電解めっき法により、絶縁膜に形成された凹部にＣｕ膜を埋設する際において、V_I＞V_I(ideal)となった場合を示す図である。By electrolytic plating, the time of embedding the Cu film in a recess formed in the insulating film is a diagram showing a case where a _{_{V I> V I (ideal)}} . 電解めっき法により、絶縁膜に形成された凹部にＣｕ膜を埋設する際において、V_I＜V_I(ideal)となった場合を示す図である。It is a figure which shows the case where it becomes V _I <V _I (ideal) when embedding Cu film | membrane in the recessed part formed in the insulating film by the electroplating method. めっき電流Ｉ（ｔ）が時間ｔによらず一定値Ｉをとる場合の、カソード−アノード間の電圧Ｖ_０（ｔ）の変動を示す図である。When the plating current I (t) takes a constant value I irrespective of the time t, the cathode - is a diagram showing a variation of the voltage V _{0 (t)} between the anode.

符号の説明Explanation of symbols

１...ウェハ、１０...絶縁膜、１２，１４...配線溝、２０...シード膜、２２...めっき膜、３０...めっき槽、３２...めっき液、３４...参照電極、４０...アノード電極、５０...電源、５２...制御部、５４...カソード電極 DESCRIPTION OF SYMBOLS 1 ... Wafer, 10 ... Insulating film, 12, 14 ... Wiring groove, 20 ... Seed film, 22 ... Plating film, 30 ... Plating tank, 32 ... Plating solution, 34 ... Reference electrode, 40 ... Anode electrode, 50 ... Power source, 52 ... Control part, 54 ... Cathode electrode

Claims

半導体基板上に形成されたシード膜にカソード電極を接続し、前記シード膜とめっき液中のアノード電極との間で電流を流すことにより、前記シード膜上にめっき膜を形成する工程を備え、
前記めっき膜を形成する工程において前記めっき液中に挿入された参照電極と前記カソード電極との間の電位差、または前記カソード電極と前記アノード電極の電位差を、通電開始直後から、時間の経過と共に徐々に下げる工程を有し、
前記電位差を徐々に下げる工程において、前記電位差を時間の一次関数に従って下げる半導体装置の製造方法。 A step of forming a plating film on the seed film by connecting a cathode electrode to a seed film formed on a semiconductor substrate and passing a current between the seed film and an anode electrode in a plating solution;
In the step of forming the plating film, the potential difference between the reference electrode inserted into the plating solution and the cathode electrode, or the potential difference between the cathode electrode and the anode electrode is gradually increased as time passes from the start of energization. have a process to lower the,
A method of manufacturing a semiconductor device , wherein, in the step of gradually reducing the potential difference, the potential difference is lowered according to a linear function of time .

請求項１に記載の半導体装置の製造方法において、
前記半導体基板は絶縁膜と、前記絶縁膜に形成された開口パターンと、を備え、
前記シード膜は、前記絶縁膜上並びに前記開口パターンの側壁及び底面に形成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
The semiconductor substrate includes an insulating film, and an opening pattern formed in the insulating film,
The method for manufacturing a semiconductor device, wherein the seed film is formed on the insulating film and on a side wall and a bottom surface of the opening pattern.

請求項２に記載の半導体装置の製造方法において、
前記電位差を徐々に下げる工程は、前記めっき膜が前記開口パターン内を埋める以降に終了する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2 ,
The step of gradually reducing the potential difference is a method for manufacturing a semiconductor device, which is completed after the plating film fills the opening pattern.

請求項２に記載の半導体装置の製造方法において、
前記めっき膜を形成する工程において、
前記電位差を徐々に下げる工程は、前記めっき膜が前記開口パターン内を埋める前に終了し、
その後、前記めっき膜が前記開口パターン内を埋めるまで前記電位差を一定値に制御する半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2 ,
In the step of forming the plating film,
The step of gradually decreasing the potential difference ends before the plating film fills the opening pattern,
Thereafter, the potential difference is controlled to a constant value until the plating film fills the opening pattern.

請求項２に記載の半導体装置の製造方法において、
前記開口パターンは幅０．３μｍ以下であり、
前記電位差を徐々に下げる工程における前記電位差の降下量の総量は０．１Ｖ以上１Ｖ以下である半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2 ,
The opening pattern has a width of 0.3 μm or less,
A method of manufacturing a semiconductor device, wherein the total amount of potential difference drop in the step of gradually reducing the potential difference is 0.1 V or more and 1 V or less.