JP5028400B2 - Voltage output driver and piezoelectric pump - Google Patents
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Description
本発明は、負荷へ駆動信号を出力する電圧出力ドライバーおよびこれを用いた圧電ポンプに関する。 The present invention relates to a voltage output driver that outputs a drive signal to a load, and a piezoelectric pump using the same.
従来より、圧電素子を利用したダイヤフラムポンプが提案されている。このポンプは、圧電ポンプと呼ばれ、圧電素子への電圧印加の方向を順次変更することで、圧電素子を往復動作させてダイヤフラムを往復動作させて駆動される。 Conventionally, a diaphragm pump using a piezoelectric element has been proposed. This pump is called a piezoelectric pump, and is driven by reciprocating the piezoelectric element and reciprocating the diaphragm by sequentially changing the direction of voltage application to the piezoelectric element.
このような圧電ポンプでは、圧電素子に対する駆動信号を出力する駆動回路が必要であり、ポンプ流量を制御するためには、印加電圧や周期を制御する必要がある。モータの駆動制御には、インバータを用いた駆動電流制御などがあるが、小型のモータの簡易な駆動制御では、印加電圧を制御する駆動電流の振幅制御も広く行われている。 In such a piezoelectric pump, a drive circuit that outputs a drive signal for the piezoelectric element is required, and in order to control the pump flow rate, it is necessary to control the applied voltage and cycle. Motor drive control includes drive current control using an inverter, but amplitude control of drive current that controls applied voltage is widely performed in simple drive control of a small motor.
ここで、このような電圧出力ドライバーは、半導体集積回路で構成することが好適であるが、半導体集積回路において圧電素子を駆動する電圧出力を得た場合に、この出力における異常対策を講じる必要がある。 Here, such a voltage output driver is preferably composed of a semiconductor integrated circuit. However, when a voltage output for driving a piezoelectric element is obtained in the semiconductor integrated circuit, it is necessary to take measures against abnormality in this output. is there.
本発明は、負荷を駆動する電圧出力ドライバーであって、信号電源に基づいて、前記負荷の駆動制御信号に応じて決定された電圧の駆動電源を発生する電源回路と、前記信号電源を電源として、前記駆動制御信号に応じた振幅を有する負荷の駆動波形を発生する駆動波形発生手段と、前記駆動電源を電源として、前記駆動波形を増幅し、前記駆動制御信号に応じた振幅であって、負荷を駆動する駆動信号を得る増幅回路と、を有し、前記増幅回路は、前記駆動波形と、前記駆動信号に応じて得られた帰還信号と比較し、両者を一致させるように動作するオペアンプを有し、前記帰還信号が前記駆動波形を中心とした所定の範囲内から外れたことにより異常検出を行うことを特徴とする。 The present invention is a voltage output driver for driving a load, and based on a signal power supply, a power supply circuit that generates a drive power supply having a voltage determined according to the drive control signal of the load, and the signal power supply as a power supply Drive waveform generation means for generating a drive waveform of a load having an amplitude corresponding to the drive control signal, and amplifying the drive waveform using the drive power supply as a power source, and having an amplitude corresponding to the drive control signal, An amplifier circuit for obtaining a drive signal for driving a load, and the amplifier circuit compares the drive waveform with a feedback signal obtained in accordance with the drive signal, and operates to match the both. And detecting an abnormality when the feedback signal is out of a predetermined range centered on the drive waveform.
また、前記駆動波形発生手段は、前記制御電源電圧を電源とするデジタルアナログコンバータを含み、時間的に変化するデジタル値から前記駆動波形を出力することが好適である。 The drive waveform generating means preferably includes a digital-analog converter using the control power supply voltage as a power supply, and outputs the drive waveform from a digital value that changes with time.
また、本発明は、上述した電圧出力ドライバーとこの電圧出力ドライバーの出力である駆動信号より駆動される負荷を含み、前記負荷は圧電素子であり、この圧電素子を用いたダイヤフラムを往復動させて駆動されることを特徴とする圧電ポンプに関する。 Further, the present invention includes the voltage output driver described above and a load driven by a drive signal that is an output of the voltage output driver. The load is a piezoelectric element, and a diaphragm using the piezoelectric element is reciprocated. The present invention relates to a piezoelectric pump that is driven.
本発明によれば、駆動電源電圧が変化しても、好適な異常検出が行える。 According to the present invention, suitable abnormality detection can be performed even if the drive power supply voltage changes.
以下、本発明の実施形態について、図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
「圧電ポンプの構成」
圧電素子を利用したダイヤフラムポンプ（圧電ポンプ）の構成について、図１を用いて説明する。ポンプケーシング１０内には、周囲がポンプケーシング１０内壁に固定され、中央側が上下動するダイヤフラム１２が配置され、このダイヤフラム１２の一方側にポンプ室１４が形成される。ポンプ室１４には、流入通路１６に接続される流入口１８と、流出通路２０に接続される流出口２２が設けられ、流入通路１６と流入口１８の間には流入側の逆止弁２４，流出通路２０と流出口２２の間には流出側の逆止弁２６が設けられている。
"Configuration of piezoelectric pump"
A configuration of a diaphragm pump (piezoelectric pump) using a piezoelectric element will be described with reference to FIG. Inside the
ここで、ダイヤフラム１２は、図２に示すように薄い金属板Ｍの表裏両面に、両面に電極を有する圧電素子ＰＺ１，ＰＺ２を貼り合わせた構造になっている。そして、圧電素子ＰＺ１の上側の電極と、圧電素子ＰＺ２の下側の電極の間に１つの位相の交流電圧（サイン波状の駆動信号）が印加され、圧電素子ＰＺ１，ＰＺ２に挟まれた真ん中の金属板Ｍに位相が反対の（１８０度異なる）交流電圧（位相が反対のサイン波状の駆動信号）が印加される。これによって、２つの圧電素子ＰＺ１，ＰＺ２とも印加電圧が大きいときに大きく反ることになり、図１，２に示すように、ダイヤフラム１２が周辺部を支点とし真ん中を最大振幅として上下に振動することになる。
Here, the
流入側の逆止弁２４は、ポンプ室１４へ流入する方向の流体の流れを許可し、反対の流れを阻止する。一方、流出側の逆止弁２６は、ポンプ室１４から流出する方向の流体の流れを許可し、反対の流れを阻止する。従って、図１に示すように、ダイヤフラム１２の振動に伴うポンプ室１４の容積変化に伴い、流入通路１６の流体がポンプ室１４を介し流出通路２０に押し出される。
The
「駆動信号出力回路」
図３には、圧電素子ＰＺへの駆動信号を出力する駆動信号出力回路の構成が示されている。１つの駆動波形（サイン波状の交流波形）であるＲ側入力信号は、バッファアンプＢＦ１の正入力端に入力される。このバッファアンプＢＦ１は、その出力が負入力端に接続されており、Ｒ側入力信号がそのままの波形で出力される。バッファアンプＢＦ１の出力はコンパレータ（エラーアンプ）ＣＰ１の正入力端に入力される。このコンパレータＣＰ１の負入力端には、帰還信号が入力されており、両信号の誤差信号がコンパレータＣＰ１の出力に得られる。得られた誤差信号は、高電源電圧で駆動される出力アンプＡＰ１に供給され、この出力アンプＡＰ１の出力が出力端Ｔ１に供給される。出力端Ｔ１には、圧電素子ＰＺの一方側の電極が接続されているとともに、分圧抵抗Ｒ１，Ｒ２を介しグランドに接続されている。分圧抵抗Ｒ１，Ｒ２の中点は、端子Ｔ２を介し、コンパレータＣＰ１の負入力端に接続され、出力電圧が分圧された電圧がコンパレータＣＰ１に負帰還される。
"Drive signal output circuit"
FIG. 3 shows a configuration of a drive signal output circuit that outputs a drive signal to the piezoelectric element PZ. The R-side input signal that is one drive waveform (sine wave-like AC waveform) is input to the positive input terminal of the buffer amplifier BF1. The output of the buffer amplifier BF1 is connected to the negative input terminal, and the R-side input signal is output as it is. The output of the buffer amplifier BF1 is input to the positive input terminal of the comparator (error amplifier) CP1. A feedback signal is input to the negative input terminal of the comparator CP1, and an error signal of both signals is obtained at the output of the comparator CP1. The obtained error signal is supplied to the output amplifier AP1 driven by a high power supply voltage, and the output of the output amplifier AP1 is supplied to the output terminal T1. An electrode on one side of the piezoelectric element PZ is connected to the output terminal T1, and is connected to the ground via the voltage dividing resistors R1 and R2. The midpoint of the voltage dividing resistors R1 and R2 is connected to the negative input terminal of the comparator CP1 via the terminal T2, and the voltage obtained by dividing the output voltage is negatively fed back to the comparator CP1.
従って、コンパレータＣＰ１は、その出力が、帰還信号である分圧抵抗Ｒ１，Ｒ２の中点電圧がＲ側入力信号に一致するように動作し、従って出力端Ｔ１からの駆動信号ＲＯＵＴがＲ側入力信号に応じたものになる。 Therefore, the comparator CP1 operates so that the output voltage of the voltage dividing resistors R1 and R2, which are feedback signals, coincides with the R-side input signal. Accordingly, the drive signal ROUT from the output terminal T1 is input to the R-side input. Depending on the signal.
また、Ｆ側入力信号は、Ｒ側入力信号と位相が１８０度異なる信号（相補的な信号）であり、Ｆ側入力信号は、バッファアンプＢＦ２、コンパレータＣＰ２、出力アンプＡＰ２を介し、Ｆ側入力信号に対応した高電圧の駆動信号となり、出力端Ｔ３に供給される。出力端Ｔ３は、圧電素子ＰＺの他方側の電極が接続されているとともに、分圧抵抗Ｒ３，Ｒ４を介しグランドに接続されており、分圧抵抗Ｒ３，Ｒ４の中点電圧がコンパレータＣＰ２に負帰還されている。従って、出力端Ｔ３からの出力である駆動信号ＦＯＵＴが出力端Ｔ１からの駆動信号ＲＯＵＴと反対の極性の信号となり、圧電素子ＰＺの両面の電極に位相が１８０度異なる一対の駆動信号ＲＯＵＴ，ＦＯＵＴが印加されることになる。この圧電素子ＰＺが上述の圧電ポンプのダイヤフラム１２を構成しており、ダイヤフラム１２が往復移動することになる。なお、上述の圧電ポンプは、２つの圧電素子ＰＺ１，ＰＺ２を有しているが、圧電素子ＰＺがそのうちの１つに該当していても良いし、ダイヤフラム１２を１つの圧電素子ＰＺで構成してもよい。
The F-side input signal is a signal (complementary signal) that is 180 degrees out of phase with the R-side input signal, and the F-side input signal is input to the F-side via the buffer amplifier BF2, the comparator CP2, and the output amplifier AP2. A high-voltage drive signal corresponding to the signal is supplied to the output terminal T3. The output terminal T3 is connected to the other electrode of the piezoelectric element PZ and connected to the ground via the voltage dividing resistors R3 and R4, and the midpoint voltage of the voltage dividing resistors R3 and R4 is negative to the comparator CP2. It has been returned. Therefore, the drive signal FOUT output from the output terminal T3 has a polarity opposite to that of the drive signal ROUT from the output terminal T1, and a pair of drive signals ROUT and FOUT whose phases are 180 degrees different from the electrodes on both surfaces of the piezoelectric element PZ. Will be applied. This piezoelectric element PZ constitutes the
次に、駆動電源制御信号は、コンパレータＣＰ３の正入力端に入力される。コンパレータＣＰ３の負入力端には帰還信号が入力されている。コンパレータＣＰ３の出力は、コンパレータＣＰ４の負入力端に入力される。このコンパレータＣＰ４の正入力端には、予め設定された三角波が供給されている。従って、このコンパレータＣＰ４の出力には、コンパレータＣＰ３の出力の電圧に応じたデューティー比のＰＷＭ信号が得られる。すなわち、駆動電源制御信号がフィードバック信号に比べて高ければ、コンパレータＣＰ３の出力電圧が高くなり、デューティー比（Ｈレベルの期間）が少ないＰＷＭ信号がコンパレータＣＰ４から出力される。なお、駆動電源制御信号は、後述するように、圧電素子ＰＺの駆動を制御するための制御電源電圧ＶＣＣに基づいて発生される。 Next, the drive power supply control signal is input to the positive input terminal of the comparator CP3. A feedback signal is input to the negative input terminal of the comparator CP3. The output of the comparator CP3 is input to the negative input terminal of the comparator CP4. A preset triangular wave is supplied to the positive input terminal of the comparator CP4. Therefore, a PWM signal having a duty ratio corresponding to the output voltage of the comparator CP3 is obtained at the output of the comparator CP4. That is, if the drive power supply control signal is higher than the feedback signal, the output voltage of the comparator CP3 increases, and a PWM signal with a low duty ratio (H level period) is output from the comparator CP4. The drive power supply control signal is generated based on a control power supply voltage VCC for controlling the drive of the piezoelectric element PZ, as will be described later.
コンパレータＣＰ４の出力は、ｐチャネルトランジスタＱ１と、ｎチャネルトランジスタＱ２のゲートに供給される。このトランジスタＱ１は、ソースが端子Ｔ５に接続され、ドレインがトランジスタＱ２のドレインに接続されており、トランジスタＱ２のソースはグランドに接続されている。そして、トランジスタＱ１，Ｑ２のドレイン同士の接続点は、端子Ｔ６に接続されている。 The output of the comparator CP4 is supplied to the gates of the p-channel transistor Q1 and the n-channel transistor Q2. The transistor Q1 has a source connected to the terminal T5, a drain connected to the drain of the transistor Q2, and a source of the transistor Q2 connected to the ground. The connection point between the drains of the transistors Q1 and Q2 is connected to the terminal T6.
端子Ｔ５には、外付けのコイルＬｖｓを介し、外付けのダイオードＤ１のアノードに接続され、このダイオードＤ１のカソードは外付けコンデンサＣ１を介しグランドに接続されている。また、端子Ｔ６には、ｎチャネルトランジスタＱ３のゲートが接続され、このトランジスタＱ３のドレインがコイルＬｖｓとダイオードＤ１の接続点に接続され、ソースがグランドに接続されている。 The terminal T5 is connected to the anode of an external diode D1 via an external coil Lvs, and the cathode of the diode D1 is connected to the ground via an external capacitor C1. Further, the gate of the n-channel transistor Q3 is connected to the terminal T6, the drain of the transistor Q3 is connected to the connection point of the coil Lvs and the diode D1, and the source is connected to the ground.
従って、コンパレータＣＰ４からの出力であるＰＷＭ信号がＨレベルであると、トランジスタＱ２がオンし端子Ｔ６がＬレベルとなりトランジスタＱ３はオフ、ＰＷＭ信号がＬレベルであると、トランジスタＱ２がオフし端子Ｔ６がＨレベルとなりトランジスタＱ３はオンする。このトランジスタＱ３がオンすることで、コイルＬｖｓにエネルギーが蓄積され、トランジスタＱ３がオフすることで、コイルＬｖｓに蓄積されたエネルギーに応じてコンデンサＣ１に充電される。従って、コンパレータＣＰ４からの出力におけるＬレベルの期間が長いほど、コンデンサＣ１への充電量が大きくなり、コンデンサＣ１からの出力である駆動電源電圧が高くなる。なお、ダイオードＤ１に並列してトランジスタを設けると、そのスイッチングにより駆動電源電圧を下げることが容易になる。 Accordingly, when the PWM signal output from the comparator CP4 is at H level, the transistor Q2 is turned on and the terminal T6 is at L level, the transistor Q3 is turned off. When the PWM signal is at L level, the transistor Q2 is turned off and the terminal T6 is turned on. Becomes H level and the transistor Q3 is turned on. When the transistor Q3 is turned on, energy is accumulated in the coil Lvs, and when the transistor Q3 is turned off, the capacitor C1 is charged according to the energy accumulated in the coil Lvs. Therefore, the longer the L level period in the output from the comparator CP4, the larger the charge amount to the capacitor C1, and the higher the drive power supply voltage that is the output from the capacitor C1. If a transistor is provided in parallel with the diode D1, it becomes easy to lower the drive power supply voltage by switching.
コンデンサＣ１の上側（ダイオードＤ１のカソードに接続される電極）は、端子Ｔ７に接続され、この端子Ｔ７が出力アンプＡＰ１，ＡＰ２へ駆動電源電圧として供給される。また、コンデンサＣ１の上側は、外付けの分圧抵抗Ｒ５，Ｒ６を介しグランドに接続されている。分圧抵抗Ｒ５，Ｒ６の中点は、外付けの抵抗Ｒ７、コンデンサＣ２を介し、端子Ｔ８に接続されている。そして、端子Ｔ８は、コンパレータＣＰ４の負入力端に接続されている。抵抗Ｒ７、コンデンサＣ２は、ハイパスフィルタを構成しており、これによって駆動電源電圧出力の高周波成分が除去される。さらに、分圧抵抗Ｒ５，Ｒ６の中点は端子Ｔ９に接続されており、この端子Ｔ９がコンパレータＣＰ３の負入力端に接続されている。従って、駆動電源電圧を分圧抵抗Ｒ５，Ｒ６で分圧した電圧が駆動電源制御信号と比較されるフィードバック信号（帰還信号）となり、帰還信号の電圧が駆動電源制御信号の電圧に一致するように、駆動電源電圧が制御される。 The upper side of the capacitor C1 (electrode connected to the cathode of the diode D1) is connected to a terminal T7, and this terminal T7 is supplied to the output amplifiers AP1 and AP2 as a drive power supply voltage. The upper side of the capacitor C1 is connected to the ground through external voltage dividing resistors R5 and R6. The midpoint of the voltage dividing resistors R5 and R6 is connected to a terminal T8 via an external resistor R7 and a capacitor C2. The terminal T8 is connected to the negative input terminal of the comparator CP4. The resistor R7 and the capacitor C2 constitute a high-pass filter, which removes the high frequency component of the drive power supply voltage output. Further, the midpoint of the voltage dividing resistors R5 and R6 is connected to the terminal T9, and this terminal T9 is connected to the negative input terminal of the comparator CP3. Therefore, a voltage obtained by dividing the drive power supply voltage by the voltage dividing resistors R5 and R6 becomes a feedback signal (feedback signal) to be compared with the drive power supply control signal so that the voltage of the feedback signal matches the voltage of the drive power supply control signal. The drive power supply voltage is controlled.
このようにして、駆動電源制御信号によって、駆動電源電圧を任意に制御することが可能になる。これによって、端子Ｔ１、Ｔ３からの出力である、駆動信号ＲＯＵＴ，ＦＯＵＴの振幅が制御される。なお、後述するように、駆動電源制御信号は、電源電圧ＶＣＣとして本ドライバーに外部から供給される。 In this way, the drive power supply voltage can be arbitrarily controlled by the drive power supply control signal. As a result, the amplitudes of the drive signals ROUT and FOUT, which are outputs from the terminals T1 and T3, are controlled. As will be described later, the drive power control signal is supplied to the driver from the outside as the power supply voltage VCC.
図４には、駆動信号ＲＯＵＴ，ＦＯＵＴの状態が示してある。駆動電源電圧出力を下げることによって、ＲＯＵＴ，ＦＯＵＴの振幅が小さくなる。これによって、圧電素子ＰＺの動きが制御され、圧電ポンプのダイヤフラムの振幅が制御されてポンプの吐出量を制御することができる。 FIG. 4 shows the states of the drive signals ROUT and FOUT. By reducing the drive power supply voltage output, the amplitudes of ROUT and FOUT are reduced. Thereby, the movement of the piezoelectric element PZ is controlled, and the amplitude of the diaphragm of the piezoelectric pump is controlled, so that the discharge amount of the pump can be controlled.
「出力アンプＡＰの構成」
図５、図６には、出力アンプＡＰの構成例が示されている。ＩＣＯＭからは定電流が供給され、これがｎチャネルトランジスタＱ１１のドレインおよびゲートに供給される。トランジスタＱ１１のソースはグランド（ＰＧＮＤ）に接続されている。トランジスタＱ１１のゲートには、ソースがグランド（ＰＧＮＤ）に接続されたｎチャネルトランジスタＱ１２，Ｑ１３，Ｑ１４のゲートが共通接続されている。従って、トランジスタＱ１１に対し、トランジスタＱ１２，Ｑ１３，Ｑ１４がカレントミラーを構成し、これらトランジスタＱ１１〜Ｑ１４に同一の定電流が流れる。
"Configuration of output amplifier AP"
5 and 6 show configuration examples of the output amplifier AP. A constant current is supplied from ICOM, which is supplied to the drain and gate of n-channel transistor Q11. The source of the transistor Q11 is connected to the ground (PGND). The gates of the transistors Q11 are commonly connected to the gates of n-channel transistors Q12, Q13, Q14 whose sources are connected to the ground (PGND). Therefore, the transistors Q12, Q13, and Q14 form a current mirror with respect to the transistor Q11, and the same constant current flows through these transistors Q11 to Q14.
トランジスタＱ１２のドレインには、ｐチャネルトランジスタＱ１５のドレインが接続されており、このトランジスタＱ１５のソースは駆動電源ＶＳに接続されている。トランジスタＱ１５はドレイン・ゲートが短絡されており、このゲートには、ソースがＶＳに接続されたｐチャネルトランジスタＱ１６，Ｑ１７のゲートが接続されている。従って、これらトランジスタＱ１６，Ｑ１７にも、トランジスタＱ１１に流れるのと同じ定電流が流れる。 The drain of the transistor Q12 is connected to the drain of the p-channel transistor Q15, and the source of the transistor Q15 is connected to the drive power supply VS. The drain and gate of the transistor Q15 are short-circuited, and the gates of p-channel transistors Q16 and Q17 whose sources are connected to VS are connected to this gate. Therefore, the same constant current flows through these transistors Q16 and Q17 as those flowing through the transistor Q11.
トランジスタＱ１３のドレインは、２つのドレイン・ゲート間が短絡されたｐチャネルトランジスタＱ１８，Ｑ１９を介し、駆動電源ＶＳに接続されており、トランジスタＱ１３とトランジスタＱ１８のドレインがｐチャネルトランジスタＱ２０のゲートに接続されている。また、トランジスタＱ１７のドレインは、２つのドレイン・ゲート間が短絡されたｎチャネルトランジスタＱ２１，Ｑ２２を介し、外部のグランドに接続されている端子ＲＦに接続されている。トランジスタＱ１７とトランジスタＱ２１の接続点は、ｎチャネルトランジスタＱ２３のゲートに接続されている。 The drain of the transistor Q13 is connected to the drive power supply VS via the p-channel transistors Q18 and Q19 whose two drains and gates are short-circuited, and the drains of the transistors Q13 and Q18 are connected to the gate of the p-channel transistor Q20. Has been. The drain of the transistor Q17 is connected to a terminal RF connected to an external ground via n-channel transistors Q21 and Q22 in which the two drains and gates are short-circuited. A connection point between the transistors Q17 and Q21 is connected to the gate of the n-channel transistor Q23.
そして、トランジスタＱ２０のソースと、トランジスタＱ２３のドレインは、トランジスタＱ１６のドレインに共通接続されるとともに、ｐチャネルトランジスタＱ２４のゲートに接続されている。また、トランジスタＱ２０のドレインと、トランジスタＱ２３のソースは、トランジスタＱ１４のドレインに共通接続されるとともに、ｎチャネルトランジスタＱ２５のゲートに接続されている。また、トランジスタＱ２０のドレイン、トランジスタＱ２３のソース、トランジスタＱ１４のドレイン、ｎチャネルトランジスタＱ２５のゲートには、ＩＣＴＬＦ端からドライブ電流Ｉｄｒが供給される。すなわち、このＩＣＴＬＦ端がコンパレータＣＰ１（またはコンパレータＣＰ２）の出力に接続されている。 The source of the transistor Q20 and the drain of the transistor Q23 are connected in common to the drain of the transistor Q16 and to the gate of the p-channel transistor Q24. Further, the drain of the transistor Q20 and the source of the transistor Q23 are connected in common to the drain of the transistor Q14 and to the gate of the n-channel transistor Q25. The drive current Idr is supplied from the ICTLF terminal to the drain of the transistor Q20, the source of the transistor Q23, the drain of the transistor Q14, and the gate of the n-channel transistor Q25. That is, the ICTLF terminal is connected to the output of the comparator CP1 (or the comparator CP2).
また、トランジスタＱ２４のソースは駆動電源ＶＳに接続され、ドレインはトランジスタＱ２５のドレインに接続されるとともに出力端子ＯＵＴ（Ｔ１またはＴ２）に接続されており、トランジスタＱ２５のソースは端子ＲＦに接続されている。 The source of the transistor Q24 is connected to the drive power source VS, the drain is connected to the drain of the transistor Q25 and the output terminal OUT (T1 or T2), and the source of the transistor Q25 is connected to the terminal RF. Yes.
このような回路において、トランジスタＱ２０とトランジスタＱ２３には、トランジスタＱ１６に流れる定電流を分割した電流が流れる。また、トランジスタＱ１９，Ｑ１８には、トランジスタＱ１３に流れる定電流が流れ、トランジスタＱ２１，Ｑ２２には、トランジスタＱ１７に流れる電流が流れる。従って、通常は、トランジスタＱ２０，Ｑ２３に流れる電流は等しい。 In such a circuit, a current obtained by dividing the constant current flowing through the transistor Q16 flows through the transistor Q20 and the transistor Q23. In addition, a constant current flowing through the transistor Q13 flows through the transistors Q19 and Q18, and a current flowing through the transistor Q17 flows through the transistors Q21 and Q22. Therefore, normally, the currents flowing through the transistors Q20 and Q23 are equal.
ドライブ電流ＩｄｒがトランジスタＱ２５のゲートに向けて流れる電流Ｉｄｒ+であるとこれによって、図５に示すように、トランジスタＱ２５がオンし、出力端ＯＵＴから電流を引き抜く方向の電流が流れ、出力端ＯＵＴはＬレベル側に動く。このとき、トランジスタＱ２０およびトランジスタＱ２３に流れる電流の和はトランジスタＱ１４に流れる定電流に等しいため、トランジスタＱ２４はオフしている。 If the drive current Idr is the current Idr + flowing toward the gate of the transistor Q25, the transistor Q25 is turned on as shown in FIG. 5, and a current flows in the direction of drawing the current from the output terminal OUT. Moves to the L level. At this time, since the sum of the currents flowing through the transistors Q20 and Q23 is equal to the constant current flowing through the transistor Q14, the transistor Q24 is off.
一方、ドライブ電流ＩｄｒがトランジスタＱ２５のゲートから引き抜く方向に流れる電流Ｉｄｒ-であると、これによって、図６に示すように、トランジスタＱ２３のドレイン電流が大きくなり、トランジスタＱ２４がオンし、出力端ＯＵＴから電流を吐き出す方向の電流が流れ、出力端ＯＵＴはＨレベル側に動く。 On the other hand, if the drive current Idr is the current Idr − that flows in the direction of pulling out from the gate of the transistor Q25, the drain current of the transistor Q23 increases as shown in FIG. 6, the transistor Q24 is turned on, and the output terminal OUT Current flows in the direction of discharging current, and the output terminal OUT moves to the H level side.
このようにして、ＩＣＴＬＦに流れる電流に応じて、出力トランジスタＱ２４，Ｑ２５が制御されて、出力端ＯＵＴからの出力が制御される。この出力アンプＡＰは、駆動電源ＶＳからの電力によって出力を得る高耐圧出力部として機能する。従って、図３における出力アンプＡＰ１，ＡＰ２として、図５，６に示されるアンプをそれぞれ用意し、コンパレータＣＰ１，ＣＰ２の出力をそれぞれのアンプのＩＣＴＬＦに入力することによって、出力端ＯＵＴにおいて、駆動信号ＲＯＵＴ，ＦＯＵＴをそれぞれ得ることができる。 In this way, the output transistors Q24 and Q25 are controlled according to the current flowing through the ICTLF, and the output from the output terminal OUT is controlled. The output amplifier AP functions as a high withstand voltage output unit that obtains an output by power from the drive power supply VS. Therefore, the amplifiers shown in FIGS. 5 and 6 are prepared as the output amplifiers AP1 and AP2 in FIG. 3, and the outputs of the comparators CP1 and CP2 are input to the ICTLF of the respective amplifiers. ROUT and FOUT can be obtained respectively.
なお、信号系の電源電圧は、例えば、５Ｖ程度であり、駆動電源ＶＳは例えば２００Ｖ程度である。 The power supply voltage of the signal system is, for example, about 5V, and the drive power supply VS is, for example, about 200V.
「ＶＣＣ連動ＤＡＣの構成」
従来の装置において、ファン駆動制御用にファンの駆動を制御する制御電源電圧である電源電圧ＶＣＣを出力できる回路がすでに用意されている場合がある。この場合には、この電源電圧ＶＣＣに応じて、圧電素子ＰＺを制御する信号を発生することが好適である。
“Configuration of VCC-linked DAC”
In a conventional apparatus, there is a case in which a circuit that can output a power supply voltage VCC that is a control power supply voltage for controlling fan driving is already prepared for fan drive control. In this case, it is preferable to generate a signal for controlling the piezoelectric element PZ in accordance with the power supply voltage VCC.
図７には、このような場合に好適な構成が示されている。外部から入力されてくる電圧がポンプの駆動要求に従って適宜変更される電源ＶＣＣが入力される端子Ｔ１１は、抵抗Ｒ１１，Ｒ１２の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗Ｒ１１とＲ１２の中点は、出力が負入力端に短絡されたバッファアンプＢＦ１１の正入力端に入力され、この出力がＤ／Ａコンバータ３０の電源ＶＤＡＣとなっている。
FIG. 7 shows a configuration suitable for such a case. A terminal T11 to which a power supply VCC whose voltage inputted from the outside is appropriately changed according to the drive request of the pump is connected to the ground via a voltage dividing resistor composed of resistors R11 and R12 connected in series. The middle point of the voltage dividing resistors R11 and R12 is input to the positive input terminal of the buffer amplifier BF11 whose output is short-circuited to the negative input terminal, and this output is the power supply VDAC of the D /
なお、この例では、リファレンスＶ１が正入力端に入力され、負入力端に分圧抵抗Ｒ１１とＲ１２の中点が接続されるとともに、分圧抵抗Ｒ１１とＲ１２の中点がダイオードＤ１１を介し出力に接続されるコンパレータＣＰ１１と、リファレンスＶ２が正入力端に入力され、負入力端に分圧抵抗Ｒ１１とＲ１２の中点が接続されるとともに、出力がダイオードＤ１２を介し分圧抵抗Ｒ１１とＲ１２の中点に接続されるコンパレータＣＰ１２と、が設けられている。ダイオードＤ１１は、分圧抵抗Ｒ１１とＲ１２の中点からコンパレータＣＰ１１の出力に向けて流れる電流のみを流し、ダイオードＤ１２は、コンパレータＣＰ１１の出力から分圧抵抗Ｒ１１とＲ１２の中点に向けて流れる電流のみを流す。従って、分圧抵抗Ｒ１１とＲ１２の中点電圧は、リファレンス電圧Ｖ１，Ｖ２でクリップされることになる。従って、電源ＶＤＡＣは、電源電圧ＶＣＣの変化に伴い、図８に示すように変化することになる。すなわち、電源ＶＤＡＣは、電源電圧ＶＣＣが０〜Ｖ２（Ｒ１１＋Ｒ１２）／Ｒ１２の間はＶ２、Ｖ２（Ｒ１１＋Ｒ１２）／Ｒ１２〜Ｖ１（Ｒ１１＋Ｒ１２）／Ｒ１２の間はＶ２→Ｖ１に直線的に変化し、Ｖ１（Ｒ１１＋Ｒ１２）／Ｒ１２以上ではＶ１に固定される。 In this example, the reference V1 is input to the positive input terminal, the middle point of the voltage dividing resistors R11 and R12 is connected to the negative input terminal, and the middle point of the voltage dividing resistors R11 and R12 is output via the diode D11. And the reference V2 is input to the positive input terminal, the midpoint of the voltage dividing resistors R11 and R12 is connected to the negative input terminal, and the output of the voltage dividing resistors R11 and R12 is connected via the diode D12. And a comparator CP12 connected to the midpoint. The diode D11 passes only the current flowing from the middle point of the voltage dividing resistors R11 and R12 toward the output of the comparator CP11, and the diode D12 flows from the output of the comparator CP11 toward the middle point of the voltage dividing resistors R11 and R12. Only shed. Therefore, the midpoint voltage of the voltage dividing resistors R11 and R12 is clipped by the reference voltages V1 and V2. Therefore, the power supply VDAC changes as shown in FIG. 8 as the power supply voltage VCC changes. That is, the power supply VDAC linearly changes from V2 to V1 when the power supply voltage VCC is 0 to V2 (R11 + R12) / R12, and between V2 (R11 + R12) / R12 to V1 (R11 + R12) / R12, and V1. At (R11 + R12) / R12 or higher, it is fixed at V1.
図９には、Ｄ／Ａコンバータ３０の構成が示されている。電源ＶＤＡＣとグランドの間には、入力デジタル信号のビット数に応じた抵抗が直列接続されている。そして、各抵抗間の接続点には２つのスイッチがそれぞれ対応して設けられており、一方側のＲ側スイッチ群ＳＷｒの抵抗側でない端部が共通接続してＲ側信号の出力、他側のＦ側スイッチ群ＳＷｆの抵抗側でない端部が共通接続してＦ側信号の出力になっている。
FIG. 9 shows the configuration of the D /
また、Ｒ側、Ｆ側スイッチ群を制御するためにカウンタ回路３２が設けられている。このカウンタ３２は、所定のクロックをアップカウント、ダウンカウントを繰り返す。例えば、５１２段階のカウント値を０→５１１→０→５１１というように順次繰り返し出力する。そして、これらカウンタの出力がＲ側スイッチ群ＳＷｒとＦ側スイッチ群ＳＷｆとで、ちょうど反対の出力が出るように対応付けられている。すなわち、カウンタ３２の出力が０のときにＲ側スイッチ群ＳＷｒの出力が０であれば、Ｆ側スイッチ群ＳＷｆの出力が５１１となるように設定されている。
A
従って、Ｒ側信号、Ｆ側信号が図示のように、１クロックに対し順次変化する相補的なサインカーブになる。そして、電源ＶＤＡＣが変化することで、Ｒ側信号、Ｆ側信号の振幅が連動して変化する。従って、電源ＶＣＣに応じて振幅が変化するＲ側信号、Ｆ側信号がＤ／Ａコンバータ３０の出力に得られる。また、Ｄ／Ａコンバータ３０の最大出力が駆動電源制御信号として出力される。
Accordingly, the R side signal and the F side signal become complementary sine curves that sequentially change with respect to one clock, as shown in the figure. As the power supply VDAC changes, the amplitudes of the R side signal and the F side signal change in conjunction with each other. Therefore, an R-side signal and an F-side signal whose amplitude changes according to the power supply VCC are obtained at the output of the D /
このような図９の出力信号が図３のバッファアンプＢＦ１，ＢＦ２、コンパレータＣＰ３に入力される。そして、分圧抵抗Ｒ１，Ｒ２、Ｒ３，Ｒ４、Ｒ５，Ｒ６の比を適切に設定することで、入力されてくるＶＣＣに応じて、圧電ポンプの吐出量を目標値に制御することが可能になる。 9 is input to the buffer amplifiers BF1 and BF2 and the comparator CP3 in FIG. Then, by appropriately setting the ratio of the voltage dividing resistors R1, R2, R3, R4, R5, and R6, the discharge amount of the piezoelectric pump can be controlled to the target value according to the input VCC. Become.
なお、図９では、Ｄ／Ａコンバータ３０からＲ側信号、Ｆ側信号をそのまま出力することにした。しかし、Ｒ側信号、Ｆ側信号は上下対称である。従って、半分（１８０度分）の出力のみをＤ／Ａコンバータ３０から出力し、他の半分については、出力を反転することもできる。これによって、Ｄ／Ａコンバータ３０における抵抗列を半分の規模にすることが可能になる。
In FIG. 9, the R-side signal and the F-side signal are output from the D /
「異常検出の構成」
図１０に、出力アンプＡＰ１，ＡＰ２の出力部分の構成を示す。出力アンプＡＰ１は、ｐチャネルの出力トランジスタＱ３１と、ｎチャネルのトランジスタＱ３２を有し、出力アンプＡＰ２は、ｐチャネルの出力トランジスタＱ３３と、ｎチャネルのトランジスタＱ３４を有する。トランジスタＱ３１のソースは駆動電源に接続されており、トランジスタＱ３２のドレインはトランジスタＱ３１のドレインが接続されている。トランジスタＱ３３のソースは駆動電源に接続されており、トランジスタＱ３４のドレインはトランジスタＱ３３のドレインが接続されている。トランジスタＱ３２およびトランジスタＱ３４のソースは、共通接続されて、電流検出抵抗Ｒ２０を介しグランドに接続されている。
"Configuring Anomaly Detection"
FIG. 10 shows the configuration of the output portions of the output amplifiers AP1 and AP2. The output amplifier AP1 includes a p-channel output transistor Q31 and an n-channel transistor Q32. The output amplifier AP2 includes a p-channel output transistor Q33 and an n-channel transistor Q34. The source of the transistor Q31 is connected to the drive power supply, and the drain of the transistor Q32 is connected to the drain of the transistor Q31. The source of the transistor Q33 is connected to the drive power supply, and the drain of the transistor Q34 is connected to the drain of the transistor Q33. The sources of the transistors Q32 and Q34 are connected in common and connected to the ground via the current detection resistor R20.
また、トランジスタＱ３１，Ｑ３２のドレイン同士の接続点には端子Ｔ１が接続され、トランジスタＱ３３，Ｑ３４のドレイン同士の接続点には端子Ｔ３が接続されており、端子Ｔ１，Ｔ３間に圧電素子ＰＺが接続されている。 A terminal T1 is connected to a connection point between the drains of the transistors Q31 and Q32, a terminal T3 is connected to a connection point between the drains of the transistors Q33 and Q34, and the piezoelectric element PZ is connected between the terminals T1 and T3. It is connected.
従って、トランジスタＱ３３，Ｑ３２がオンとなると、図示のようにトランジスタＱ３３、圧電素子ＰＺ、トランジスタＱ３２を介し、抵抗２０に電流が流れ、抵抗２０の上側の電圧が検出される。なお、圧電素子ＰＺは、容量として機能するので、上述のようにして流れる駆動電流は交流電流として流れる。
Therefore, when the transistors Q33 and Q32 are turned on, a current flows through the
また、図においては、圧電素子ＰＺに並列してオンとなっているスイッチを示してある。これは、負荷ショートの状態を示したものである。 In the figure, a switch that is turned on in parallel with the piezoelectric element PZ is shown. This shows a load short-circuit state.
図１１には、駆動状態における圧電素子ＰＺへの駆動信号ＲＯＵＴ，ＦＯＵＴと、圧電素子ＰＺに流れる駆動電流の波形が示されている。このように、圧電素子ＰＺには、相補的なサイン波が印加され、これと９０度位相が異なる駆動電流が流れる。そして、負荷ショートが発生した場合には、両駆動信号ＲＯＵＴ、ＦＯＵＴが同一電圧となり、駆動電流が急激に上昇する。 FIG. 11 shows drive signals ROUT and FOUT to the piezoelectric element PZ in the drive state and the waveform of the drive current flowing through the piezoelectric element PZ. In this way, a complementary sine wave is applied to the piezoelectric element PZ, and a drive current that is 90 degrees out of phase flows therethrough. When a load short circuit occurs, both drive signals ROUT and FOUT have the same voltage, and the drive current increases rapidly.
また、駆動電源電圧が変化すると、駆動信号ＲＯＵＴ，ＦＯＵＴの振幅が変化し、出力電流（駆動電流）も変化するため、検出抵抗Ｒ２０における電圧降下から負荷ショートを検出するのは比較的難しい。 Further, when the drive power supply voltage changes, the amplitudes of the drive signals ROUT and FOUT change, and the output current (drive current) also changes. Therefore, it is relatively difficult to detect a load short circuit from the voltage drop in the detection resistor R20.
図１２には、図３の構成に、異常検出のための構成を付加した構成を示す。分圧抵抗Ｒ１，Ｒ２で分圧された駆動信号ＲＯＵＴを分圧した帰還信号は、コンパレータＣＰ２１の負入力端に入力される。このコンパレータＣＰ２１の正入力端には、Ｒ側信号をオフセット電源ＯＢ２１で所定電圧だけ高くオフセットされた信号が供給されている。コンパレータＣＰ１は、Ｒ側信号とＲＯＵＴについての帰還信号を同一の電圧にするように動作しており、両者は基本的に同一レベルの信号である。従って、コンパレータＣＰ２１は通常時は正入力端の入力信号の方が大きくＨレベルを出力している。そして、帰還信号の電圧が所定以上大きくなった場合にＣＰ１がＬレベルを出力する。 FIG. 12 shows a configuration in which a configuration for detecting an abnormality is added to the configuration of FIG. A feedback signal obtained by dividing the drive signal ROUT divided by the voltage dividing resistors R1 and R2 is input to the negative input terminal of the comparator CP21. A signal obtained by offsetting the R side signal by a predetermined voltage by the offset power supply OB21 is supplied to the positive input terminal of the comparator CP21. The comparator CP1 operates so that the feedback signal for the R-side signal and ROUT is set to the same voltage, and both are basically signals of the same level. Accordingly, the comparator CP21 normally outputs an H level signal with a larger input signal at the positive input terminal. Then, when the voltage of the feedback signal becomes larger than a predetermined value, CP1 outputs L level.
また、駆動信号ＲＯＵＴを分圧した帰還信号は、コンパレータＣＰ２２の正入力端に入力される。このコンパレータＣＰ２２の負入力端には、Ｒ側信号をオフセット電源ＯＢ２１で所定電圧だけ低くオフセットされた信号が供給されている。Ｒ側信号とＲＯＵＴについての帰還信号は基本的に同一レベルであり、コンパレータＣＰ２２は通常時は正入力端の入力信号の方が大きくＨレベルを出力している。そして、帰還信号の電圧が所定以上低くなった場合にＣＰ１がＬレベルを出力する。 A feedback signal obtained by dividing the drive signal ROUT is input to the positive input terminal of the comparator CP22. A signal obtained by offsetting the R side signal by a predetermined voltage by the offset power supply OB21 is supplied to the negative input terminal of the comparator CP22. The feedback signals for the R-side signal and ROUT are basically at the same level, and the comparator CP22 normally outputs an H level signal with a larger input signal at the positive input terminal. When the voltage of the feedback signal becomes lower than a predetermined level, CP1 outputs L level.
そして、コンパレータＣＰ２１，ＣＰ２２の出力は、ナンドゲートＮＡＮＤ１に入力されるため、このナンドゲートＮＡＮＤ１の出力には、駆動信号ＲＯＵＴを分圧した帰還信号がＲ側信号に比べ所定以上高いかまたは所定以上低いか、すなわちＲ側信号を中心として所定の範囲内にない場合にＨレベルとなる。そこで、このナンドゲートＮＡＮＤ１の出力に駆動信号ＲＯＵＴの異常検出信号が得られる。 Since the outputs of the comparators CP21 and CP22 are input to the NAND gate NAND1, whether the feedback signal obtained by dividing the drive signal ROUT is higher than a predetermined value or lower than a predetermined value compared to the R-side signal. That is, when the signal is not within a predetermined range with the R side signal as the center, the signal becomes H level. Therefore, an abnormality detection signal for the drive signal ROUT is obtained at the output of the NAND gate NAND1.
また、駆動信号ＦＯＵＴの抵抗Ｒ３，Ｒ４により分圧されたコンパレータＣＰ２への帰還信号は、オフセット電源ＯＢ２３，ＯＢ２４を介し、コンパレータＣＰ２３，ＣＰ２４の正入力端および負入力端にそれぞれ入力され、両コンパレータＣＰ２３，ＣＰ２４において、Ｆ側信号を比較される。そして、両コンパレータＣＰ２３，ＣＰ２４の出力がナンドゲートＮＡＮＤ２に入力されるため、ナンドゲートＮＡＮＤ２の出力に駆動信号ＦＯＵＴの異常検出信号が得られる。 A feedback signal to the comparator CP2 divided by the resistors R3 and R4 of the drive signal FOUT is input to the positive input terminal and the negative input terminal of the comparators CP23 and CP24 via the offset power supplies OB23 and OB24, respectively. In CP23 and CP24, the F side signals are compared. Since the outputs of the comparators CP23 and CP24 are input to the NAND gate NAND2, an abnormality detection signal for the drive signal FOUT is obtained at the output of the NAND gate NAND2.
なお、図１３には駆動信号の上下にオフセットした信号および駆動波形を示す。 FIG. 13 shows a signal and a drive waveform that are offset up and down the drive signal.
図１４には、圧電素子ＰＺの両電極間がショートした負荷ショートの場合、ＦＯＵＴの出力端グランドに短絡してしまった地絡および電源に短絡してしまった天絡の場合を示してある。負荷ショートの場合には、駆動信号ＦＯＵＴ，ＲＯＵＴが同電位になるため、図に示すように駆動信号ＦＯＵＴが一定値になる。従って、ＦＯＵＴからの帰還信号がＦ側信号の上下所定範囲内から外れ、ナンドゲートＮＡＮＤ２からＨレベルの異常検出信号が出力される。この場合、ＲＯＵＴの帰還信号についても同様の異常検出信号が出力される。 FIG. 14 shows a case of a load short circuit in which both electrodes of the piezoelectric element PZ are short-circuited, a ground fault that has been short-circuited to the output terminal ground of FOUT, and a power fault that has been short-circuited to the power source. In the case of a load short-circuit, since the drive signals FOUT and ROUT have the same potential, the drive signal FOUT has a constant value as shown in the figure. Therefore, the feedback signal from FOUT deviates from the predetermined range above and below the F-side signal, and an H level abnormality detection signal is output from the NAND gate NAND2. In this case, the same abnormality detection signal is output for the feedback signal of ROUT.
なお、ナンドゲートＮＡＮＤ１，ＮＡＮＤ２に代えて排他的論理和（ＥＸＯＲ）回路を採用することもできる。これは、帰還信号は１つのレベルであり、コンパレータＣＰ２１，ＣＰ２２の両方からＨレベルが出力されることおよびコンパレータＣＰ２１，ＣＰ２２の両方からＨレベルが出力されることはないからである。 An exclusive OR (EXOR) circuit may be employed in place of the NAND gates NAND1 and NAND2. This is because the feedback signal is one level, and the H level is not output from both the comparators CP21 and CP22 and the H level is not output from both the comparators CP21 and CP22.
一方、駆動信号ＦＯＵＴの出力端Ｔ３が地絡した場合には、駆動信号ＦＯＵＴの帰還信号はグランドレベルになり、天落した場合には電源レベルになる。この場合もナンドゲートＮＡＮＤ２から異常検出信号が出力される。駆動信号ＲＯＵＴの出力端Ｔ１が地絡または天絡した場合には、ナンドゲートＮＡＮＤ１から異常検出信号が出力される。 On the other hand, when the output terminal T3 of the drive signal FOUT has a ground fault, the feedback signal of the drive signal FOUT becomes the ground level, and when it falls down, it becomes the power supply level. Also in this case, an abnormality detection signal is output from the NAND gate NAND2. When the output terminal T1 of the drive signal ROUT has a ground fault or a power fault, an abnormality detection signal is output from the NAND gate NAND1.
図１５には、コンパレータＣＰ２１（またはＣＰ２３）の構成が示されている。電源に一端が接続された定電流源ＣＳ６１の他端は抵抗Ｒ６１の一端に接続されている。抵抗Ｒ６１の他端はＰＮＰトランジスタＱ６１のエミッタに接続され、トランジスタＱ６１のコレクタはグランドに接続されている。そして、トランジスタＱ６１のベースには、Ｒ側信号が供給されている。 FIG. 15 shows the configuration of the comparator CP21 (or CP23). The other end of the constant current source CS61 having one end connected to the power supply is connected to one end of the resistor R61. The other end of the resistor R61 is connected to the emitter of the PNP transistor Q61, and the collector of the transistor Q61 is connected to the ground. The R side signal is supplied to the base of the transistor Q61.
抵抗Ｒ６１の上側（定電流源ＣＳ６１側）は、ＮＰＮトランジスタＱ６２のベースにそれぞれ接続されている。トランジスタＱ６２のコレクタは、エミッタが電源に接続されたＰＮＰトランジスタＱ６３のコレクタに接続されている。また、トランジスタＱ６２のエミッタは、エミッタがグランドに接続されたＮＰＮトランジスタＱ６４のコレクタに接続されている。ここで、トランジスタＱ６４は、そのベースコレクタ間が短絡されるとともにエミッタがグランドに接続され、定電流を流すＮＰＮ型のカレントミラー入力側トランジスタ（図示省略）のベースに接続されており、定電流を流す。 The upper side (constant current source CS61 side) of the resistor R61 is connected to the base of the NPN transistor Q62. The collector of the transistor Q62 is connected to the collector of a PNP transistor Q63 whose emitter is connected to the power supply. The emitter of the transistor Q62 is connected to the collector of an NPN transistor Q64 whose emitter is connected to the ground. Here, the transistor Q64 is connected to the base of an NPN-type current mirror input side transistor (not shown) in which the base collector is short-circuited and the emitter is connected to the ground and a constant current flows. Shed.
トランジスタＱ６３のベースは、エミッタが電源に接続されベースコレクタ間が短絡されたＰＮＰトランジスタＱ６５のベースに接続され、このトランジスタＱ６５のコレクタはＮＰＮトランジスタＱ６６のコレクタに接続されている。また、トランジスタＱ６６のエミッタは、トランジスタＱ６２のエミッタはトランジスタＱ６４のコレクタに接続されている。従って、トランジスタＱ６３トランジスタＱ６４は、カレントミラーを構成し同一の電流を流し、トランジスタＱ６２と、トランジスタＱ６６とが差動トランジスタとして機能する。 The base of the transistor Q63 is connected to the base of a PNP transistor Q65 whose emitter is connected to the power supply and the base collector is short-circuited, and the collector of the transistor Q65 is connected to the collector of the NPN transistor Q66. The emitter of the transistor Q66 is connected to the collector of the transistor Q64. Therefore, the transistor Q63 and the transistor Q64 constitute a current mirror and pass the same current, and the transistor Q62 and the transistor Q66 function as differential transistors.
トランジスタＱ６６のベースは、他端が電源に接続された定電流源ＣＳ６２の一端に接続されるとともに、コレクタがグランドに接続されたＰＮＰトランジスタＱ６７のエミッタに接続されている。そして、このトランジスタＱ６７のベースに駆動信号ＲＯＵＴを分圧した負帰還信号が供給されている。 The base of the transistor Q66 is connected to one end of a constant current source CS62 connected to the power supply at the other end, and to the emitter of a PNP transistor Q67 whose collector is connected to the ground. A negative feedback signal obtained by dividing the drive signal ROUT is supplied to the base of the transistor Q67.
また、トランジスタＱ６３のコレクタとトランジスタＱ６２のコレクタの接続点は、エミッタが電源に接続され、ベースコレクタ間が短絡されたＰＮＰトランジスタＱ６８のコレクタに接続されている。トランジスタＱ６８のベースはエミッタが電源に接続されたＰＮＰトランジスタＱ６９のベースに接続されており、このトランジスタＱ６９のコレクタは、エミッタがグランドに接続されたＮＰＮトランジスタＱ７０のコレクタに接続されるとともに出力端ＯＵＴに接続されている。なお、トランジスタＱ７０のベースはトランジスタＱ６４のベースとともにカレントミラー入力側トランジスタのベースに接続されており、定電流を流す。 The connection point between the collector of the transistor Q63 and the collector of the transistor Q62 is connected to the collector of a PNP transistor Q68 whose emitter is connected to the power supply and whose base collector is short-circuited. The base of the transistor Q68 is connected to the base of a PNP transistor Q69 whose emitter is connected to the power supply, and the collector of this transistor Q69 is connected to the collector of the NPN transistor Q70 whose emitter is connected to the ground and the output terminal OUT It is connected to the. The base of the transistor Q70 is connected to the base of the current mirror input side transistor together with the base of the transistor Q64, and a constant current flows.
トランジスタＱ６７は、駆動信号を分圧した負帰還信号に応じて動作し、これによってトランジスタＱ６６のベース電流が制御され、トランジスタＱ６６に流れる電流が制御される。 The transistor Q67 operates in accordance with a negative feedback signal obtained by dividing the drive signal, whereby the base current of the transistor Q66 is controlled and the current flowing through the transistor Q66 is controlled.
一方、トランジスタＱ６１のベースにはＲ側信号が供給されており、このＲ側信号によって電流量が制御される。この電流は、抵抗６１を流れ、ここでＯＢ２１に対応する電圧降下が発生する。従って、トランジスタＱ６２のベースには、Ｒ側信号のレベルに対し、トランジスタＱ６１のＶＢＥ分の電圧が上昇した信号に抵抗Ｒ６１における電圧降下分（電圧ＯＢ２１）が加算された電圧が印加されることになる。 On the other hand, an R side signal is supplied to the base of the transistor Q61, and the amount of current is controlled by the R side signal. This current flows through the resistor 61, where a voltage drop corresponding to OB21 occurs. Therefore, a voltage obtained by adding a voltage drop (voltage OB21) in the resistor R61 to a signal obtained by increasing the voltage corresponding to VBE of the transistor Q61 with respect to the level of the R-side signal is applied to the base of the transistor Q62. Become.
トランジスタＱ６２と、トランジスタＱ６６は、エミッタが共通接続されており、トランジスタＱ６３とトランジスタＱ６５はカレントミラーを構成しているため、帰還信号とＦ側信号のレベル差に応じた電流がトランジスタＱ６８に流れ、それがトランジスタＱ６９を介し、出力端ＯＵＴから出力される。なお、トランジスタＱ６１のＶＢＥは、トランジスタＱ６７のＶＢＥと相殺される。 Since the emitters of the transistor Q62 and the transistor Q66 are connected in common, and the transistor Q63 and the transistor Q65 constitute a current mirror, a current corresponding to the level difference between the feedback signal and the F-side signal flows to the transistor Q68. This is output from the output terminal OUT via the transistor Q69. Note that VBE of the transistor Q61 cancels out VBE of the transistor Q67.
このように、コンパレータＣＰ２１では、駆動信号ＲＯＵＴの分割信号と、Ｒ側信号に一定のオフセットを付加した電圧を比較して、その比較結果に応じて、差が所定値以上であるかを判定することができる。 As described above, the comparator CP21 compares the divided signal of the drive signal ROUT with the voltage obtained by adding a certain offset to the R-side signal, and determines whether the difference is equal to or greater than a predetermined value according to the comparison result. be able to.
図１６には、コンパレータＣＰ２２の構成を示してある。このコンパレータＣＰ２２は、コンパレータＣＰ２１に似た構成を有しているため、対応する部材には同一の番号を付している。 FIG. 16 shows the configuration of the comparator CP22. Since the comparator CP22 has a configuration similar to that of the comparator CP21, the corresponding members are assigned the same numbers.
トランジスタＱ６１のベースにＲ側信号が入力されるが、このトランジスタＱ６１のエミッタは直接定電流源ＣＳ６１に接続されており、抵抗Ｒ６１は省略されている。トランジスタＱ６１のエミッタと定電流源６１の接続点には、ＮＰＮトランジスタＱ７２のベースが接続されている。このトランジスタＱ７２のコレクタは電源に接続され、エミッタは、抵抗Ｒ６２、定電流源ＣＳ６３を介し、グランドに接続されている。そして、抵抗Ｒ６２と定電流源ＣＳ６３の接続点がトランジスタＱ６２のベースに接続されている。 An R-side signal is input to the base of the transistor Q61. The emitter of the transistor Q61 is directly connected to the constant current source CS61, and the resistor R61 is omitted. The base of the NPN transistor Q72 is connected to the connection point between the emitter of the transistor Q61 and the constant current source 61. The collector of the transistor Q72 is connected to the power supply, and the emitter is connected to the ground via the resistor R62 and the constant current source CS63. A connection point between the resistor R62 and the constant current source CS63 is connected to the base of the transistor Q62.
さらに、カレントミラーを構成するトランジスタＱ６５とトランジスタＱ６３において、トランジスタＱ６５ではなく、トランジスタＱ６３のベースコレクタ間が短絡され、トランジスタＱ６５とトランジスタＱ６６の両者のコレクタではなく、トランジスタＱ６３のコレクタとトランジスタＱ６２の両者のコレクタがトランジスタＱ６８のベースおよびコレクタに接続されている。 Further, in the transistors Q65 and Q63 constituting the current mirror, not the transistor Q65 but the base collector of the transistor Q63 is short-circuited, and not the collector of both the transistor Q65 and the transistor Q66 but both the collector of the transistor Q63 and the transistor Q62. Are connected to the base and collector of the transistor Q68.
従って、Ｒ側信号に応じてトランジスタＱ６１が動作し、これに応じてトランジスタＱ７１のベース電位が変化して、トランジスタＱ７２のエミッタ電位が変化して、抵抗Ｒ６２での電圧降下が変化して、トランジスタＱ６２のベース電位が変化する。この場合、トランジスタＱ７２のＶＢＥに抵抗Ｒ６２の電圧降下分を加算した電圧が図１２におけるオフセット電圧ＯＢ２２に該当する。 Accordingly, the transistor Q61 operates in response to the R-side signal, and accordingly, the base potential of the transistor Q71 changes, the emitter potential of the transistor Q72 changes, the voltage drop at the resistor R62 changes, and the transistor The base potential of Q62 changes. In this case, a voltage obtained by adding the voltage drop of the resistor R62 to VBE of the transistor Q72 corresponds to the offset voltage OB22 in FIG.
このようにして、Ｒ側信号に対し、抵抗Ｒ６２の電圧降下分だけ下がった電圧がトランジスタＱ６２のベースに供給され、これがトランジスタＱ６６のベースに印加される電圧と比較されて、トランジスタＱ６８に流れる電流が制御される。 In this way, a voltage that is reduced by the voltage drop of the resistor R62 with respect to the R-side signal is supplied to the base of the transistor Q62, which is compared with the voltage applied to the base of the transistor Q66, and the current flowing through the transistor Q68. Is controlled.
これによって、駆動信号ＲＯＵＴを分圧した帰還信号がＲ側信号より所定以上低いか否かが判定された信号が出力ＯＵＴに得られる。 As a result, a signal for which it is determined whether or not the feedback signal obtained by dividing the drive signal ROUT is lower than the R side signal by a predetermined value or more is obtained at the output OUT.
これらの構成は、駆動信号ＦＯＵＴと、Ｆ側信号を比較するコンパレータＣＰ２３，ＣＰ２４においても同一である。 These configurations are the same in the comparators CP23 and CP24 that compare the drive signal FOUT and the F-side signal.
さらに、上述の例では、駆動波形である、Ｆ側信号、Ｒ側信号についてオフセットして、駆動信号ＦＯＵＴ、ＲＯＵＴと比較した。しかし、比較は相対的なものであり、違う信号をオフセットしてもよい。例えば、帰還信号を上下に所定値オフセットした信号を形成しこれを駆動波形信号（Ｆ側信号またはＲ側信号）を比較してもよい。さらに、一方のコンパレータにおいては、駆動波形信号を一方向にオフセットしたものと帰還信号を比較し、他方のコンパレータにおいては、駆動波形信号と帰還信号を一方向にオフセットしたものと比較してもよい。 Furthermore, in the above-described example, the F-side signal and the R-side signal, which are drive waveforms, are offset and compared with the drive signals FOUT and ROUT. However, the comparison is relative and different signals may be offset. For example, a signal obtained by offsetting the feedback signal vertically by a predetermined value may be formed, and this may be compared with the drive waveform signal (F-side signal or R-side signal). Further, in one comparator, the feedback signal may be compared with the drive waveform signal offset in one direction, and in the other comparator, the drive waveform signal and the feedback signal may be compared with those offset in one direction. .
例えば、コンパレータＣＰ２１（ＣＰ２３）においては、帰還信号をそのまま負入力端に入力し、駆動波形をオフセットしてものを正入力端に入力し、コンパレータＣＰ２２（ＣＰ２４）においては、駆動波形をそのまま負入力端に入力し、帰還信号をオフセットしてものを正入力端に入力することでも、同様の比較が行える。 For example, in the comparator CP21 (CP23), the feedback signal is input as it is to the negative input terminal, and the drive waveform offset is input to the positive input terminal, and in the comparator CP22 (CP24), the drive waveform is input as it is negatively. The same comparison can be performed by inputting the signal at the terminal and offsetting the feedback signal into the positive input terminal.
図１７には、Ｒ側信号を帰還信号をオフセットした電圧を比較するコンパレータＣＰ２２（ＣＰ２４）の構成を示してある。 FIG. 17 shows the configuration of a comparator CP22 (CP24) that compares the R-side signal with a voltage obtained by offsetting the feedback signal.
図１５の構成と比べ、駆動波形側の入力についてはオフセットがないため、抵抗Ｒ６１が省略され、トランジスタＱ６１のエミッタがトランジスタＱ５２のベースに接続されている。また、トランジスタＱ６５ではなくトランジスタＱ６３のベースコレクタ間が短絡され、トランジスタＱ６５は図１６の構成のように短絡されていない。そして、図１６の構成と同様にトランジスタＱ６６のコレクタがトランジスタＱ６８のコレクタおよびベースに接続されている。 Compared to the configuration of FIG. 15, since there is no offset for the input on the drive waveform side, the resistor R61 is omitted, and the emitter of the transistor Q61 is connected to the base of the transistor Q52. Further, not the transistor Q65 but the base collector of the transistor Q63 is short-circuited, and the transistor Q65 is not short-circuited as in the configuration of FIG. Similarly to the configuration of FIG. 16, the collector of transistor Q66 is connected to the collector and base of transistor Q68.
この回路では、トランジスタＱ６７のベースに帰還信号が入力され、この帰還信号のレベルに対し、ＶＢＥだけ上昇した電圧が抵抗Ｒ６３の下側に得られ、それに対し抵抗Ｒ６３の電圧低下分だけ加算された電圧がトランジスタＱ６６のベースに印加される。従って、帰還信号に対し、所定電圧（抵抗Ｒ６３の電圧降下分）だけ上昇された電圧（オフセット電圧ＯＢ２２）がトランジスタＱ６６に印加され、これがトランジスタＱ６２のベース電圧と比較される。 In this circuit, a feedback signal is input to the base of the transistor Q67, and a voltage increased by VBE with respect to the level of the feedback signal is obtained below the resistor R63, and is added by the voltage drop of the resistor R63. A voltage is applied to the base of transistor Q66. Therefore, a voltage (offset voltage OB22) increased by a predetermined voltage (a voltage drop of the resistor R63) with respect to the feedback signal is applied to the transistor Q66, and this is compared with the base voltage of the transistor Q62.
この回路によって、行われる駆動波形と帰還信号の比較について図１８に示す。このように、コンパレータＣＰ２１においては、駆動信号ＲＯＵＴを分圧した信号とＲ側信号を上方にオフセットした信号との比較が行われる。通常時は、その差はオフセット電源ＯＢ２１の電圧が差になる。一方、コンパレータＣＰ２２においては、駆動信号ＲＯＵＴを分圧した信号と、上方にオフセットしたＲ側信号を下方にオフセットした信号との比較が行われる。通常時は、その差はオフセット電源ＯＢ２２の電圧が差になる。 FIG. 18 shows a comparison between the drive waveform and the feedback signal performed by this circuit. Thus, the comparator CP21 compares the signal obtained by dividing the drive signal ROUT with the signal obtained by offsetting the R-side signal upward. Normally, the difference is the voltage of the offset power supply OB21. On the other hand, the comparator CP22 compares a signal obtained by dividing the drive signal ROUT with a signal obtained by offsetting the R-side signal offset upward. In normal times, the difference is the voltage of the offset power supply OB22.
そして、図１９に示すように負荷ショートや、出力端の地絡または天絡などが生じた場合には、コンパレータＣＰ２２〜２４の少なくともいずれか１つの出力がＨレベルとなり異常が検出される。 Then, as shown in FIG. 19, when a load short circuit, a ground fault or a power fault at the output end occurs, at least one of the outputs of the comparators CP22 to CP24 becomes H level, and an abnormality is detected.
１０ ポンプケーシング、１２ ダイヤフラム、１４ ポンプ室、１６ 流入通路、１８ 流入口、２０ 流出通路、２２ 流出口、２４，２６ 逆止弁、３０ コンバータ、３２ カウンタ回路、ＡＰ１，ＡＰ２ 出力アンプ、ＢＦ１，ＢＦ２，ＢＦ１１ バッファアンプ、Ｃ１，Ｃ２ コンデンサ、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ１１，ＣＰ１２ コンパレータ、Ｄ１，Ｄ１１，Ｄ１２ ダイオード、Ｑ１〜Ｑ２，Ｑ１１〜Ｑ２５ トランジスタ、Ｒ１〜Ｒ７，Ｒ１１，Ｒ１２ 抵抗。 10 pump casing, 12 diaphragm, 14 pump chamber, 16 inflow passage, 18 inflow passage, 20 outflow passage, 22 outflow passage, 24, 26 check valve, 30 converter, 32 counter circuit, AP1, AP2 output amplifier, BF1, BF2 , BF11 buffer amplifier, C1, C2 capacitors, CP1, CP2, CP3, CP4, CP11, CP12 comparators, D1, D11, D12 diodes, Q1-Q2, Q11-Q25 transistors, R1-R7, R11, R12 resistors.
Claims (3)
信号電源に基づいて、前記負荷の駆動制御信号に応じて決定された電圧の駆動電源を発生する電源回路と、
前記信号電源を電源として、前記駆動制御信号に応じた振幅を有する負荷の駆動波形を発生する駆動波形発生手段と、
前記駆動電源を電源として、前記駆動波形を増幅し、前記駆動制御信号に応じた振幅であって、負荷を駆動する駆動信号を得る増幅回路と、
を有し、
前記増幅回路は、前記駆動波形と、前記駆動信号に応じて得られた帰還信号と比較し、両者を一致させるように動作するオペアンプを有し、
前記帰還信号が前記駆動波形を中心とした所定の範囲内から外れたことにより異常検出を行うことを特徴とする電圧出力ドライバー。 A voltage output driver for driving a load,
A power supply circuit that generates a drive power supply having a voltage determined according to a drive control signal of the load based on a signal power supply;
Drive waveform generating means for generating a drive waveform of a load having an amplitude corresponding to the drive control signal, using the signal power supply as a power supply;
An amplification circuit that amplifies the drive waveform using the drive power supply as a power supply, and obtains a drive signal having an amplitude corresponding to the drive control signal and driving a load;
Have
The amplifier circuit has an operational amplifier that compares the drive waveform with a feedback signal obtained according to the drive signal, and operates to match both,
A voltage output driver, wherein abnormality detection is performed when the feedback signal is out of a predetermined range centered on the drive waveform.
前記駆動波形発生手段は、前記制御電源電圧を電源とするデジタルアナログコンバータを含み、時間的に変化するデジタル値から前記駆動波形を出力することを特徴とする電圧出力ドライバー。 The voltage output driver according to claim 1,
The voltage output driver, wherein the drive waveform generation means includes a digital-analog converter using the control power supply voltage as a power supply, and outputs the drive waveform from a digital value that changes with time.
前記負荷は圧電素子であり、この圧電素子を用いたダイヤフラムを往復動させて駆動されることを特徴とする圧電ポンプ。 A voltage output driver according to claim 1 or 2 and a load driven by a drive signal that is an output of the voltage output driver,
The load is a piezoelectric element, and is driven by reciprocating a diaphragm using the piezoelectric element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008325834A JP5028400B2 (en) | 2008-12-22 | 2008-12-22 | Voltage output driver and piezoelectric pump |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008325834A JP5028400B2 (en) | 2008-12-22 | 2008-12-22 | Voltage output driver and piezoelectric pump |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010148325A JP2010148325A (en) | 2010-07-01 |
| JP5028400B2 true JP5028400B2 (en) | 2012-09-19 |
Family
ID=42568154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008325834A Expired - Fee Related JP5028400B2 (en) | 2008-12-22 | 2008-12-22 | Voltage output driver and piezoelectric pump |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5028400B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5944727B2 (en) * | 2012-04-19 | 2016-07-05 | オムロンヘルスケア株式会社 | Sphygmomanometer and pump drive system |
| WO2018135553A1 (en) | 2017-01-20 | 2018-07-26 | 株式会社村田製作所 | Fluid control device and sphygmomanometer |
| CN108649945B (en) * | 2018-05-31 | 2024-07-23 | 苏州攀特电陶科技股份有限公司 | Vibration driving circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106511A (en) * | 1998-09-29 | 2000-04-11 | Hitachi Ltd | Power amplifier ic |
| JP3648702B2 (en) * | 1998-12-01 | 2005-05-18 | 株式会社ルネサステクノロジ | Power amplifier IC and audio system |
| JP3705119B2 (en) * | 2000-11-17 | 2005-10-12 | 横河電機株式会社 | Power supply abnormal waveform detector |
| WO2005080793A1 (en) * | 2004-02-23 | 2005-09-01 | Nec Corporation | Piezoelectric pump driving circuit, and cooling system using the same |
-
2008
- 2008-12-22 JP JP2008325834A patent/JP5028400B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010148325A (en) | 2010-07-01 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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