JP5028044B2 - 半導体薄膜の製造方法 - Google Patents

Description

本発明は半導体薄膜の製造方法に関し、さらに詳細には、大面積の基板表面に均一な半導体薄膜を成膜するために好ましく用いられるプラズマＣＶＤ方法を用いた半導体薄膜の製造方法に関する。

液晶表示パネルの透明基板上に形成されるＴＦＴ（薄膜トランジスタ）アレイ、薄膜太陽電池、複写機の感光ドラム上の感光層などにおける種々の半導体薄膜の形成のために、プラズマＣＶＤ方法による薄膜の成膜技術が利用されている。近年、液晶表示パネルにおいては画面の大型化が望まれており、薄膜太陽電池においても大きな発電能力と生産効率の向上のために大面積化が求められている。そのため、大面積の半導体薄膜を形成することができるプラズマＣＶＤ方法やプラズマＣＶＤ装置が求められている。

図１５は従来のプラズマＣＶＤ装置の構成を模式的に表す縦断面図である。図１５のプラズマＣＶＤ装置（半導体薄膜製造装置）６１は大面積の半導体薄膜の製造に対応可能な縦型プラズマＣＶＤ装置であり、基本的に、真空チャンバー（成膜室）６２内に電極６５及び温調パネル（ヒータ）６６が備えられたものである。そして、使用時において、半導体薄膜を成膜すべき基板（基体）８０が装着された支持部材６８を真空チャンバー６２の上部から挿入し、電極６５と基板８０とが対向する位置に支持部材６８を配置する。

真空チャンバー６２はステンレススチールやアルミニウム合金等からなる直方体状の箱である。真空チャンバー６２には、図示しない排気真空ポンプ、配管、及び圧力調整弁等が接続され、真空チャンバー６２内を所定の圧力に減圧することが可能である。一方、電極６５はカソード電極として機能するものであり、図示しない高周波電力供給装置が接続されている。電極６５には、半導体薄膜を成膜するための原料ガスを供給するためのガス供給装置および配管（図示せず）が接続され、電極６５の電極面に開口形成されたガス流出孔から原料ガスが排出される。

図１６は基板８０と支持部材６８の要部の拡大断面図である。支持部材６８は中央に開口７６を有する矩形枠状をなし、開口７６の端部には段部７８が形成されている。基板８０の装着時において、段部７８に基板８０の一方の面（成膜面）の周辺部が係合し、さらに、基板８０の他方の面（裏面）には背板８１が配置される。背板８１は、支持部材６８の背面取付面開口部９２の周辺部に設けられたクランプ７９によって支持部材６８に着脱可能に固定されている。それによって、基板８０は支持部材６８に対して位置決めされ、かつ支持部材６８の開口７６から基板８０の一部が露出した状態で保持および固定される。基板８０の露出面８２は、支持部材６８の面状部８５によって包囲されている。面状部８５は基板８０の露出面８２とともに放電面を形成している。一般に、面状部８５は平坦で１つの平面からなる。
上記のように基板８０が支持部材６８に装着された状態において、基板８０と支持部材６８とが一体となって基板支持電極９１を構成し、電極６５に対向するように配置される。

図１７に示すように、支持部材６８に段部７８を設けずに基板８０と背板８１を保持および固定することもできる。図１７の基板８０は、支持部材６８の開口７６を裏面から覆うように配置され、さらに基板８０の裏面から背板８１が配置され、背面取付面開口部９２の周辺部に設けられた複数のクリップ７７によって支持部材６８に固定されている。

支持部材６８は、例えばＳＵＳ３０４やＳＵＳ４３０等のステンレススチールやアルミニウム合金等、場合によってはアルミニウム合金表面に別途コーティングされた耐熱性および剛性を有する材質によって形成されている。一方、背板８１は耐熱性と熱伝導の優れたカーボン等によって形成されている。また真空チャンバー６２内の温調パネル６６により、基板８０は背板８１を経由して一定温度に調整される。

基板８０の露出面８２に薄膜を成膜する手順は以下のとおりである。まず、図１５に示すように、基板８０の露出面８２が電極６５に対向する位置に、基板支持電極９１（基板８０が装着された支持部材６８）を配置する。このとき、電極６５と基板支持電極９１との間にプラズマ発生空間が形成される。次に、原料ガスを電極６５表面のガス流出孔（図示せず）からプラズマ発生空間に供給すると共に、真空チャンバー６２内がある一定圧力になるよう原料ガスの排気を実施する。次に、電極６５に高周波電力を印加し、電極６５と基板支持電極９１との間（プラズマ発生空間）にプラズマを発生させ、基板８０の露出面８２に半導体薄膜を成膜する。

なお、図１５に示すプラズマＣＶＤ装置では、基板８０の露出面８２が外側を向いて設置されるが、図１８に示すような露出面８２が内側を向いて設置される「１電極両面放電タイプ」のプラズマＣＶＤ装置もある。本プラズマＣＶＤ装置の場合には、基板８０が装着された支持部材６８は真空チャンバー６２の上部からではなく正面から水平方向に挿入されるのが通常である。

一般に、プラズマＣＶＤ方法及びプラズマＣＶＤ装置においては、成膜領域（プラズマ発生空間の一部であって、基板露出面を覆う領域）に生成するプラズマの均一性が、基板上に成膜される半導体薄膜の膜厚の均一性および均質性に大きな影響を与える。そのため、成膜領域におけるプラズマをより均一化するための工夫が行われている。例えば、特許文献１に記載の発明では、水平型ＣＶＤ装置において、カソード電極に給電される高周波電力の周波数がＶＨＦ帯にある場合に、大面積平行平板型成膜装置において周辺部でのプラズマ電界強度が減少するために、基板支持電極（アノード電極）と対向するカソード電極の周辺部電極間距離を周辺部で局所的に狭くすることで、周辺部のプラズマ電界強度を強め、成膜領域におけるプラズマの均一化を図っている。

一方、プラズマの均一性を大きく支配するのは電極間距離であり、特に大面積基板への成膜を行う際には、大型化された各電極間の平行度が重要となる。更に、生産性の向上を目的として成膜速度を向上させるために、電極に投入する高周波電力の投入パワーを大きくする、投入する電力の周波数を大きくする（高高周波数化）、またはチャンバー内の圧力を大きくし基板支持電極とカソード電極との間の電極間距離を小さくする、といったことが行なわれている。ところが、これらの場合には更に高精度な電極間の平行度が要求される。

特許文献２に記載の発明では、大面積の平行平板型高周波プラズマＣＶＤ装置において、基板の成膜面とカソード電極面との平行度を測定するための基準面を設定し、基板電極（成膜面）とカソード電極との電極間距離が１２ｍｍ以下の所定値で、基板電極とカソード電極の平行度を１ｍｍ以内に調整し、基板に成膜される半導体薄膜の膜厚分布のばらつきを所定範囲内に収めている。
特開平９−３１２２６８号公報 特開２００２−２７０５２７号公報

前述のように、大面積化および成膜速度の向上のために、大面積のカソード電極および基板を用い、電極間距離をできるだけ小さくし、高パワー・高周波数の電力を投入し、半導体薄膜の成膜が行われている。その際に問題となるのが、成膜領域におけるプラズマの安定・均一化である。すなわち、成膜時において基板上のプラズマが不均一であると、基板上の半導体薄膜の膜厚や膜質の分布が不均一となり、その局所的なバラツキにより、半導体薄膜全体の性能を低下させる大きな原因となる。そして、基板面積が大きくなるに従い、また成膜速度の向上を実現するための高周波電力のパワー増大や高高周波数化につれて、プラズマの均一性を保つことはより難しくなる。その際、重要となるのが、カソード電極の電極面の平面度、基板支持電極の平面度、及び、これらの電極間の平行度である。

しかしながら、１ｍ□程度やそれ以上の大面積基板に半導体薄膜を成膜するときは、カソード電極と基板支持電極のサイズがいずれも１ｍ□を越えることとなり、これらの平面度を保つこと、並びに、カソード電極と基板支持電極の平行度を保つことは、機械加工精度上、組み立て精度上あるいは真空時や加熱時の変形等により困難である。また、同じ１ｍｍの電極平面度の悪化や電極間の平行度の悪化であっても、電極間距離が２０ｍｍから１０ｍｍに小さくなった場合には、そのバラツキの割合としては５％から１０％と、その影響が大きくなる。その結果、電極間距離がより小さい場合には、成膜された半導体薄膜の膜厚・膜質のバラツキが大きくなり、半導体薄膜全体の性能は格段に低下する。

図１５に示す従来のプラズマＣＶＤ装置においては、電極６５の平面度、基板支持電極９１の平面度、及び、電極６５と基板支持電極９１との間（電極間）の平行度が理想的に保たれている場合には、図１９（ａ）に示すように、プラズマ発生空間内の成膜領域にプラズマ９５がうまく閉じ込められ、基板の周辺部までに均一な半導体薄膜が成膜される。しかしながら、電極間の平行度が保たれていない場合には、成膜領域におけるプラズマの均一性が低下し、基板の成膜面に成膜される半導体薄膜の均一性および均質性が低下する。

例えば、圧力領域や高周波電力の大きさによりその挙動は逆にもなり得るが、電極間距離が小さい場合には、成膜領域に閉じ込められるべきプラズマ９５が支持部材６８の面状部８５付近にまで広がってしまう。プラズマ９５の広がり具合はその電極間距離に依存し、その度合いが小さければ図１９（ｂ）の様な状態、大きければ図１９（ｃ）の様な状態となる。プラズマの広がりが小さい図１９（ｂ）の場合は、成膜領域におけるプラズマ９５の均一性低下が許容範囲に収まることもあるが、図１９（ｃ）の様にプラズマ９５の広がりが大きい場合には、支持部材６８の面状部８５でのプラズマ９５に全体のプラズマエネルギーを消耗され、その結果、基板８０の露出面８２上のプラズマ強度が弱くなり、露出面８２上に成膜される半導体薄膜の膜質が変化してしまうことがある。

また同じく、圧力領域や高周波電力の大きさによりその挙動は逆にもなり得るが、電極間距離が大きくなった場合には、図１９（ｄ）のように生成したプラズマ９５が収縮し、基板８０の露出面８２上にプラズマ９５が広がりきれず、露出面８２の周辺部で半導体薄膜の膜厚が薄くなったりし、膜質が変化してしまう。

特許文献２に記載のように、電極間距離の調整を緻密に実施することで、電極間の平行度はある程度改善される。しかしながら、基板支持電極およびカソード電極の製作精度や組立精度、更には真空や熱による変形により、それらの平面度を安定して確保することは難しい。

さらに、特許文献１に記載のように、水平型ＣＶＤ装置においても電極外縁部で電界強度が減少し、半導体薄膜の膜厚が薄くなる問題に対しては、カソード電極を外縁部にかけて除々に厚くなるテーパ状として電極間距離を小さくして、外縁部での電界分布の改善を実施している。しかしながら、電極間の平行度がよくない場合には、外縁部の電界強度が強くなり過ぎ、プラズマが不均一となり、半導体薄膜への悪影響が懸念される。また、カソード電極をテーパ状とするとカソード電極が汚れやすくなり、メンテナンス性が極度に落ちる。さらに、カソード電極の電極面に設けられたガス流出孔の付近をテーパ状とすると、ガス流出孔の長さが変化し、各ガス流出孔の圧力損失に差が生じることで、ガス供給量の不均一性が発生し、半導体薄膜の膜厚および膜質の均一性が損なわれるおそれがある。

本発明の目的は、プラズマを安定・均一化でき、大面積で均一な半導体薄膜を成膜することができるプラズマＣＶＤ方法を用いた半導体薄膜の製造方法を提供することにある。

上記した課題を解決するための請求項１に記載の発明は、 半導体薄膜を成膜すべき基体を支持部材に装着して該基体の一部又は全部を該支持部材から露出させ、電極を備えた成膜室内において基体露出面が電極面に対向するように前記支持部材を配置して、基体が装着された支持部材と電極との間にプラズマ発生空間を形成させ、前記電極に高周波電力を供給して放電を発生させ、基体露出面に半導体薄膜を成膜するプラズマＣＶＤ工程を含む半導体薄膜の製造方法であって、前記プラズマ発生空間にプラズマを遮蔽する壁を設けるものであり、前記支持部材は、基体露出面の外縁に位置し且つ前記電極面に対向する面状部を有し、前記面状部に前記壁を設け、前記面状部と前記基体露出面とは段部を形成しており、電極面と面状部との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下であり、前記段部は、面状部から基体露出面に向かって高さが小さくなるテーパ状に形成されていることを特徴とする半導体薄膜の製造方法ある。

本発明の半導体薄膜の製造方法は、プラズマＣＶＤ工程により半導体薄膜を成膜するものである。すなわち、本発明の半導体薄膜の製造方法は、支持部材に装着された基体に薄膜を成膜するものであり、基体が装着された支持部材と電極との間のプラズマ発生空間にプラズマを遮蔽する壁を設ける。本発明の半導体薄膜の製造方法では、プラズマ発生空間にプラズマを遮蔽する壁を設けるので、基体露出面を覆う領域（成膜領域）に生じたプラズマが成膜領域からプラズマ発生空間外に向かって広がろうとしても、壁に衝突し、プラズマが成膜領域に閉じ込められる。そのため、成膜領域においてプラズマがより均一化される。その結果、基体露出面に成膜される半導体薄膜の膜厚がより均一化され、膜質もより均質化されたものとなる。

また、本発明のプラズマＣＶＤ方法では、壁によりプラズマを成膜領域に閉じ込める構成を採用したので、電極の電極面の平面度、基板支持電極の平面度、電極間の平行度、といった他の要素の影響を吸収することができ、安定的に成膜領域のプラズマを均一化することができる。

また本発明の半導体薄膜の製造方法では、用いる支持部材の形状に特徴がある。すなわち、従来のプラズマＣＶＤ方法を用いる半導体薄膜の製造方法では、用いる支持部材の面状部は平坦で１つの平面からなるが、本発明の半導体薄膜の製造方法では、用いる支持部材の面状部にプラズマを遮蔽する壁を設ける。本発明の半導体薄膜の製造方法では、基体の支持部材として面状部に壁を設けたものを使用するので、成膜領域に生じたプラズマが、基体露出面から支持部材の面状部外に向かって広がろうとしても、面状部に設けられた壁に衝突し、プラズマが成膜領域に閉じ込められる。そのため、成膜領域においてプラズマがより均一化される。その結果、基体露出面に成膜される半導体薄膜の膜厚がより均一化され、膜質もより均質化されたものとなる。

また本発明の半導体薄膜の製造方法では、前記面状部と前記基体露出面とは段部を形成しており、電極面と面状部との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下である。かかる構成により、基体露出面から支持部材の面状部へのプラズマの変動が小さくなり、プラズマがより均一化される。

また本発明の半導体薄膜の製造方法では、前記段部は、面状部から基体露出面に向かって高さが小さくなるテーパ状に形成されている。かかる構成により、基体露出面から基体側電極対向面へのプラズマの変動が極めて小さくなり、プラズマがより均一化される。

請求項２に記載の発明は、半導体薄膜を成膜すべき基体を支持部材に装着して該基体の一部又は全部を該支持部材から露出させ、電極を備えた成膜室内において基体露出面が電極面に対向するように前記支持部材を配置して、基体が装着された支持部材と電極との間にプラズマ発生空間を形成させ、前記電極に高周波電力を供給して放電を発生させ、基体露出面に半導体薄膜を成膜するプラズマＣＶＤ工程を含む半導体薄膜の製造方法であって、前記プラズマ発生空間にプラズマを遮蔽する壁を設けるものであり、前記支持部材は、基体露出面の外縁に位置し且つ前記電極面に対向する面状部を有し、前記面状部に前記壁を設け、前記面状部は、基体露出面に隣接する基体側電極対向面と、該基体側電極対向面の基体露出面側とは反対側に隣接する端部側電極対向面とを有し、該基体側電極対向面と該端部側電極対向面とは、端部側電極対向面と電極面との距離が基体側電極対向面と電極面との距離よりも小さくなる段差を形成しており、前記壁は当該段差により形成されており、前記基体側電極対向面と前記基体露出面とは段部を形成しており、電極面と基体側電極対向面との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下であり、前記段部は、基体側電極対向面から基体露出面に向かって高さが小さくなるテーパ状に形成されていることを特徴とする半導体薄膜の製造方法である。

本発明の半導体薄膜の製造方法では、用いる支持部材の面状部に段差が設けられており、当該段差がプラズマを遮蔽する壁として機能する。すなわち、当該段差において、端部側電極対向面と電極面との距離は、基体側電極対向面と電極面との距離よりも小さい。換言すれば、当該段差は電極に向かって凸形状となるもので、かつ端部側電極対向面が基体側電極対向面に対して電極側に突出している。本発明の半導体薄膜の製造方法では、段差によりプラズマを遮蔽する壁が形成されているので、成膜領域に生じたプラズマが、基体露出面から支持部材の面状部に向かって広がろうとしても、面状部に設けられた段差（壁）に当たり、プラズマが成膜領域に閉じ込められる。そのため、成膜領域においてプラズマがより均一化される。その結果、基体露出面に成膜される半導体薄膜の膜厚がより均一化され、膜質もより均質化されたものとなる。

また本発明の半導体薄膜の製造方法では、前記基体側電極対向面と前記基体露出面とは段部を形成しており、電極面と基体側電極対向面との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下である。かかる構成により、基体露出面から支持部材の基体側電極対向面へのプラズマの変動が小さくなり、プラズマがより均一化される。

また本発明の半導体薄膜の製造方法では、前記段部は、基体側電極対向面から基体露出面に向かって高さが小さくなるテーパ状に形成されている。かかる構成により、基体露出面から基体側電極対向面へのプラズマの変動が極めて小さくなり、プラズマがより均一化される。

請求項３に記載の発明は、前記段差の高さは、前記電極面と前記基体露出面との距離の１／２０以上かつ１／３以下であることを特徴とする請求項２に記載の半導体薄膜の製造方法である。

本発明の半導体薄膜の製造方法では、段差の高さが所定の範囲に限定されている。かかる構成により、端部側電極対向面と電極面との距離をプラズマの発生に悪影響を及ぼさない程度に保ちながら、成膜領域に生じたプラズマが確実に閉じ込められる。

前記支持部材は開口を有する枠体からなり、前記基体の一部又は全部を該開口から露出させる構成が推奨される（請求項４）。また、前記基体は板体であり、基体露出面は該板体の一方の面の一部又は全部である構成も推奨される（請求項５）。

前記支持部材に複数の基体を並べて装着し、各々の基体の一部又は全部を支持部材から露出させ、複数の基体に対して半導体薄膜を成膜する構成が採用できる（請求項６）。

関連の発明は、上記した半導体薄膜の製造方法を行うための半導体薄膜製造装置であって、電極を備えた成膜室を有し、基体が保持された前記支持部材が前記成膜室に対して出し入れ可能であり、該支持部材が成膜室内で電極に対向して配置されることを特徴とする半導体薄膜製造装置である。

この発明は半導体薄膜製造装置にかかるものである。この半導体薄膜製造装置は本発明の半導体薄膜の製造方法を行うためのものであり、電極を備えた成膜室を有し、基体が保持された支持部材が成膜室に対して出し入れ可能であり、該支持部材が成膜室内で電極に対向して配置される。この半導体薄膜製造装置によれば、成膜領域に生じたプラズマがより均一化される。その結果、基体露出面に成膜される半導体薄膜の膜厚がより均一化され、膜質もより均質化されたものとなる。

複数の支持部材が配置可能である構成、前記成膜室が複数の電極を備える構成、及び、前記成膜室を複数備えた構成が採用できる。

本発明の半導体薄膜の製造方法によれば、成膜領域においてプラズマがより均一化される。その結果、基体露出面に成膜される薄膜の膜厚がより均一化され、膜質もより均質化されたものとなる。

図１は本発明の第一実施形態のプラズマＣＶＤ装置が備える成膜室の斜視図である。図２は図１のＡ−Ａ断面図である。図３は図１の成膜室に収納される基体キャリアの斜視図である。図４は図３の基体キャリアの分解斜視図である。図５は成膜室内における基体キャリアと電極との位置関係を示す一部破断斜視図である。図６は基体キャリアの内側の状態を示す一部破断斜視図である。図７は図６のＢ−Ｂ断面斜視図である。図８は成膜領域におけるプラズマの状態を模式的に表す断面図である。図９（ａ）はプラズマが収縮した場合のプラズマの状態を模式的に示す断面図、図９（ｂ）はプラズマが外周面上にはみ出た場合のプラズマの状態を模式的に示す断面図である。図１０は参考例のプラズマＣＶＤ装置の要部を示す断面図である。図１１は参考例のプラズマＣＶＤ装置の要部を示す断面図である。図１２は第二実施形態のプラズマＣＶＤ装置の要部を示す断面図である。図１３は第一実施形態における枠体の一例を示す断面図である。図１４は本発明の第三実施形態における基体キャリアの斜視図である。

図１に示すプラズマＣＶＤ装置（半導体薄膜製造装置）１は、基板（基体）の成膜面が内側を向いて設置される「１電極両面放電タイプ」のものである。図１に示すように、本実施形態（第一実施形態）のプラズマＣＶＤ装置１は成膜室２を中心として構成されるものであり、成膜室２において所望の基体に半導体薄膜を成膜する。成膜室２は直方体状の箱体であり、その正面には成膜室出入口３が設けられている。成膜室出入口３には気密性を備えたシャッターが設けられており、シャッターを開閉することで成膜室２内に基体を出し入れすることができる。成膜室２には、排気真空ポンプ、配管、及び圧力調整弁等（いずれも図示せず）が接続されており、成膜室２の内部は所定の圧力に減圧可能である。

図２に示すように、成膜室２はその内部に電極５とヒータ６ａ，６ｂを備える。
電極５は細長い直方体状であり、成膜室２の天面から垂下され、成膜室２の略中央に縦置きされている。電極５と成膜室２の底面との間、および電極５とヒータ６ａ，６ｂとの間にはいずれも隙間がある。電極５の表面（電極面）にはガス流入孔（図示せず）が設けられており、該ガス流入孔には原料ガス供給装置（図示せず）が接続されている。さらに、電極５には高周波電量供給装置（図示せず）が接続されている。電極５はカソード電極として機能する。
ヒータ６ａ，６ｂは細長い直方体状であり、成膜室２の内壁に取り付けられている。すなわち、ヒータ６ａ，６ｂは電極５を挟んで平行に位置している。

本実施形態における成膜室２、電極５、及びヒータ６ａ，６ｂは、それぞれ、図１５，１９に示した従来のプラズマＣＶＤ装置における真空チャンバー６２、電極６５、及び温調パネル６６と基本的に同じものである。

電極５とヒータ６ａとの隙間、および電極５とヒータ６ｂとの隙間には、基体キャリア７の一部が挿入されている。ここで、基体キャリア７の構成について説明する。なお図２においては、基体キャリア７の詳細な形状は省略して示している。図３に示すように、基体キャリア７は細長い台車に２枚の枠体（支持部材）８を対向して立設したような形状を有する。すなわち、基体キャリア７は、直方体状のキャリアベース１０を有し、その両側に合計４個の車輪１１が設けられている。また、キャリアベース１０の底面には、ラック１２が取り付けられている。

キャリアベース１０の上面側の長辺部には、２枚の枠体（支持部材）８が平行に対向して設けられている。枠体８どうしの間は空隙１５となっている。すなわち、キャリアベース１０と２枚の枠体８によって上向きの「コ」の字形状をなしている。
図３，４に示すように、枠体８には正方形の開口１６が設けられている。そして、開口１６の周囲にはクリップ１７が多数設けられている。すなわち、基体キャリア７には合計２個の開口１６が設けられている。

基体キャリア７の枠体８には、図３，４に示すようにガラス基板（基体）２０と背板２１とが取り付けられており、これらをクリップ１７が押さえている。すなわち、基体キャリア７には計２枚のガラス基板（基体）２０が装着されている。そして、枠体８に装着されたガラス基板（基体）２０はその一部を開口１６から露出しており、かつ当該露出面（基体露出面）２２は対向する枠体８の内側を向いている。なお、図３ではガラス基板２０を省略している。

本実施形態のプラズマＣＶＤ装置１の成膜室２における、基体キャリア７と電極５との位置関係は、図５に示すものとなる。すなわち、電極５の両面を２枚の枠体８が挟んで位置し、枠体８に装着されたガラス基板２０の露出面（基体露出面）２２がそれぞれ電極５に対向する。電極５とガラス基板２０の露出面２２とは、互いに平行に位置している。さらに、基体キャリア７の２個の枠体８の外側にヒータ６ａ，６ｂが位置する（図２）。

本実施形態のプラズマＣＶＤ装置（半導体薄膜製造装置）１では、ガラス基板（基体）２０が装着される枠体（支持部材）８の形状に特徴がある。図６，７に示すように、枠体８にはガラス基板２０が装着されており、ガラス基板２０の一部が開口１６から露出し、露出面２２を形成している。そして、枠体８は露出面２２の周囲に面状部２５を有する。従来のプラズマＣＶＤ装置では枠体８の面状部２５が一平面からなり且つ平坦である。しかし、本実施形態のプラズマＣＶＤ装置１では、面状部２５が内周面（基体側電極対向面）２６と外周面（端部側電極対向面）２７とで構成されており、さらに、内周面２６と外周面２７とが段差（壁）２８を形成している。そして、外周面２７が内周面２６に対して内側（電極５側）に突出している。
またさらに、内周部２６と露出面２２との間には段部３０が設けられており、内周面２６が露出面２２に対して内側（電極５側）に突出している。さらに、段部３０は内周部２６から露出面２２に向かってその高さが小さくなるテーパ状に形成されている。
なお、図７では背板２１を省略している。

次に、本実施形態のプラズマＣＶＤ装置（半導体薄膜製造装置）を使用したプラズマＣＶＤ方法による半導体薄膜の製造方法について、プラズマＣＶＤ装置の作用とともに説明する。
本実施形態のプラズマＣＶＤ装置１によりガラス基板（基体）２０に薄膜を成膜する場合には、まず、基体キャリア７を成膜室２から取り出しておき、ガラス基板（基体）２０を背板２１と共に装着する。一方、成膜室２の成膜室出入口３０に設けられたシャッターを閉め、成膜室２内の空気を排気し、減圧する。さらに、ヒータ６ａ，６ｂを運転し、所定温度に昇温しておく。次に、ガラス基板２０が装着された基体キャリア７を成膜室出入口３０から挿入し、図２，５に示すような位置関係となるように固定する。このとき、成膜室２内の減圧が解除されないように、密閉系を保ったままで基体キャリア７を挿入する。例えば、成膜室出入口３０と密閉状態で接合できる移動用チャンバーに基体キャリア７をセットしておき、移動用チャンバーを成膜室出入口３０と接合し、シャッターを開け、基体キャリア７を成膜室出入口３０から挿入することができる。この際、移動用チャンバーにヒータを設けておき、移動用チャンバー内で基体キャリア７に装着されたガラス基板２０を予め加熱しておいてもよい。
次に、電極５に設けられたガス流入孔から原料ガスを供給すると共に、電極５に高周波電力を供給する。そして、電極５と基体キャリア７の枠体８との間（プラズマ発生空間）にグロー放電を発生させて原料ガスのプラズマを発生させ、ガラス基板２０の露出面２２に半導体薄膜を成膜する。なおこの際、ガラス基板２０と枠体８とが一体となって１つの電極（基板支持電極３１）を構成する。換言すれば、ガラス基板２０が装着された枠体８が基板支持電極３１である。そして、電極５と基板支持電極３１との間がプラズマ発生空間となり、プラズマ発生空間のうちガラス基板２０の露出面２２を覆う領域が成膜領域となる。基板支持電極３１はアノード電極として機能する。

図８は成膜領域におけるプラズマの状態を模式的に表す断面図である。図８に示すように、本実施形態においては、内周面２６と外周面２７とにより形成されている段差（壁）２８によって成膜領域に発生したプラズマ３５の不必要な広がりが阻害され、成膜領域にプラズマ３５が閉じ込められる形となる。すなわち、段差２８がプラズマ３５を遮蔽する壁として機能する。その結果、成膜領域においてプラズマ３５が均一化し、ガラス基板２０の露出面２２に成膜される半導体薄膜は、その膜厚と膜質が均一なものとなる。

ここで、電極５と基体支持電極３１との距離（電極間距離）がより大きくなった場合について考察する。圧力領域や高周波電力の大きさによりその挙動は逆にもなり得るが、電極間距離が大きくなると、プラズマが収縮した状態となりやすい。しかし、本実施形態ではその収縮は面状部２５の内周面２６上で起こるのみであり、プラズマ３５の状態は図９（ａ）に示すようなものとなり、ガラス基板２０の露出面２２上ではプラズマの均一性が保たれる。すなわち、本実施形態においては、成膜領域のプラズマ３５が図１９（ｄ）に示すような状態とはならない。
一方、電極間距離がより小さくなった場合について考察する。圧力領域や高周波電力の大きさによりその挙動は逆にもなり得るが、電極間距離が小さくなるとプラズマの広がりが大きくなる。しかし、本実施形態では段差（壁）２８があるので、図８に示すように、プラズマ３５が外周面２７上にはみ出ることなく成膜領域に閉じ込められる。また、プラズマの広がりが極めて大きい場合には、発生したプラズマ３５が面状部２５の内周面２６上を超えて外周面２７上にはみ出ることもある。しかし、この場合でも段差（壁）２８があるのではみ出るプラズマ３５の量は少なく、プラズマ３５の状態は図９（ｂ）に示すようなものとなり、結果的にガラス基板２０の露出面２２上ではプラズマ３５の均一性が保たれる。つまり、本実施形態においては、成膜領域のプラズマ３５が図１９（ｃ）に示すような状態とはならない。
このように、本実施形態のプラズマＣＶＤ装置１によれば、成膜領域におけるプラズマの均一性が電極間距離により大きな影響を受けることはない。

なお、段差２８の高さとしては、電極間距離、電極５に投入される電力のパワー及び周波数、成膜室２内の圧力等によって適当な高さを選択すればよいが、例えば、電極５と露出面２２との間の距離の１／２０以上かつ１／３以下の範囲とすることができる。すなわち、電極間に発生したプラズマを効率よく閉じ込めるためには、段差２８の高さはできるだけ大きい方がよいが、外周面２７が電極５に近づきすぎると、外周面２７と電極５との間に異常放電が起こり、プラズマの発生に大きな支障が出る。一方、段差の高さが低すぎると、成膜領域にプラズマを効率よく閉じ込められない。そこで、段差２８の高さを電極５と露出面２２との間の距離の１／２０以上かつ１／３以下の範囲にすることで、外周面２７と電極５との間に異常放電が起こらず且つ電極間に発生したプラズマが成膜領域に効率よく閉じ込められる。

また本実施形態では、内周部２６と露出面２２との間には段部３０が設けられており、内周面２６が露出面２２に対して内側（電極５側）に突出している。さらに、段部３０は、その高さが内周部２６から露出面２２に向かって小さくなるテーパ状に形成されている。これにより、露出面２２から内周面２６に至る過程でプラズマの変動がより小さく抑えられる。
段部３０の高さはできるだけ小さい方が好ましいが、例えば、０．５ｍｍ以上かつ４．０ｍｍ以下の範囲とすればよい。すなわち、０．５ｍｍ未満とすることは、枠体８の機械加工精度、加工の難易度、及び枠体８のガラス基板２０を保持する際の強度等の面で困難である。一方、４．０ｍｍを越えると面状部２５上のプラズマの状態に影響を与え、成膜領域におけるプラズマの均一性に悪影響が出るおそれがある。

なお、本発明のプラズマＣＶＤ方法およびプラズマＣＶＤ装置においては、より高いプラズマの閉じ込め効果が得られるのは電極間距離が２０ｍｍ以下の場合であるが、これに限定されるものではない。なお、電極間距離を６ｍｍ以下とすると、一般に段差の形成が難しくなるので、現実的な電極間距離は６ｍｍ〜２０ｍｍであり、この場合には、例えば、生産性を考慮した２００ｍＷ／ｃｍ²以上の投入パワーにて、成膜時のガス圧の範囲を１００Ｐａ〜２０００Ｐａとすると、成膜領域に発生するプラズマは均一なものとなる。

上記した第一実施形態のプラズマＣＶＤ装置１では、枠体（支持部材）８に設けられた段部３０がテーパ状に形成されていたが、段部３０がテーパ状に形成されていない例を示す。図１０は参考例のプラズマＣＶＤ装置の要部を示す断面図である。図１０のプラズマＣＶＤ装置（半導体薄膜製造装置）においては、枠体（支持部材）４２の段部４３はテーパ状に形成されていないが、段差２８によるプラズマの閉じ込め効果により成膜領域のプラズマは十分均一なものとなる。段部４３の高さは、例えば、第一実施形態と同様に０．５ｍｍ以上かつ４．０ｍｍ以下の範囲とすればよい。

上記した実施形態では枠体の面状部に段差を設けることで、成膜領域にプラズマを閉じ込めたが、段差以外の手段で成膜領域にプラズマを閉じ込めることもできる。図１１は参考例のプラズマＣＶＤ装置の要部を示す断面図である。図１１のプラズマＣＶＤ装置（半導体薄膜製造装置）では、枠体４６の面状部４７が従来のプラズマＣＶＤ装置と同様に平坦かつ一平面からなる。そして、プラズマ発生空間に枠体４６とは別の部材からなる壁４８を設けることにより、成膜領域にプラズマを閉じ込めている。なお、壁４８を構成する部材は、例えば成膜室の内壁に設けられており、当該部材が面状部４７の一部を覆うことにより、壁４８が形成されている。

壁４８を枠体の面状部に直接設けることもできる。図１２は第二実施形態のプラズマＣＶＤ装置の要部を示す断面図である。図１２のプラズマＣＶＤ装置（半導体薄膜製造装置）では、枠体（支持部材）５２の面状部５３に壁５４を設け、成膜領域にプラズマを閉じ込めている。
なお、図８〜１２ではいずれもクリップ１７と背板２１を省略している。

上記した実施形態のうち、枠体の面状部に段差または壁を設ける場合には、面状部を削り出すことで段差または壁を形成してもよいし、平坦な面状部に段差または壁に相当するする部材を貼り付けて形成させてもよい。図１３は第一実施形態における枠体の一例を示す断面図である。図１３の枠体８は、外周面２７を構成する第一の部材５５と、内周面２６を構成する第二の部材５６とを組み合わせることにより形成されている。そして、段差２８は、第一の部材５５と第二の部材５６とにより形成されている。テーパ状の段部３０は第二の部材５６の一部からなる。

上記したいずれの実施形態においても、段差２８と壁４８，５４についてはガラス基板２０の露出面２２の四辺全てに設けてもよいし、一部の辺に設けてもよい。

本実施形態ではガラス基板２０の成膜面が内側を向いて設置される「１電極両面放電タイプ」の例を示したが、図１５に示すようなガラス基板の成膜面（露出面）が外側を向いて配置されるタイプのプラズマＣＶＤ装置にも本実施形態の構成が全く同様に適用できる。図１４は本発明の第三実施形態における基体キャリアの斜視図である。図１４に示す実施形態では、成膜室内において基体キャリア５７の枠体８がヒータ６を挟むような位置関係になる。
すなわち、本実施形態における基体キャリア５７は、成膜室の上部から出し入れするものであり、下向きの「コ」の字形状をなす。そして、基体キャリア５７は２枚の枠体８を有し、枠体８は面状部２５が外側を向くように互いに平行に設けられている。すなわち、第一実施形態の基体キャリア７と本実施形態の基体キャリア５７とでは、枠体８の取り付け方向が逆である。そして、成膜室内における基体キャリア５７とヒータ６との位置関係は、図１４に示すようになる。すなわち、２枚の枠体８が１個のヒータ６を挟むように位置することとなり、ガラス基板（基体）２０の露出面２２が電極（図示せず）に対向する。本実施形態のプラズマＣＶＤ装置の作用は、第一実施形態のプラズマＣＶＤ装置１の作用と基本的に同じである。

上記した実施形態では、いずれもガラス基板（基体）と電極を垂直方向に配置して対向させているが、垂直方向以外の方向にこれらを配置してもよい。例えば、ガラス基板（基体）と電極を水平方向に配置して対向させてもよい。この場合、電極面を下面、基体露出面を上面としてもよいし、基体露出面を下面、電極面を上面としてもよい。すなわち、本発明の半導体薄膜の製造方法および半導体薄膜製造装置は、基体と電極の配置方向に関わらず、その作用効果を発揮する。

上記した実施形態では、基体キャリアに設けられた枠体１枚につきガラス基板（基体）が１枚装着されていたが、複数のガラス基板が装着される実施形態も可能である。また、上記した実施形態では、成膜室内に設置される基体キャリアの数が１個であったが、複数の基体キャリアが設置できる実施形態も可能である。さらに、上記した実施形態のプラズマＣＶＤ装置は１個の成膜室を有するものであったが、複数の成膜室を有する実施形態も可能である。

また、上記した実施形態では電極５をカソード電極、基板支持電極３１をアノード電極としたが、逆でも全く同一の効果が得られる。すなわち、段差２８や壁４８，５４が設けられている限り、成膜領域におけるプラズマは均一なものとなる。

また、上記した実施形態では電極５が平行平板電極であったが、電極５はラダー電極であってもよい。

本発明の半導体薄膜の製造方法は、例えば、薄膜太陽電池の製造に使用することができる。すなわち、本発明の半導体薄膜の製造方法によってシリコン系光電変換層を形成させることにより、シリコン系光電変換層を有する薄膜太陽電池を製造することができる。

以下に実施例をもって本発明を具体的に説明するが、本発明は実施例に限定されるものではない。

図１〜９に示した第一実施形態のプラズマＣＶＤ装置を用い、種々の条件で、ガラス基板に半導体薄膜の成膜を行った。すなわち、縦９５０ｍｍ、横９８０ｍｍのガラス基板２０を基体キャリア５７の枠体８に装着し、基体支持電極３１とした。この基体支持電極３１を成膜室に導入し、基体支持電極３１を電極５に対向させて配置した。電極間距離（電極５の表面とガラス基板２０の露出面２２との距離）は９ｍｍとした。なお、電極５と基板支持電極３１については、それらの平面度がいずれも０．３ｍｍ以内となるように製作および組立てを行った。成膜条件として、電極５と基板支持電極３１との平行度を３種類、段差２８（枠体８の内周面２６と外周面２７とで形成される）の高さを５種類に振り、計１５種類の条件で成膜を行った。ここで、電極５と基板支持電極３１との平行度は、電極間距離の−５％〜＋５％、同−１０％〜＋１０％、同−１５％〜＋１５％の３種類とした。また段差２８の高さは、段差２８の高さの電極間距離に対する比をｋとして、ｋ＝０（電極間距離の０倍。段差なし。）、ｋ＝１／２０（電極間距離の１／２０倍）、ｋ＝１／１０（電極間距離の１／１０倍）、ｋ＝１／５（電極間距離の１／５倍）、及び、ｋ＝１／３（電極間距離の１／３倍）の５種類とした。なお、段部３０の高さは２ｍｍの固定値とし、かつテーパ状に形成した。これらの条件で半導体薄膜の成膜を行い、成膜された半導体薄膜の膜厚分布（％）を測定した。

結果を第１表に示す。すなわち、電極間の平行度が−５％〜＋５％のとき、段差２８を設けない場合（ｋ＝０）には膜厚分布が「±１９％」であったが、段差２８を設けた場合（ｋ＝１／２０、１／１０、１／５、１／３）はいずれも膜厚分布が「±１０％以下」と良好であった。

また、電極間の平行度を−１０％〜＋１０％とやや悪化させたとき、段差２８を設けない場合（ｋ＝０）には膜厚分布が「±３８％」と急激に悪化した。しかし、段差２８を設けた場合でｋ＝１／５とｋ＝１／３のときはいずれも膜厚分布が「±１０％以下」と良好な値を保っていた。また、ｋ＝１／２０とｋ＝１／１０のときは、膜厚分布はやや悪化したが、段差２８を設けない場合（ｋ＝０）に比べてその悪化度は小さかった。

また、電極間の平行度を−１５％〜＋１５％とさらに悪化させたとき、段差２８を設けない場合（ｋ＝０）には膜厚分布が「±５０％以上」とさらに悪化した。しかし、段差２８を設けた場合でｋ＝１／３のときは膜厚分布が「±１０％以下」と良好な値を保っていた。また、ｋ＝１／２０、ｋ＝１／１０、及びｋ＝１／５のときはいずれも膜厚分布がやや悪化したが、段差２８を設けない場合（ｋ＝０）に比べてその悪化度は小さかった。

以上より、基体キャリア７の枠体８に段差２８を設けることにより、ガラス基板２０の露出面２２に成膜される半導体薄膜の膜厚を均一化することができた。これは、段差２８によって発生したプラズマが閉じ込められ、成膜領域においてプラズマが均一化されたことによると考えられた。

本発明の第一実施形態のプラズマＣＶＤ装置が備える成膜室の斜視図である。 図１のＡ−Ａ断面図である。 図１の成膜室に収納される基体キャリアの斜視図である。 図３の基体キャリアの分解斜視図である。 成膜室内における基体キャリアと電極との位置関係を示す一部破断斜視図である。 基体キャリアの内側の状態を示す一部破断斜視図である。 図６のＢ−Ｂ断面斜視図である。 成膜領域におけるプラズマの状態を模式的に表す断面図である。 （ａ）はプラズマが収縮した場合のプラズマの状態を模式的に示す断面図、（ｂ）はプラズマが外周面上にはみ出た場合のプラズマの状態を模式的に示す断面図である。 参考例のプラズマＣＶＤ装置の要部を示す断面図である。 参考例のプラズマＣＶＤ装置の要部を示す断面図である。 第二実施形態のプラズマＣＶＤ装置の要部を示す断面図である。 第一実施形態における枠体の一例を示す断面図である。 本発明の第三実施形態における基体キャリアの斜視図である。 従来のプラズマＣＶＤ装置の構成を模式的に表す縦断面図である。 従来のプラズマＣＶＤ装置における基板と支持部材の要部の拡大断面図である。 従来の別のプラズマＣＶＤ装置における基板と支持部材の要部の拡大断面図である。 １電極両面放電タイプのプラズマＣＶＤ装置の構成を模式的に表す縦断面図である。 従来のプラズマＣＶＤ装置におけるプラズマの状態を模式的に示す断面図であり、（ａ）は理想的な状態、（ｂ）はプラズマの広がり具合が小さい場合の状態、（ｃ）はプラズマの広がり具合が大きい場合の状態、（ｄ）はプラズマが収縮した場合の状態を示す。

１ プラズマＣＶＤ装置（半導体薄膜製造装置）
２ 製膜室
５ 電極
８ 枠体（支持部材）
１６ 開口
２０ ガラス基板（基体）
２２ 露出面（基体露出面）
２５ 面状部
２６ 内周面（基体側電極対向面）
２７ 外周面（端部側電極対向面）
２８ 段差（壁）
３０ 段部
４２ 枠体（支持部材）
４６ 枠体（支持部材）
４７ 面状部
５２ 枠体（支持部材）
５３ 面状部
５４ 壁

Claims (6)

1. 半導体薄膜を成膜すべき基体を支持部材に装着して該基体の一部又は全部を該支持部材から露出させ、電極を備えた成膜室内において基体露出面が電極面に対向するように前記支持部材を配置して、基体が装着された支持部材と電極との間にプラズマ発生空間を形成させ、前記電極に高周波電力を供給して放電を発生させ、基体露出面に半導体薄膜を成膜するプラズマＣＶＤ工程を含む半導体薄膜の製造方法であって、前記プラズマ発生空間にプラズマを遮蔽する壁を設けるものであり、前記支持部材は、基体露出面の外縁に位置し且つ前記電極面に対向する面状部を有し、前記面状部に前記壁を設け、前記面状部と前記基体露出面とは段部を形成しており、電極面と面状部との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下であり、前記段部は、面状部から基体露出面に向かって高さが小さくなるテーパ状に形成されていることを特徴とする半導体薄膜の製造方法。
2. 半導体薄膜を成膜すべき基体を支持部材に装着して該基体の一部又は全部を該支持部材から露出させ、電極を備えた成膜室内において基体露出面が電極面に対向するように前記支持部材を配置して、基体が装着された支持部材と電極との間にプラズマ発生空間を形成させ、前記電極に高周波電力を供給して放電を発生させ、基体露出面に半導体薄膜を成膜するプラズマＣＶＤ工程を含む半導体薄膜の製造方法であって、前記プラズマ発生空間にプラズマを遮蔽する壁を設けるものであり、前記支持部材は、基体露出面の外縁に位置し且つ前記電極面に対向する面状部を有し、前記面状部に前記壁を設け、前記面状部は、基体露出面に隣接する基体側電極対向面と、該基体側電極対向面の基体露出面側とは反対側に隣接する端部側電極対向面とを有し、該基体側電極対向面と該端部側電極対向面とは、端部側電極対向面と電極面との距離が基体側電極対向面と電極面との距離よりも小さくなる段差を形成しており、前記壁は当該段差により形成されており、前記基体側電極対向面と前記基体露出面とは段部を形成しており、電極面と基体側電極対向面との距離は電極面と基体露出面との距離よりも小さく、前記段部の高さが０．５ｍｍ以上かつ４．０ｍｍ以下であり、前記段部は、基体側電極対向面から基体露出面に向かって高さが小さくなるテーパ状に形成されていることを特徴とする半導体薄膜の製造方法。
3. 前記段差の高さは、前記電極面と前記基体露出面との距離の１／２０以上かつ１／３以下であることを特徴とする請求項２に記載の半導体薄膜の製造方法。
4. 前記支持部材は開口を有する枠体からなり、前記基体の一部又は全部を該開口から露出させることを特徴とする請求項１乃至３のいずれか１項に記載の半導体薄膜の製造方法。
5. 前記基体は板体であり、基体露出面は該板体の一方の面の一部又は全部であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体薄膜の製造方法。
6. 前記支持部材に複数の基体を並べて装着し、各々の基体の一部又は全部を支持部材から露出させ、複数の基体に対して半導体薄膜を成膜することを特徴とする請求項１乃至５のいずれか１項に記載の半導体薄膜の製造方法。

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