JP5018475B2 - Semiconductor circuit device and method of manufacturing the semiconductor circuit device - Google Patents
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Description
本発明は、高集積LSIに好適な、支持基板上に形成されたfin型FETを構成素子として有する半導体集積回路装置及びその製造方法に関する。特に、構成素子間を接続するのに、支持基板中の溝に埋め込まれた配線を用いた半導体集積回路装置及びその製造方法に関する。 The present invention relates to a semiconductor integrated circuit device having a fin-type FET formed on a support substrate as a constituent element, suitable for a highly integrated LSI, and a method for manufacturing the same. In particular, the present invention relates to a semiconductor integrated circuit device using a wiring embedded in a groove in a support substrate and a manufacturing method thereof for connecting constituent elements.
今日の高集積LSIは、膨大な数の論理マクロセルにより構成される。従って、LSIの機能向上のため、LSIの高集積化が要求されているが、それは、そのまま論理マクロセルへの縮小化の要求となる。ここで、論理マクロセルとは、NOT回路、NAND回路等のロジック回路であって、その回路レイアウトがパターン化された結果、セル化されたものである。従って、論理マクロセルの縮小化は、その構成要素であるMOSFET(Metal
Oxide Semiconductor Field-Effect-Transistor)デバイスのサイズの縮小化によるところが大きい。
ところで、MOSFETのサイズ縮小には、MOSFETのカットオフ時におけるソースとドレイン間の電流の増大、及び、アクティブ時の駆動電流の減少を伴い、サイズ縮小化と次世代において期待される性能向上の維持との両立は困難であった。そのため、MOSFET用の領域として、絶縁支持基板上に孤立した、シリコン(Si)の立体的な領域(以下、「fin領域」という)を設け、絶縁支持基板と接するFin領域の面を除いて、ゲート電極を帯状態に配置するMOSFETの構造(以下、「fin型FET」という)が採用されつつある。MOSFET用の領域を孤立させることで、基板に起因するソースとドレイン間の電流を減少させることができるからである。また、ゲート電極を帯状態に配置することにより、fin領域の表面におけるソースとドレイン間の電流経路を遮断できるからである。さらに、立体的なFin領域の側面も電流経路として利用できるため、fin型FETの駆動電流は増大するからである。Today's highly integrated LSI is composed of a huge number of logic macrocells. Therefore, in order to improve the function of the LSI, higher integration of the LSI is required. However, this is a request for reducing the size of the logic macro cell as it is. Here, the logic macrocell is a logic circuit such as a NOT circuit or a NAND circuit, and is formed into a cell as a result of patterning the circuit layout. Therefore, the miniaturization of the logic macrocell is reduced by its MOSFET (Metal
Oxide Semiconductor Field-Effect-Transistor) This is largely due to device size reduction.
By the way, reducing the size of the MOSFET involves increasing the current between the source and drain when the MOSFET is cut off, and reducing the drive current when active, thereby reducing the size and maintaining the performance improvements expected in the next generation. It was difficult to achieve both. Therefore, as a region for MOSFET, an isolated three-dimensional region of silicon (Si) (hereinafter referred to as `` fin region '') is provided on the insulating support substrate, except for the surface of the Fin region that is in contact with the insulating support substrate. MOSFET structures (hereinafter referred to as “fin type FETs”) in which gate electrodes are arranged in a band state are being adopted. This is because the current between the source and the drain caused by the substrate can be reduced by isolating the MOSFET region. Moreover, it is because the current path between the source and the drain on the surface of the fin region can be cut off by arranging the gate electrode in a band state. Furthermore, since the side surface of the three-dimensional Fin region can also be used as a current path, the drive current of the fin-type FET increases.
そこで、ロジック回路のサイズの縮小と、性能向上の維持との両立を図るため、支持基板上のFin型FETを用いたロジック回路により構成されたLSIが提案されている。
例えば、特許文献1には、fin型FETを用いた、従来のロジック回路により構成されたプロセッサが記載されている。以下、図１を用いて、fin型FETを用いた、従来のロジック回路により構成されたプロセッサについて説明する。図１のプロセッサ１は少なくとも１つのチップ２を含み、そのチップ２はその表面にロジック回路３を有する。これらのロジック回路３は、fin型FET４を含む。プロセッサ１は、ロジック回路３を相互接続することによって構成されている。
従って、図1のプロセッサ1に使用されるロジック回路3では、fin型FETを用いているため、ロジック回路3の縮小化が図られている。また、図１のプロセッサ１の高集積化が実現されている。
For example, Patent Document 1 describes a processor configured with a conventional logic circuit using a fin-type FET. Hereinafter, a conventional processor using a logic circuit using a fin type FET will be described with reference to FIG. The processor 1 of FIG. 1 includes at least one chip 2, which has a logic circuit 3 on its surface. These logic circuits 3 include a fin type FET 4. The processor 1 is configured by interconnecting logic circuits 3.
Therefore, since the logic circuit 3 used in the processor 1 of FIG. 1 uses a fin type FET, the logic circuit 3 is reduced in size. Further, high integration of the processor 1 of FIG. 1 is realized.
しかし、論理マクロセルのレイアウト面積の縮小化は、MOSFETデバイスのサイズの縮小だけではなく、回路素子間を接続する配線の構造及び配置にも大きく左右される問題がある。
そこで、本発明は、支持基板中の溝に埋め込まれた配線を利用して、回路素子間の接続を行うことにより、レイアウト面積の縮小化が図れる、半導体回路装置の提供を目的とする。また、本発明は、上記の半導体集積回路装置を製造する方法を提供することを目的とする。
ここで、回路素子間を接続する配線の構造及び配置が論理マクロセルのレイアウト面積の縮小化を妨げる例としては、以下がある。
まず、MOSFETデバイス同士を配線する場合、同一配線層に属する配線同士の交差はできない。また、同一配線層において、最小の配線幅と配線間隔は維持される必要もある。従って、論理マクロセルにおいて、同一配線層に属する配線同士の交差を避けて、回路素子を接続するための配線領域の確保が必要となる問題がある。
一方、上記の問題を解決するため、2層の配線層を利用することも考えられるが、回路素子と各配線層の配線との接続、又は、第1層配線と第2層配線との接続のための位置合わせ領域を確保する必要があり、必ずしも、論理マクロセルの縮小化とならない問題がある。
さらに、回路素子間を接続する配線のパターン形状が、フォトリソグラフィー工程において、解像しやすい形状であることも必要である。配線のパターン形状が解像しにくい形状である場合には、その点を考慮して、配線パターンの間隔を広げなければならず、論理マクロセルの縮小化が図れない問題がある。
また、今日、基板上の配線の層間絶縁膜は薄くなる傾向にあり、第1層配線と第2層配線の配線間容量が低減できない問題がある。そうすると、第1層配線と第2層配線の近接をさけることになるため、論理マクロセルの縮小化が図れない問題がある。However, the reduction in the layout area of the logic macrocell has a problem that depends not only on the reduction in the size of the MOSFET device but also on the structure and arrangement of wirings connecting circuit elements.
Accordingly, an object of the present invention is to provide a semiconductor circuit device in which a layout area can be reduced by making connection between circuit elements using wiring embedded in a groove in a support substrate. Another object of the present invention is to provide a method for manufacturing the semiconductor integrated circuit device.
Here, examples of the structure and arrangement of wirings connecting circuit elements hinder the reduction of the layout area of the logic macro cell include the following.
First, when wiring MOSFET devices, wirings belonging to the same wiring layer cannot cross each other. Further, it is necessary to maintain the minimum wiring width and wiring interval in the same wiring layer. Therefore, in the logic macrocell, there is a problem that it is necessary to secure a wiring area for connecting circuit elements while avoiding crossing of wirings belonging to the same wiring layer.
On the other hand, in order to solve the above problem, it is conceivable to use two wiring layers, but the connection between the circuit element and each wiring layer, or the connection between the first layer wiring and the second layer wiring. There is a problem that it is necessary to secure an alignment area for the above-mentioned, and the size of the logic macrocell is not necessarily reduced.
Furthermore, it is also necessary that the pattern shape of the wiring connecting the circuit elements is a shape that can be easily resolved in the photolithography process. If the wiring pattern shape is difficult to resolve, the wiring pattern interval must be increased in consideration of this point, and there is a problem that the logic macrocell cannot be reduced.
Also, today, the interlayer insulating film of the wiring on the substrate tends to be thin, and there is a problem that the inter-wiring capacitance between the first layer wiring and the second layer wiring cannot be reduced. Then, since the first layer wiring and the second layer wiring are avoided, there is a problem that the logic macrocell cannot be reduced.
上記の課題を解決するため、第１の発明は、支持基板上に形成されたfin型FET等の回路素子を接続する配線として、そのfin型FETと自己整合的に形成された支持基板内の溝に埋め込まれた埋込配線を用いることを特徴とする半導体回路装置を提供する。
すなわち、第1の発明は、支持基板上に形成されたシリコンの立体孤立領域と前記立体孤立領域の表面に形成されたゲート電極とを有するMOSトランジスタ素子と、前記支持基板中の溝に埋め込まれた埋込配線と、前記支持基板上の基板上配線とを備える半導体装置を提供する。そして．その半導体装置は、前記埋込配線と前記基板上配線とを用いて前記MOSトランジスタ素子間の接続が行われることを特徴とする。なお、上記の埋込配線は、上記のMOSFET素子の立体孤立領域と自己整合的に形成されていることが望ましい。In order to solve the above-mentioned problem, the first invention provides a wiring in a supporting substrate formed in a self-aligned manner with the fin type FET as a wiring for connecting a circuit element such as a fin type FET formed on the supporting substrate. Provided is a semiconductor circuit device using an embedded wiring embedded in a groove.
That is, the first invention is a MOS transistor element having a silicon three-dimensional isolated region formed on a support substrate and a gate electrode formed on the surface of the three-dimensional isolated region, and embedded in a groove in the support substrate. Provided is a semiconductor device comprising embedded wiring and on-substrate wiring on the support substrate. And. The semiconductor device is characterized in that the MOS transistor elements are connected using the embedded wiring and the wiring on the substrate. The embedded wiring is desirably formed in a self-aligned manner with the three-dimensional isolated region of the MOSFET element.
上記の課題を解決するため、第２の発明は、第１の発明に記載した半導体装置であって、埋込配線を第１の方向へそろえ、基板上配線は、第１の方向に直交する第２の方向へそろえることを特徴とする半導体回路装置を提供する。
すなわち、第２の発明は、第１の発明に記載した半導体回路装置であって、前記埋込配線を第１の方向に配置し、前記基板上配線により接続する前記回路素子の接続箇所を、第２の方向へ、直線的に配置したことを特徴とした半導体回路装置を提供する。なお、上記の第１の方向と第２の方向は、直交することが望ましい。In order to solve the above problems, a second invention is the semiconductor device described in the first invention, wherein the embedded wiring is aligned in the first direction, and the wiring on the substrate is orthogonal to the first direction. A semiconductor circuit device characterized by being aligned in a second direction is provided.
That is, the second invention is the semiconductor circuit device described in the first invention, wherein the embedded wiring is arranged in the first direction, and the connection locations of the circuit elements connected by the wiring on the substrate are Provided is a semiconductor circuit device characterized by being arranged linearly in a second direction. Note that the first direction and the second direction are preferably orthogonal to each other.
上記の課題を解決するため、第３の発明は、第１の発明又は第２の発明に記載した半導体回路装置を製造する方法であって、fin型FETと自己整合的に埋込配線用溝を形成し、自己整合的に埋込配線を形成することを特徴とする半導体回路装置の製造方法を提供する。
すなわち、第３の発明は、第１の発明又は第２の発明に記載した半導体回路装置を製造する方法であって、前記MOSトランジスタ素子の前記立体孤立領域を形成する立体孤立領域形成工程と前記立体孤立領域と自己整合的に埋込配線用溝を支持基板中に形成する溝形成工程と、前記埋込配線用溝にシリコンとエッチング選択性がある埋込材料を埋め込む埋込工程と、前記MOSトランジスタ素子のゲート電極を形成するゲート電極形成工程と、前記埋込配線用溝内の埋込材料を除去し、前記埋込配線用溝に金属材料を埋め込み、前記埋込配線を形成する埋込配線形成工程と、前記基板上配線を形成する基板上配線形成工程とを備える半導体回路装置の製造方法を提供する。なお、シリコンとエッチング選択性がある埋込材料には、シリコン・ゲルマニウム（SiGe）が望ましい。
（発明の効果）In order to solve the above problems, a third invention is a method of manufacturing the semiconductor circuit device described in the first invention or the second invention, and is a trench for buried wiring in a self-alignment manner with a fin type FET. And a method of manufacturing a semiconductor circuit device, characterized in that a buried wiring is formed in a self-aligned manner.
That is, the third invention is a method of manufacturing the semiconductor circuit device according to the first invention or the second invention, wherein the three-dimensional isolated region forming step of forming the three-dimensional isolated region of the MOS transistor element and the A groove forming step of forming a buried wiring groove in a support substrate in a self-aligned manner with the three-dimensional isolated region, a filling step of filling the buried wiring groove with a filling material having etching selectivity with silicon, and A gate electrode forming step of forming a gate electrode of the MOS transistor element; and a buried material in the buried wiring trench is removed, a metal material is buried in the buried wiring trench, and the buried wiring is formed. Provided is a method of manufacturing a semiconductor circuit device comprising a buried wiring forming step and an on-substrate wiring forming step for forming the on-substrate wiring. Note that silicon-germanium (SiGe) is desirable as an embedding material having etching selectivity with silicon.
(The invention's effect)
第１の発明では、支持基板上に形成されたfin型FETを形成した後、Fin型FETをエッチングマスクとして用いて、埋込配線用の溝が形成される。そうすると、埋込配線と基板上配線の２層の配線層を利用して回路素子間の配線ができるため、同一配線層で接続を行うことに比較し、同一配線層に属する配線同士の交差を避けて、回路素子を接続するための配線領域を確保する必要がない。また、自己整合的に、fin型FETと埋込配線の位置関係が決まるため、fin型FETと埋込配線との位置合わせのための領域をとる必要がない。また、埋込配線と基板上配線間の層間絶縁膜は、基板上の1番目の配線と2番目の配線との層間絶縁膜よりも厚いため、配線間容量の低減となる。そうすると、埋込配線と基板上配線を近接させることができる。従って、縮小化した半導体回路装置の提供が図れる。 In the first invention, after forming the fin type FET formed on the support substrate, the trench for the buried wiring is formed using the Fin type FET as an etching mask. Then, since wiring between circuit elements can be performed using the two wiring layers of the embedded wiring and the wiring on the substrate, the intersection of the wirings belonging to the same wiring layer is compared with the case of connecting with the same wiring layer. It is unnecessary to secure a wiring area for connecting circuit elements. In addition, since the positional relationship between the fin-type FET and the buried wiring is determined in a self-aligning manner, it is not necessary to take a region for positioning the fin-type FET and the buried wiring. Further, since the interlayer insulating film between the embedded wiring and the wiring on the substrate is thicker than the interlayer insulating film between the first wiring and the second wiring on the substrate, the inter-wiring capacitance is reduced. Then, the embedded wiring and the wiring on the substrate can be brought close to each other. Therefore, a reduced semiconductor circuit device can be provided.
また、第２の発明では、埋込配線を第１の方向に配置したため、埋込配線及びFin型FETの配置間隔を最小間隔とすることができる。また、第１の方向と直交する第２の方向へ基板上配線により接続する回路素子の接続箇所をそろえたため、基板上配線の形状を直線的とすることができる。また、基板上配線を平行して配置する場合に、基板上配線を最小間隔で配置可能となる。さらに、回路パターンをホトリソグラフィーにより形成する場合に、直線的なパターンであると、パターンが解像されやすい。従って、第１の発明に記載した半導体回路装置よりもさらに、縮小化した半導体回路装置の提供が図れる。 In the second invention, since the embedded wiring is arranged in the first direction, the arrangement interval between the embedded wiring and the Fin-type FET can be made the minimum interval. In addition, since the connection locations of the circuit elements connected by the on-substrate wiring in the second direction orthogonal to the first direction are aligned, the shape of the on-substrate wiring can be made linear. Further, when the wiring on the substrate is arranged in parallel, the wiring on the substrate can be arranged with a minimum interval. Furthermore, when the circuit pattern is formed by photolithography, the pattern is easily resolved if it is a linear pattern. Accordingly, it is possible to provide a semiconductor circuit device that is further reduced in size than the semiconductor circuit device described in the first invention.
また、第３の発明では、埋込配線用溝を自己整合的に形成し、一旦、シリコン・ゲルマニウム（SiGe）を埋め込む。そうすると、その後に、熱処理が加わるプロセス工程、例えば、fin型FETのゲート電極をポリシンコン層で形成することができる。熱処理が加わるプロセス工程の終了の後、埋込配線用溝からシリコン・ゲルマニウム（SiGe）を除去して、金属材料を埋込配線用溝に埋め込むことにより、埋込配線を形成することができる。従って、埋込配線形成後には、熱処理が加わることがなく、埋込配線に熱ストレスが発生することはない。 In the third invention, the trench for buried wiring is formed in a self-aligned manner, and silicon germanium (SiGe) is once buried. Then, after that, a process step to which heat treatment is applied, for example, a gate electrode of a fin-type FET can be formed with a polysilicon substrate. After the completion of the process step to which the heat treatment is applied, the embedded wiring can be formed by removing the silicon germanium (SiGe) from the buried wiring trench and embedding a metal material in the buried wiring trench. Therefore, no heat treatment is applied after the embedded wiring is formed, and no thermal stress is generated in the embedded wiring.
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する Hereinafter, Example 1, Example 2, Example 3, and Example 4 of the present invention will be described.
(Not回路、Nand回路、及び、Nor回路において、fin型FETを用いた論理マクロセル)
図２に、実施例１に係るfin型FETを回路要素としたNot回路、Nand回路、及び、Nor回路の論理マクロセルの回路レイアウトを示す。なお、finは「魚の鰭」を意味し、当初は、fin領域は三角柱を横に倒してできる立体的な領域を意味していた。しかし、今日では、fin領域は直方体等の孤立した立体的な領域を含む意味で使用されている。また、fin型FETとは、絶縁支持基板上に孤立した、MOSFET用のシリコン(Si)の立体的なfin領域を設け、絶縁支持基板と接するfin領域の面を除いて、ゲート電極を帯状に配置するMOSFETをいう。(Logic macro cell using fin type FET in Not circuit, Nand circuit, and Nor circuit)
FIG. 2 shows a circuit layout of logic macrocells of a Not circuit, a Nand circuit, and a Nor circuit using the fin-type FET according to the first embodiment as circuit elements. Note that fin means “fish carp”, and initially the fin area meant a three-dimensional area created by laying a triangular prism sideways. However, today, the fin region is used to include an isolated three-dimensional region such as a rectangular parallelepiped. The fin-type FET is a silicon (Si) three-dimensional fin region that is isolated on the insulating support substrate, and the gate electrode is strip-shaped except for the surface of the fin region that contacts the insulating support substrate. This is the MOSFET to be placed.
図２Ａの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNot回路の論理マクロセルの回路パターン例である。
図２Ａの上段のNot回路において、５は正電源に接続する基板上配線、６はＰチャネルfin型FET、７はＮチャネルfin型FET、８は入力端子に接続する基板上配線、９は出力端子に接続する基板上配線、10は接地電源に接続する基板上配線、11は埋込配線、13はコンタクトViaをそれぞれ示す。なお、基板上配線５、８、９、10は、かならずしも、単一の配線層に属する配線でなくでもよい。例えば、接地電源に接続する基板上配線10及び正電源に接続する基板上配線５は、第２配線層に属し、入力端子に接続する基板上配線８及び出力端子に接続する基板上配線９は、第１配線層に属することであってもよい。
そして、Ｐチャネルfin型FET６のドレインと正電源に接続する基板上配線５とがコンタクトvia13を介して接続されている。Ｐチャネルfin型FET６のソース、Ｎチャネルfin型FET７のドレイン、及び、出力端子に接続する基板上配線９がコンタクトvia13を介して接続されている。Ｐチャネルfin型FET６のゲート電極とＮチャネルfin型FET７のゲート電極とは、埋込配線11とコンタクトvia13とを介して接続されている。埋込配線11と入力端子に接続する基板上配線８とは、コンタクトvia13を介して接続されている。Ｎチャネルfin型FET７のソースは、接地電源に接続する基板上配線10と、コンタクトVia23を介して、接続されている。
従って、Pチャネルfin型FET６とＮチャネルfin型FET７とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。図２の上段のnot回路は、入力端子で受けた論理信号と反転論理を有する論理信号を出力端子より出力する。
図２Ａの上段の回路レイアウトでは、埋込配線11と基板上配線５、８、９、10との層間絶縁層は、fin型FET等の回路素子を含むこととなるため、基板上配線５、８、９、10を形成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線11と基板上配線５、８、９、10間の配線容量は、基板上配線５、８、９、10を形成する複数の配線層間の配線容量より、小さい。The upper stage and the lower stage of FIG. 2A are circuit pattern examples of logic macrocells of a Not circuit using embedded wiring and wiring on a substrate for connecting circuit elements.
In the upper Not circuit of FIG. 2A, 5 is an on-substrate wiring connected to a positive power supply, 6 is a P-channel fin-type FET, 7 is an N-channel fin-type FET, 8 is an on-substrate wiring connected to an input terminal, and 9 is an output. A wiring on the substrate connected to the terminal, 10 is a wiring on the substrate connected to the ground power supply, 11 is a buried wiring, and 13 is a contact Via. The on-substrate wirings 5, 8, 9, and 10 do not necessarily have to belong to a single wiring layer. For example, the substrate wiring 10 connected to the ground power source and the substrate wiring 5 connected to the positive power source belong to the second wiring layer, and the substrate wiring 8 connected to the input terminal and the substrate wiring 9 connected to the output terminal are It may belong to the first wiring layer.
The drain of the P-channel fin-type FET 6 and the on-substrate wiring 5 connected to the positive power supply are connected via a contact via 13. The substrate wiring 9 connected to the source of the P-channel fin-type FET 6, the drain of the N-channel fin-type FET 7, and the output terminal is connected via a contact via 13. The gate electrode of the P-channel fin-type FET 6 and the gate electrode of the N-channel fin-type FET 7 are connected via a buried wiring 11 and a contact via 13. The embedded wiring 11 and the on-substrate wiring 8 connected to the input terminal are connected via a contact via 13. The source of the N-channel fin-type FET 7 is connected to the substrate wiring 10 connected to the ground power supply via the contact Via23.
Accordingly, the P-channel fin-type FET 6 and the N-channel fin-type FET 7 are connected in series between the positive power supply and the ground power supply, and form a not circuit, that is, an inverter circuit. The upper not circuit in FIG. 2 outputs a logic signal received at the input terminal and a logic signal having inverted logic from the output terminal.
In the upper circuit layout of FIG. 2A, the interlayer insulating layer between the embedded wiring 11 and the on-substrate wirings 5, 8, 9, 10 includes circuit elements such as fin-type FETs. It is thicker than the insulating layer between the plurality of wiring layers forming 8, 9, and 10. Accordingly, the wiring capacity between the embedded wiring 11 and the on-substrate wirings 5, 8, 9, 10 is smaller than the wiring capacity between the plurality of wiring layers forming the on-substrate wirings 5, 8, 9, 10.
図２Ａの下段のNot回路レイアウトにおいて、15は正電源に接続する基板上配線、16はＰチャネルfin型FET、17はＮチャネルfin型FET、18は入力端子に接続する基板上配線、19は出力端子に接続する基板上配線、20は接地電源に接続する基板上配線、21は埋込配線、23はコンタクトVia、24は配線接続領域をそれぞれ示す。なお、基板上配線15、18、19、20は同一配線層に属するとはかぎらず、複数の配線層に属することがあるのは、図２Ａの上段の回路レイアウトと同様である。
そして、各構成要素の接続関係は、図２Ａの上段のNot回路と同様である。また、図２Ａの下段のNot回路の機能も、図２Ａの上段のNot回路の機能と同様である。ただし、Ｐチャネルfin型FET16のゲート電極とＮチャネルfin型FET17のゲート電極とは、埋込配線21を介して接続されているが、コンタクトvia23を介さず、埋込配線21とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域24を介して接続している点で異なる。また、埋込配線21と基板上配線19とが直交状態で交差するように、埋込配線21、Ｐチャネルfin型FET16のソースのコンタクトvia23、及び、Ｎチャネルfin型FET17のドレインのコンタクトvia23が配置されている点でも異なる。さらに、Ｎチャネルfin型FET17及びＰチャネルfin型FET16と、埋込配線21は自己整合的である点でも異なる。従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線21及び基板上配線15、18、19、20が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線21と基板上配線19が重なるように配置が可能となる。そうすると、図２Ａの上段のNot回路のレイアウト面積に比較し、図２Ａの下段のNot回路のレイアウト面積は縮小化される。In the Not circuit layout in the lower part of FIG. 2A, 15 is an on-substrate wiring connected to a positive power supply, 16 is a P-channel fin-type FET, 17 is an N-channel fin-type FET, 18 is an on-board wiring connected to an input terminal, and 19 is On-board wiring connected to the output terminal, 20 on-board wiring connected to the ground power supply, 21 embedded wiring, 23 via Via, and 24 wiring connection area. The on-board wirings 15, 18, 19, and 20 do not necessarily belong to the same wiring layer, but may belong to a plurality of wiring layers, as in the upper circuit layout of FIG. 2A.
The connection relationship of each component is the same as that of the upper Not circuit in FIG. 2A. The function of the lower Not circuit in FIG. 2A is the same as the function of the upper Not circuit in FIG. 2A. However, the gate electrode of the P-channel fin-type FET 16 and the gate electrode of the N-channel fin-type FET 17 are connected via the embedded wiring 21, but not via the contact via 23 and the respective fin type It differs from the gate electrode of the FET in that it is connected directly via the wiring connection region 24. Also, the embedded wiring 21, the source contact via 23 of the P-channel fin-type FET 16, and the drain contact via 23 of the N-channel fin-type FET 17 are arranged so that the embedded wiring 21 and the on-substrate wiring 19 intersect in an orthogonal state. It is also different in the arrangement. Further, the N channel fin type FET 17 and the P channel fin type FET 16 are different from the embedded wiring 21 in that they are self-aligned. Therefore, it is possible to omit the buried wiring and the gate electrode of the fin type FET, and the region for alignment between the buried wiring and the fin region of the fin type FET. Further, the embedded wiring 21 and the on-substrate wirings 15, 18, 19, and 20 become linear, and the pattern can be easily resolved when the pattern is formed by the photolithography technique. Further, the embedded wiring 21 and the on-substrate wiring 19 can be arranged so as to overlap each other. Then, the layout area of the lower Not circuit in FIG. 2A is reduced compared to the layout area of the upper Not circuit in FIG. 2A.
図２Ｂの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNand回路の論理マクロセルのパターン例である。
図２Ｂの上段 のNand回路のレイアウトにおいて、25は正電源に接続する基板上配線、26、33はＰチャネルfin型FET、27、34はＮチャネルfin型FET、28は入力端子１に接続する基板上配線、36は入力端子２に接続する基板上配線、29は出力端子に接続する基板上配線、30は接地電源に接続する基板上配線、31、35は埋込配線、38は基板上配線、39はコンタクトViaをそれぞれ示す。なお、基板上配線25、28、36、29、30が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。
そして、Ｐチャネルfin型FET26のドレインは、コンタクトVia39を介して、正電源に接続する基板上配線25と接続する。Ｐチャネルfin型FET26のソースは、コンタクトVia39と出力端子に接続する基板上配線29とを介して、Ｎチャネルfin型FET27のドレイン、Ｐチャネルfin型FET33のソースとに接続する。Ｐチャネルfin型FET26のゲート電極は、埋込配線31とコンタクトVia39を介して、Ｎチャネルfin型FET27のゲート電極、及び、入力端子１に接続する基板上配線28とに接続する。Ｐチャネルfin型FET33のゲート電極は、埋込配線35及びコンタクトVia39を通じて、Ｎチャネルfin型FET34のゲート電極及び入力端子２に接続する基板上配線36と接続する。Ｐチャネルfin型FET33のドレインは正電源に接続する基板上配線25とコンタクトVia39を介して接続する。Ｎチャネルfin型FET34のドレインは基板上配線38とコンタクトVia39を介して、Ｎチャネルfin型FET27のソースと接続する。Ｎチャネルfin型FET34のソースはコンタクトVia39を介して接地電源に接続する基板上配線30と接続する。The upper and lower stages of FIG. 2B are Nand circuit logic macrocell pattern examples in which embedded wiring and wiring on the substrate are used to connect circuit elements.
In the layout of the upper Nand circuit in FIG. 2B, 25 is the on-board wiring connected to the positive power supply, 26 and 33 are P-channel fin-type FETs, 27 and 34 are N-channel fin-type FETs, and 28 is connected to the input terminal 1. On-board wiring, 36 on-board wiring connected to input terminal 2, 29 on-board wiring connected to output terminal, 30 on-board wiring connected to ground power supply, 31, 35 embedded wiring, 38 on board The wiring 39 indicates the contact Via. Note that the on-board wirings 25, 28, 36, 29, and 30 do not necessarily belong to the same wiring layer, and may belong to a plurality of wiring layers, as in the upper circuit layout of FIG. 2A.
The drain of the P-channel fin-type FET 26 is connected to the on-substrate wiring 25 connected to the positive power supply via the contact Via39. The source of the P-channel fin-type FET 26 is connected to the drain of the N-channel fin-type FET 27 and the source of the P-channel fin-type FET 33 via the contact Via 39 and the substrate wiring 29 connected to the output terminal. The gate electrode of the P channel fin type FET 26 is connected to the gate electrode of the N channel fin type FET 27 and the substrate wiring 28 connected to the input terminal 1 through the buried wiring 31 and the contact Via 39. The gate electrode of the P channel fin type FET 33 is connected to the gate electrode of the N channel fin type FET 34 and the substrate wiring 36 connected to the input terminal 2 through the buried wiring 35 and the contact Via 39. The drain of the P-channel fin-type FET 33 is connected to the substrate wiring 25 connected to the positive power supply via the contact Via39. The drain of the N channel fin type FET 34 is connected to the source of the N channel fin type FET 27 via the substrate wiring 38 and the contact Via 39. The source of the N-channel fin-type FET 34 is connected to the on-substrate wiring 30 connected to the ground power supply via the contact Via 39.
すなわち、Ｐチャネルfin型FET26、33は、正電源に接続する基板上配線25とＮチャネル型fin型FET27のドレインとの間に並列に接続しており、Ｎチャネルfin型FET27、34は、Ｐチャネルfin型FET26、33のソースと接地電源に接続する基板上配線30間に直列に接続されている。従って、Ｐチャネルfin型FET26、33と、Ｎチャネルfin型FET27、34は、いわゆる、nand回路を構成する。また、図２Ｂの上段のNand回路は、入力端子１と、入力端子２から入力された論理信号に対して、論理積の反転(いわるゆ、nand)を示す論理信号を、出力端子より出力する。 That is, the P-channel fin-type FETs 26 and 33 are connected in parallel between the substrate wiring 25 connected to the positive power source and the drain of the N-channel fin-type FET 27. The N-channel fin-type FETs 27 and 34 The channel fin type FETs 26 and 33 are connected in series between the source of the channel fin type FETs 26 and 33 and the on-substrate wiring 30 connected to the ground power source. Therefore, the P-channel fin-type FETs 26 and 33 and the N-channel fin-type FETs 27 and 34 constitute a so-called nand circuit. In addition, the Nand circuit in the upper stage of FIG. 2B outputs a logic signal indicating inversion (so-called nand) of the logical product with respect to the logic signals input from the input terminal 1 and the input terminal 2 from the output terminal. To do.
図２Ｂの下段 のNand回路において、40は正電源に接続する基板上配線、41、48はＰチャネルfin型FET、42、49はＮチャネルfin型FET、43は入力端子１に接続する基板上配線、56は入力端子２に接続する基板上配線、44は出力端子に接続する基板上配線、45は接地電源に接続する基板上配線、46、50は埋込配線、53は基板上配線、54はコンタクトVia、55は配線接続領域をそれぞれ示す。そして、各構成要素の接続関係は、図２Ｂの上段のNand回路と同様である。また、図２Ｂの下段のNand回路の機能も、図２Ｂの上段のNand回路の機能と同様である。 In the lower Nand circuit of FIG. 2B, 40 is the wiring on the substrate connected to the positive power supply, 41 and 48 are the P channel fin type FETs, 42 and 49 are the N channel fin type FETs, and 43 is the substrate connected to the input terminal 1. Wiring, 56 on-board wiring connected to input terminal 2, 44 on-board wiring connected to output terminal, 45 on-board wiring connected to ground power supply, 46, 50 embedded wiring, 53 on-board wiring, 54 denotes a contact Via, and 55 denotes a wiring connection region. The connection relationship of each component is the same as that of the upper Nand circuit in FIG. 2B. The function of the lower Nand circuit in FIG. 2B is the same as the function of the upper Nand circuit in FIG. 2B.
ただし、Ｐチャネルfin型FET41のゲート電極とＮチャネルfin型FET42のゲート電極とは、埋込配線21を介して接続されているが、コンタクトVia54を介さず、埋込配線21とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域55において接続している点で異なる。Ｐチャネルfin型FET48のゲート電極とＮチャネルfin型FET49のゲート電極は、埋込配線50を介して接続されていが、コンタクトVia54を介さず、埋込配線50とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域55において接続している点で異なる。埋込配線46と基板上層配線47とが直交状態で交差するように、埋込配線46、Ｐチャネルfin型FET41のソースのコンタクトVia54、Ｎチャネルfin型FET42のドレインのコンタクトVia54、及び、Ｐチャネルfin型FET48のソースのコンタクトVia54は配置されている点で異なる。
さらに、Ｐチャネルfin型FET41及びＮチャネルfin型FET42と、埋込配線46は自己整合的である点で異なる。また、Ｐチャネルfin型FET48及びＮチャネルfin型FET49と、埋込配線50は自己整合的である点で異なる。However, the gate electrode of the P-channel fin-type FET 41 and the gate electrode of the N-channel fin-type FET 42 are connected via the embedded wiring 21, but the embedded wiring 21 and each fin type are not connected via the contact Via54. It differs from the gate electrode of FET in that it is directly connected in the wiring connection region 55. The gate electrode of the P-channel fin-type FET 48 and the gate electrode of the N-channel fin-type FET 49 are connected via the embedded wiring 50, but not via the contact Via 54, and the gate electrode of each fin-type FET and the embedded wiring 50. Is different in that it is directly connected in the wiring connection region 55. The embedded wiring 46, the source contact Via54 of the P-channel fin-type FET 41, the drain contact Via54 of the N-channel fin-type FET 42, and the P-channel so that the embedded wiring 46 and the substrate upper layer wiring 47 intersect in an orthogonal state. The source contact Via54 of the fin type FET 48 is different in that it is arranged.
Further, the P channel fin type FET 41 and the N channel fin type FET 42 are different from the embedded wiring 46 in that they are self-aligned. The P channel fin type FET 48 and the N channel fin type FET 49 are different from the embedded wiring 50 in that they are self-aligned.
従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線43、50及び基板上配線40、43、44、45、53、56が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線46と基板上配線44が重なるように配置が可能となる。そうすると、図２Ｂの上段のNand回路のレイアウト面積に比較し、図２Ｂの下段のNand回路のレイアウト面積は縮小化されている。 Therefore, it is possible to omit the buried wiring and the gate electrode of the fin type FET, and the region for alignment between the buried wiring and the fin region of the fin type FET. Further, the embedded wirings 43 and 50 and the on-substrate wirings 40, 43, 44, 45, 53, and 56 are linear, and the pattern can be easily resolved when the pattern is formed by the photolithography technique. Further, the embedded wiring 46 and the on-substrate wiring 44 can be arranged so as to overlap each other. Then, the layout area of the lower Nand circuit in FIG. 2B is reduced compared to the layout area of the upper Nand circuit in FIG. 2B.
図２Ｃの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNor回路の論理マクロセルのパターン例である。
図２Ｃの上段 のNor回路において、57aは正電源に接続する基板上配線、57b、63はＰチャネルfin型FET、57c、64はＮチャネルfin型FET、58は入力端子１に接続する基板上配線、66は入力端子２に接続する基板上配線、59は出力端子に接続する基板上配線、60は接地電源に接続する基板上配線、61、65は埋込配線、67は基板上配線、69はコンタクトViaをそれぞれ示す。なお、基板上配線57a、58、66、59、60、67が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。The upper and lower stages of FIG. 2C are examples of logic macrocell patterns of a Nor circuit using embedded wiring and wiring on a substrate for connecting circuit elements.
In the upper Nor circuit of FIG. 2C, 57a is the wiring on the substrate connected to the positive power supply, 57b and 63 are the P channel fin type FETs, 57c and 64 are the N channel fin type FETs, and 58 is the substrate connected to the input terminal 1. Wiring, 66 on-board wiring connected to input terminal 2, 59 on-board wiring connected to output terminal, 60 on-board wiring connected to ground power supply, 61 and 65 embedded wiring, 67 on-board wiring, 69 shows each contact Via. Note that the on-board wirings 57a, 58, 66, 59, 60, and 67 do not necessarily belong to the same wiring layer, and may belong to a plurality of wiring layers, as in the upper circuit layout of FIG. 2A.
Ｐチャネルfin型FET57bのドレインはコンタクトVia69を介して正電源に接続する基板上配線57aと接続されている。Ｐチャネルfin型FET57bのゲート電極は、埋込配線61とコンタクトVia69を介して、Ｎチャネルfin型FET57cのゲート電極及び入力端子２に接続する基板上配線58と接続している。Ｐチャネルfin型FET57bのソースは、基板上配線67及びコンタクトVia69を介して、Ｐチャネルfin型FET63のドレインと接続されている。Ｐチャネルfin型FET63のソースは、出力端子に接続する基板上配線59及びコンタクトVia69を介してＮチャネルfin型FET57cのドレイン、及び、Ｎチャネルfin型FET64のドレインと接続している。Ｐチャネルfin型FET63のゲート電極は、埋込配線65とコンタクトVia69を介して、Ｎチャネルfin型FET64のゲート電極及び入力端子２に接続する基板上配線66と接続している。Ｎチャネルfin型FET57のソース及びＮチャネルfin型FET64のソースは接地電源に接続する基板上配線60と接続している。すなわち、Ｎチャネルfin型FET57及びＮチャネルfin型FET64は、接地電源に接続する基板上配線60とＰチャネルfin型FET63のソースの間に並列に接続している。また、Ｐチャネルfin型FET56及びＰチャネルfin型FET63は、正電源に接続する基板上配線55とＮチャネルfin型FET57及びＮチャネルfin型FET64のドレインとの間に直列に接続している。従って、Ｎチャネルfin型FET57、Ｎチャネルfin型FET64、Ｐチャネルfin型FET56、及び、Ｐチャネルfin型FET63はいわゆるnor回路を構成している。そして、図２Ｃの上段
のNor回路は入力端子１に接続する基板上配線58と入力端子２に接続する基板上配線66から入力された論理信号の論理和の反転信号を、出力端子より出力する。The drain of the P-channel fin-type FET 57b is connected to an on-substrate wiring 57a that is connected to a positive power supply via a contact Via69. The gate electrode of the P channel fin type FET 57b is connected to the gate electrode of the N channel fin type FET 57c and the substrate wiring 58 connected to the input terminal 2 through the embedded wiring 61 and the contact Via69. The source of the P-channel fin-type FET 57b is connected to the drain of the P-channel fin-type FET 63 via the substrate wiring 67 and the contact Via69. The source of the P channel fin type FET 63 is connected to the drain of the N channel fin type FET 57c and the drain of the N channel fin type FET 64 via the substrate wiring 59 connected to the output terminal and the contact Via69. The gate electrode of the P channel fin type FET 63 is connected to the gate electrode of the N channel fin type FET 64 and the substrate wiring 66 connected to the input terminal 2 through the buried wiring 65 and the contact Via 69. The source of the N-channel fin-type FET 57 and the source of the N-channel fin-type FET 64 are connected to the substrate wiring 60 connected to the ground power source. That is, the N-channel fin-type FET 57 and the N-channel fin-type FET 64 are connected in parallel between the substrate wiring 60 connected to the ground power supply and the source of the P-channel fin-type FET 63. The P channel fin type FET 56 and the P channel fin type FET 63 are connected in series between the substrate wiring 55 connected to the positive power source and the drains of the N channel fin type FET 57 and the N channel fin type FET 64. Therefore, the N channel fin type FET 57, the N channel fin type FET 64, the P channel fin type FET 56, and the P channel fin type FET 63 constitute a so-called nor circuit. 2C outputs an inverted signal of the logical sum of the logical signals input from the on-board wiring 58 connected to the input terminal 1 and the on-board wiring 66 connected to the input terminal 2 from the output terminal. .
図２Ｃの下段 のNor回路において、70は正電源に接続する基板上配線、71、78はＰチャネルfin型FET、72、79はＮチャネルfin型FET、73は入力端子１に接続する基板上配線、81は入力端子２に接続する基板上配線、74は出力端子に接続する基板上配線、75は接地電源に接続する基板上配線、76、80は埋込配線、77は基板上配線、82は配線接続領域、83はコンタクトViaをそれぞれ示す。なお、基板上配線70、73、81、74、75、77が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。
そして、各構成要素の接続関係は、図２Ｃの上段のNor回路と同様である。また、図２Ｃの下段のNor回路の機能も、図２Ｃの上段のNor回路の機能と同様である。In the lower Nor circuit of FIG. 2C, 70 is the wiring on the substrate connected to the positive power supply, 71 and 78 are the P channel fin type FETs, 72 and 79 are the N channel fin type FETs, and 73 is the substrate connected to the input terminal 1 Wiring, 81 on-board wiring connected to input terminal 2, 74 on-board wiring connected to output terminal, 75 on-board wiring connected to ground power source, 76 and 80 embedded wiring, 77 on-board wiring, Reference numeral 82 denotes a wiring connection region, and 83 denotes a contact Via. The on-board wirings 70, 73, 81, 74, 75, and 77 are not necessarily in the same wiring layer, and may belong to a plurality of wiring layers in the same manner as the upper circuit layout of FIG. 2A.
The connection relationship of each component is the same as that of the upper Nor circuit in FIG. 2C. The function of the lower Nor circuit in FIG. 2C is the same as the function of the upper Nor circuit in FIG. 2C.
ただし、Ｐチャネルfin型FET71のゲート電極とＮチャネルfin型FET72のゲート電極とは、埋込配線76を介して接続されているが、コンタクトVia83を介さず、埋込配線76とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域82において接続している。Ｐチャネルfin型FET78のゲート電極とＮチャネルfin型FET79のゲート電極は、埋込配線80を介して接続されていが、コンタクトVia83を介さず、埋込配線80とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域82において接続している。埋込配線80と出力端子に接続する基板上配線74とが直交状態で交差するように、埋込配線80、Ｐチャネルfin型FET78のソースのコンタクトVia83、Ｎチャネルfin型FET72のドレインのコンタクトVia83、及び、Ｎチャネルfin型FET79のソースのコンタクトVia83は配置されている。さらに、Ｐチャネルfin型FET71及びＮチャネルfin型FET72と、埋込配線76は自己整合的である。また、Ｐチャネルfin型FET78及びＮチャネルfin型FET79と、埋込配線80は自己整合的である。
従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線76、80及び基板上配線70、73、74、75、77、81が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線80と基板上配線74が重なるように配置が可能となる。
従って、図２Ｃの上段のNor回路のレイアウト面積に比較し、図２Ｃの下段のNor回路のレイアウト面積は縮小化されている。However, the gate electrode of the P-channel fin-type FET 71 and the gate electrode of the N-channel fin-type FET 72 are connected via the embedded wiring 76, but not via the contact Via 83 and the respective embedded fins 76 and the respective fin-type. The FET gate electrode is directly connected in the wiring connection region 82. The gate electrode of the P-channel fin-type FET 78 and the gate electrode of the N-channel fin-type FET 79 are connected via the embedded wiring 80, but not via the contact Via 83, but the embedded wiring 80 and the gate electrode of each fin-type FET. Are directly connected in the wiring connection region 82. The embedded wiring 80, the source contact Via83 of the P-channel fin-type FET 78, and the drain contact Via83 of the N-channel fin-type FET 72 so that the on-board wiring 74 connected to the output terminal intersects in an orthogonal state. The source contact Via83 of the N-channel fin-type FET 79 is disposed. Further, the P-channel fin-type FET 71 and the N-channel fin-type FET 72 and the embedded wiring 76 are self-aligned. Further, the P channel fin type FET 78 and the N channel fin type FET 79 and the buried wiring 80 are self-aligned.
Therefore, it is possible to omit the buried wiring and the gate electrode of the fin type FET, and the region for alignment between the buried wiring and the fin region of the fin type FET. Further, the embedded wirings 76 and 80 and the on-substrate wirings 70, 73, 74, 75, 77 and 81 are linear, and the pattern can be easily resolved when the pattern is formed by the photolithography technique. Further, the embedded wiring 80 and the on-substrate wiring 74 can be arranged so as to overlap each other.
Therefore, the layout area of the lower Nor circuit in FIG. 2C is reduced compared to the layout area of the upper Nor circuit in FIG. 2C.
実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃの上段に示した回路パターンによると、埋込配線と基板上配線間の層間絶縁膜は、各fin型FETを含むため厚くなる。従って、埋込配線と基板上配線間の容量は、基板上配線が属する配線層間の容量より、減少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。
また、実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃの下段に示した回路パターンによると埋込配線が、各fin型FETのfin領域(支持基板上に形成されたシリコンの立体独立領域)と自己整合的に形成されているため、fin領域と埋込配線との位置合わせ領域の確保が不要である。
また、埋込配線が配線されている方向が揃えられており、基板上配線が直線的となるように、各fin型FETのコンタクトviaが配置されている。従って、各基板上配線パターンの形成において、パターンの解像が容易となる。そうすると、基板上配線パターンの間隔を狭めることができる。
さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配線が交差する部分があるように、埋込配線と基板上配線が配置されている。従って、配線の重畳的な配置が可能となる。
以上のことより、実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃに示した回路パターンによれば、論理マクロセルの縮小化が図れる。According to the circuit pattern shown in the upper part of FIGS. 2A, 2B, and 2C according to the first embodiment, the interlayer insulating film between the embedded wiring and the wiring on the substrate is thick because it includes each fin type FET. Accordingly, the capacitance between the embedded wiring and the on-substrate wiring is smaller than the capacitance between the wiring layers to which the on-substrate wiring belongs. In this case, it is not necessary to avoid the embedded wiring and the board-shaped wiring from being close to each other.
Further, according to the circuit pattern shown in the lower part of FIGS. 2A, 2B, and 2C according to the first embodiment, the embedded wiring is connected to the fin region of each fin-type FET (three-dimensional silicon formed on the support substrate). Since it is formed in a self-aligned manner with the independent region), it is not necessary to secure the alignment region between the fin region and the embedded wiring.
Also, the contact vias of the fin-type FETs are arranged so that the direction in which the embedded wiring is wired is aligned and the wiring on the substrate is linear. Therefore, the pattern can be easily resolved in the formation of the wiring patterns on each substrate. If it does so, the space | interval of a wiring pattern on a board | substrate can be narrowed.
Furthermore, the embedded wiring and the on-substrate wiring are arranged so that there is a portion where the wiring direction of the embedded wiring and the substrate strip wiring are orthogonal to each other and the embedded wiring and the on-substrate wiring intersect each other. Therefore, the wiring can be arranged in a superimposed manner.
From the above, according to the circuit patterns shown in FIGS. 2A, 2B, and 2C according to the first embodiment, the logic macrocell can be reduced.
(Fin型FETを用いたSRAMマクロセル)
図３は、fin型FETを回路要素に有する、実施例２に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。そして、図３Ａ、図３Ｂ、図３Ｃ、及び、図３Ｄから構成されている。
図３Ａは、SRAM記憶素子の一部を示した回路である。図３ＡのSRAM記憶素子の一部において、85、86はインバーター、87は入力端子、88は出力端子を、それぞれ示す。そして、一方のインバーターは、入力端子87から入力された論理信号を反転増幅し、出力端子から出力信号を出力する。また、他方のインバーターは、出力端子からの反転論理を有する論理信号を、さらに、反転増幅して、入力端子87側へフィードバックをかける。すなわち、入力端子87からの論理信号の論理を、SRAM記憶素子の一部は記憶する機能を有する。(SRAM macrocell using Fin-type FET)
FIG. 3 is a diagram showing a circuit layout of an SRAM macro cell in which the SRAM storage circuit according to the second embodiment having a fin-type FET as a circuit element is made into a cell. 3A, 3B, 3C, and 3D.
FIG. 3A is a circuit showing a part of the SRAM memory element. In a part of the SRAM memory element of FIG. 3A, 85 and 86 are inverters, 87 is an input terminal, and 88 is an output terminal. One inverter inverts and amplifies the logic signal input from the input terminal 87 and outputs an output signal from the output terminal. The other inverter further inverts and amplifies the logic signal having the inverted logic from the output terminal, and feeds it back to the input terminal 87 side. That is, a part of the SRAM storage element has a function of storing the logic of the logic signal from the input terminal 87.
図３Ｂは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である。図３Ｂにおいて、90は正電源に接続する基板上配線、91、93はＰチャネルfin型FET、92、94はＮチャネルfin型FET、95、96は埋込配線、97は接地電源に接続する基板上配線、98は入力端子に接続する基板上配線、99は出力端子に接続する基板上配線、100はコンタクトViaをそれぞれ示す。
なお、上記の基板上配線90、97、98、99はかならずしも、1層の配線層から構成されている必要はない。例えば、入力端子に接続する基板上配線98及び出力端子に接続する基板上配線99は第１層目の基板上配線、正電源に接続する基板上配線90及び接地電源に接続する基板上配線97は第2層目の基板上配線というように複数の配線層から構成されていてもよい。
そして、Ｐチャネルfin型FET91のゲート電極は、埋込配線95とコンタクトvia100を介してＮチャネルfin型FET92のゲート電極と接続し、埋込配線95、入力端子に接続する基板上配線98、及び、コンタクトvia100を介して、Ｐチャネルfin型FET93のソース、及び、Ｎチャネルfin型FET94のドレインに接続している。Ｐチャネルfin型FET91のドレインは正電源に接続する基板上配線90と接続している。Ｐチャネルfin型FET91のソースは、出力端子に接続する基板上配線99及びコンタクトvia100を介して、Ｎチャネルfin型FET92のドレインと接続し、出力端子に接続する基板上配線99、埋込配線96、及び、コンタクトvia100を介して、Ｐチャネルfin型FET93のゲート電極及びＮチャネルfin型FET94のゲート電極と接続する。Ｐチャネルfin型FET93のドレインは、コンタクトvia100を介して、正電源に接続する基板上配線90と接続する。Ｎチャネルfin型FET94のソースはコンタクトvia100を介して接地電源に接続する基板上配線97と接続する。Ｎチャネルfin型FET92のソースはコンタクトvia100を介して接地電源に接続する基板上配線97と接続する。FIG. 3B is a diagram showing a circuit layout including a fin-type FET that constitutes a part of the SRAM storage element of FIG. 3A, a buried wiring that connects the fin-type FET, and a wiring on the substrate. In FIG. 3B, 90 is a substrate wiring connected to a positive power source, 91 and 93 are P channel fin type FETs, 92 and 94 are N channel fin type FETs, 95 and 96 are embedded wirings, and 97 is connected to a ground power source. Wiring on a substrate, 98 is a wiring on a substrate connected to an input terminal, 99 is a wiring on a substrate connected to an output terminal, and 100 is a contact Via.
Note that the above-mentioned wirings 90, 97, 98, 99 on the substrate do not necessarily need to be composed of one wiring layer. For example, the substrate wiring 98 connected to the input terminal and the substrate wiring 99 connected to the output terminal are the first-layer substrate wiring, the substrate wiring 90 connected to the positive power source, and the substrate wiring 97 connected to the ground power source. May be composed of a plurality of wiring layers such as second-layer wiring on the substrate.
The gate electrode of the P-channel fin-type FET 91 is connected to the gate electrode of the N-channel fin-type FET 92 via the embedded wiring 95 and the contact via 100, and the embedded wiring 95, the on-substrate wiring 98 connected to the input terminal, and Are connected to the source of the P-channel fin-type FET 93 and the drain of the N-channel fin-type FET 94 via the contact via 100. The drain of the P-channel fin-type FET 91 is connected to the on-substrate wiring 90 connected to the positive power source. The source of the P-channel fin-type FET 91 is connected to the drain of the N-channel fin-type FET 92 through the on-board wiring 99 connected to the output terminal and the contact via 100, and is connected to the output terminal on the board 99 and embedded wiring 96. And the gate electrode of the P-channel fin-type FET 93 and the gate electrode of the N-channel fin-type FET 94 via the contact via 100. The drain of the P-channel fin-type FET 93 is connected to the on-substrate wiring 90 connected to the positive power supply via the contact via 100. The source of the N-channel fin type FET 94 is connected to the on-substrate wiring 97 connected to the ground power supply via the contact via 100. The source of the N-channel fin-type FET 92 is connected to the on-substrate wiring 97 connected to the ground power supply via the contact via 100.
従って、Pチャネルfin型FET91とＮチャネルfin型FET92とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。Pチャネルfin型FET93とＮチャネルfin型FET94とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。その結果、図３Ａで説明したように、回路全体では、SRAMの記憶素子の一部と同様な機能を有する。
ここで、図３Ｂの回路レイアウトにおいて、fin型FET等の回路素子を含むこととなるため、埋込配線95、96と基板上配線90、97、98、99との層間絶縁層は、基板上配線90、97、98、99を構成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線95、96と基板上配線90、97、98、99間の配線容量は、基板上配線90、97、98、99を形成する複数の配線層間の配線容量より、小さい。Therefore, the P-channel fin-type FET 91 and the N-channel fin-type FET 92 are connected in series between the positive power supply and the ground power supply, and form a not circuit, that is, an inverter circuit. The P channel fin type FET 93 and the N channel fin type FET 94 are connected in series between the positive power source and the ground power source, and form a not circuit, that is, an inverter circuit. As a result, as described with reference to FIG. 3A, the entire circuit has a function similar to that of a part of the storage element of the SRAM.
Here, since the circuit layout of FIG. 3B includes circuit elements such as fin-type FETs, the interlayer insulating layer between the embedded wirings 95 and 96 and the on-substrate wirings 90, 97, 98 and 99 is formed on the substrate. It is thicker than an insulating layer between a plurality of wiring layers constituting the wirings 90, 97, 98, 99. Accordingly, the wiring capacity between the embedded wirings 95 and 96 and the on-board wirings 90, 97, 98, 99 is smaller than the wiring capacity between the plurality of wiring layers forming the on-board wirings 90, 97, 98, 99.
図３Ｃは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、図３Ｂと同様であるが、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続をコンタクトviaを介さず接続する点で異なる回路レイアウトである。 FIG. 3C is a diagram showing a circuit layout including a fin-type FET constituting a part of the SRAM memory element of FIG. 3A, a buried wiring connecting the fin-type FET, and a wiring on the substrate. Same as 3B, but part of the embedded wiring is formed in a self-aligned manner with the fin region of the fin-type FET, and the connection between the gate electrode of the fin-type FET and the embedded wiring is via the contact via. The circuit layout is different in that they are connected.
図３Ｃにおいて、105は正電源に接続する基板上配線、106、107はＰチャネルfin型FET、108、109はＮチャネルfin型FET、110は接地電源に接続する基板上配線、111は出力端子に接続する基板上配線、112は入力端子に接続する基板上配線、113はコンタクVia、114は配線接続領域、115、116、117、118は埋込配線をそれぞれ示す。なお、基板上配線105、110、111、112は複数の基板上配線層に属するとする点は、図３Ｂの回路レイアウトと同様である。
そして、Ｐチャネルfin型FET106のドレインはコンタクトvia113を介して正電源に接続する基板上配線105と接続している。Ｐチャネルfin型FET106のゲート電極は、埋込配線115を介して、Ｎチャネルfin型FET108のゲート電極の一方の端と接続している。Ｎチャネルfin型FET108の他方の端は、埋込配線117、入力端子に接続する基板上配線112、及び、コンタクトvia113を介して、Ｐチャネルfin型FET107のソース及びＮチャネルfin型FET109のドレインと接続している。Ｐチャネルfin型FET106のソースは、出力端子に接続する基板上配線111を介して、Ｎチャネルfin型FET108のドレインと接続し、さらに、出力端子に接続する基板上配線111、コンタクトvia、及び、埋込配線116を介して、Ｐチャネルfin型FET107のゲート電極の一方の端に接続する。Ｐチャネルfin型FET107のゲート電極の他方の端は、埋込配線118を介して、Ｎチャネルfin型FET109のゲート電極に接続する。Ｐチャネルfin型FET107のドレインはコンタクトviaを介して正電源に接続する基板上配線105と接続する。Ｎチャネルfin型FET108のソースはコンタクトviaを介して、接地電源に接続する基板上配線110と接続する。Ｎチャネルfin型FET109のソースはコンタクトviaを介して、接地電源に接続する基板上配線110と接続する。In FIG. 3C, 105 is a substrate wiring connected to a positive power source, 106 and 107 are P channel fin type FETs, 108 and 109 are N channel fin type FETs, 110 is a substrate wiring connected to a ground power source, and 111 is an output terminal. , 112 is a contact via, 114 is a wiring connection region, and 115, 116, 117, and 118 are embedded wirings, respectively. Note that the on-substrate wirings 105, 110, 111, and 112 belong to a plurality of on-substrate wiring layers, similar to the circuit layout of FIG. 3B.
The drain of the P-channel fin-type FET 106 is connected to the on-substrate wiring 105 connected to the positive power supply via the contact via 113. The gate electrode of the P channel fin type FET 106 is connected to one end of the gate electrode of the N channel fin type FET 108 via the buried wiring 115. The other end of the N channel fin type FET 108 is connected to the source of the P channel fin type FET 107 and the drain of the N channel fin type FET 109 via the embedded wiring 117, the substrate wiring 112 connected to the input terminal, and the contact via 113. Connected. The source of the P-channel fin-type FET 106 is connected to the drain of the N-channel fin-type FET 108 via the substrate wiring 111 connected to the output terminal, and further, the substrate wiring 111 connected to the output terminal, the contact via, and The buried wiring 116 is connected to one end of the gate electrode of the P-channel fin-type FET 107. The other end of the gate electrode of the P-channel fin-type FET 107 is connected to the gate electrode of the N-channel fin-type FET 109 via the buried wiring 118. The drain of the P-channel fin-type FET 107 is connected to the on-substrate wiring 105 connected to the positive power supply via the contact via. The source of the N-channel fin-type FET 108 is connected to the on-substrate wiring 110 connected to the ground power supply via the contact via. The source of the N-channel fin-type FET 109 is connected to the substrate wiring 110 connected to the ground power supply via the contact via.
図３Ｃの回路レイアウトでは、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成したため、fin型FETと埋込配線の間隔を縮小できる。
また、fin型FETのゲート電極と埋込配線の接続に際して、コンタクトviaを介さず接続したため、位置合わせ領域のうち、fin型FETのゲート電極とコンタクトvia、及び、埋込配線とコンタクトviaの位置合わせ領域を省略することができる。
さらに、埋込配線とfin型FETのfin領域を一方向へ揃え、かつ、基板上配線が直線的となるように、コンタクトviaを並べたため、ホトリソグラフィーにより、パターンを形成する際に、パターンの解像度があがる。その結果、パターン間の間隔を縮小することができる。
従って、図３Ｂの回路レイアウトに比較して、レイアウト面積を縮小することができる。In the circuit layout of FIG. 3C, since a part of the pattern of the embedded wiring is formed in a self-aligned manner with the fin region of the fin-type FET, the interval between the fin-type FET and the embedded wiring can be reduced.
In addition, the connection between the fin-type FET gate electrode and the buried wiring is made without using the contact via, so the fin-type FET gate electrode and the contact via, and the position of the buried wiring and the contact via in the alignment region. The alignment area can be omitted.
Furthermore, the contact vias are aligned so that the embedded wiring and the fin region of the fin-type FET are aligned in one direction and the wiring on the substrate is linear, so when forming a pattern by photolithography, The resolution goes up. As a result, the interval between patterns can be reduced.
Therefore, the layout area can be reduced as compared with the circuit layout of FIG. 3B.
図３Ｄは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、図３Ｂと同様であるが、埋込配線のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続するに際してコンタクトviaを介さず接続する点で異なる回路レイアウトである。また、図３Ｃの回路レイアウトを比較した場合には、埋込配線のパターンの全部をfin型FETのfin領域と自己整合的に形成した点で異なる。
図３Ｄにおいて、120は正電源に接続する基板上配線、121、122はＰチャネルfin型FET、123、124はＮチャネルfin型FET、125は接地電源に接続する基板上配線、126は出力端子に接続する基板上配線、127は入力端子に接続する基板上配線、128はコンタクトVia、129は配線接続領域、130、131は埋込配線をそれぞれ示す。なお、基板上配線120、125、126、127は複数の基板上配線層に属するとする点は、図３Ｂの回路レイアウトと同様である。
そして、図３Ｄにおいて、各fin型FETのゲート電極、各fin型FETのソース、各fin型FETのドレイン、入力端子、及び、出力端子を接続する、埋込配線及び基板上配線の接続関係は、図３Ｂにおける接続関係と同様である。ただし、各fin型FET121、122、123、124のゲート電極と埋込配線130、131の接続が、コンタクトvia128を介さず、配線接続領域129における直接的な接続で、行われている点で異なる。また、各fin型FETのfin領域に対して埋め込み配線130、131が自己整合的に形成されている点で異なる。さらに、出力端子に接続する基板上配線126及び入力端子に接続する基板上配線127が直線となるように、ンタクトVia128は配置されている点でも異なる。加えて、埋込配線130と出力端子に接続する基板上配線126とが交差するように配置されており、埋込配線131と入力端子に接続する基板上配線127が交差するように配置されている点で異なる。
なお、Ｐチャネルfin型FET121とＮチャネルfin型FET123とがインバーターを構成し、Ｐチャネルfin型FET122とＮチャネルfin型FET124とがインバーターを構成することは図３Ｂと同様である。また、Ｐチャネルfin型FET121、122、及び、Ｎチャネルfin型FET123、124が、SRAM記憶素子の一部を構成する点も同様である。FIG. 3D is a diagram showing a circuit layout including a fin type FET that constitutes a part of the SRAM storage element of FIG. 3A, a buried wiring that connects the fin type FET, and a wiring on the substrate. Same as 3B, but the embedded wiring pattern is formed in a self-aligned manner with the fin region of the fin type FET, and the connection between the gate electrode of the fin type FET and the embedded wiring is not made via the contact via. This is a different circuit layout. 3C is different from the circuit layout of FIG. 3C in that the entire embedded wiring pattern is formed in a self-aligned manner with the fin region of the fin-type FET.
In FIG. 3D, 120 is a substrate wiring connected to a positive power source, 121 and 122 are P channel fin type FETs, 123 and 124 are N channel fin type FETs, 125 is a substrate wiring connected to a ground power source, and 126 is an output terminal. , 127 is a contact via, 129 is a wiring connection region, and 130 and 131 are embedded wirings. Note that the on-board wirings 120, 125, 126, and 127 belong to a plurality of on-board wiring layers, similar to the circuit layout of FIG. 3B.
In FIG. 3D, the connection relationship between the embedded wiring and the wiring on the substrate connecting the gate electrode of each fin-type FET, the source of each fin-type FET, the drain of each fin-type FET, the input terminal, and the output terminal is as follows. This is the same as the connection relationship in FIG. 3B. However, the difference is that the connection between the gate electrode of each fin-type FET 121, 122, 123, 124 and the embedded wirings 130, 131 is made by direct connection in the wiring connection region 129 without via the contact via 128. . Another difference is that the embedded wirings 130 and 131 are formed in a self-aligned manner in the fin region of each fin-type FET. Furthermore, the contact Via 128 is also different in that the on-board wiring 126 connected to the output terminal and the on-board wiring 127 connected to the input terminal are linear. In addition, the embedded wiring 130 and the on-board wiring 126 connected to the output terminal intersect with each other, and the embedded wiring 131 and the on-board wiring 127 connected to the input terminal intersect with each other. Is different.
The P channel fin type FET 121 and the N channel fin type FET 123 constitute an inverter, and the P channel fin type FET 122 and the N channel fin type FET 124 constitute an inverter as in FIG. 3B. The P channel fin type FETs 121 and 122 and the N channel fin type FETs 123 and 124 are also part of the SRAM memory element.
実施例２に係る、図３Ｂ、図３Ｃ、及び、図３Ｄに示した回路パターンによると、埋込配線と基板上配線間の層間絶縁膜は、各fin型FETを含むため厚くなる。従って、埋込配線と基板上配線間の容量は、基板上配線が属する基板上配線層間の容量より、減少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。
また、実施例２に係る、図３Ｃ、及び、図３Ｄに示した回路パターンによると埋込配線が、各fin型FETのfin領域(支持基板上に形成されたシリコンの立体独立領域)と自己整合的に形成されているため、fin領域と埋込配線との位置合わせ領域の確保が不要である。
また、埋込配線の配線されている方向が揃えられており、基板上配線が直線的となるように、各fin型FETのコンタクトvia位置が配置されている。従って、各パターンの形成において、パターンの解像が容易となる。そうすると、基板上配線の配線パターンの間隔を狭めることができる。
さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配線が交差する部分があるように、埋込配線と基板上配線が配置されている。従って、配線が、重畳的に配置される。
以上のことより、実施例２に係る、図３Ｂ、図３Ｃ、及び、図３Ｄに示した回路パターンによれば、論理マクロセルの縮小化が図れる。According to the circuit patterns shown in FIGS. 3B, 3C, and 3D according to the second embodiment, the interlayer insulating film between the embedded wiring and the wiring on the substrate is thick because it includes each fin type FET. Therefore, the capacitance between the embedded wiring and the on-substrate wiring is smaller than the capacitance between the on-substrate wiring layers to which the on-substrate wiring belongs. In this case, it is not necessary to avoid the embedded wiring and the board-shaped wiring from being close to each other.
In addition, according to the circuit patterns shown in FIGS. 3C and 3D according to the second embodiment, the embedded wiring is connected to the fin region of each fin-type FET (three-dimensional independent region of silicon formed on the support substrate) and self Since they are formed in a consistent manner, it is not necessary to secure an alignment region between the fin region and the embedded wiring.
Further, the contact via positions of the fin-type FETs are arranged so that the wiring directions of the embedded wiring are aligned and the wiring on the substrate is linear. Therefore, in the formation of each pattern, the pattern can be easily resolved. If it does so, the space | interval of the wiring pattern of wiring on a board | substrate can be narrowed.
Furthermore, the embedded wiring and the on-substrate wiring are arranged so that there is a portion where the wiring direction of the embedded wiring and the substrate strip wiring are orthogonal to each other and the embedded wiring and the on-substrate wiring intersect each other. Therefore, the wiring is arranged in a superimposed manner.
From the above, according to the circuit patterns shown in FIGS. 3B, 3C, and 3D according to the second embodiment, the logic macrocell can be reduced.
(fin型FETを用い、かつ、コンタクトviaにシェアードコンタクトを用いたSRAMマクロセル)
図４は、fin型FETを回路要素として有し、シュエアードコンタクトを用いたことを特徴とする、実施例３に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。そして、図４Ａ、図４Ｂ、図４Ｃ、及び、図４Ｄから構成されている。
図４Ａは、SRAM記憶素子の一部を示した回路である。図４ＡのSRAM記憶素子の一部において、130、131はインバーター、132は入力端子、133は出力端子に接続する基板上配線をそれぞれ示す。
そして、図４Ａの、SRAM記憶素子の一部を示した回路の動作、及び、機能は図３ＡのSRAM記憶素子の一部を示した回路と同様である。(SRAM macrocell using fin type FET and shared contact for contact via)
FIG. 4 is a diagram showing a circuit layout of an SRAM macro cell in which the SRAM storage circuit according to the third embodiment is formed into a cell, which has a fin-type FET as a circuit element and uses a squired contact. 4A, 4B, 4C, and 4D.
FIG. 4A is a circuit showing a part of the SRAM memory element. 4A, 130 and 131 are inverters, 132 is an input terminal, and 133 is an on-board wiring connected to an output terminal.
The operation and function of the circuit showing part of the SRAM memory element in FIG. 4A are the same as those of the circuit showing part of the SRAM memory element in FIG. 3A.
図４Ｂは、図４ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェアードコンタクトを用いたことを特徴とする回路レイアウトを示した図である。
図３Ｃと同様、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続に際して、コンタクトviaを介さず接続する点で特徴を有する回路レイアウトであり、さらに、シェアードコンタクトを用いたことを特徴とする回路レイアウトである。FIG. 4B is a circuit layout including a fin-type FET constituting a part of the SRAM memory element of FIG. 4A, a buried wiring connecting the fin-type FET and a wiring on the substrate, and a shared contact is provided on a part thereof. It is the figure which showed the circuit layout characterized by using.
Similar to FIG. 3C, a part of the pattern of the embedded wiring is formed in a self-aligned manner with the fin region of the fin type FET, and the connection between the gate electrode of the fin type FET and the embedded wiring is not performed via the contact via. The circuit layout is characterized in that it is connected, and the circuit layout is characterized in that a shared contact is used.
図４Ｂにおいて、135は正電源に接続する基板上配線、136、137はＰチャネルfin型FET、138、139はＮチャネルfin型FET、140は接地電源に接続する基板上配線、141は出力端子に接続する基板上配線、142は入力端子に接続する基板上配線、143はコンタクトVia、144は配線接続領域、145、146、147、148は埋込配線、149はシェアードコンタクトをそれぞれ示す。なお、上記の基板上配線135、140、141、142はかならずしも、1層の配線層から構成されている必要はない。例えば、入力端子に接続する基板上配線142及び出力端子に接続する基板上配線141は第１層目の基板上配線、正電源に接続する基板上配線135及び接地電源に接続する基板上配線140は第2層目の基板上配線というように複数の配線層から構成されていてもよい。 In FIG. 4B, 135 is a substrate wiring connected to a positive power source, 136 and 137 are P channel fin type FETs, 138 and 139 are N channel fin type FETs, 140 is a substrate wiring connected to a ground power source, and 141 is an output terminal. , 143 is a contact connection area, 145, 146, 147 and 148 are embedded wirings, and 149 is a shared contact. Note that the above-mentioned wirings 135, 140, 141, 142 on the substrate do not necessarily need to be composed of one wiring layer. For example, the substrate wiring 142 connected to the input terminal and the substrate wiring 141 connected to the output terminal are the first-layer substrate wiring, the substrate wiring 135 connected to the positive power source, and the substrate wiring 140 connected to the ground power supply. May be composed of a plurality of wiring layers such as second-layer wiring on the substrate.
図４Ｂにおいて、各fin型FET、各電源、及び、各端子を、埋込配線及び基板上配線等で接続することは、図３Ｃと同様である。ただし、Ｎチャネルfin型FET138のドレインと埋込配線146とを出力端子に接続する基板上配線141を介して行う場合に、埋込配線146とＮチャネルfin型FET138のドレインとが近接しているため、シェアードコンタクト149を用いて、出力端子に接続する基板上配線141との接続を図っている点で異なる。また、Ｐチャネルfin型FET137のソースと埋込配線147とを入力端子に接続する基板上配線142を介して行う場合に、埋込配線147とＰチャネルfin型FET137のドレインとが近接しているため、シェアードコンタクト149を用いて、入力端子に接続する基板上配線142との接続を図っている点でも異なる。ここで、シェアードコンタクトとは、同一の配線パターンに対して２以上のパターンが接続する場合に、同一の配線パターンと一方のパターンのコンタクトvia位置と、同一の配線パターンと他方のパターンのコンタクトvia位置とを近接させ、連結させて、一つのコンタクトviaとしたものをいう。すなわち、シェアードコンタクトの一部において、同一の配線パターンと一方のパターンが接続し、さらに、残りのシェアードコンタクトの部分において、同一の配線と他方のパターンが接続する形態となる。 In FIG. 4B, each fin-type FET, each power source, and each terminal are connected by an embedded wiring, a substrate wiring, and the like, as in FIG. 3C. However, when the drain of the N-channel fin-type FET 138 and the embedded wiring 146 are connected via the on-substrate wiring 141 that connects to the output terminal, the embedded wiring 146 and the drain of the N-channel fin-type FET 138 are close to each other. Therefore, the difference is that the shared contact 149 is used to connect to the on-board wiring 141 connected to the output terminal. Further, when the source of the P-channel fin-type FET 137 and the embedded wiring 147 are connected via the on-substrate wiring 142 that connects to the input terminal, the embedded wiring 147 and the drain of the P-channel fin-type FET 137 are close to each other. For this reason, the shared contact 149 is used to connect to the on-substrate wiring 142 connected to the input terminal. Here, the shared contact means that when two or more patterns are connected to the same wiring pattern, the same wiring pattern and one pattern contact via position, and the same wiring pattern and the other pattern contact via. This is a contact via that is placed close together and connected. That is, the same wiring pattern and one pattern are connected in part of the shared contact, and the same wiring and the other pattern are connected in the remaining shared contact part.
従って、コンタクトvia間の最小間隔の取得のための領域を削減することができる。例えば、図４Ｂでは、通常では、埋込配線146上のコンタクトviaとＮチャネルfin型FET138のドレイン上のコンタクトviaが必要であるが、上記の2つのコンタクトviaを連結してシェアードコンタクトとすることにより、コンタクトvia間に必要な領域を削減できるとともに、Ｎチャネルfin型FETのドレインと埋込配線146との間隔も狭めることができる。従って、図３Ｃの回路レイアウトに比較して、さらに、回路レイアウト面積を縮小することができる。 Therefore, it is possible to reduce an area for obtaining the minimum interval between the contact vias. For example, in FIG. 4B, a contact via on the embedded wiring 146 and a contact via on the drain of the N-channel fin-type FET 138 are usually required. Thus, a necessary region between the contact vias can be reduced, and the interval between the drain of the N-channel fin-type FET and the embedded wiring 146 can be narrowed. Therefore, the circuit layout area can be further reduced as compared with the circuit layout of FIG. 3C.
図４Ｃは、SRAM記憶素子を示した回路である。図４ＣのSRAM記憶素子において、152、153は信号線、154、155はインバーター、156、157は転送ゲートトランジスタ、158は入力端子、159は出力端子をそれぞれ示す。 FIG. 4C is a circuit showing an SRAM storage element. 4C, reference numerals 152 and 153 denote signal lines, 154 and 155 denote inverters, 156 and 157 denote transfer gate transistors, 158 denotes an input terminal, and 159 denotes an output terminal.
そして、図４ＣのSRAM記憶素子は、図４ＡのSRAM記憶素子の一部を示す回路に、転送ゲートトランジスタ156、157が追加された構成となっている。また、図４Ｃの、SRAM記憶素子を示した回路の動作、及び、機能において、図４ＡのSRAM記憶素子の一部を示した回路と同様な構成をとる、インバーター154、155の部分は、図４Ａと同様な操作、機能を有する。 The SRAM storage element in FIG. 4C has a configuration in which transfer gate transistors 156 and 157 are added to a circuit showing a part of the SRAM storage element in FIG. 4A. In addition, in the operation and function of the circuit showing the SRAM memory element in FIG. 4C, the parts of the inverters 154 and 155 having the same configuration as the circuit showing a part of the SRAM memory element in FIG. Has the same operations and functions as 4A.
一方、図４ＣのSRAM記憶素子を示した回路の転送ゲートトランジスタ156は、インバーター154、155の部分に記憶される論理信号を、入力端子158から、受け取るか否かを信号線152の論理により、選択する機能を有する。すなわち、転送ゲートトランジスタ156のゲート電極に、論理値'H'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、入力信号を、受け入れる。また、転送ゲートトランジスタ156のゲート電極に、論理値'Ｌ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、入力信号を、受け入れない。一方、図４ＣのSRAM記憶素子を示した回路の転送ゲートトランジスタ157は、インバーター154、155の部分に記憶される論理信号を、出力するか否かを信号153の論理により、選択する。すなわち、転送ゲートトランジスタ158のゲート電極に、論理値'Ｈ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、出力信号を、出力する。また、転送ゲートトランジスタ157のゲート電極に、論理値'Ｌ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、出力信号を、出力しない。 On the other hand, the transfer gate transistor 156 of the circuit showing the SRAM storage element of FIG. 4C determines whether or not the logic signal stored in the inverters 154 and 155 is received from the input terminal 158 by the logic of the signal line 152. Has a function to select. That is, when a potential of logical value “H” is applied to the gate electrode of the transfer gate transistor 156, the circuit showing the SRAM memory element in FIG. 4C accepts the input signal. When the potential of the logical value “L” is applied to the gate electrode of the transfer gate transistor 156, the circuit showing the SRAM memory element in FIG. 4C does not accept the input signal. On the other hand, the transfer gate transistor 157 of the circuit showing the SRAM storage element in FIG. 4C selects whether or not to output the logic signal stored in the inverters 154 and 155 by the logic of the signal 153. That is, when a potential of logical value “H” is applied to the gate electrode of the transfer gate transistor 158, the circuit showing the SRAM memory element in FIG. 4C outputs an output signal. Further, when a potential of a logical value “L” is applied to the gate electrode of the transfer gate transistor 157, the circuit showing the SRAM memory element in FIG. 4C does not output an output signal.
図４Ｄは、図４ＣのSRAM記憶素子を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェアードコンタクトを用いたことを特徴とする回路レイアウトを示した図である。
図４Ｄにおいて、160は正電源に接続する基板上配線、161、162はＰチャネルfin型FET、163、164、165、166はＮチャネルfin型FET、167は接地電源に接続する基板上配線、168は出力端子に接続する基板上配線、169は入力端子に接続する基板上配線、170、171は基板上配線、172、173は埋込配線、174はコンタクトVia、175はシェアードコンタクト、176は配線接続領域、177、178は信号線に接続する基板上配線をそれぞれ示す。なお、基板上配線160、167、168、169、170、171は、一の配線層から構成されている必要はなく、複数の配線層により構成されていてもよい。FIG. 4D is a circuit layout including a fin-type FET constituting the SRAM memory element of FIG. 4C, a buried wiring connecting the fin-type FET and a wiring on the substrate, and a shared contact is used for a part thereof. It is the figure which showed the circuit layout characterized by this.
In FIG. 4D, 160 is a substrate wiring connected to a positive power source, 161 and 162 are P channel fin type FETs, 163, 164, 165 and 166 are N channel fin type FETs, 167 is a substrate wiring connected to a ground power source, 168 is the on-board wiring connected to the output terminal, 169 is the on-board wiring connected to the input terminal, 170 and 171 are the on-board wiring, 172 and 173 are the embedded wiring, 174 is the contact Via, 175 is the shared contact, 176 is the Wiring connection regions 177 and 178 respectively indicate on-board wirings connected to signal lines. Note that the on-substrate wirings 160, 167, 168, 169, 170, and 171 do not need to be configured by a single wiring layer, and may be configured by a plurality of wiring layers.
そして、Ｐチャネルfin型FET161のドレインはコンタクトvia174を介して正電源に接続する基板上配線160と接続している。Ｐチャネルfin型FET161のソースは、シェアードコンタクト175において、基板上配線170によって、Ｎチャネルfin型FET164のドレインと接続されている。また、Ｐチャネルfin型FET161のソースは、基板上配線170によって、コンタクトvia174を介して、Ｎチャネルfin型FET165のドレインと接続している。さらに、Ｐチャネルfin型FET161のソースは、基板上配線170及び埋込配線173により、シェアードコンタクト175、コンタクトvia174、及び、配線接続領域176を介して、Ｐチャネルfin型FET162のゲート電極及びＮチャネルfin型FET166のゲート電極と接続している。Ｐチャネルfin型FET161のゲート電極は、埋込配線172により、配線接続領域176を介してＮチャネルfin型FET165のゲート電極と接続されている。また、Ｐチャネルfin型FET161のゲート電極は、埋込配線172及び基板上配線171により、配線接続領域176、コンタクトvia174を介してＰチャネルfin型FET162のソースと接続している。さらに、Ｐチャネルfin型FET161のゲート電極は、埋込配線172及び基板上配線171により、配線接続領域176、コンタクトvia174、及び、シェアードコンタクト175を介してＮチャネルfin型FET166のドレイン及びＮチャネルfin型FET163のソースと接続している。 The drain of the P-channel fin-type FET 161 is connected to the on-substrate wiring 160 connected to the positive power supply via the contact via 174. The source of the P-channel fin-type FET 161 is connected to the drain of the N-channel fin-type FET 164 through the substrate contact 170 at the shared contact 175. The source of the P channel fin type FET 161 is connected to the drain of the N channel fin type FET 165 through the contact via 174 by the substrate wiring 170. Further, the source of the P channel fin type FET 161 is connected to the gate electrode and the N channel of the P channel fin type FET 162 via the shared contact 175, the contact via 174, and the wiring connection region 176 by the on-substrate wiring 170 and the embedded wiring 173. It is connected to the gate electrode of fin type FET166. The gate electrode of the P-channel fin-type FET 161 is connected to the gate electrode of the N-channel fin-type FET 165 through the wiring connection region 176 by the embedded wiring 172. Further, the gate electrode of the P-channel fin-type FET 161 is connected to the source of the P-channel fin-type FET 162 via the wiring connection region 176 and the contact via 174 by the embedded wiring 172 and the substrate wiring 171. Furthermore, the gate electrode of the P channel fin type FET 161 is connected to the drain of the N channel fin type FET 166 and the N channel fin via the wiring connection region 176, the contact via 174, and the shared contact 175 by the embedded wiring 172 and the on-substrate wiring 171. It is connected to the source of type FET163.
Ｎチャネルfin型FET164のソースは入力端子168へコンタクトvia174を介して接続している。Ｎチャネルfin型FET165、166のソースは、コンタクトvia174を介して接地電源に接続する基板上配線167と接続している。Ｐチャネルfin型FET162のドレインはコンタクトvia174を介して正電源に接続する基板上配線160へ接続している。Ｎチャネルfin型FET163のドレインはコンタクトvia174を介して出力端子へ接続する基板上配線168へ接続している。Ｎチャネルfin型FET163のゲート電極は信号線へ接続する基板上配線178へ接続している。また、Ｎチャネルfin型FET164のゲート電極は信号線へ接続する基板上配線177へ接続している。
シェアードコンタクト175を使用することにより、通常のコンタクトvia174を2つ並べるための間隔をとる必要はないため、Ｎチャネルfin型FET164とＰチャネルfin型FET161の間隔をさらに縮小することができる。また、同様に、シェアードコンタクト175を使用することにより、Ｎチャネルfin型FET163とＮチャネルfin型FET166との間隔もさらに縮小することができる。従って、シェアードコンタクト175を使用することにより、SRAM記憶素子の回路レイアウトを縮小することができる。The source of the N-channel fin-type FET 164 is connected to the input terminal 168 via a contact via 174. The sources of the N-channel fin-type FETs 165 and 166 are connected to the on-substrate wiring 167 connected to the ground power supply via the contact via 174. The drain of the P-channel fin-type FET 162 is connected to the on-substrate wiring 160 connected to the positive power supply via the contact via 174. The drain of the N-channel fin-type FET 163 is connected to the on-substrate wiring 168 connected to the output terminal via the contact via 174. The gate electrode of the N channel fin-type FET 163 is connected to the on-substrate wiring 178 connected to the signal line. The gate electrode of the N-channel fin-type FET 164 is connected to the on-substrate wiring 177 connected to the signal line.
By using the shared contact 175, it is not necessary to provide an interval for arranging two normal contacts via 174, so that the interval between the N-channel fin-type FET 164 and the P-channel fin-type FET 161 can be further reduced. Similarly, by using the shared contact 175, the distance between the N-channel fin-type FET 163 and the N-channel fin-type FET 166 can be further reduced. Therefore, the circuit layout of the SRAM storage element can be reduced by using the shared contact 175.
(Fin型FETを用いた、論理マクロセル又はSRAMマクロセルの製造工程)
図５、図６、図７、図８、図９、図10、及び、図11を用いて、実施例４として、実施例１、２、及び、３に示した論理マクロセル又はSRAMマクロセルの製造工程を示す。
図５は、論理マクロセル又はSRAMマクロセルの製造工程のフローチャートを示したものである。(Manufacturing process of logic macro cell or SRAM macro cell using Fin type FET)
Manufacturing of the logic macro cell or SRAM macro cell shown in the first, second, and third embodiments as the fourth embodiment with reference to FIGS. 5, 6, 7, 8, 9, 10, and 11. A process is shown.
FIG. 5 shows a flowchart of the manufacturing process of the logic macro cell or SRAM macro cell.
図５において、180はfin領域形成工程、181はfin領域、182は絶縁支持基板、183は溝形成工程、184は埋込配線用の溝、185はシリコン・ゲルマニウム(SiGe)埋込工程、186はシリコン・ゲルマニウム(SiGe)、187はゲート電極形成工程、188はポリシリコン(P-Si)層、189は埋込配線工程、190は空洞、191はメタル(金属)、192は基板上配線形成工程をそれぞれ示す。 In FIG. 5, 180 is a fin region forming step, 181 is a fin region, 182 is an insulating support substrate, 183 is a groove forming step, 184 is a groove for buried wiring, 185 is a silicon germanium (SiGe) filling step, 186 Is silicon-germanium (SiGe), 187 is a gate electrode formation process, 188 is a polysilicon (P-Si) layer, 189 is a buried wiring process, 190 is a cavity, 191 is metal (metal), 192 is wiring on a substrate Each process is shown.
そして、図５のフローチャートは、論理マクロセル又はSRAMマクロセルの製造工程はfin領域形成工程180、溝形成工程183、シリコン・ゲルマニウム（SiGe）埋込工程185、ゲート電極形成工程187、埋込配線工程189、及び、基板上配線形成工程192からなることを示す。 In the flowchart of FIG. 5, the manufacturing process of the logic macro cell or the SRAM macro cell is the fin region forming step 180, the groove forming step 183, the silicon germanium (SiGe) filling step 185, the gate electrode forming step 187, and the buried wiring step 189. , And the on-board wiring formation step 192.
fin領域形成工程180は、絶縁支持基板182の上に、半導体からなる立体領域であるfin領域181を形成する工程である。なお、上記の半導体は、シリコン(Si)であることが望ましい。また、上記の絶縁支持基板182はSOI(Silicon on insulator)が望ましく、絶縁部分はシリコン酸化膜であることが望ましい。溝形成工程183は、絶縁支持基板182に埋込配線用の溝184を形成する工程である。SiGe埋込工程185は、絶縁支持基板182中の埋込配線用の溝184にシリコン・ゲルマニウム(SiGe)186を埋め込む工程である。 The fin region forming step 180 is a step of forming a fin region 181 that is a three-dimensional region made of a semiconductor on the insulating support substrate 182. Note that the semiconductor is preferably silicon (Si). The insulating support substrate 182 is preferably SOI (Silicon on insulator), and the insulating portion is preferably a silicon oxide film. The groove forming step 183 is a step of forming a buried wiring groove 184 in the insulating support substrate 182. The SiGe embedding step 185 is a step of embedding silicon germanium (SiGe) 186 in the trench 184 for embedded wiring in the insulating support substrate 182.
ゲート電極形成工程は、例えば、ポリシリコン(P-Si)188等の導電性の材料により、fin型FETのゲート電極を形成する工程である。埋込配線工程を行うには、複数の種類の手順が考えられるが、以下に第１の手順を示す。まず、ゲート電極の上に絶縁膜を堆積する。次に、溝に埋め込まれたシリコン・ゲルマニウムに対して、コンタクトviaを形成し、メタル(金属)191を堆積させて、コンタクトをとる。次に、熱処理をして、熱処理による、シリコンと金属の置換現象を利用して埋込配線を形成する。なお、シリコンと金属の置換に使用される金属には、アルミニウム(Al)が望ましい。また、埋込配線工程の第２の手順は以下である。まず、シリコン・ゲルマニウム(SiGe)186を埋込配線用の溝184から選択的に除去する。次に、埋込配線用の溝184を空洞190とし、その後、メタル(金属)191を埋め込むことによって行う。なお、上記の金属には、タングステン(W)が望ましい。 The gate electrode forming step is a step of forming the gate electrode of the fin type FET using a conductive material such as polysilicon (P-Si) 188, for example. In order to perform the buried wiring process, a plurality of types of procedures can be considered. The first procedure will be described below. First, an insulating film is deposited on the gate electrode. Next, a contact via is formed on the silicon germanium embedded in the groove, and a metal (metal) 191 is deposited to make a contact. Next, heat treatment is performed, and a buried wiring is formed by utilizing a substitution phenomenon of silicon and metal by heat treatment. Note that aluminum (Al) is desirable as a metal used for substitution of silicon and metal. The second procedure of the embedded wiring process is as follows. First, silicon germanium (SiGe) 186 is selectively removed from the trench 184 for buried wiring. Next, the trench 184 for embedded wiring is formed into a cavity 190, and then metal (metal) 191 is embedded. Note that tungsten (W) is desirable as the metal.
基板上配線形成工程192は、埋込配線工程189を第１の手順で行った場合は、シリコンと金属の置換に使用したメタル(金属)層をそのまま残し、メタル(金属)層上にレジストパターンにより配線パターンを形成し、エッチングにより配線を形成する。一方、埋込配線工程189を第２の手順で行った場合は、基板上配線形成工程192において、まず、絶縁層を形成し、埋込配線等に対してコンタクトviaを形成し、その後、メタル(金属)191を堆積した後、レジストパターンにより配線パターンを形成し、エッチングにより配線を形成する。なお、基板上配線は、一の配線層のみで形成されるとは限らない。また、基板上配線に使用される金属には、アルミニウム(Al)、タングステン(W)等が望ましい。 When the embedded wiring process 189 is performed in the first procedure, the on-substrate wiring forming process 192 leaves the metal layer used for the replacement of silicon and metal as it is, and forms a resist pattern on the metal (metal) layer. Then, a wiring pattern is formed, and a wiring is formed by etching. On the other hand, when the embedded wiring process 189 is performed by the second procedure, in the on-substrate wiring forming process 192, first, an insulating layer is formed, and a contact via is formed with respect to the embedded wiring, etc. After depositing (metal) 191, a wiring pattern is formed by a resist pattern, and wiring is formed by etching. Note that the on-substrate wiring is not necessarily formed by only one wiring layer. Moreover, aluminum (Al), tungsten (W), etc. are desirable for the metal used for the wiring on the substrate.
図６は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、及び、図６Ｆから構成されており、fin型領域形成工程の詳細な製造工程を示した図である。また、図６は、図２ＡのＡ−Ｂ間の断面を示した図である。
図６において、195はシリコン酸化膜(SiO2)層、196はシリコンの単結晶層、197はシリコン酸化膜(SiO2)層、198はポリシリコン(P-Si)層、199はレジストパターン、200はポリシリコンの孤立領域、201はシリコン酸化膜(SiO2)の層間絶縁膜、202はシリコン酸化膜のサイドウオール、203はシリコン酸化層の孤立領域をそれぞれ示す。FIG. 6 includes FIG. 6A, FIG. 6B, FIG. 6C, FIG. 6D, FIG. 6E, and FIG. 6F, and shows the detailed manufacturing process of the fin-type region forming process. FIG. 6 is a view showing a cross section taken along line AB in FIG. 2A.
In FIG. 6, 195 is a silicon oxide film (SiO2) layer, 196 is a single crystal layer of silicon, 197 is a silicon oxide film (SiO2) layer, 198 is a polysilicon (P-Si) layer, 199 is a resist pattern, 200 is An isolated region of polysilicon, 201 is an interlayer insulating film of a silicon oxide film (SiO2), 202 is a sidewall of the silicon oxide film, and 203 is an isolated region of the silicon oxide layer.
図６Ａは、シリコン酸化膜層195及びシリコンの単結晶層196を含むSOI基板の上に、シリコン酸化膜197及びポリシリコン(P-Si)層198を、CVD(chemical vapor deposition)法により、堆積したところを示した図である。なお、SOI基板は、シリコン基板の上にシリコン酸化層を形成し、さらに、シリコン酸化層上にシリコン基板を張り付けて作成したものである。従って、シリコンの単結晶層が、シリコン酸化膜を挟んだ構造となっている。また、SOI基板において、回路素子を形成する側のシリコンの単結晶層は、研磨等により、その反対側のシリコン単結晶側と比較して、薄くなっている。すなわち、図６Ａには、シリコンの単結晶層の内、回路素子を形成する側のシリコンの単結晶層196及びシンリコン酸化膜195が示されている。ここで、SOI基板中のシリコン酸化膜層195の厚さは、70nm以上であって、100nm程度が望ましい。また、シリコンの単結晶層196の厚さは30nm程度が望ましい。さらに、シリコン酸化膜197は10nm程度、ポリシリコン(P-Si)層198の厚さは30nm程度が望ましい。 In FIG. 6A, a silicon oxide film 197 and a polysilicon (P-Si) layer 198 are deposited on a SOI substrate including a silicon oxide film layer 195 and a silicon single crystal layer 196 by a chemical vapor deposition (CVD) method. It is the figure which showed the place. Note that the SOI substrate is formed by forming a silicon oxide layer on a silicon substrate and further bonding the silicon substrate on the silicon oxide layer. Accordingly, a single crystal layer of silicon has a structure in which a silicon oxide film is sandwiched. In addition, in the SOI substrate, the silicon single crystal layer on the circuit element forming side is thinned by polishing or the like as compared with the silicon single crystal side on the opposite side. That is, FIG. 6A shows a silicon single crystal layer 196 and a silicon oxide film 195 on the circuit element forming side of the silicon single crystal layer. Here, the thickness of the silicon oxide film layer 195 in the SOI substrate is preferably 70 nm or more and preferably about 100 nm. The thickness of the silicon single crystal layer 196 is preferably about 30 nm. Further, it is desirable that the silicon oxide film 197 is about 10 nm, and the thickness of the polysilicon (P-Si) layer 198 is about 30 nm.
図６Ｂは、ポリシリコン(P-Si)層198の上にレジストを塗布し、ホトリソグラフィー技術により、レジストパターン199を作成したところを示した図である。レジストパターン199の幅は、fin型FETのfin領域の間隔を決めることになるため、80nmから150nm程度であることが望ましい。 FIG. 6B is a diagram showing a resist pattern 199 formed by applying a resist on the polysilicon (P-Si) layer 198 and using a photolithography technique. Since the width of the resist pattern 199 determines the interval between the fin regions of the fin-type FET, it is preferably about 80 nm to 150 nm.
図６Ｃは、レジストパターン199をエッチングマスクに、ポリシリコン(P-Si)層198を異方性のエッチングし、ポリシリコンの孤立領域200が得られたところである。レジストパターン199の幅と同様、ポリシリコンの孤立領域200の幅は、80nmから150nm程度である。また、ポリシリコンの孤立領域200の高さは20nmから30nm程度が望ましい。のちに、ポリシリコンの孤立領域200の側壁に作成する、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度とするためである。 FIG. 6C shows that the polysilicon (P-Si) layer 198 is anisotropically etched using the resist pattern 199 as an etching mask, and an isolated region 200 of polysilicon is obtained. Similar to the width of the resist pattern 199, the width of the isolated region 200 of the polysilicon is about 80 nm to 150 nm. The height of the isolated region 200 of polysilicon is preferably about 20 nm to 30 nm. This is because the width of the side wall 202 of the silicon oxide film formed on the side wall of the polysilicon isolated region 200 is set to about 20 nm to 30 nm later.
図６Ｄは、ポリシリコンの孤立領域200及びシリコン酸化膜197の上にシリコン酸化膜(SiO2)の層間絶縁膜201を、CVD法により堆積したところを示した図である。シリコン酸化膜(SiO2)の層間絶縁膜201の厚さは、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度とするため、50nmから100nm程度とすることが望ましい。 FIG. 6D is a view showing a silicon oxide film (SiO 2) interlayer insulating film 201 deposited on the isolated region 200 of polysilicon and the silicon oxide film 197 by the CVD method. The thickness of the interlayer insulating film 201 of the silicon oxide film (SiO2) is preferably about 50 nm to 100 nm so that the width of the side wall 202 of the silicon oxide film is about 20 nm to 30 nm.
図６Ｅは、シリコン酸化膜(SiO2)の層間絶縁膜201を異方性エッチングすることにより、シリコン酸化膜のサイドウオール202を作成したところを示した図である。シリコン酸化膜のサイドウオール202の幅は、後に、fin型FETのfin領域の幅を決定することとなるため、20nmから30nm程度とすることが望ましい。 FIG. 6E is a view showing that a sidewall 202 of a silicon oxide film is formed by anisotropically etching the interlayer insulating film 201 of the silicon oxide film (SiO 2). Since the width of the side wall 202 of the silicon oxide film will be determined later, the width of the fin region of the fin-type FET is preferably about 20 nm to 30 nm.
図６Ｆは、ポリシリコンの孤立領域200を等方性のエッチングにより除去し、シリコン酸化膜のサイドウオール202をエッチングマスクにシリコン酸化膜(SiO2)層197を異方性エッチングにより、シリコン酸化層の孤立領域203を形成したところを示した図である。その後、シリコン酸化層の孤立領域203をエッチングマスクに、シリコンの単結晶層196を異方性エッチングし、fin型FETのfin領域を形成する。 In FIG. 6F, the isolated region 200 of polysilicon is removed by isotropic etching, and the silicon oxide film (SiO2) layer 197 is anisotropically etched using the side wall 202 of the silicon oxide film as an etching mask to form the silicon oxide layer. FIG. 6 is a diagram showing a place where an isolated region 203 is formed. Thereafter, the silicon single crystal layer 196 is anisotropically etched using the isolated region 203 of the silicon oxide layer as an etching mask to form a fin region of the fin-type FET.
図７は、図７Ｇ、図７Ｈ、図７Ｉ、図７Ｊ、図７Ｋ、及び、図７Ｌから構成されており、埋込配線用の溝形成工程の詳細を示した図である。また、図７は、図２ＡのＡ−Ｂ間の断面を示した図である。
図７において、195はシリコン酸化膜(SiO2)層、202はシリコン酸化膜のサイドウオール、203はシリコン酸化層の孤立領域、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、205はシリコン酸化膜層、206はシリコン酸化膜のサイドウオール、207はレジストパターン、208は埋込配線用の溝、209はシリコン・ゲルマニウム(SiGe)層をそれぞれ示す。FIG. 7 includes FIG. 7G, FIG. 7H, FIG. 7I, FIG. 7J, FIG. 7K, and FIG. 7L, and is a diagram showing details of a trench forming process for embedded wiring. FIG. 7 is a view showing a cross section taken along line AB in FIG. 2A.
In FIG. 7, 195 is a silicon oxide film (SiO2) layer, 202 is a side wall of the silicon oxide film, 203 is an isolated region of the silicon oxide layer, 204 is a three-dimensional isolated region of silicon, that is, a fin region of a fin type FET. 205 denotes a silicon oxide film layer, 206 denotes a sidewall of the silicon oxide film, 207 denotes a resist pattern, 208 denotes a trench for buried wiring, and 209 denotes a silicon germanium (SiGe) layer.
図７Ｇは、図６Ｆの工程を終了した後、シリコン酸化膜のサイドウオール202、及び、シリコン酸化層の孤立領域203をエッチングマスクにシリコンの単結晶層を、異方性エッチングして、fin領域204を得たところを示した図である。ここで、図６Ｄおいて説明したように、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度としたことから、fin領域204の幅もほぼ20nmから30nm程度となる。また、シリコン単結晶の厚さが30nm程度であったことから、fin領域204の高さは30nm程度となる。 7G, after the step of FIG. 6F is finished, the silicon single crystal layer is anisotropically etched using the side wall 202 of the silicon oxide film and the isolated region 203 of the silicon oxide layer as an etching mask to obtain a fin region. It is the figure which showed the place where 204 was obtained. Here, as described in FIG. 6D, since the width of the sidewall 202 of the silicon oxide film is set to about 20 nm to 30 nm, the width of the fin region 204 is also about 20 nm to about 30 nm. Further, since the thickness of the silicon single crystal is about 30 nm, the height of the fin region 204 is about 30 nm.
図７Ｈは、図７の工程を終了した後、シリコン酸化膜のサイドウオール202を等方性エッチングにより、除去したところを示す図である。 FIG. 7H is a diagram showing a state where the sidewall 202 of the silicon oxide film is removed by isotropic etching after the process of FIG. 7 is completed.
図７Ｉは、図７Ｈの工程を終了した後、シリコン酸化膜205を堆積したところを示した図である。そして、シリコン酸化膜205の幅は40nmから60nm程度であることが望ましい。後に形成するシリコン酸化膜のサイドウオール206の幅を20nmから30nm程度とするためである。 FIG. 7I is a view showing a state where a silicon oxide film 205 is deposited after the process of FIG. 7H is completed. The width of the silicon oxide film 205 is desirably about 40 nm to 60 nm. This is because the width of the sidewall 206 of the silicon oxide film to be formed later is set to about 20 nm to 30 nm.
図７Ｊは、図７Ｉの工程を終了した後、シリコン酸化膜205を異方性エッチングして、シリコン酸化膜のサイドウオール206を形成したところを示した図である。また、シリコン酸化膜のサイドウオール206を形成した後、レジストを塗布し、ホトリソグラフィー技術により、レジストパターン207を形成したところを示した図である。レジストパターン207間の間隔、すなわち、レジストパターン207の開口は、fin領域204間の間隔よりは広く、レジストパターン207の端は、fin領域204の上部に位置する。 FIG. 7J is a view showing a state where the silicon oxide film 205 is anisotropically etched after the process of FIG. FIG. 6 is a view showing a state in which a resist pattern is formed by applying a resist after forming a side wall 206 of a silicon oxide film and using a photolithography technique. An interval between the resist patterns 207, that is, an opening of the resist pattern 207 is wider than an interval between the fin regions 204, and an end of the resist pattern 207 is located above the fin region 204.
図７Ｋは、図７Ｊの工程を終了後において、異方性エッチングを行ない、支持基板のシリコン酸化膜層195に埋込配線用の溝208を形成し、レジストパターン207を除去したところを示す図である。fin領域204間隔は80nmから150nm程度であることから、シリコン酸化膜のサイドウオール206の幅が20nmから30nm程度であることを考慮すると、埋込配線用の溝208の幅は40nmから90nm程度となる。また、埋込配線用の溝208は埋込配線用のメタル(金属)を溝に埋め込むこと考慮して、50nm以下が望ましい。 FIG. 7K is a diagram showing a state in which, after the process of FIG. 7J is completed, anisotropic etching is performed, a trench 208 for embedded wiring is formed in the silicon oxide film layer 195 of the support substrate, and the resist pattern 207 is removed. It is. Since the interval between the fin regions 204 is about 80 nm to 150 nm, considering that the width of the sidewall 206 of the silicon oxide film is about 20 nm to 30 nm, the width of the trench 208 for embedded wiring is about 40 nm to 90 nm. Become. The trench 208 for embedded wiring is preferably 50 nm or less in consideration of embedding a metal (metal) for embedded wiring in the trench.
図７Ｌは、図７Ｋの工程終了後に、埋込配線用の溝208にシリコン・ゲルマニウム(SiGe)を埋め込むため、シリコン・ゲルマニウム(SiGe)層209をCVD法により堆積したところを示した図である。シリコン・ゲルマニウム(SiGe)層の厚さは、埋込配線用の溝208にシリコン・ゲルマニウム(SiGe)を埋め込むことを目的としているため、75nmから100nm程度であることが望ましい。なお、後に、埋込配線用の溝208には、メタル(金属)を埋め込むことになることから、メタル(金属)の拡散を防止するため、シリコン窒化膜を1nmから5nm程度堆積した後に、シリコン・ゲルマニウム(SiGe)層209を堆積することが望ましい。ただし、メタル(金属)を溝に埋め込んだ後に、メタル(金属)の拡散がおこる程、高い熱処理が加わらない場合には、シリコン窒化膜の堆積を省略することもできる。なお、シリコン窒化膜は、薄いため、以下、図示はしない。
ところで、埋込材料としてシリコン・ゲルマニウム(SiGe)を用いたのは、シリコン・ゲルマニウム(SiGe)が、等方性エッチングを行う場合に、fin領域204又はゲート電極を構成するシリコン(Si)又はポリシリコン(P-Si)に対して、選択性を有するからである。なお、選択性が必要なのは、fin領域204又はゲート電極は、シリコン酸化(SiO2)膜のサイドウオール206又はシリコン酸化膜(SiO2)膜層等により覆われているが、シリコン酸化(SiO2)膜のサイドウオール206等の形成工程の性質上、確実にシリコン(Si)部分のすべてを覆っているとは限らないからである。FIG. 7L is a diagram showing a silicon-germanium (SiGe) layer 209 deposited by the CVD method in order to bury silicon-germanium (SiGe) in the trench 208 for embedded wiring after the process of FIG. 7K is completed. . The thickness of the silicon-germanium (SiGe) layer is intended to bury silicon-germanium (SiGe) in the trench 208 for embedded wiring, and is preferably about 75 nm to 100 nm. In addition, since a metal (metal) is buried in the trench 208 for embedded wiring later, in order to prevent diffusion of the metal (metal), a silicon nitride film is deposited on the order of 1 nm to 5 nm, and then silicon It is desirable to deposit a germanium (SiGe) layer 209. However, when the metal (metal) is buried in the groove and the heat treatment is not so high that the metal (metal) is diffused, the deposition of the silicon nitride film can be omitted. Since the silicon nitride film is thin, it is not shown below.
By the way, silicon germanium (SiGe) is used as an embedding material when silicon germanium (SiGe) is subjected to isotropic etching and silicon (Si) or polysilicon constituting the fin region 204 or the gate electrode. This is because it has selectivity for silicon (P-Si). Note that selectivity is required because the fin region 204 or the gate electrode is covered with the sidewall 206 of the silicon oxide (SiO2) film or the silicon oxide film (SiO2) film layer, etc., but the silicon oxide (SiO2) film This is because not all of the silicon (Si) portion is surely covered due to the nature of the formation process of the sidewall 206 and the like.
図８は、図８Ｍ、図８Ｎ、図８Ｏ、図８Ｐ、図８Ｑ、及び、図８Ｒから構成されており、埋込配線用の溝形成工程の詳細を示した図である。また、図８は、図２ＡのＡ−Ｂ間の断面を示した図である。
図８において、195はシリコン酸化膜(SiO2)層、203はシリコン酸化層の孤立領域、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、206はシリコン酸化膜のサイドウオール、209はシリコン・ゲルマニウム(SiGe)層、210はポリシリコン(P-Si)層、211はシリコン酸化膜、212はレジストパターン、213はfin型FETのゲート電極をそれぞれ示す。FIG. 8 includes FIG. 8M, FIG. 8N, FIG. 8O, FIG. 8P, FIG. 8Q, and FIG. 8R, and shows the details of the trench forming process for buried wiring. FIG. 8 is a view showing a cross section taken along line AB in FIG. 2A.
In FIG. 8, 195 is a silicon oxide film (SiO2) layer, 203 is an isolated region of the silicon oxide layer, 204 is a three-dimensional isolated region of silicon, that is, a fin region of a fin type FET, and 206 is a sidewall of the silicon oxide film. 209 denotes a silicon germanium (SiGe) layer, 210 denotes a polysilicon (P-Si) layer, 211 denotes a silicon oxide film, 212 denotes a resist pattern, and 213 denotes a gate electrode of a fin type FET.
図８Ｍは、図７Ｌのシリコン・ゲルマニウム(SiGe)層209を、fin領域の上部のところで、平坦化したところを示した図である。ここで、シリコン・ゲルマニウム(SiGe)層209の平坦化を行うには、例えば、CMP(chemical mechanical polishing)プロセス、すなわち、化学的、及び、機械的研磨工程を行うことにより達成することができる。 FIG. 8M is a diagram showing the silicon germanium (SiGe) layer 209 of FIG. 7L flattened at the upper portion of the fin region. Here, the planarization of the silicon-germanium (SiGe) layer 209 can be achieved, for example, by performing a CMP (chemical mechanical polishing) process, that is, a chemical and mechanical polishing process.
図８Ｎは、図８Ｍの工程を終了した後、等方的なエッチングを、シリコン・ゲルマニウム(SiGe)層209に対して行ったところを示した図である。等方性のエッチングを一定時間行うことにより、埋込配線用の溝以外の部分のシリコン・ゲルマニウム(SiGe)層209を除去することができる。なお、図７Ｌの工程で、拡散防止膜として、シリコン窒化膜を堆積させた場合には、シリコン・ゲルマニウム(SiGe)層209の除去後に、等方性のエッチングにて、埋込配線用の溝以外のシリコン窒化膜を除去する。
図８Ｏは、図８Ｍの工程を終了した後、シリコン酸化膜のサイドウオール206、シリコン酸化層の孤立領域203を除去したところを示した図である。等方性のエッチングを、シリコン酸化膜に対して行うことにより、シリコン酸化膜を除去することができる。
図８Ｐは、図８Ｏの工程終了後、ポリシリコン(P-Si)層210及びシリコン酸化膜211を堆積した図である。ポリシリコン(P-Si)層210及びシリコン酸化膜211の堆積には、例えば、CVD法を用いることができる。なお、ポリシリコン(P-Si)層210と埋込配線用の溝内のシリコン・ゲルマニウム(SiGe)とはコンタクトviaを介さず、直接接触している。ここで、ポリシリコン(P-Si)層210の厚さは30nmから50nm程度が望ましい。また、シリコン酸化膜211はエッチングストッパーとしての役目を果たすため、10nm程度が望ましい。FIG. 8N is a diagram showing that isotropic etching is performed on the silicon germanium (SiGe) layer 209 after the process of FIG. 8M is completed. By performing isotropic etching for a certain period of time, the silicon-germanium (SiGe) layer 209 other than the trench for the buried wiring can be removed. If a silicon nitride film is deposited as a diffusion preventing film in the step of FIG. 7L, the trench for buried wiring is formed by isotropic etching after the removal of the silicon-germanium (SiGe) layer 209. Other silicon nitride films are removed.
FIG. 8O is a diagram showing a state where the sidewall 206 of the silicon oxide film and the isolated region 203 of the silicon oxide layer are removed after the process of FIG. 8M is completed. By performing isotropic etching on the silicon oxide film, the silicon oxide film can be removed.
FIG. 8P is a diagram in which a polysilicon (P-Si) layer 210 and a silicon oxide film 211 are deposited after the process of FIG. For the deposition of the polysilicon (P-Si) layer 210 and the silicon oxide film 211, for example, a CVD method can be used. Note that the polysilicon (P-Si) layer 210 and the silicon germanium (SiGe) in the trench for the buried wiring are in direct contact with each other without the contact via. Here, the thickness of the polysilicon (P-Si) layer 210 is preferably about 30 nm to 50 nm. Further, since the silicon oxide film 211 serves as an etching stopper, about 10 nm is desirable.
図８Ｑは、図８Ｐの工程を終了した後、レジストを塗布し、ホトリソグラフィー技術により、レジストパターン212を形成したところを示した図である。
図８Ｒは、レジストパターン212をエッチングマスクに異方性のエッチングにより、シリコン酸化膜211及びポリシリコン(P-Si)層210をエッチングし、fin型FETのゲート電極213を形成したところを示した図である。FIG. 8Q is a diagram showing a state where a resist is applied after the process of FIG. 8P is completed, and a resist pattern 212 is formed by a photolithography technique.
FIG. 8R shows that the gate electrode 213 of the fin-type FET is formed by etching the silicon oxide film 211 and the polysilicon (P-Si) layer 210 by anisotropic etching using the resist pattern 212 as an etching mask. FIG.
図９は、図９Ｒ、図９Ｓ、図９Ｔ、図９Ｕ、図９Ｖ、及び、図９Ｗから構成されており、埋込配線工程及び基板上配線形成工程（その１）の詳細を示した図である。また、図９は、図２ＡのＡ−Ｂ間の断面を示した図である。なお、基板上配線形成工程（その１）は、図５のフローチャートの説明では、第１の手順として説明した工程の詳細説明である。
図９において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、214はシリコン酸化膜の層間絶縁膜、215はコンタクトvia、216はアルミニウ(AL)層、217はシリコン・ゲルマニウム(SiGe)層を置換した後の置換アルミニウム(AL)をそれぞれ示す。FIG. 9 includes FIG. 9R, FIG. 9S, FIG. 9T, FIG. 9U, FIG. 9V, and FIG. 9W, and shows details of the embedded wiring process and the on-substrate wiring formation process (part 1). is there. FIG. 9 is a view showing a cross section taken along line AB in FIG. 2A. The on-substrate wiring formation process (part 1) is a detailed description of the process described as the first procedure in the description of the flowchart of FIG.
In FIG. 9, 195 is a silicon oxide film (SiO2) layer, 204 is a three-dimensional isolated region of silicon, that is, a fin region of a fin type FET, 209 is a silicon germanium (SiGe) layer, and 213 is a gate of the fin type FET. Reference numeral 214 denotes an interlayer insulating film made of a silicon oxide film, 215 denotes a contact via, 216 denotes an aluminum (AL) layer, and 217 denotes substituted aluminum (AL) after the silicon-germanium (SiGe) layer is replaced.
図９Ｒは、図８Ｒと同様な図である。
図９Ｓは、図９Ｒの工程を終了した後、シリコン酸化膜の層間絶縁膜214をCVD法により堆積したところを示した図である。シリコン酸化膜の層間絶縁膜214の厚さは、100nmから200nm程度が望ましい。シリコン酸化膜の層間絶縁膜214の平坦化を行う場合に、fin型FETのゲート電極213を含むような、充分な厚さが必要だからである。FIG. 9R is a view similar to FIG. 8R.
FIG. 9S is a view showing a state where an interlayer insulating film 214 of a silicon oxide film is deposited by the CVD method after the process of FIG. 9R is finished. The thickness of the silicon oxide interlayer insulating film 214 is preferably about 100 nm to 200 nm. This is because a sufficient thickness is required to include the gate electrode 213 of the fin-type FET when the silicon oxide interlayer insulating film 214 is planarized.
図９Ｔは、図９Ｓの工程を終了した後、CMP法により、研磨を行って、シリコン酸化膜の層間絶縁膜214の平坦化したところを示した図である。ここで、シリコン酸化膜の層間絶縁膜214の厚さは、シリコン酸化膜(SiO2)層195の表面から、80nmから100nm程度が望ましい。fin型FETのfin領域204の高さが、20nmから30nm程度、fin型FETのゲート電極の厚さが、20nmから30nm程度であることを考慮すると、fin型FET全体を含む必要があるためである。なお、基板上配線層が複数配線層であった場合に、それらの配線層間の層間絶縁膜の厚さが30nmから50nm程度であることを考慮すると、シリコン酸化膜の層間絶縁膜214の厚さは、基板上配線層間の層間絶縁膜の厚さより厚い。 FIG. 9T is a view showing a state in which the interlayer insulating film 214 of the silicon oxide film is planarized by polishing by the CMP method after the process of FIG. 9S is completed. Here, the thickness of the interlayer insulating film 214 of the silicon oxide film is preferably about 80 nm to 100 nm from the surface of the silicon oxide film (SiO 2) layer 195. Considering that the fin region 204 height of the fin type FET is about 20 nm to 30 nm and the thickness of the gate electrode of the fin type FET is about 20 nm to 30 nm, it is necessary to include the entire fin type FET. is there. When the wiring layer on the substrate is a plurality of wiring layers, considering that the thickness of the interlayer insulating film between these wiring layers is about 30 nm to 50 nm, the thickness of the interlayer insulating film 214 of the silicon oxide film Is thicker than the thickness of the interlayer insulating film between the wiring layers on the substrate.
図９Ｕは、図９Ｔの工程を終了した後、シリコン酸化膜の層間絶縁膜214にコンタクトvia215を形成したところを示した図である。コンタクトvia215は以下のような手順により形成する。まず、シリコン酸化膜の層間絶縁膜214の上面にレジストを塗布する。次に、ホトリソグラフィー技術により、コンタクトvia215用の開口パターンを形成する。次に、レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチングして、シリコン・ゲルマニウム(SiGe)層209までの貫通孔を形成し、コンタクトvia215とする。なお、図９Ｔにおいて、コンタクトvia215を点線であらわしたのは、実際には、コンタクトvia215は、図２ＡのＡ−Ｂ断面には、あらわれてこないからである。そして、コンタクトvia215は図２Ａにおいて、埋込配線21と入力端子18を接続するコンタクトvai24を表したものである。従って、コンタクトvia215はfin型FETのゲート電極の裏に隠れることとなるため、コンタクトvia215を点線であらわしたのである。 FIG. 9U is a view showing that the contact via 215 is formed in the interlayer insulating film 214 of the silicon oxide film after the process of FIG. 9T is finished. The contact via 215 is formed by the following procedure. First, a resist is applied on the upper surface of the interlayer insulating film 214 of the silicon oxide film. Next, an opening pattern for the contact via 215 is formed by photolithography. Next, using the resist pattern as a mask, the silicon oxide film is etched by anisotropic etching to form a through hole up to the silicon-germanium (SiGe) layer 209 to be a contact via 215. In FIG. 9T, the reason that the contact via 215 is represented by a dotted line is that the contact via 215 does not actually appear in the AB cross section of FIG. 2A. The contact via 215 represents the contact vai 24 that connects the embedded wiring 21 and the input terminal 18 in FIG. 2A. Therefore, since the contact via 215 is hidden behind the gate electrode of the fin-type FET, the contact via 215 is represented by a dotted line.
図９Ｖは、図９Ｕの工程を終了した後、アルミニウム(AL)層216をCVD法、或いは、スパッタ法により堆積させたところを示した図である。アルミニウム(AL)層216の厚さは、100nmから500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。なお、この後、アルミニウム(AL)層216のアルミニウム(AL)と埋込配線用の溝に埋め込まれているシリコン・ゲルマニウム(SiGe)209を置換する工程を行うには、アルミニウム(AL)層216とシリコン・ゲルマニウム(SiGe)209の接続点において、絶縁層を取り除く必要がある。なぜなら、絶縁層が挟まれていては置換現象が起きないからである。そこで、アルミニウム(AL)層216を堆積させるためには、前処理、例えば、絶縁層を取り除く等方性のエッチングを行うことが通常である。 FIG. 9V is a view showing a state where the aluminum (AL) layer 216 is deposited by the CVD method or the sputtering method after the step of FIG. 9U is finished. The thickness of the aluminum (AL) layer 216 is preferably about 100 nm to 500 nm. This is to ensure the wiring resistance of the wiring on the substrate. After this, in order to perform the step of replacing the aluminum (AL) of the aluminum (AL) layer 216 and the silicon germanium (SiGe) 209 embedded in the trench for the embedded wiring, the aluminum (AL) layer 216 It is necessary to remove the insulating layer at the connection point of silicon germanium (SiGe) 209. This is because the substitution phenomenon does not occur when the insulating layer is sandwiched. Therefore, in order to deposit the aluminum (AL) layer 216, it is usual to perform pretreatment such as isotropic etching to remove the insulating layer.
図９Ｗは、図９Ｗの工程を終了した後、アルミニウム(AL)層216中のアルミニウム(AL)と埋込配線用の溝中のシリコン・ゲルマニウム(SiGe)との置換を行い、埋込配線用の溝にアルミニウム(AL)を埋め込み、埋込配線を形成したところを示した図である。アルミニウム(AL)層216中のアルミニウム(AL)と埋込配線用の溝中のシリコン・ゲルマニウム(SiGe)との置換現象を起こさせるには、熱処理を加えることにより達成できる。ここで、その熱処理は450℃で60分間程度であることが望ましい。 9W, after completing the process of FIG. 9W, the aluminum (AL) in the aluminum (AL) layer 216 is replaced with silicon germanium (SiGe) in the trench for the buried wiring, and the buried wiring is used. FIG. 6 is a view showing a state where an embedded wiring is formed by embedding aluminum (AL) in the groove of FIG. In order to cause a substitution phenomenon between aluminum (AL) in the aluminum (AL) layer 216 and silicon-germanium (SiGe) in the trench for the buried wiring, it can be achieved by applying heat treatment. Here, the heat treatment is desirably performed at 450 ° C. for about 60 minutes.
次に、図10と図11を用いて、埋込配線工程及び基板上配線形成工程（その２）の詳細を示す。なお、基板上配線形成工程（その２）は、図５のフローチャートの説明では、第２の手順として説明した工程の詳細説明である。
図10は、図10Ｒ、図10SS、図10TT、図10UU、図10VV、及び、図10WWから構成されている図である。また、図10は、図２ＡのＡ−Ｂ間の断面を示した図である。
図10において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、218は空洞状態、219はタングステン(W)層、220はレジストパターン、221はシリコン酸化膜層をそれぞれ示す。Next, details of the embedded wiring process and the on-substrate wiring forming process (part 2) will be described with reference to FIGS. The on-substrate wiring forming process (part 2) is a detailed description of the process described as the second procedure in the description of the flowchart of FIG.
FIG. 10 is a diagram including FIG. 10R, FIG. 10SS, FIG. 10TT, FIG. 10UU, FIG. 10VV, and FIG. FIG. 10 is a view showing a cross section taken along line AB in FIG. 2A.
In FIG. 10, 195 is a silicon oxide film (SiO2) layer, 204 is a three-dimensional isolated region of silicon, that is, a fin region of a fin type FET, 209 is a silicon germanium (SiGe) layer, and 213 is a gate of the fin type FET. Electrodes, 218 are in a hollow state, 219 is a tungsten (W) layer, 220 is a resist pattern, and 221 is a silicon oxide film layer.
図10Ｒは、図８Ｒ及び図９Ｒと同様な図であり、埋込配線工程及び基板上配線形成工程（その１）と埋込配線工程及び基板上配線形成工程（その２）の枝分かれが、図10Ｒの工程を終了した後からであることを示す。
図10SSは、等方性のエッチングを行うことにより、埋込配線用の溝に埋め込まれているシリコン・ゲルマニウム(SiGe)層209を取り除いたところを示した図である。
図10TTは、タングステン(W)層をCVD法により、堆積させた後、レジストを塗布し、ホトリソグラフィー技術により、埋込配線領域を覆うレジストパターン220を形成したところを示す図である。タングステン(W)層219の厚さは、100nmから500nm程度が望ましい。充分に、埋込配線用の溝にタングステン(W)を埋め込むためである。FIG. 10R is the same diagram as FIG. 8R and FIG. 9R, and shows the branching of the embedded wiring process and the on-substrate wiring forming process (part 1) and the embedded wiring process and the on-substrate wiring forming process (part 2). This is after the 10R process is completed.
FIG. 10SS shows a state where the silicon-germanium (SiGe) layer 209 embedded in the trench for the embedded wiring is removed by performing isotropic etching.
FIG. 10TT is a diagram showing a state in which a tungsten (W) layer is deposited by a CVD method, a resist is applied, and a resist pattern 220 covering the embedded wiring region is formed by a photolithography technique. The thickness of the tungsten (W) layer 219 is preferably about 100 nm to 500 nm. This is because tungsten (W) is sufficiently embedded in the trench for the embedded wiring.
図10UUは、レジストパターン220をエッチングマスクに、タングステン(W)層に対して異方性エッチングを行い、レジストパターン220を除去したところを示した図である。そして、図10UUの工程が必要な理由は以下である。まず、広い範囲にタングステン(W)層が存在する場合、等方性エッチングを行うことにより、タングステン(W)を埋込配線用の溝に残すように、等方性エッチングを制御することは容易ではない。そこで、図10UUの工程を行ない、タングステン(W)が埋込配線用の溝の周辺にのみ残るようにすると、その後の等方性エッチングの制御が容易となるからである。 FIG. 10UU shows that the resist pattern 220 is removed by performing anisotropic etching on the tungsten (W) layer using the resist pattern 220 as an etching mask. The reason why the process of FIG. 10UU is necessary is as follows. First, when there is a tungsten (W) layer in a wide range, it is easy to control the isotropic etching so that tungsten (W) is left in the trench for the embedded wiring by performing isotropic etching. is not. Therefore, if the process of FIG. 10UU is performed so that tungsten (W) remains only in the periphery of the trench for the buried wiring, control of the subsequent isotropic etching becomes easy.
図10VVは、図10UUの工程を終了後に、等方性のエッチングを行うことにより、タングステン(W)層219のタングステン(W)を埋込配線用の溝内のみに残したところを示した図である。その結果、埋込配線が形成される。
図10WWは、図10VVの工程を終了後に、シリコン酸化膜層221をCVD法により堆積させたところを示す図である。シリコン酸化膜層221の厚さは、その後に、平坦化を行うことを考慮すると100nmから200nmが望ましい。fin型FETのfin領域204、及び、fin型FETのゲート電極を含むようにする必要があるからである。なお、この工程の後に、タングステン(W)の拡散が予想されるような熱処理が加わる場合は、シリコン酸化膜層221の堆積前に、拡散防止膜としてシリコン窒化膜を堆積させることが望ましい。また、拡散防止膜用のシリコン窒化膜の厚さは、5nmから10nm程度が望ましい。ただし、拡散防止膜用のシリコン窒化膜は薄い膜であるため、図10WWには図示していない。FIG. 10VV shows the tungsten (W) of the tungsten (W) layer 219 left only in the trench for the embedded wiring by performing isotropic etching after the process of FIG. 10UU is completed. It is. As a result, a buried wiring is formed.
FIG. 10WW is a diagram showing a state where the silicon oxide film layer 221 is deposited by the CVD method after the process of FIG. 10VV is completed. The thickness of the silicon oxide film layer 221 is preferably 100 nm to 200 nm in consideration of subsequent planarization. This is because it is necessary to include the fin region 204 of the fin type FET and the gate electrode of the fin type FET. Note that when this process is followed by a heat treatment in which diffusion of tungsten (W) is expected, it is desirable to deposit a silicon nitride film as a diffusion preventing film before the silicon oxide film layer 221 is deposited. The thickness of the silicon nitride film for the diffusion preventing film is desirably about 5 nm to 10 nm. However, since the silicon nitride film for the diffusion preventing film is a thin film, it is not shown in FIG. 10WW.
図11は、図11XX、図11YY、及び、図11ZZから構成されている図である。また、図11は、図２ＡのＡ−Ｂ間の断面を示した図である。
図11において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、219はタングステン(W)層、221はシリコン酸化膜層、222はコンタクトvia、223はタングステン(W)層をそれぞれ示す。
図11XXは、図10WWの工程を終了後、シリコン酸化膜層221をCMP法により、化学的、機械的な研磨をおこなって平坦化したところを示す図である。ここで、シリコン酸化膜の層間絶縁膜221の厚さは、シリコン酸化膜(SiO2)層195の表面から、80nmから100nm程度が望ましい。fin型FETのfin領域204の高さが、20nmから30nm程度、fin型FETのゲート電極の厚さが、20nmから30nm程度であることを考慮すると、fin型FET全体を含む必要があるためである。なお、基板上配線層が複数配線層であった場合に、それらの配線層間の層間絶縁膜の厚さが30nmから50nm程度であることを考慮すると、シリコン酸化膜の層間絶縁膜214の厚さは、基板上配線層間の層間絶縁膜の厚さより厚い。FIG. 11 is a diagram configured from FIG. 11XX, FIG. 11YY, and FIG. 11ZZ. FIG. 11 is a view showing a cross section taken along line AB in FIG. 2A.
In FIG. 11, 195 is a silicon oxide film (SiO2) layer, 204 is a three-dimensional isolated region of silicon, that is, a fin region of a fin type FET, 209 is a silicon germanium (SiGe) layer, and 213 is a gate of the fin type FET. Electrodes, 219 is a tungsten (W) layer, 221 is a silicon oxide film layer, 222 is a contact via, and 223 is a tungsten (W) layer.
FIG. 11XX is a diagram showing a state in which the silicon oxide film layer 221 is planarized by chemical and mechanical polishing by the CMP method after the process of FIG. 10WW is completed. Here, the thickness of the interlayer insulating film 221 of the silicon oxide film is preferably about 80 nm to 100 nm from the surface of the silicon oxide film (SiO 2) layer 195. Considering that the fin region 204 height of the fin type FET is about 20 nm to 30 nm and the thickness of the gate electrode of the fin type FET is about 20 nm to 30 nm, it is necessary to include the entire fin type FET. is there. When the wiring layer on the substrate is a plurality of wiring layers, considering that the thickness of the interlayer insulating film between these wiring layers is about 30 nm to 50 nm, the thickness of the interlayer insulating film 214 of the silicon oxide film Is thicker than the thickness of the interlayer insulating film between the wiring layers on the substrate.
図11YYは、図11XXの工程を終了した後、シリコン酸化膜の層間絶縁膜221にコンタクトvia222を形成したところを示した図である。コンタクトvia222は以下のような手順により形成する。まず、シリコン酸化膜の層間絶縁膜221の上面にレジストを塗布する。次に、ホトリソグラフィー技術により、コンタクトvia222用の開口パターンを形成する。次に、レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチングして、タングステン(W)層209までの貫通孔を形成し、コンタクトvia222とする。なお、図11YYにおいて、コンタクトvia222を点線であらわしたのは、実際には、コンタクトvia222は、図２ＡのＡ−Ｂ断面には、あらわれてこないからである。そして、コンタクトvia222は図２Ａにおいて、埋込配線21と入力端子18を接続するコンタクトvai24を表したものである。従って、コンタクトvia222はfin型FETのゲート電極の裏に隠れることとなるため、コンタクトvia222を点線であらわしたのである。 FIG. 11YY is a view showing that a contact via 222 is formed in the interlayer insulating film 221 of the silicon oxide film after the process of FIG. 11XX is completed. The contact via 222 is formed by the following procedure. First, a resist is applied on the upper surface of the interlayer insulating film 221 of the silicon oxide film. Next, an opening pattern for the contact via 222 is formed by photolithography. Next, using the resist pattern as a mask, the silicon oxide film is etched by anisotropic etching to form a through hole up to the tungsten (W) layer 209 to be a contact via 222. In FIG. 11YY, the reason that the contact via 222 is represented by a dotted line is that the contact via 222 does not actually appear in the AB cross section of FIG. 2A. A contact via 222 represents a contact vai24 that connects the embedded wiring 21 and the input terminal 18 in FIG. 2A. Therefore, since the contact via 222 is hidden behind the gate electrode of the fin-type FET, the contact via 222 is represented by a dotted line.
図11ZZは、図11YYの工程を終了した後、タングステン(W)層223をCVD法、或いは、スパッタ法により堆積させたところを示した図である。タングステン(W)層223の厚さは、100nmから500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。 FIG. 11ZZ is a view showing a state where the tungsten (W) layer 223 is deposited by the CVD method or the sputtering method after finishing the step of FIG. 11YY. The thickness of the tungsten (W) layer 223 is preferably about 100 nm to 500 nm. This is to ensure the wiring resistance of the wiring on the substrate.
本発明は、高集積LSIに好適な、支持基板上に形成されたFin型FETを構成素子として有する半導体集積回路装置及びその製造方法を提供する。 The present invention provides a semiconductor integrated circuit device having a Fin-type FET formed on a support substrate as a constituent element suitable for a highly integrated LSI, and a method for manufacturing the same.
１ プロセッサ
２ チップ
３ ロジック回路
４ fin型FET
５、15、25、40、57a、70 正電源に接続する基板上配線
６、16、26、33、41、48、57b、63、71、78 Ｐチャネルfin型FET
７、17、27、34、42、49、57c、64、72、79 Nチャネルfin型FET
８、18 入力端子に接続する基板上配線
９、19、29、44、59、74 出力端子に接続する基板上配線
10、20、30、45、60、75 接地電源に接続する基板上配線
11、21、31、35、46、50、61、65、76、80 埋込配線
13、23、39、54、69、83 コンタクトVia
24、55、82 配線接続領域
28、43、58、73 入力端子１に接続する基板上配線
36、56、66、81 入力端子２に接続する基板上配線
38、53、67、77 基板上配線
85、86 インバーター
87 入力端子
88 出力端子
90、105、120 正電源に接続する基板上配線
91、93、106、107、121、122 Ｐチャネルfin型FET
92、94、108、109、123、124 Nチャネルfin型FET
95、96、115、116、117、118、130、131 埋込配線
97、110、125 接地電源に接続する基板上配線
98、112、127 入力端子に接続する基板上配線
99、111、126 出力端子に接続する基板上配線
100、113、128 コンタクトVia
114、129 配線接続領域
130、131 インバーター
132 入力端子
133 出力端子
135、160 正電源に接続する基板上配線
136、137、161、162 Ｐチャネルfin型FET
138、139、163、164、165、166 Ｎチャネルfin型FET
140、167 接地電源に接続する基板上配線
141、168 出力端子に接続する基板上配線
142、169 入力端子に接続する基板上配線
143、174 コンタクトVia
144、176 配線接続領域
145、146、147、148、172、173 埋込配線
149、175 シェアードコンタクト
152、153 は信号線
154、155 インバーター
156、157 転送ゲートトランジスタ
158 入力端子
159 出力端子
170、171 基板上配線
177、178 信号線に接続する基板上配線
180 fin領域形成工程
181 fin領域
182 絶縁支持基板
183 溝形成工程
184 埋込配線用の溝
185 シリコン・ゲルマニウム(SiGe)埋込工程
186 シリコン・ゲルマニウム(SiGe)
187 ゲート電極形成工程
188 ポリシリコン(P-Si)
189 埋込配線工程
190 空洞
191 メタル(金属)
192 基板上配線形成工程
195 シリコン酸化膜(SiO2)層
196 シリコンの単結晶層
197 シリコン酸化膜(SiO2)層
198 ポリシリコン(P-Si)層
199 レジストパターン
200 ポリシリコンの孤立領域
201 シリコン酸化膜(SiO2)の層間絶縁膜
202 シリコン酸化膜のサイドウオール
203 シリコン酸化層の孤立領域
204 fin型FETのfin領域(シリコンの立体孤立領域)
205 シリコン酸化層
206 シリコン酸化膜のサイドウオール
207 レジストパターン
208 埋込配線用の溝
209 シリコン・ゲルマニウム(SiGe)層
208 埋込配線用の溝
209 シリコン・ゲルマニウム(SiGe)層
210 ポリシリコン(P-Si)層
211 シリコン酸化膜
212 レジストパターン
213 fin型FETのゲート電極
214 シリコン酸化膜の層間絶縁膜
215 コンタクトVia
216 アルミニウム(AL)
218 空洞状態
219 タングステン(W)
220 レジストパターン
221 シリコン酸化膜層
222 コンタクトVia
223 タングステン(W)層
1 processor 2 chip 3 logic circuit 4 fin type FET
5, 15, 25, 40, 57a, 70 Wiring on board to connect to positive power supply 6, 16, 26, 33, 41, 48, 57b, 63, 71, 78 P-channel fin type FET
7, 17, 27, 34, 42, 49, 57c, 64, 72, 79 N-channel fin type FET
8, 18 Wiring on board connected to input terminal 9, 19, 29, 44, 59, 74 Wiring on board connected to output terminal
10, 20, 30, 45, 60, 75 Wiring on board to connect to ground power supply
11, 21, 31, 35, 46, 50, 61, 65, 76, 80 Embedded wiring
13, 23, 39, 54, 69, 83 Contact Via
24, 55, 82 Wiring connection area
28, 43, 58, 73 Wiring on board connected to input terminal 1
36, 56, 66, 81 On-board wiring connected to input terminal 2
38, 53, 67, 77 Wiring on board
85, 86 inverter
87 Input terminal
88 output terminals
90, 105, 120 On-board wiring connected to positive power supply
91, 93, 106, 107, 121, 122 P-channel fin type FET
92, 94, 108, 109, 123, 124 N-channel fin-type FET
95, 96, 115, 116, 117, 118, 130, 131 Embedded wiring
97, 110, 125 On-board wiring connected to ground power supply
98, 112, 127 On-board wiring connected to input terminals
99, 111, 126 On-board wiring connected to output terminals
100, 113, 128 Contact Via
114, 129 Wiring connection area
130, 131 inverter
132 Input terminal
133 Output terminal
135, 160 On-board wiring connected to positive power supply
136, 137, 161, 162 P-channel fin type FET
138, 139, 163, 164, 165, 166 N-channel fin type FET
140, 167 On-board wiring connected to ground power supply
141,168 On-board wiring connected to output terminal
142, 169 Wiring on board connected to input terminal
143, 174 Contact Via
144, 176 Wiring connection area
145, 146, 147, 148, 172, 173 Embedded wiring
149, 175 Shared contact
152 and 153 are signal lines
154, 155 inverter
156,157 Transfer gate transistor
158 input terminal
159 Output terminal
170, 171 Wiring on board
177, 178 On-board wiring connected to signal line
180 fin region formation process
181 fin region
182 Insulation support substrate
183 Groove formation process
184 Groove for embedded wiring
185 Silicon germanium (SiGe) filling process
186 Silicon Germanium (SiGe)
187 Gate electrode formation process
188 Polysilicon (P-Si)
189 Embedded wiring process
190 cavity
191 Metal
192 On-board wiring formation process
195 Silicon oxide (SiO2) layer
196 Single crystal layer of silicon
197 Silicon oxide (SiO2) layer
198 Polysilicon (P-Si) layer
199 resist pattern
200 Polysilicon isolated region
201 Interlayer insulation film of silicon oxide film (SiO2)
202 Silicon oxide side wall
203 Isolated region of silicon oxide layer
204 fin region of fin type FET (three-dimensional isolated region of silicon)
205 Silicon oxide layer
206 Silicon oxide film side wall
207 resist pattern
208 Groove for embedded wiring
209 Silicon germanium (SiGe) layer
208 Groove for embedded wiring
209 Silicon germanium (SiGe) layer
210 Polysilicon (P-Si) layer
211 Silicon oxide film
212 resist pattern
213 fin FET gate electrode
214 Interlayer insulation film of silicon oxide film
215 Contact Via
216 Aluminum (AL)
218 Hollow state
219 Tungsten (W)
220 resist pattern
221 Silicon oxide layer
222 Contact Via
223 Tungsten (W) layer
Claims (9)
前記支持基板中の溝に埋め込まれた埋込配線と、
前記支持基板上の基板上配線とを備え、
前記埋込配線と前記基板上配線とを用いて前記複数のMOSトランジスタ素子間の接続が行われ、前記シリコンの立体孤立領域と前記埋込配線が自己整合的に形成されていることを特徴とする半導体回路装置。A plurality of MOS transistor elements each having a three-dimensionally isolated region of silicon formed on a support substrate and a gate electrode formed on a surface of the three-dimensionally isolated region of silicon;
Embedded wiring embedded in a groove in the support substrate;
A wiring on a substrate on the support substrate;
The connection between the plurality of MOS transistor elements is performed using the embedded wiring and the wiring on the substrate, and the three-dimensional isolated region of silicon and the embedded wiring are formed in a self-aligning manner. A semiconductor circuit device.
前記基板上配線により接続する前記複数のMOSトランジスタ素子の接続箇所を、第２の方向へ、直線的に配置したことを特徴とした請求項１に記載した半導体回路装置。Arranging the embedded wiring in a first direction;
2. The semiconductor circuit device according to claim 1, wherein connection points of the plurality of MOS transistor elements connected by the wiring on the substrate are linearly arranged in the second direction.
前記立体孤立領域と自己整合的に埋込配線用溝を前記支持基板中に形成する溝形成工程と、
前記埋込配線用溝にシリコンとエッチング選択性がある埋込材料を埋め込む埋込工程と、
前記複数のＭＯＳトランジスタ素子のゲート電極を形成するゲート電極形成工程と、
前記埋込配線用溝内の前記埋込材料を除去する工程と、
前記埋込配線用溝に金属材料を埋め込み埋込配線を形成する埋込配線形成工程と、
前記支持基板上に基板上配線を形成する基板上配線形成工程とを備えることを特徴とする半導体回路装置の製造方法。 On a supporting substrate, a groove forming step of forming a plurality of MOS transistors the three-dimensional isolated region forming step of forming a steric isolated area solid isolated area and self-aligned manner buried wiring groove elements in said supporting substrate ,
An embedding step of embedding an embedding material having etching selectivity with silicon in the embedding wiring trench;
Forming a gate electrode of the plurality of MOS transistor elements;
Removing the embedded material in the embedded wiring trench;
And the buried wiring forming step of forming a buried buried wiring metal material into the embedded wiring trench,
A method of manufacturing a semiconductor circuit device, comprising: an on-substrate wiring forming step of forming an on-substrate wiring on the support substrate .
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