JP5018250B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5018250B2 JP5018250B2 JP2007148277A JP2007148277A JP5018250B2 JP 5018250 B2 JP5018250 B2 JP 5018250B2 JP 2007148277 A JP2007148277 A JP 2007148277A JP 2007148277 A JP2007148277 A JP 2007148277A JP 5018250 B2 JP5018250 B2 JP 5018250B2
- Authority
- JP
- Japan
- Prior art keywords
- temperature
- layer
- brazing material
- metal
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29075—Plural core members
- H01L2224/29076—Plural core members being mutually engaged together, e.g. through inserts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29075—Plural core members
- H01L2224/2908—Plural core members being stacked
- H01L2224/29083—Three-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83801—Soldering or alloying
- H01L2224/83815—Reflow soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Die Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
両角,他2名,「パワー半導体モジュールにおける信頼性設計技術」,富士時報,富士電機株式会社,平成13年2月10日,第74巻,第2号,p145〜148
絶縁基板の回路パターン上と半導体チップの裏面に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で高温硬化させて、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成する工程と、
該第1の下地層および第2の下地層上にそれぞれ金属粒子ペーストを塗布し、前記高温硬化温度より低い所定の温度で低温硬化させて、前記第1の下地層上にポーラスな第1の表面膜を、前記第2の下地層上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材の層を所定の温度で溶融させ、前記第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記第1の下地層、第2の下地層および前記高温化金属ロウ材の層を少なくとも備える接合層で接合する工程と、
を含む製造方法とする。
半導体チップの裏面の中央部と絶縁基板の回路パターン上に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で低温硬化させて、前記半導体チップの裏面の中央部にポーラスな第1の表面膜を、前記回路パターン上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面全体に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材を所定の温度で溶融させ、前記第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記高温化金属ロウ材の層と、前記高温化金属ロウ材の層を囲むように配置された前記低温金属ロウ材と、を備える接合層で接合する工程と、
を含む製造方法とする。
半導体チップの裏面の全面と絶縁基板の回路パターン上に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で高温硬化させて、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成する工程と、
該第1の下地層および第2の下地層上にそれぞれ金属粒子ペーストを塗布し、前記高温硬化温度より低い所定の温度で低温硬化させ、前記第1の下地層上にポーラスな第1の表面膜を、前記第2の下地層上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面全体に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材の層を所定の温度で溶融させ、前記表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記第1の下地層、第2の下地層および前記高温化金属ロウ材の層を備える接合層で接合する工程と、
を含む製造方法とする。
してもよい。
2 絶縁基板
2a セラミック板
2b 銅回路パターン
2c 銅箔
3 半導体チップ(IGBT)
4 半導体チップ(FWD)
5 接合層
6 冷却体
7 サーマルコンパウンド
8a 下地層
8b 高温化金属ロウ材の層
8d 金属粒子ペースト
8e 表面膜
9 低温金属ロウ材の層
11 クラスター(大きい)
12 クラスター(小さい)
13 架橋
15 半田層
22 リフロー炉
Claims (10)
- 半導体チップの主面と導体を固着してなる半導体装置において、前記半導体チップの主面に金属粒子ペーストを塗布して高温にて硬化した第1の下地層と、前記導体の表面に金属粒子ペーストを塗布して高温にて硬化した第2の下地層と、前記第1の下地層に金属粒子ペーストを塗布して低温にて硬化した第1の表面膜および前記第2の下地層に金属粒子ペーストを塗布して低温にて硬化した第2の表面膜の間で低温金属ロウ材を溶融し、第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材に分散吸収させて形成した高温化金属ロウ材の層と、を少なくとも備える接合層で前記半導体チップの主面と前記導体を固着したことを特徴とする半導体装置。
- 半導体チップの主面と導体を固着してなる半導体装置において、前記半導体チップの主面に金属粒子ペーストを塗布して高温にて硬化した第1の下地層と、前記導体の表面に金属粒子ペーストを塗布して高温にて硬化した第2の下地層と、前記第1の下地層に金属粒子ペーストを塗布して低温にて硬化した第1の表面膜および前記第2の下地層に金属粒子ペーストを塗布して低温にて硬化した第2の表面膜の間で低温金属ロウ材を溶融し、第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材に分散吸収させて形成した高温化金属ロウ材の層と、前記金属微粒子が分散しておらず、かつ、前記高温化金属ロウ材の層を囲むように配置された低温金属ロウ材の層と、を備える接合層で前記半導体チップの主面と前記導体を固着したことを特徴とする半導体装置。
- 半導体チップの主面と導体を固着してなる半導体装置において、前記半導体チップの主面と前記導体の表面を、前記半導体チップの主面に金属粒子ペーストを塗布して硬化した第1の表面膜および前記導体の表面に金属粒子ペーストを塗布して硬化した第2の表面膜の間で低温金属ロウ材を溶融し、第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材に分散吸収させて形成した高温化金属ロウ材の層と、前記高温化金属ロウ材の層を囲むように配置された前記低温金属ロウ材と、を備える接合層で固着したことを特徴とする半導体装置。
- 前記金属粒子ペーストを構成する金属粒子が100μm以下の粒径のZn粒子、Au粒子、Ag粒子、Al粒子、Ni粒子、Sb粒子、Bi粒子、Sn粒子、Pd粒子およびCu粒子のいずれか含むことを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 前記低温金属ロウ材が、Sn−Ag,Sn−Ag−Cu,Sn−Cu,Sn−Zn,Sn−In,Sn−SbおよびSn−Biから選ばれるいずれかの鉛フリー半田、または、In、Bi、Sb、AgおよびCuのいずれかを含む半田であることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
- 半導体チップの主面と導体を固着してなる半導体装置の製造方法において、
絶縁基板の回路パターン上と半導体チップの裏面に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で高温硬化させて、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成する工程と、
該第1の下地層および第2の下地層上にそれぞれ金属粒子ペーストを塗布し、前記高温硬化温度より低い所定の温度で低温硬化させて、前記第1の下地層上にポーラスな第1の表面膜を、前記第2の下地層上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材の層を所定の温度で溶融させ、前記第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記第1の下地層、第2の下地層および前記高温化金属ロウ材の層を少なくとも備える接合層で接合する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体チップの主面と導体を固着してなる半導体装置の製造方法において、
半導体チップの裏面の中央部と絶縁基板の回路パターン上に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で低温硬化させて、前記半導体チップの裏面の中央部にポーラスな第1の表面膜を、前記回路パターン上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面全体に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材を所定の温度で溶融させ、前記第1の表面膜および第2の表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記高温化金属ロウ材の層と、前記高温化金属ロウ材の層を囲むように配置された前記低温金属ロウ材と、を備える接合層で接合する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 半導体チップの主面と導体を固着してなる半導体装置の製造方法において、
半導体チップの裏面の全面と絶縁基板の回路パターン上に金属粒子ペーストをそれぞれ塗布する工程と、
該金属粒子ペーストを所定の温度で高温硬化させて、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成する工程と、
該第1の下地層および第2の下地層上にそれぞれ金属粒子ペーストを塗布し、前記高温硬化温度より低い所定の温度で低温硬化させ、前記第1の下地層上にポーラスな第1の表面膜を、前記第2の下地層上にポーラスな第2の表面膜を、それぞれ形成する工程と、
前記半導体チップ裏面全体に低温金属ロウ材の層を配置し、はんだリフロー炉で低温金属ロウ材の層を所定の温度で溶融させ、前記表面膜の金属粒子を前記低温金属ロウ材の層に分散吸収させ該低温金属ロウ材より融点を高くした高温化金属ロウ材の層を形成し、前記半導体チップの裏面と回路パターンを前記第1の下地層、第2の下地層および前記高温化金属ロウ材の層を備える接合層で接合する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項6または8において、金属粒子ペーストを所定の温度で高温硬化させて、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成する工程の代わりに、金属粒子を噴霧して、前記半導体チップの主面にポーラスな第1の下地層を、前記導体の表面にポーラスな第2の下地層を、それぞれ形成することを特徴とする半導体装置の製造方法。
- 請求項7において、金属粒子ペーストを所定の温度で低温硬化させて、前記半導体チップの裏面の中央部にポーラスな第1の表面膜を、前記回路パターン上にポーラスな第2の表面膜を、それぞれ形成する工程の代わりに、金属粒子を噴霧して、前記半導体チップの裏面の中央部にポーラスな第1の表面膜を、前記回路パターン上にポーラスな第2の表面膜を、それぞれ形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007148277A JP5018250B2 (ja) | 2007-06-04 | 2007-06-04 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007148277A JP5018250B2 (ja) | 2007-06-04 | 2007-06-04 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008300792A JP2008300792A (ja) | 2008-12-11 |
JP5018250B2 true JP5018250B2 (ja) | 2012-09-05 |
Family
ID=40173979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007148277A Expired - Fee Related JP5018250B2 (ja) | 2007-06-04 | 2007-06-04 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5018250B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5851510B2 (ja) * | 2011-08-16 | 2016-02-03 | 株式会社アルバック | 部品βの製造方法 |
CN102403419B (zh) * | 2011-11-09 | 2013-08-21 | 东莞勤上光电股份有限公司 | 一种大功率led散热结构的制作工艺 |
JP2015055618A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置の検査方法及び半導体装置の検査装置 |
WO2017077728A1 (ja) * | 2015-11-05 | 2017-05-11 | 三菱電機株式会社 | パワーモジュール及びパワーモジュールの製造方法 |
CN106383533B (zh) * | 2016-10-25 | 2018-06-08 | 南京中新赛克科技有限责任公司 | 一种通讯设备低温启动装置及其应用 |
EP4047648A1 (de) * | 2021-02-18 | 2022-08-24 | Siemens Aktiengesellschaft | Leistungsmodul mit einem mittels sintern und löten mit einem substrat verbundenen leistungs-bauelement und entsprechendes herstellungsverfahren |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2855882B2 (ja) * | 1991-05-27 | 1999-02-10 | 松下電器産業株式会社 | 回路基板およびその製造方法 |
JPH07115095A (ja) * | 1993-10-15 | 1995-05-02 | Hitachi Ltd | 半導体の電極構造 |
JP4193712B2 (ja) * | 2004-01-30 | 2008-12-10 | 株式会社デンソー | ランドを備える基板の製造方法 |
JP2006059904A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2007019360A (ja) * | 2005-07-11 | 2007-01-25 | Fuji Electric Holdings Co Ltd | 電子部品の実装方法 |
JP4904767B2 (ja) * | 2005-10-17 | 2012-03-28 | 富士電機株式会社 | 半導体装置 |
-
2007
- 2007-06-04 JP JP2007148277A patent/JP5018250B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008300792A (ja) | 2008-12-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4904767B2 (ja) | 半導体装置 | |
US7202569B2 (en) | Semiconductor device and manufacturing method of the same | |
JP6111764B2 (ja) | パワーモジュール用基板の製造方法 | |
JP5305148B2 (ja) | 電子部品、それを用いた電子部品装置およびその製造方法 | |
JP5123633B2 (ja) | 半導体装置および接続材料 | |
JP3736452B2 (ja) | はんだ箔 | |
JP6287682B2 (ja) | 接合体及びパワーモジュール用基板 | |
US20060061974A1 (en) | Solder foil semiconductor device and electronic device | |
JP5018250B2 (ja) | 半導体装置およびその製造方法 | |
JP4539980B2 (ja) | 半導体装置およびその製造方法 | |
JP5642336B2 (ja) | 半導体装置およびその製造方法 | |
JP5659663B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
WO2015075788A1 (ja) | 鉛フリーはんだ合金および半導体装置 | |
JP2014041980A (ja) | はんだ接合部のエレクトロマイグレーション(em)耐性を向上させる界面合金層 | |
JP2009147111A (ja) | 接合材、その製造方法および半導体装置 | |
JP5252024B2 (ja) | 半導体装置 | |
JP4877046B2 (ja) | 半導体装置およびその製造方法 | |
US9142493B2 (en) | Semiconductor device | |
JP4765098B2 (ja) | 半導体装置およびその製造方法 | |
JP6197619B2 (ja) | 電子装置及び電子装置の製造方法 | |
JP2011035308A (ja) | 放熱板、半導体装置及び放熱板の製造方法 | |
JP6398499B2 (ja) | 電子装置及び電子装置の製造方法 | |
JP5292977B2 (ja) | 接合材、半導体装置およびその製造方法 | |
TWI484604B (zh) | 金屬熱界面材料以及含該材料的構裝半導體 | |
JP6350967B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20100415 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120528 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5018250 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |