JP5017463B2 - Transmission system - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims description 188
- 239000011159 matrix material Substances 0.000 claims description 176
- 238000000034 method Methods 0.000 claims description 45
- 238000012545 processing Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 20
- 238000012937 correction Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 11
- 230000007480 spreading Effects 0.000 description 7
- 238000003892 spreading Methods 0.000 description 7
- 238000013507 mapping Methods 0.000 description 6
- 230000007812 deficiency Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 210000000707 wrist Anatomy 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 208000011580 syndromic disease Diseases 0.000 description 1
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- Error Detection And Correction (AREA)
Description
本発明は、広帯域伝送用デジタル伝送用誤り訂正符号化に関し、特に前方向誤り訂正(Forward Error Correction:FEC)方式の符号化器を備える送信装置、及びFEC方式の復号器を備える受信装置からなる、複数種類のデジタル変調方式を時分割多重伝送する伝送システムに関するものである。 The present invention relates to error correction coding for digital transmission for wideband transmission, and in particular, includes a transmission device including a forward error correction (FEC) encoder and a reception device including an FEC decoder. The present invention relates to a transmission system that performs time division multiplex transmission of a plurality of types of digital modulation schemes.
シャノン限界に迫る性能を有する強力な誤り訂正符号の一つとしてLDPC(Low Density Parity Check)符号が1962年にギャラガーによって提案されている(例えば、非特許文献1参照)。 As a powerful error correction code having a performance approaching the Shannon limit, an LDPC (Low Density Parity Check) code was proposed by Gallagher in 1962 (see, for example, Non-Patent Document 1).
LDPC符号は、非常に疎な検査行列H(検査行列の要素が0と1からなり、且つ1の数が非常に少ない)により定義される線形符号である。LDPC符号の符号化方法について説明する。LDPC符号は線形符号であり、符号語C、情報ベクトルm及び生成行列Gの間には式(1)の関係が成立する。 The LDPC code is a linear code defined by a very sparse check matrix H (the elements of the check matrix are 0 and 1 and the number of 1 is very small). An encoding method of the LDPC code will be described. The LDPC code is a linear code, and the relationship of Expression (1) is established among the code word C, the information vector m, and the generator matrix G.
また、一般に線形符号においては、生成行列G、検査行列H及び転置行列Tの間には式(2)の関係が成立する。
予め非常に疎な検査行列Hを用意し、式(2)より生成行列Gを求め、式(1)を用いることでLDPC符号化された符号語を得ることが可能である。LDPC符号は、検査行列内の行重み及び列重みが一定である正則LDPC符号と、一定でない非正則LDPC符号に分類される。LDPC符号で用いられる検査行列の構成方法については様々な構成方法が提案されており、列重み3の正則LDPC符号は復号性能が良く、行・列重みを最適化した非正則LDPC符号は正則LDPC符号よりも復号性能が良いことが報告されている(例えば、非特許文献2参照)。
By preparing a very sparse check matrix H in advance, obtaining the generator matrix G from Equation (2), and using Equation (1), it is possible to obtain an LDPC-encoded codeword. LDPC codes are classified into regular LDPC codes in which row weights and column weights in the check matrix are constant, and non-regular LDPC codes that are not constant. Various configuration methods have been proposed for the configuration of a parity check matrix used in an LDPC code. A regular LDPC code with
図5に行重み4、列重み3の正則LDPC符号用の検査行列例を示す。また、検査行列Hの部分行列を下三角構造とすることで直接検査行列から符号語を求めることが可能となるLDGM(Low Density Generation Matrix)構造が提案されている(例えば、非特許文献3参照)。
FIG. 5 shows an example of a check matrix for a regular LDPC code having a row weight of 4 and a column weight of 3. Also, an LDGM (Low Density Generation Matrix) structure has been proposed that allows a codeword to be obtained directly from a parity check matrix by making the submatrix of the parity check matrix H a lower triangular structure (see Non-Patent
LDPC符号は、符号長を大きくし、適切な検査行列を用いることによりシャノン限界に迫る伝送特性が得られる強力な誤り訂正符号であり、欧州の新しい衛星放送規格であるDVB−S2や広帯域無線アクセス規格IEEE802.16eにおいてもLDPC符号が採用されている。 The LDPC code is a powerful error correction code that can obtain transmission characteristics approaching the Shannon limit by increasing the code length and using an appropriate check matrix, and is a new European satellite broadcasting standard such as DVB-S2 and broadband wireless access. The LDPC code is also adopted in the standard IEEE 802.16e.
現在において、多岐に渡る情報をリアルタイム伝送するために、高い符号化利得で複数種類のデジタル変調方式を時分割多重伝送する伝送システムが望まれている。 At present, in order to transmit a wide variety of information in real time, a transmission system that performs time division multiplex transmission of a plurality of types of digital modulation schemes with high coding gain is desired.
ここで、多重化伝送に好適なフレーム構造に基づいて、複数種類のデジタル変調方式を時分割多重伝送する伝送システム(以下、複数変調・時分割多重型伝送システムと称し、後述の説明で明らかになる)が提案される。この複数変調・時分割多重型伝送システムでは巨大な符号長(例えば44880ビット)の多重化フレームを扱う。 Here, based on a frame structure suitable for multiplex transmission, a transmission system that performs time division multiplex transmission of a plurality of types of digital modulation schemes (hereinafter referred to as “multiple modulation / time division multiplex transmission system”, and will be apparent from the following description) Proposed). This multiple modulation / time division multiplexing transmission system handles a multiplexed frame having a huge code length (for example, 44880 bits).
しかしながら、LDPC符号はDVB−S2やIEEE802.16eを始め各種伝送方式において採用されている一方で、各種伝送方式においてLDPC符号の符号長が異なるため、複数変調・時分割多重型伝送システムにおいて、送るべき情報量に適したLDPC符号の符号長と、従来規格で利用されているLDPC符号の符号長には差異が生じている。そのため、LDPC符号は符号長が変わる場合、パンクチャ処理等により符号化率を調整することで他の伝送方式に適用することは可能となるが、同時にLDPC符号の伝送性能は劣化してしまう。 However, while LDPC codes are used in various transmission systems such as DVB-S2 and IEEE 802.16e, the LDPC codes have different code lengths in various transmission systems, so they are sent in a multi-modulation / time division multiplexing transmission system. There is a difference between the code length of the LDPC code suitable for the amount of information to be used and the code length of the LDPC code used in the conventional standard. Therefore, when the code length of the LDPC code changes, it can be applied to other transmission schemes by adjusting the coding rate by puncture processing or the like, but at the same time, the transmission performance of the LDPC code deteriorates.
そこで、複数変調・時分割多重型伝送システムの伝送特性を落とさずに、LDPC符号化を行なうためには、伝送システムのフレーム構造に適したLDPC符号の検査行列を用意する必要がある。この場合、特定の符号長においてLDPC符号の高い符号化利得を得るためには、検査行列の1の位置を適切に配置されている必要がある。特定の符号長において適切に1を配置しない検査行列を利用した場合、符号化利得が十分に得られず、またエラーフロア発生の要因につながるためである。 Therefore, in order to perform LDPC coding without degrading the transmission characteristics of the multiple modulation / time division multiplexing transmission system, it is necessary to prepare a parity check matrix of an LDPC code suitable for the frame structure of the transmission system. In this case, in order to obtain a high coding gain of the LDPC code at a specific code length, the position of 1 in the check matrix needs to be appropriately arranged. This is because when a parity check matrix that does not appropriately place 1 at a specific code length is used, a sufficient coding gain cannot be obtained, and this may cause an error floor.
また、複数変調・時分割多重型伝送システムで想定される1スロット数のケースとして、1スロット数が44880ビットの場合、1スロットに該当する符号長は44880ビットとなる。この場合、検査行列の大きさは符号化率61/120では44880×22066となり符号化及び復号化において非常に大きなメモリ空間が必要となってしまう。
Further, as a case of the number of one slot assumed in the multiple modulation / time division multiplexing transmission system, when the number of one slot is 44880 bits, the code length corresponding to one slot is 44880 bits. In this case, the size of the parity check matrix is 44880 × 22066 at the
本発明は、複数変調・時分割多重型伝送システムのスロット構造に最適なLDPC符号化を提供するために、符号長44880ビットにおける符号化利得を改善しつつ、エラーフロア発生を抑え、且つ検査行列の表現を容易とする伝送システムを提供することを目的とする。 In order to provide an LDPC coding optimum for a slot structure of a multiple modulation / time division multiplexing transmission system, the present invention improves coding gain at a code length of 48880 bits, suppresses error floor generation, and implements a check matrix An object of the present invention is to provide a transmission system that facilitates the expression of.
本発明は、LDPC符号化に用いる検査行列を特定の検査行列初期値テーブルから生成することで、大きな符号長を持つLDPC符号においても簡単な構成で符号化を可能とし、また符号化利得改善やエラーフロア発生を抑えた特性を有する検査行列初期値テーブルを用いることで、白色雑音の多い環境下においても情報伝送を可能とするものである。 The present invention generates a parity check matrix used for LDPC encoding from a specific parity check matrix initial value table, thereby enabling encoding with a simple configuration even for an LDPC code having a large code length, and improving the coding gain. By using a parity check matrix initial value table having characteristics that suppress the occurrence of error floors, information transmission is possible even in an environment with a lot of white noise.
符号長44880ビットにおける符号化利得を改善しつつ、エラーフロア発生を抑え、且つ検査行列の表現の容易なLDPC符号の検査行列を決定する問題を解決するための手段として、符号長44880ビットを符号長とするLDGM構造を有する非正則LDPC符号の検査行列を用いる。LDGM構造を用いることで、生成行列を計算することなく、直接検査行列から符号語を求めることが可能となる。前述したように、後述する複数変調・時分割多重型伝送システムでは符号長が例えば44880ビットと巨大なため、検査行列が非常に大きな構造となってしまう。この問題を解決するために、検査行列の情報長に対応する部分行列(即ち、検査行列の左側部分行列)の1の位置を決定するために、後述する表1〜表12の検査行列初期値テーブルの先頭から374列毎に読み出し、374列毎に読み出した初期値を列方向にシフトすることで検査行列の1の位置を決定する方法を用いる。このように、検査行列は、符号化率毎に固有の行列であって、予め定めた検査行列初期値テーブルを初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して構成される。これにより数万×数万の大きさを持つ検査行列が後述する表1〜表12に示す数値列から実現することが可能となる。 As a means for solving the problem of determining a parity check matrix of an LDPC code that improves the coding gain at a code length of 48880 bits, suppresses the occurrence of error floors, and easily expresses the parity check matrix, code length of 48880 bits is encoded. A parity check matrix of a non-regular LDPC code having a long LDGM structure is used. By using the LDGM structure, it is possible to obtain the codeword directly from the check matrix without calculating the generator matrix. As described above, in the multiple modulation / time division multiplexing transmission system, which will be described later, the code length is as large as 44880 bits, for example, so that the check matrix has a very large structure. In order to solve this problem, in order to determine the position of 1 in the submatrix corresponding to the information length of the parity check matrix (that is, the left side partial matrix of the parity check matrix), the parity check matrix initial values in Tables 1 to 12 described later are used. A method is used in which the position of 1 in the parity check matrix is determined by reading every 374 columns from the top of the table and shifting the initial value read every 374 columns in the column direction. In this way, the parity check matrix is a matrix unique to each coding rate, and one element of the submatrix corresponding to the information length according to the coding rate, using a predetermined parity check matrix initial value table as an initial value. Are arranged at intervals of 374 columns in the column direction. Accordingly, a check matrix having a size of tens of thousands × tens of thousands can be realized from numerical sequences shown in Tables 1 to 12 described later.
一般にLDPC符号は検査行列の1の位置によって伝送特性が大きく変化する。検査行列の行重み(検査行列の行方向の1の数)及び列重み(検査行列の列方向の1の数)を好適に配置することにより、伝送特性をよりシャノン限界に近づけることが可能となる。検査行列の行重みを一定にすると符号化利得の高い検査行列になることが知られており(例えば、非特許文献2参照)、行重みを一定にしながら、列重みを好適に配置することでより高い符号化利得を得ることが可能となる。本発明では全ての符号化率において検査行列の情報長に対応する部分行列(即ち、検査行列の左側部分行列)の行重みを一定にしつつ、大小2種類の列重みを組み合わせた検査行列を利用することでLDPC符号の符号化利得の改善を行なう。これは、予め定めた検査行列初期値テーブルを初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して検査行列を構成させることで実現できる。 In general, the transmission characteristics of LDPC codes vary greatly depending on the position of 1 in the parity check matrix. By suitably arranging the row weight of the parity check matrix (the number of 1s in the row direction of the parity check matrix) and the column weight (the number of 1s in the column direction of the parity check matrix), the transmission characteristics can be made closer to the Shannon limit. Become. It is known that if the row weight of the parity check matrix is constant, a parity check matrix having a high coding gain is obtained (see, for example, Non-Patent Document 2), and the column weight is suitably arranged while keeping the row weight constant. A higher coding gain can be obtained. The present invention uses a parity check matrix that combines two kinds of large and small column weights while keeping the row weights of the sub-matrix corresponding to the information length of the parity check matrix (that is, the left side partial matrix of the parity check matrix) at all coding rates. This improves the coding gain of the LDPC code. This is done by using a predetermined parity check matrix initial value table as an initial value and arranging one element of a partial matrix corresponding to the information length according to the coding rate in the column direction at a period of every 374 columns. This can be realized by configuring.
また、LDPC符号における伝送特性劣化の要因のひとつとして、エラーフロアの発生がある。エラーフロアの発生要因としては検査行列に含まれる1の配置が図6に示すサイクル4及びサイクル6の形状配置を多数持つとエラーフロアが発生する可能性が高くなる。そこで、この問題を解決する手段として、検査行列初期値テーブルの値を好適に配置することにより、サイクル4及びサイクル6を除去又は減少させた検査行列とすることができる。
In addition, one of the causes of transmission characteristic deterioration in the LDPC code is the generation of an error floor. As an error floor generation factor, if the arrangement of 1 included in the check matrix has many shape arrangements of the
即ち、本発明による伝送システムは、複数種類のデジタル変調方式を時分割多重伝送する伝送システムであって、符号化器を備える送信装置及び復号器を備える受信装置からなり、前記符号化器は、少なくとも1つの検査行列を用いて所定のデータをLDPC符号化し、前記復号器は、前記送信装置から前記符号化器で符号化したデータを受信し、該受信したデータを前記検査行列に基づいてLDPC復号し、前記検査行列は、符号化率毎に固有の行列であって、44880ビットからなる符号長で予め定めた検査行列初期値テーブルを初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して構成されていることを特徴とする。 That is, the transmission system according to the present invention is a transmission system for time-division multiplex transmission of a plurality of types of digital modulation schemes, and includes a transmission device provided with an encoder and a reception device provided with a decoder. Predetermined data is LDPC encoded using at least one parity check matrix, and the decoder receives data encoded by the encoder from the transmitter, and the received data is LDPC based on the parity check matrix. The parity check matrix is a unique matrix for each coding rate, and corresponds to the information length corresponding to the coding rate, with a parity check matrix initial value table predetermined with a code length of 44880 bits as an initial value. It is characterized in that one element of the partial matrix to be arranged is arranged in a column direction at a period of every 374 columns.
また、本発明による伝送システムにおいて、前記符号化率が27/40のとき、前記検査行列初期値テーブル(表1)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 27/40, the parity check matrix initial value table (Table 1) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が89/120のとき、前記検査行列初期値テーブル(表2)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 89/120, the parity check matrix initial value table (Table 2) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が97/120のとき、前記検査行列初期値テーブル(表3)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 97/120, the parity check matrix initial value table (Table 3) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が101/120のとき、前記検査行列初期値テーブル(表4)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 101/120, the parity check matrix initial value table (Table 4) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が41/120のとき、前記検査行列初期値テーブル(表5)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 41/120, the parity check matrix initial value table (Table 5) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が49/120のとき、前記検査行列初期値テーブル(表6)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 49/120, the parity check matrix initial value table (Table 6) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が109/120のとき、前記検査行列初期値テーブル(表7)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 109/120, the parity check matrix initial value table (Table 7) includes the following tables.
また、本発明による伝送システムにおいて、前記符号化率が97/120のとき、前記検査行列初期値テーブル(表8)は、以下の表からなることを特徴とする。 In the transmission system according to the present invention, when the coding rate is 97/120, the parity check matrix initial value table (Table 8) includes the following tables.
ここで、表3に示す符号化率97/120の検査行列初期値テーブルと、表8に示す符号化率97/120の検査行列初期値テーブルとの相違については後述するが、表3に示す符号化率97/120の検査行列初期値テーブルでは、サイクル4を除去し、且つサイクル6を軽減させることが可能な検査行列とすることができるのに対し、表8に示す符号化率97/120の検査行列初期値テーブルでは、サイクル4及びサイクル6を共に除去させることが可能な検査行列とすることができる。
Here, the difference between the parity check matrix initial value table of coding rate 97/120 shown in Table 3 and the parity check matrix initial value table of coding rate 97/120 shown in Table 8 will be described later. In the parity check matrix initial value table of the coding rate 97/120, it is possible to obtain a parity check matrix in which the
本発明による伝送システムにおいて、前記送信装置は、少なくともデータ及びLDPC符号化パリティを含むスロットを複数構成し、これら複数のスロットによりフレーム構成した多重化データを伝送制御情報に基づいて伝送させる場合に、前記伝送制御情報は、前記デジタル変調方式及び前記符号化率の情報を含むことを特徴とする。 In the transmission system according to the present invention, when the transmission device configures a plurality of slots including at least data and LDPC encoded parity and transmits multiplexed data framed by the plurality of slots based on transmission control information, The transmission control information includes the digital modulation scheme and the coding rate information.
複数変調・時分割多重型伝送システムにおいて、白色雑音に対する耐性の優れた情報伝送が可能となる。 In a multiple modulation / time division multiplexing transmission system, it is possible to transmit information with excellent resistance to white noise.
以下、本発明による一実施例の伝送システムを説明する。まず、本発明による一実施例の伝送システムとして、符号化器を有する送信装置及び復号器を有する受信装置を用いた、複数変調・時分割多重型伝送システムについて説明する。 Hereinafter, a transmission system according to an embodiment of the present invention will be described. First, as a transmission system according to an embodiment of the present invention, a multiple modulation / time division multiplexing transmission system using a transmission device having an encoder and a reception device having a decoder will be described.
(複数変調・時分割多重型伝送システム)
まず、本実施例の複数変調・時分割多重型伝送システムで用いる多重フレームの構成について説明する。
(Multiple modulation / time division multiplexing transmission system)
First, the configuration of a multiplex frame used in the multiple modulation / time division multiplex transmission system of this embodiment will be described.
(多重フレーム構成)
図1は、本実施例の複数変調・時分割多重型伝送システムで用いる多重フレームの構成を示す図である。本発明による一実施例の伝送システムにおける送信装置(図2を参照。詳細については後述する。)は、図1に示す多重フレーム構成を用いることにより、伝送方式及び符号化率の指定を行なう。そして、本発明による一実施例の伝送システムにおける受信装置(図3を参照。詳細については後述する。)は、このフレーム構成に基づいて、復調及び誤り訂正符号の復号を行なう。
(Multiple frame configuration)
FIG. 1 is a diagram showing the configuration of a multiplex frame used in the multiple modulation / time division multiplex transmission system of this embodiment. A transmission apparatus (see FIG. 2; details will be described later) in the transmission system according to an embodiment of the present invention designates a transmission scheme and a coding rate by using the multiple frame configuration shown in FIG. A receiving apparatus (see FIG. 3; details will be described later) in the transmission system according to the embodiment of the present invention performs demodulation and decoding of an error correction code based on this frame configuration.
この多重フレーム構成において、スロットは制御情報、データ、外符号パリティ、スタッフビット及び内符号パリティにより構成され、その長さはSlビット、1フレームを構成するスロット数はN本となっている。また、スロットとは別に、同期、パイロット、及びTMCCとその誤り訂正パリティも備えており、その長さは、それぞれSyビット、Plビット及びTビットとなっており、スロット#1〜#N/Eでは、それぞれSy×N/E、Pl×N/E及びT×N/Eのビット数が割り当てられている。
In this multiple frame configuration, the slot is configured by control information, data, outer code parity, stuff bit, and inner code parity, and the length is Sl bits, and the number of slots constituting one frame is N. In addition to the slots, synchronization, pilot, and TMCC and their error correction parity are also provided, the lengths of which are Sy bits, Pl bits, and T bits, respectively, and
ここで、スタッフビットは、バイト単位での処理をしやすくするために必要な場合のみ挿入されるビットである。このため、バイト単位での処理をしやすくする必要がない場合には挿入されない。例えば、制御情報として確保できるビット数が182ビットだったとし、その後にデータがXバイト後続したとする。この場合、制御情報は182ビット=22バイト十6ビットとなるため、バイト単位を基本として処理しようとすると、後続するバイト単位のデータをわざわざ2ビットシフトして、制御情報末尾の6ビットと接続して書き込む必要が生じ、受信装置側ではこの接続を元に戻し、元のバイト単位のデータに復元する必要が生じる。このような場合、制御情報に使えるビット数のうち、6ビットは情報伝送に使わないスタッフビットとする方がハードウェア化の点でメリットが大きい。 Here, the stuff bit is a bit that is inserted only when necessary to facilitate processing in byte units. For this reason, it is not inserted when it is not necessary to facilitate processing in byte units. For example, it is assumed that the number of bits that can be secured as control information is 182 bits, and the data is followed by X bytes. In this case, since the control information is 182 bits = 22 bytes and 16 bits, when trying to process on a byte unit basis, the subsequent byte unit data is purposely shifted by 2 bits and connected to the last 6 bits of the control information. Thus, it is necessary to write back the data, and the receiving device needs to restore this connection and restore the original data in bytes. In such a case, out of the number of bits that can be used for the control information, it is more advantageous in terms of hardware to use 6 stuff bits that are not used for information transmission.
本実施例に係る多重フレーム構成では、内符号パリティをも包含している。このため、ダミースロットを挿入する規則は、デジタル変調方式(以下、単に変調方式とも称する)自体の周波数利用効率のみを考慮すればよい。 In the multiple frame configuration according to the present embodiment, the inner code parity is also included. For this reason, the rule for inserting a dummy slot only needs to consider the frequency utilization efficiency of the digital modulation scheme (hereinafter also simply referred to as a modulation scheme) itself.
また、既知の多重フレーム構成と異なり、後述するように、利用対象とする変調方式に割り当てられるダミースロット数が、符号化率に依存することなく決定される。尚、TMCC信号には、伝送の制御を行なう情報(以下、伝送制御情報とも称する)が書き込まれており、各スロットに対し、伝送モードを指定できる、伝送モードに対応した値を有する。ここでいう伝送モードは、変調方式と内符号符号化率の組み合わせとして指定できるものである。 Also, unlike the known multiple frame configuration, as will be described later, the number of dummy slots assigned to the modulation scheme to be used is determined without depending on the coding rate. Note that information for controlling transmission (hereinafter also referred to as transmission control information) is written in the TMCC signal and has a value corresponding to the transmission mode for specifying the transmission mode for each slot. The transmission mode here can be specified as a combination of a modulation method and an inner code coding rate.
図1において、Nはフレームあたりのスロット数を示している。実際のNの値としては、ISDB−Sでは1スロットあたりのビットレートを約1.1Mbpsとしていることから、この条件を満たすことが望ましい。 In FIG. 1, N indicates the number of slots per frame. As the actual value of N, the bit rate per slot is about 1.1 Mbps in ISDB-S, and it is desirable to satisfy this condition.
そのため、構成しようとする伝送システムで採用する変調方式群のうち最大効率の変調方式が、8PSK(3bps/Hz)、16APSK(又は16QAM、4bps/Hz)及び32APSK(又は32QAM、5bps/Hz)の場合、それぞれ伝送効率が、ISDB−SのTC8PSK(r:2/3、2bps/Hz)に比べ、1.5倍、2倍及び2.5倍となることから、スロット数Nはそれぞれ、48スロット×1.5=72スロット、48スロット×2=96スロット、及び48スロット×2.5=120スロットとすることが望ましい。 Therefore, among the modulation scheme groups employed in the transmission system to be configured, the maximum efficiency modulation scheme is 8PSK (3 bps / Hz), 16APSK (or 16QAM, 4 bps / Hz) and 32APSK (or 32QAM, 5 bps / Hz). In this case, the transmission efficiency is 1.5 times, 2 times, and 2.5 times that of ISDB-S TC8PSK (r: 2/3, 2 bps / Hz). It is desirable that slot × 1.5 = 72 slots, 48 slots × 2 = 96 slots, and 48 slots × 2.5 = 120 slots.
同期、パイロット並びにTMCC及びその誤り訂正パリティの領域の下にダミー(Dummy)領域を設けているのは、採用する変調方式群のうち最大効率の変調方式で伝送される主信号に対しては、一般に効率の低い変調方式を採用することが多く、その分だけ余分に変調シンボルを占有することになるから、この時間領域を確保しておくためである。尚、ダミー領域は仮想的なものであり、この領域のデータは実際には伝送されないことから、これに対応するメモリ領域を装備する必要はない。また、ダミーの量を規定しているEの値は、採用する変調方式群のうち最大効率の変調方式の周波数利用効率に対する、これらの信号を伝送する変調方式の周波数利用効率の比である。例えば、採用する変調方式群のうち最大効率の変調方式が32APSK(または32QAM、5bps/Hz)で、これらの信号を伝送する変調方式がBPSK(1bps/Hz)であった場合、Eの値は5となる。同様に、採用する変調方式群のうち最大効率の変調方式が16APSK(又は16QAM、4bps/Hz)で、これらの信号を伝送する変調方式がBPSK(1bps/Hz)であった場合、Eの値は4となる。 The reason for providing a dummy area under the area of synchronization, pilot, TMCC and its error correction parity is that for the main signal transmitted in the modulation scheme of maximum efficiency among the modulation scheme groups employed. This is because, in general, a low-efficiency modulation scheme is often employed, and an extra modulation symbol is occupied accordingly, so that this time region is secured. Since the dummy area is virtual and data in this area is not actually transmitted, there is no need to equip a corresponding memory area. The value of E that defines the amount of dummy is the ratio of the frequency utilization efficiency of the modulation scheme that transmits these signals to the frequency utilization efficiency of the modulation scheme having the maximum efficiency in the modulation scheme group to be employed. For example, if the modulation scheme having the maximum efficiency is 32APSK (or 32QAM, 5 bps / Hz) and the modulation scheme for transmitting these signals is BPSK (1 bps / Hz) in the modulation scheme group to be adopted, the value of E is 5 Similarly, if the modulation scheme having the maximum efficiency is 16APSK (or 16 QAM, 4 bps / Hz) and the modulation scheme for transmitting these signals is BPSK (1 bps / Hz), the value of E is used. Becomes 4.
スロット長Slは、符号の長さ(符号長)に依存する。近年、規格化されたDVB−S2方式では、符号長64800ビットのLDPC符号が用いられており、このクラスの符号が今後主流になってくることが想定される。このため、スロット長Slとしては符号長と同程度とすることが望ましい(条件1)。 The slot length Sl depends on the code length (code length). In recent years, in the standardized DVB-S2 system, an LDPC code having a code length of 64,800 bits is used, and this class of codes is expected to become mainstream in the future. For this reason, it is desirable that the slot length S1 be approximately the same as the code length (condition 1).
また、MPEG−2TS(パケット長188バイト、先頭1バイトの同期符号を除くと187バイト=1496ビット)は今後もデジタル放送の主流になることから、複数の変調方式で1スロットのデータを過不足なく伝送できることが望ましい(条件2)。 In addition, MPEG-2TS (packet length 188 bytes, 187 bytes = 1496 bits excluding the first 1 byte synchronization code) will continue to be the mainstream of digital broadcasting, so one slot data will be excessive or insufficient with multiple modulation methods. It is desirable to be able to transmit without any condition (condition 2).
また、複数の変調方式で1スロットのデータを過不足なく伝送するためには、各変調方式の変調シンボルあたりのビット数の最小公倍数である必要がある。例えば、伝送システムで採用する変調方式群を、BPSK(1ビット/シンボル)、QPSK(2ビット/シンボル)、8PSK(3ビット/シンボル)、16APSK(又は16QAM,4ビット/シンボル)及び32APSK(または32QAM,5ビット/シンボル)とした場合、上記最小公倍数は、2×2×3×5=60ビットとなり、スロット長Slはこの整数倍である必要がある。スロット長をバイト単位にする必要がある場合には、さらに8の倍数でもある必要があり、その場合、60と8の最小公倍数120の整数倍である必要がある(条件3)。
In addition, in order to transmit one slot of data with a plurality of modulation schemes without excess or deficiency, it is necessary to be the least common multiple of the number of bits per modulation symbol of each modulation scheme. For example, the modulation schemes employed in the transmission system are BPSK (1 bit / symbol), QPSK (2 bits / symbol), 8PSK (3 bits / symbol), 16APSK (or 16QAM, 4 bits / symbol) and 32APSK (or 32QAM, 5 bits / symbol), the least common multiple is 2 × 2 × 3 × 5 = 60 bits, and the slot length S1 needs to be an integral multiple of this. If the slot length needs to be in bytes, it must be a multiple of 8, and in that case, it must be an integral multiple of the least
また、DVB−S2で採用されているような、周期性LDPC符号を内符号に利用する場合、その周期Mtは符号の作り易さから360前後とする必要がある。またMtを、送信しようとするデータ単位187バイト=23×11×17ビットの因数とすることで、データとLDPCパリティとの配分を柔軟に行なえるため、この条件を満たすことになり、Mt=374となり、スロット長Slは374=2×11×17の整数倍とすることが望ましい(条件4)。 Further, when a periodic LDPC code as used in DVB-S2 is used as an inner code, the period Mt needs to be around 360 for ease of code creation. In addition, since Mt is a factor of 187 bytes of data unit to be transmitted = 23 × 11 × 17 bits, data and LDPC parity can be allocated flexibly, so this condition is satisfied, and Mt = It is desirable that the slot length S1 is an integer multiple of 374 = 2 × 11 × 17 (condition 4).
以上の条件2、3及び4を満たすためには、バイト単位で処理する必要がない場合、スロット長をLCM(374,60)=LCM(2×11×17,2×2×3×5)=2×2×3×5×11×17=11220ビットの整数倍にすればよい(LCM:最小公倍数)。さらに条件1を満たすためには、64800と同程度の数字として、11220×5=56100及び11220×6=67320とすればよい。しかし、後者は16ビットで表現できる216−1=65536を超えるため、ハードウェアの規模が急増する恐れがあることから、望ましくない。従って、スロット長Slは、56100ビットとすることが望ましい。また、データとしてLDPCパリティとの配分を柔軟に行なうためには、制御情報と外符号パリティとスタッフビットのビット数の和(スタッフビットを使用しない場合は制御情報と外符号パリティのビット数の和、以下同じ)は、LDPCの周期Mt(=374)の整数倍とする必要がある。尚、伝送しようとするデータの単位が187バイトでない場合、例えば、188バイト、189バイト、190バイト、及び192バイトの場合、同様の計算でそれぞれLDPCの周期Mtはそれぞれ376、378、380、及び384とする必要があり、このときのスロット長はそれぞれ、62040、60480、63840及び65280となる。
In order to satisfy the
また、バイト単位で処理する必要がある場合、スロット長さをLCM(374,120)=LCM(2×11×17,2×2×2×3×5)=2×2×2×3×5×11×17=22440の整数倍にすればよい。また、条件1の64800と同程度の数字として、22440×2=44880及び22440×3=67320があるが、後者は同様の理由で望ましくない。従って、スロット長Slは44880とすることが望ましい。また、データとLDPCパリティとの配分を柔軟に行なうためには、制御情報と外符号パリティとスタッフビットのビット数の和は、LDPCの周期Mt(=374)の整数倍とする必要がある。従って、以下、複数の変調方式で1スロットのデータをバイト単位で効率的に処理できるように、スロット長Slは44880の多重フレーム構造を扱う場合の送信装置及び受信装置について説明する。
Further, when it is necessary to process in units of bytes, the slot length is LCM (374, 120) = LCM (2 × 11 × 17, 2 × 2 × 2 × 3 × 5) = 2 × 2 × 2 × 3 × What is necessary is just to make it an integral multiple of 5x11x17 = 22440. Further, there are 22440 × 2 = 44880 and 22440 × 3 = 67320 as numbers similar to 64800 in
次に、本発明による一実施例の伝送システムにおける送信装置について説明する。 Next, a transmission apparatus in the transmission system according to an embodiment of the present invention will be described.
(送信装置)
図2は、本発明による一実施例の伝送システムにおける送信装置の構成を示す図である。この送信装置1は、フレーム生成部10、LDPC符号化部(以下、符号化器とも称する。)11−1,11−2、BCH符号化部11−3,11−4、エネルギー拡散部12,13、スイッチ14、マッピング部15及び時分割多重/直交変調部16を備え、データストリームを送信する場合に、図1に示した多重フレームの信号を生成してから変調波信号を生成するまでの一連の処理を行う。
(Transmitter)
FIG. 2 is a diagram illustrating a configuration of a transmission device in the transmission system according to the embodiment of the present invention. The
フレーム生成部10は、スロットS1ビットについて、制御情報と、データと、BCH符号化部11−3により制御情報とデータが符号化された外符号パリティと、スタッフビットと、符号化器11−1により制御情報、データ、及び外符号パリティ及びスタッフビットがLDPC符号化された内符号パリティとにより構成したスロット#1〜#Nから成るフレームを生成し、エネルギー拡散部12に出力する。また、フレーム生成部10は、TMCC信号について、BCH符号化部11−4によりBCHパリティを生成し、さらに符号化器11−2によりLDPCパリティを生成する。尚、フレーム生成部10により生成される多重フレームは、スロット数N、ダミーの量を規定するE、スロット長Sl、同期ビット長Sy、パイロットビット長Pl、並びにTMCC及びパリティビット長Tが前述した数になるように生成される。
For the slot S1 bit, the
BCH符号化部11−3,11−4は、外符号として、必要に応じて設けられる誤り訂正符号化処理であり、所定のデータに対してBCH符号化を施す。尚、BCH符号化についての詳細は、後述する。 The BCH encoders 11-3 and 11-4 are error correction encoding processes provided as necessary as outer codes, and perform BCH encoding on predetermined data. Details of the BCH encoding will be described later.
符号化器11−1,11−2は、内符号として、所定のデータ又はBCH符号化データに対して、周期MtのLDPC符号化を施す。尚、本発明に係る符号化器11−1,11−2の検査行列を用いたLDPC符号化についての詳細は、後述する。 The encoders 11-1 and 11-2 perform LDPC encoding with a period Mt on predetermined data or BCH encoded data as inner codes. Details of LDPC encoding using the parity check matrix of encoders 11-1 and 11-2 according to the present invention will be described later.
エネルギー拡散部12は、フレーム生成部10により生成されたスロット#1〜#
Nを入力し、これらのデータ等全体に対して、エネルギー拡散(ビットランダム化)を行なう。これは、擬似ランダムな「1」および「0」のパターンをM系列を使って発生させ、これとスロット内のデータとでMOD2により加算することにより実現する。これにより、「1」または「0」が連続することがなくなることから、後述する受信装置において、同期再生の安定化を図ることができる。
The
N is input, and energy diffusion (bit randomization) is performed on the entire data. This is realized by generating pseudo-random “1” and “0” patterns using M-sequences and adding this with the data in the slot by MOD2. As a result, “1” or “0” does not continue, so that synchronization playback can be stabilized in the receiving apparatus described later.
エネルギー拡散部13は、フレーム生成部10により生成された各スロットに対応する#1〜#N/Eの所定の制御情報(図1に示すTビット内の情報)を入力し、エネルギー拡散部12とともに、これらのデータ等全体に対して、エネルギー拡散(ビットランダム化)を行なう。
The
スイッチ14は、同期及びパイロット信号を適宜挿入しながら、スロット#1〜#Nを各種変調方式に応じて切り換え、マッピング部15により、TMCC同期で指定された変調方式によるマッピングを行なう。時分割多重/直交変調部16は、フレーム単位の時分割多重を行い、直交変調を施して、変調波信号を生成する。
The
例えば、最大効率の変調方式を32APSK(又は32QAM)とし、N=120、E=5、Sl=44880、Sy=120、Pl=160、T=1320とした場合、変調波信号は、1フレーム分の情報を#1〜#120の変調スロットに分割して伝送される(図4参照)。奇数番号の変調スロットは、まずBPSK変調されたスロット同期Sync1(24シンボル)及び当該変調スロットの変調方式に対応したパイロット信号(32シンボル)が伝送される。続いて、TMCC信号により指定された変調方式で変調された、映像・音声・データ放送等が多重された主信号データ(136シンボル)と、BPSK変調されたTMCC信号(4シンボル)とが交互に66回伝送される。偶数番号の変調スロットは、まずBPSK変調されたスロット同期Sync2(24シンボル)又はその反転パターン!Sync2(24シンボル)及び当該変調スロットの変調方式に対応したパイロット信号(32シンボル)が伝送される。続いて、TMCC信号により指定された変調方式で変調された、映像・音声・データ放送等が多重された主信号データ(136シンボル)と、BPSK変調されたTMCC信号(4シンボル)とが交互に66回伝送される。 For example, when the maximum efficiency modulation scheme is 32APSK (or 32QAM), N = 120, E = 5, S1 = 44880, Sy = 120, Pl = 160, T = 1320, the modulated wave signal is equivalent to one frame. Is divided into # 1 to # 120 modulation slots and transmitted (see FIG. 4). In the odd-numbered modulation slot, first, BPSK-modulated slot synchronization Sync1 (24 symbols) and a pilot signal (32 symbols) corresponding to the modulation scheme of the modulation slot are transmitted. Subsequently, the main signal data (136 symbols) multiplexed with video, audio, data broadcasting, etc., modulated by the modulation method specified by the TMCC signal, and the TMCC signal (4 symbols) modulated by BPSK are alternately displayed. It is transmitted 66 times. In the even-numbered modulation slot, first, BPSK-modulated slot synchronization Sync2 (24 symbols) or its inversion pattern! Sync2 (24 symbols) and a pilot signal (32 symbols) corresponding to the modulation scheme of the modulation slot are transmitted. Subsequently, the main signal data (136 symbols) multiplexed with video, audio, data broadcasting, etc., modulated by the modulation method specified by the TMCC signal, and the TMCC signal (4 symbols) modulated by BPSK are alternately displayed. It is transmitted 66 times.
上記の同期パターンSync1、Sync2、及びその反転パターン!Sync2は擬似同期を避けるために、それ自体が鋭い自己相関ピークを持つものであるとともに、互いに低い相互相関を持つものである必要がある。このような符号として、Sync1として0x36715a=001101100111000101011010、Sync2として0x52f866=010100101111100001100110、そのビット反転パターン!Sync2として0xad0799=101011010000011110011001とすると擬似同期の少ない受信が可能となる。 The sync pattern Sync1, Sync2, and its inverted pattern! Sync2 needs to have a sharp autocorrelation peak itself and a low cross-correlation with each other in order to avoid pseudo-synchronization. As such a code, 0x36715a = 001101100111000101011010 as Sync1, 0x52f866 = 010100101111100001100110 as Sync2, and 0xad0799 = 101011010000011110011001 as the bit inversion pattern! Sync2 enables reception with less pseudo synchronization.
このような処理を、120変調スロット分繰り返して行うことにより、TMCC信号に書き込まれた情報が後述する受信装置へ伝送される。受信装置2は、TMCC信号の情報を絶えず監視することにより、送信装置1において様々な伝送制御が行われたとしても、それに追従して受信方式等を切り替えることができる。
By repeating such processing for 120 modulation slots, the information written in the TMCC signal is transmitted to the receiving apparatus described later. Even if various transmission controls are performed in the
総括すると、送信装置1は、少なくともフレーム生成部10、LDPC符号化部11−1,11−2、BCH符号化部11−3,11−4、エネルギー拡散部12,13、スイッチ14、マッピング部15及び時分割多重/直交変調部16を備え、少なくともデータ、外符号パリティ及び内符号パリティにより構成されるスロットを複数まとめたフレーム構成を持つ多重化データを、伝送制御信号に書き込まれた伝送制御情報に基づいて伝送する。この場合、スロット長を44880ビットとすることにより、MPEG−2TSから除去した187バイトの情報を変調方式にかかわらず過不足なく伝送することが可能となる。尚、伝送しようとするデータの単位が187バイトでない場合、例えば188バイト、189バイト、190バイト及び192バイトの場合、このときのスロット長をそれぞれ、62040、64260、64980及び65280とすることで、変調方式にかかわらず過不足無く伝送可能である。また、符号長をバイト単位とする場合にもそれぞれ、62040、60480、63840及び65280とすることで、変調方式にかかわらず過不足無く伝送可能である。
In summary, the
次に、本発明による一実施例の伝送システムにおける受信装置について説明する。 Next, a receiving apparatus in the transmission system according to an embodiment of the present invention will be described.
(受信装置)
図3は、本発明による一実施例の伝送システムにおける受信装置の構成を示す図である。この受信装置2は、チャンネル選択部20、直交検波部21、伝送制御信号復号部22、復号器23、エネルギー逆拡散部24及び外符号復号部25を備えている。
(Receiver)
FIG. 3 is a diagram illustrating a configuration of a receiving apparatus in the transmission system according to the embodiment of the present invention. The receiving
チャンネル選択部20は、送信装置1からの変調波信号を受信し、所定の周波数帯のチャンネルを選択し、そのチャンネルの信号を直交検波部21で扱う所定の周波数の信号に変換にする。例えば、変調波信号が衛星放送波であれば、12GHz帯の放送波(変調波信号)をBSアンテナで受信し、既知の周波数変換器(図示せず)を用いて1GHz帯のBS−IF信号に変換する。
The
直交検波部21は、チャンネル選択部20により選択されたチャンネルの所定の周波数の信号(例えばBS−IF信号)を入力し、同期ベースバンド信号に変換する。
The
伝送制御信号復号部22は、直交検波部21により変換された同期ベースバンド信号を入力し、まずTMCC信号の同期バイトを検出し、それを基準として、周期的に多重されているBPSK変調波である位相基準バースト信号の位置も検出する。また、TMCC信号により伝送される変調方式・誤り訂正の情報についての検出もここで行う。伝送制御信号復号部22により復号された情報は、復号器23、エネルギー逆拡散部24及び外符号復号部25に入力される。
The transmission control
復号器23は、LDPC復号器として構成され、直交検波部21から同期ベースバンド信号が入力されると共に、伝送制御信号復号部22により検出された変調方式・誤り訂正の情報が入力され、TC8PSK変調部分についてはTC8PSK復号を行い、QPSK又はBPSK変調部分についても、それに合わせた復号を行なう。尚、本発明に係る復号器23の検査行列を用いたLDPC復号についての詳細は後述する。
The
エネルギー逆拡散部24は、送信装置1のエネルギー拡散部12,13において擬似ランダム符号がMOD2により加算された処理を元に戻すため、再度同じ擬似ランダム符号をMOD2により加算し、エネルギー逆拡散処理を行う。
The
外符号復号部25は、送信装置1の外符号符号化部11−3,11−4で、例えばBCH符号化した信号に対し、復号を行なう。
The outer
以上のように、本発明による一実施例において、送信装置1は、長い符号長を持つLDPCのような誤り訂正符号にも対応することができ、且つ、変調方式と符号化率とを自由に組み合わせることができる。従って、MPEG−2TS及びその他のデジタルデータストリームを効率良く伝送することが可能となる。
As described above, in one embodiment according to the present invention, the
次に、上述の複数変調・時分割多重型伝送システムにおける処理過程を説明する。 Next, processing steps in the above-described multiple modulation / time division multiplexing transmission system will be described.
まず、本実施例の伝送システムにおける符号化器11−1,11−2の処理過程について説明する。 First, the processing steps of the encoders 11-1 and 11-2 in the transmission system of the present embodiment will be described.
(符号化器の処理過程)
検査行列Hの符号長N=44880と設定する。また、検査行列HにLDGM構造を適用する。H=[HA|HT]であり、部分行列HAとして、列重みが符号化率毎に大小2種類の値で構成される行列を適用する。HTは図7に示す下三角構造を持つ部分行列であり、HTの行重みは1行目が1で残りの行重みは全て2、列重みは全ての列で2である階段行列である。
(Processing of the encoder)
The code length N of the check matrix H is set to 44880. Further, the LDGM structure is applied to the check matrix H. H = [H A | H T ], and a matrix in which the column weight is composed of two kinds of values, large and small, for each coding rate is applied as the partial matrix H A. H T is a submatrix having a lower triangular structure shown in FIG. 7, row degree of H T all remaining rows weights first line is 1 2, the stairs matrix column weight is 2 in all columns is there.
以下、符号化率が11/40、41/120、49/120、61/120、73/120、27/40、89/120、97/120、101/120、7/8、109/120の場合について説明する。符号化率が61/120の場合には、表9に示す検査行列初期値テーブルを用い、符号化率が7/8の場合には、表10に示す検査行列初期値テーブルを用い、符号化率が11/40の場合には、表11に示す検査行列初期値テーブルを用い、符号化率が73/120の場合には、表12に示す検査行列初期値テーブルを用いる。 Hereinafter, the coding rate is 11/40, 41/120, 49/120, 61/120, 73/120, 27/40, 89/120, 97/120, 101/120, 7/8, 109/120. The case will be described. When the coding rate is 61/120, the parity check matrix initial value table shown in Table 9 is used. When the coding rate is 7/8, the parity check matrix initial value table shown in Table 10 is used. When the rate is 11/40, the parity check matrix initial value table shown in Table 11 is used. When the coding rate is 73/120, the parity check matrix initial value table shown in Table 12 is used.
ここでは、代表として符号化率が61/120の場合を例に説明する。図8に符号化率61/120の検査行列Hの基本構造を示す。この場合、情報長(N−P)= 22814、パリティ長P=22066である。図9には、符号化率61/120、27/40、89/120、97/120、101/120、7/8の各々の情報長(左側部分行列)とパリティ長(右側部分行列)の関係が示されている。
Here, a case where the coding rate is 61/120 will be described as an example. FIG. 8 shows the basic structure of parity check matrix H of
図13を参照しながら、符号化器11−1,11−2の処理をステップS101〜S106について説明する。 The processing of the encoders 11-1 and 11-2 will be described with respect to steps S101 to S106 with reference to FIG.
ステップS101で、所定の符号化率が決定される。例えば、符号化率61/120の検査行列を用いてLDPC符号化を行なうことが設定される。 In step S101, a predetermined coding rate is determined. For example, it is set to perform LDPC encoding using a parity check matrix with an encoding rate of 61/120.
ステップS102で、ステップS101にて決定された符号化率に該当する、予め定められた検査行列初期値テーブル(表1〜表12)を用意する。符号化器11−1,11−2が、所定のメモリ領域(図示せず)に格納された検査行列初期値テーブルを読み出すとして説明する。図8の場合、符号化率61/120であるから、表9の検査行列初期値テーブルを使用する。検査行列初期値テーブルの説明図を図10に示す。検査行列初期値テーブルは検査行列の列方向の1の行番号(行番号の先頭値を0とする)をその列が持つ列重みの数だけ、上から1+374×0列目、1+374×1列目、1+374×2列目、・・・1+374×k列目の順に記載したものである。kの値は符号化率によって異なる。符号化率61/120の場合、k=60である。情報長(N−P)とkとの間には、式(3)の関係が成り立つ。
In step S102, a predetermined parity check matrix initial value table (Tables 1 to 12) corresponding to the coding rate determined in step S101 is prepared. It is assumed that the encoders 11-1 and 11-2 read a parity check matrix initial value table stored in a predetermined memory area (not shown). In the case of FIG. 8, since the coding rate is 61/120, the parity check matrix initial value table in Table 9 is used. An explanatory diagram of the parity check matrix initial value table is shown in FIG. The parity check matrix initial value table is 1 + 374 × 0th column from the top and 1 + 374 × 1 column from the top by the number of column weights of the column having 1 row number in the column direction of the parity check matrix (the first value of the row number is 0). First, 1 + 374 × 2 columns,..., 1 + 374 × k columns. The value of k varies depending on the coding rate. In the case of the
符号化率61/120の場合、検査行列の列重みは1列目から6358列目までは7、6359列目から22814列目までは4の2種類の値で構成される。検査行列初期値テーブルの列重み7の部分に着目すると6358= 374 ×17であるため、上から17行目までが列重み7に相当する。同様に、22814−6358 = 374 × 44であるため、18行目から61行目までが列重み4に相当する。
In the case of the
表9の場合、1行目は2300、2858、4470、6268、6454、15878、17242であり、これは検査行列の1列目の1の行位置が2300番目、2858番目、4470番目、6268番目、15878番目、17242番目にあることを示している。これら読み出した行番号をhi−jで現すと、h1−1=2300、h1−2=2858、h1−3=4470、h1−4=6268、h1−5=6454、h1−6=15878、及びh1−7=17242となる。ここで、hi−jのiは検査行列初期値テーブルの行番号であり、hi−jのjは検査行列初期値テーブルの列番号である。図11に符号化率61/120、27/40、89/120、97/120、101/120、7/8の各々の部分行列HAの行・列重及び列数一覧を示す。
In the case of Table 9, the first row is 2300, 2858, 4470, 6268, 6454, 15878, 17242, which is the 1300th row position of the first column of the parity check matrix is 2300th, 2858th, 4470th, 6268th. 15878th and 17242th. When these read line numbers are represented by h i−j , h 1-1 = 2300, h 1-2 = 2858, h 1-3 = 4470, h 1-4 = 6268, h 1-5 = 6454, h 1-6 = 15878 and h 1-7 = 17242. Here, i in h i−j is a row number in the parity check matrix initial value table, and j in h i− j is a column number in the parity check matrix initial value table. FIG. 11 shows a list of the row / column overlap and the number of columns of each of the partial matrices H A at the
次に、所定のメモリ領域から読み出した検査行列初期値テーブルの1行目に記載された検査行列の行番号及び式(4)を用いて、検査行列の2列目〜374列目の検査行列行方向要素リストHq−jを求める(q=2〜374)。Hq−jは検査行列Hのq列目の1の行番号を示す。Hq−jのjは列重みの要素数の順番を示す。従って、列重み7の場合、j=1〜7である。q=1は検査行列初期値テーブルの1行目を用いることになる。
Next, using the row number of the parity check matrix described in the first row of the parity check matrix initial value table read from the predetermined memory area and Equation (4), the parity check matrix in the second column to the 374th column of the parity check matrix The row direction element list H q−j is obtained (q = 2 to 374). H q−j indicates the row number of 1 in the q column of the check matrix H. J of H q-j indicates the order of the number of elements of the column weight. Therefore, for
ここで、mod(x,y)はxをyで割った余りを意味する。式(4)のQは、符号化率毎に異なる値をもち、Qは式(5)で求められる。 Here, mod (x, y) means a remainder obtained by dividing x by y. Q in equation (4) has a different value for each coding rate, and Q is obtained by equation (5).
符号化率61/120の場合、Q=59となる。符号化率61/120、27/40、89/120、97/120、101/120、7/8の各々の情報長に対応するk及びパリティ長に対応するQの一覧は、図12に示されている。
In the case of the
検査行列の2列目(q=2)を式(4)に従って計算すると、
H2−1 = mod{(2300 + mod((2-1),374) × 59),22066} = 2359
H2−2 = mod{(2858 + mod((2-1),374) × 59),22066} = 2917
H2−3 = mod{(4470 + mod((2-1),374) × 59),22066} = 4529
H2−4 = mod{(6268 + mod((2-1),374) × 59),22066} = 6327
H2−5 = mod{(6454 + mod((2-1),374) × 59),22066} = 6513
H2−6 = mod{(15878 + mod((2-1),374) × 59),22066} = 15937
H2−7 = mod{(17242 + mod((2-1),374) × 59),22066} = 17301
これらH2−1〜 H2−7を検査行列2列目の行番号として使用する。q=3〜374についても式(4)による計算を行い、検査行列1列目から374列目までの検査行列の行番号が求まる。
When the second column (q = 2) of the parity check matrix is calculated according to equation (4),
H 2-1 = mod {(2300 + mod ((2-1), 374) × 59), 22066} = 2359
H 2-2 = mod {(2858 + mod ((2-1), 374) × 59), 22066} = 2917
H 2-3 = mod {(4470 + mod ((2-1), 374) x 59), 22066} = 4529
H 2-4 = mod {(6268 + mod ((2-1), 374) x 59), 22066} = 6327
H 2-5 = mod {(6454 + mod ((2-1), 374) × 59), 22066} = 6513
H 2-6 = mod {(15878 + mod ((2-1), 374) x 59), 22066} = 15937
H 2-7 = mod {(17242 + mod ((2-1), 374) × 59), 22066} = 17301
These H2-1 to H2-7 are used as the row numbers in the second column of the check matrix. For q = 3 to 374, the calculation according to the equation (4) is also performed, and the row numbers of the check matrix from the first column to the 374th column of the check matrix are obtained.
ステップS103で、検査行列初期値テーブルの2行目からk+1行目(最終行)まで用いて、上述の方法で検査行列の列方向の行番号を全て計算する。以上により検査行列Hの列方向の1の行番号が全て決定し、検査行列Hの1の要素位置が全て確定する。 In step S103, all the row numbers in the column direction of the parity check matrix are calculated by the above-described method using the second row to the k + 1th row (final row) of the parity check matrix initial value table. As described above, all 1 row numbers in the column direction of the parity check matrix H are determined, and all 1 element positions of the parity check matrix H are determined.
ステップS104で、ステップS103にて求めた検査行列Hを所定のメモリ領域から読み出し、ステップS105で、検査行列HがLDGM構造を用いているため、式(6)によりパリティビット列P(P1〜P22066)を順次決定する。 In step S104, the parity check matrix H obtained in step S103 is read from a predetermined memory area. In step S105, since the parity check matrix H uses an LDGM structure, the parity bit string P (P 1 to P 22066 ) are sequentially determined.
Ci(i=1〜44880)は符号語であり、C = [I|P]である。情報ビット列Ii に対するパリティビット列Piが、式(6)から逐次的に算出できるため、符号語Ciを構成させることができるようになる。 C i (i = 1 to 44880) is a code word, and C = [I | P]. Parity bit stream P i for the information bit sequence I i is, since it sequentially calculated from the equation (6), it is possible to configure a code word C i.
ステップS106で、情報ビット列Ii (i=1〜22814)にステップS105にて求めたパリティビット列Pi(i=1〜22066)を付加し、1スロットの符号語Ci(i=1〜44880)を構成する。 In step S106, the parity bit sequence P i (i = 1 to 22066) obtained in step S105 is added to the information bit sequence I i (i = 1 to 22814), and the 1-slot code word C i (i = 1 to 44880) is added. ).
他の符号化率の条件で符号化する場合は、検査行列初期値テーブルを変更することにより、ステップS101〜ステップS106の処理によって符号化をすることが可能である。このように、検査行列は、符号化率毎に固有の行列であって、予め定めた検査行列初期値テーブル(表1〜表12)を初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して構成される。従って、本符号化器11−1,11−2は44880ビットを符号長としていることから、複数変調・時分割多重型伝送システム(図1参照)で示されるスロット構造の符号長44880ビットのケースに本符号化器11−1,11−2を適用した場合、スロット毎に符号化率を変更して符号化を行うことが可能となる。 In the case of encoding with other encoding rate conditions, it is possible to perform encoding by the processing in steps S101 to S106 by changing the parity check matrix initial value table. Thus, the parity check matrix is a unique matrix for each coding rate, and corresponds to the information length according to the coding rate, with a predetermined parity check matrix initial value table (Tables 1 to 12) as an initial value. 1 elements of the partial matrix to be arranged are arranged in a column direction at a period of every 374 columns. Accordingly, since the encoders 11-1 and 11-2 have a code length of 44880 bits, the case of the code length of 44880 bits in the slot structure shown in the multiple modulation / time division multiplexing transmission system (see FIG. 1). When the encoders 11-1 and 11-2 are applied, encoding can be performed by changing the encoding rate for each slot.
続いて、本実施例の伝送システムにおける送信装置の処理過程について説明する。 Subsequently, a processing process of the transmission device in the transmission system of the present embodiment will be described.
(送信装置の処理過程)
本発明による一実施例の伝送システムにおける、送信装置による送信信号生成過程を、図17を参照して説明する。
(Processing of transmitter)
A transmission signal generation process by the transmission apparatus in the transmission system according to the embodiment of the present invention will be described with reference to FIG.
ステップS201で、フレーム生成部10により、所定の変調方式及び符号化率が決定される。例えば、決定した変調方式及び符号化率は、伝送モードの情報を含む伝送制御情報としてTMCC信号により受信装置に伝送される。
In step S201, the
ステップS202で、情報ビット列Ii (i=1〜n)を用意する。ここで、情報ビット列Iiは0と1から構成されるビット列であり、符号化率によって情報ビット列Iiの長さnは異なる。想定される情報ビット列としては、MPEG−TSストリーム等が挙げられる。また、伝送性能をより高めるために情報ビット列Iiは事前に別の誤り訂正符号(BCH符号化又はリードソロモン符号化などのブロック符号化に限らず、畳み込み符号又は別のLDPC符号でもよい)によって符号化された信号を用いることも可能である(ステップS203)。一例として、情報ビットIiにガロア式GF(216)の12ビット訂正可能なBCH符号を適用した場合の、情報ビットIiの構成図及びBCH生成多項式一覧を図14に示す。この場合、正味の情報ビット列はIBCHi(i=1〜n−192)及びBCH符号のパリティ列はPBCHi(i=1〜192)である。また、図14に示す生成多項式はGF(216)上で解を持つため、図14の生成多項式を用いて情報ビット列Ii全体に対しBCH符号の訂正能力分誤り訂正を行うことが可能となる。また、本符号化器11−1,11−2で利用可能な全ての符号化率に対し、図14に示す生成多項式は利用可能である。 In step S202, an information bit string I i (i = 1 to n) is prepared. Here, the information bit string I i is a bit string composed of 0 and 1, and the length n of the information bit string I i varies depending on the coding rate. As an assumed information bit string, an MPEG-TS stream or the like can be cited. In order to further improve the transmission performance, the information bit sequence I i is preliminarily determined by another error correction code (not limited to block coding such as BCH coding or Reed-Solomon coding, but may be a convolutional code or another LDPC code). It is also possible to use an encoded signal (step S203). As an example, the case of applying the 12-bit correctable BCH code information bit I i in the Galois-type GF (2 16), the block diagram and BCH generator polynomial list of information bits I i shown in FIG. 14. In this case, the net information bit string is I BCHi (i = 1 to n-192) and the parity string of the BCH code is P BCHi (i = 1 to 192). Also, since the generator polynomial shown in FIG. 14 has a solution on GF (2 16 ), it is possible to perform error correction for the entire information bit string I i by the correction capability of the BCH code using the generator polynomial of FIG. Become. Further, the generator polynomial shown in FIG. 14 can be used for all coding rates that can be used in the encoders 11-1 and 11-2.
図15に、図14に示すBCH符号を適用した場合の本符号化器で利用可能な符号化率61/120、27/40、89/120、97/120、101/120、7/8におけるIBCHi、PBCHiの組み合わせ例を示す。
FIG. 15
ステップS204で、前述したように、符号化器11−1,11−2によって情報ビットIi(i=1〜n)に対しLDPC符号化を行い、1スロットの符号語Ci(i=1〜44880)を生成する。 In step S204, as described above, the encoders 11-1 and 11-2 perform LDPC encoding on the information bits I i (i = 1 to n), and the 1-slot code word C i (i = 1). ~ 44880).
ステップS205で、スイッチ14により、横方向が44880/M、縦方向がMに相当する2次元構造をもつ一時メモリを用意し、符号語Ci(i=1〜44880)を先頭から一時メモリの横方向に44880/Mビット記録する操作を縦方向にM回行う。ここでMは変調次数に相当し、位相変調の場合、QPSKではM=2、8PSKではM=3、16APSKではM=4、32APSKではM=5である。記録終了後、記録した符号語Ci(i=1〜44880)を一時メモリの横方向の先頭から縦方向に向かってMビット読み出す操作を横方向に44880/M回繰り返す。以上の操作をビットインターリーブ処理という。M値変調におけるビットインターリーブ処理の構成図を図16に示す。
In step S205, a temporary memory having a two-dimensional structure corresponding to 44880 / M in the horizontal direction and M in the vertical direction is prepared by the
ステップS206で、マッピング部15により、一時メモリから読み出したビットインターリーブ処理が施された符号語Ci(i=1〜44880)をMビット毎に変調方式で定める各位相点へ配置し、変調シンボルを生成する。また、Mは変調次数に相当するため、上記操作により符号語Ci(i=1〜44880)をすべて過不足なく各位相点へ配置することが可能となる。
In step S206, the codeword C i (i = 1 to 44880) subjected to bit interleaving processing read from the temporary memory by the
ステップS207で、時分割多重/直行変調部16により、ステップS206における変調シンボルを用いて直交変調を行い、送信信号(即ち、変調波信号)を生成する。
In step S207, the time division multiplexing /
以上のステップS201〜ステップS207の処理を繰り返す事で、本送信装置から44880ビット毎に変調方式及び符号化率を変更し、44880ビット毎にLDPC符号化した送信信号の生成が可能となる。 By repeating the processes in steps S201 to S207, the transmission apparatus can change the modulation scheme and coding rate for every 48880 bits and generate a transmission signal that is LDPC-coded for every 48880 bits.
本符号化器11−1,11−2は44880ビットを基本単位としており、また、44880は1,2,3,4,5,6,8,10,11,12,15,16等の値で割り切れる値である。よって本送信装置は変調次数Mとして非常に多様な値を用いることが可能であり、BPSK、QPSK、8PSK、16APSK(16QAM)、32APSK(32QAM)、64QAM、256QAM、1024QAM等非常に多様な多値変調方式に対応可能である。よって、本送信装置により非常に柔軟な変調方式及び符号化率を組み合わせた信号送信が可能となる。尚、ステップ204のLDPC符号化に用いた検査行列のための検査行列初期値テーブルは、補助情報として送信装置から受信装置に送信することができ、或いはまた、受信装置により予め保持させてもよい。或いは、送信装置から受信装置に検査行列自体を送信することができ、又は、検査行列自体を受信装置により予め保持させてもよい。 The encoders 11-1 and 11-2 have 44880 bits as a basic unit, and 44880 is a value such as 1, 2, 3, 4, 5, 6, 8, 10, 11, 12, 15, 16, etc. It is a value divisible by. Therefore, this transmission apparatus can use a very diverse value as the modulation order M, and a very diverse multi-value such as BPSK, QPSK, 8PSK, 16APSK (16QAM), 32APSK (32QAM), 64QAM, 256QAM, and 1024QAM. It can correspond to a modulation system. Therefore, the transmission apparatus can perform signal transmission combining a very flexible modulation scheme and coding rate. Note that the parity check matrix initial value table for the parity check matrix used in the LDPC encoding in step 204 can be transmitted as auxiliary information from the transmission apparatus to the reception apparatus, or may be held in advance by the reception apparatus. . Alternatively, the check matrix itself can be transmitted from the transmission apparatus to the reception apparatus, or the check matrix itself may be held in advance by the reception apparatus.
続いて、本実施例の伝送システムにおける、受信装置による復号器の処理過程について説明する。 Next, the processing process of the decoder by the receiving device in the transmission system of the present embodiment will be described.
(復号器の処理過程)
図18に、本発明による一実施例の伝送システムにおける、受信装置による復号器の処理過程を示す。
(Processing of the decoder)
FIG. 18 shows a processing process of the decoder by the receiving device in the transmission system according to the embodiment of the present invention.
ステップS301で、復調器(即ち、図3に示す直交検波部21)を経て復号した伝送制御情報から符号化率情報を読み出し、検査行列を決定する。
In step S301, coding rate information is read from transmission control information decoded through a demodulator (that is, the
ステップS302で、送信シンボルxn及び受信シンボルyn(i=1〜44880/M)に基づいて尤度比λn(n=1〜44880)を算出する。尤度比λnとは送るビット0と1の確からしさの比であり、送信シンボルxn及び受信シンボルynを用いて式(7)で現される。
In step S302, the likelihood ratio λ n (n = 1 to 44880) is calculated based on the transmission symbol x n and the reception symbol y n (i = 1 to 44880 / M). Likelihood ratio λ n is the ratio of the probability of
ステップS303で、ステップS302において求めた尤度比を用いてsum−product復号法等によるLDPC復号法を行なう。この際、復号器23は、送信装置1の符号化器11−1,11−2において決定した検査行列を用いて復号を行う。復号器23で、符号化器11−1,11−2の場合と同様に、検査行列初期値テーブルを用いて検査行列を算出しても良い。反復復号回数は任意の値とする。また、LDPC復号においてはsum−product復号法以外にもmin−sum復号法等多様な手段が提案されているが、検査行列を用いた尤度比を最大化する手法においては本発明の方法は適用可能である。
In step S303, an LDPC decoding method such as a sum-product decoding method is performed using the likelihood ratio obtained in step S302. At this time, the
ステップS304で、ステップS303において復号した復号語C’i(i=1〜44880)を出力する。ステップS305で、復号器によるLDPC復号化が終了するまで、順次復調された信号についてステップS301〜S304を繰り返し、全ての復号化が終了すれば(図示Yes)、一連のLDPC復号処理が終了する。 In step S304, the decoded word C ′ i (i = 1 to 44880) decoded in step S303 is output. In step S305, steps S301 to S304 are repeated for the sequentially demodulated signals until LDPC decoding by the decoder is completed. If all decoding is completed (Yes in the drawing), a series of LDPC decoding processes are completed.
続いて、本実施例の伝送システムにおける受信装置の処理について説明する。図20に、本発明による一実施例の伝送システムにおける、受信装置2による処理過程を示す。
Subsequently, processing of the receiving device in the transmission system of the present embodiment will be described. FIG. 20 shows a process performed by the receiving
(受信装置の処理過程)
ステップS401で、送信装置1から送信された変調信号を受信し復調器(即ち、図3に示す直交検波部21)により復調する。
(Processing of receiving device)
In step S401, the modulation signal transmitted from the
ステップS402で、予め、受信する変調信号の変調方式及び符号化率を決定しておき、チャンネル選択部20及び直交検波部21を経て復調したTMCC信号から、伝送制御信号復号部22で復号することにより伝送制御情報を読み出す。これにより、伝送制御情報の伝送モード情報から、変調方式及び符号化率の情報を読み出すことができる。
In step S402, the modulation scheme and coding rate of the received modulation signal are determined in advance, and the transmission control
ステップS403で、チャンネル選択部20及び直交検波部21により、受信装置が受信した信号を復調し、受信シンボルyi(i=1〜44880/M)を生成する。
In step S403, the
ステップS404で、復号器23により、受信シンボルyi(i=1〜44880/M)から尤度比λn(n=1〜44880)を計算する。尤度比λn(n=1〜44880)の計算は本復号器のステップS302の処理と同じである。
In step S404, the
ステップS405で、復号器23又は他のデインターリーブ処理部(図示せず)により、横方向がM、縦方向が44880/Mに相当する2次元構造をもつ一時メモリを用意し、尤度比λn(n=1〜44880)を先頭から一時メモリの横方向にM記録する操作を縦方向に44880/M回繰り返す。一例としてM値変調におけるデインターリーブ処理の構成図を図19に示す。記録終了後、一時メモリの横方向の先頭から縦方向に向かって尤度比λn(n=1〜44880)を44880/Mビット毎に読み出す操作を横方向にM回読み出す。以上の操作をデインターリーブ処理という。
In step S405, a temporary memory having a two-dimensional structure corresponding to M in the horizontal direction and 44880 / M in the vertical direction is prepared by the
ステップS406で、復号器23により、ステップS405において読み出したデインターリーブ処理後の尤度比λn(n=1〜44880)を用いて、LDPC復号を行い、復号語C’i(i=1〜44880)を出力し、情報ビット列I’i(i=1〜44880−P)を出力する。
In step S406, the
ステップS407で、送信装置1においてLDPC符号に連接して他の誤り訂正符号で情報ビット列を符号化していた場合(例えば、BCH符号)は、情報ビット列I’i(i=1〜44880−P)を用いて、外符号復号部25により、用いた誤り訂正符号に対応した復号処理を行い、復号結果を出力する。BCH符号を用いた場合は、LDPC復号した情報ビット列I’i(i=1〜44880−P)のビット列からシンドローム計算を実施し、バーレンカンプ・マッシィ法等により、正味の情報ビット列を復号することが可能である。
In step S407, when the information bit string is encoded with another error correction code connected to the LDPC code in the transmission apparatus 1 (for example, BCH code), the information bit string I ′ i (i = 1 to 44880-P). , The outer
以上、ステップS401〜ステップS407を繰り返すことにより、本送信装置で生成した送信信号を44880ビット単位で受信することが可能となる。 As described above, by repeating Step S401 to Step S407, it is possible to receive the transmission signal generated by this transmission apparatus in units of 48880 bits.
このように、受信装置2は、送信装置1において生成した多様な符号化率及び変調方式の組み合わせに対応した送信信号を受信し、本発明に係る検査行列に基づくLDPC符号の伝送特性を有して、多様な符号化率及び変調方式の信号を受信することが可能となる。
As described above, the
以下、本実施例に係るLDPC符号化及び復号の効果を説明する。図21A及び21Bには、本実施例に係る伝送システムを用いて白色雑音下でランダムビット列の信号を送受信した場合を想定して、変調方式QPSK、8PSK、16APSK、32APSK、並びに符号化率61/120、27/40、89/120、97/120、101/120及び7/8についてEb/No対BER特性を計算機シミュレーションにより計算した結果について示している。復号アルゴリズムは、sum−product復号法(例えば、非特許文献1参照)を利用した。sum−product復号法の復号反復回数は50回である。特に、図21Aには、従来の符号化率1/2の畳み込み符号化及びビタビ復号した場合についても例示してあり、本発明による伝送システムでは、エラーフロアが極めて小さいことが分かる。
Hereinafter, effects of LDPC encoding and decoding according to the present embodiment will be described. 21A and 21B, assuming a case where a random bit stream signal is transmitted and received under white noise using the transmission system according to the present embodiment, the modulation schemes QPSK, 8PSK, 16APSK, 32APSK, and the
図22に誤り訂正無しの場合のQPSK、8PSK、16APSK、及び32APSKに対するビット誤り率10−6点での符号化利得を示す。図22から、本符号化器11−1,11−2が高い符号化利得を持つことが分かる。これらの結果から、本伝送システムを用いることで、符号長44880ビットにおいてLDPC符号特有の高い符号化利得が得られることが分かる。 FIG. 22 shows a coding gain at a bit error rate of 10 −6 with respect to QPSK, 8PSK, 16APSK, and 32APSK without error correction. FIG. 22 shows that the encoders 11-1 and 11-2 have a high coding gain. From these results, it can be seen that by using this transmission system, a high coding gain peculiar to the LDPC code can be obtained at a code length of 48880 bits.
また、本発明で用いた検査行列初期値テーブルを用いて検査行列を生成することにより、サイクル4及びサイクル6の数を従来に比べ低減させることができる。符号化率61/120、27/40、89/120、97/120、101/120、7/8の各々の検査行列のサイクル4〜サイクル10の割合を図23に示す。サイクルnの割合は式(8)で定義した。
In addition, by generating the parity check matrix using the parity check matrix initial value table used in the present invention, the number of
サイクルnを構成する1が含まれる列の総数/44880 (8) Total number of columns including 1 constituting cycle n / 44880 (8)
本発明の検査行列が全ての符号化率においてサイクル4及びサイクル6が著しく少ないことが図23から分かる。
It can be seen from FIG. 23 that the check matrix of the present invention has significantly
次に、符号化率11/40、41/120、49/120、73/120、109/120の検査行列を用いた場合について説明する。ここで説明する符号化率11/40、41/120、49/120、73/120、109/120の各々の検査行列初期値テーブルは、それぞれ前述した表11,5,6,12,7に示されている。
Next, a case will be described where a parity check matrix of
図24には、符号化率11/40、41/120、49/120、73/120、109/120の各々の情報長(左側部分行列)とパリティ長(右側部分行列)の関係が示されている。また、図25に、符号化率11/40、41/120、49/120、73/120、109/120の各々の部分行列HAの行・列重及び列数一覧を示す。更に、図26に、符号化率11/40、41/120、49/120、73/120、109/120の各々の情報長に対応するk及びパリティ長に対応するQの一覧を示す。
FIG. 24 shows the relationship between the information length (left submatrix) and the parity length (right submatrix) for each of the
表11,5,6,12,7及び図24〜図26に従う符号化器11−1,11−2の処理手順は、前述した図13のステップS101〜ステップS106と同様である。 The processing procedures of the encoders 11-1 and 11-2 according to Tables 11, 5, 6, 12, and 7 and FIGS. 24 to 26 are the same as steps S101 to S106 of FIG.
図27に、図14に示すBCH符号を適用した場合の本符号化器で利用可能な符号化率11/40、41/120、49/120、73/120、109/120におけるIBCHi、PBCHiの組み合わせ例を示す。表11,5,6,12,7及び図24〜図27に従う送信装置の送信信号生成過程は、前述した図17のステップS201〜ステップS207と同様である。 FIG. 27 shows I BCHi and P at coding rates 11/40 , 41/120 , 49/120 , 73/120 , and 109/120 that can be used in the present encoder when the BCH code shown in FIG. 14 is applied. A combination example of BCHi is shown. The transmission signal generation process of the transmission device according to Tables 11, 5, 6, 12, 7 and FIGS. 24 to 27 is the same as steps S201 to S207 of FIG.
図28に、符号化率11/40、41/120、49/120、73/120、109/120における検査行列のサイクル4〜サイクル10の割合を示す。サイクルnの割合は上述の式(8)で定義している。図28から、本発明で用いた検査行列初期値テーブル(表11,5,6,12,7)を用いて検査行列を構成させることにより、サイクル4及びサイクル6の数を除去できていることが分かる。即ち、サイクル4及びサイクル6の数を除去することにより、エラーフロアの発生を大幅に抑制できる。サイクル4及びサイクル6の数を除去することが重要であることは図29から明らかになる。
FIG. 28 shows the ratio of
図29には、本実施例に係る伝送システムを用いて白色雑音下でランダムビット列の信号を送受信した場合を想定して、変調方式QPSKにおける符号化率11/40、41/120、49/120、73/120、及び109/120についてEb/No対BER特性を計算機シミュレーションにより計算した結果について示している。sum−product復号法の復号反復回数は50回である。図29から、本発明による伝送システムでは、エラーフロアが極めて小さいことが分かる。
In FIG. 29, assuming that a random bit stream signal is transmitted / received under white noise using the transmission system according to the present embodiment,
次に、前述した符号化率97/120の検査行列初期値テーブル(表8)を用いた別の例について説明する。前述の表3に示す符号化率97/120の検査行列初期値テーブルを符号化率97/120の第1の検査行列初期値テーブルと称し、表8に示す符号化率97/120の検査行列初期値テーブルを符号化率97/120の第2の検査行列初期値テーブルと称することとする。 Next, another example using the above-described parity check matrix initial value table (Table 8) with a coding rate of 97/120 will be described. The parity check matrix initial value table with the coding rate 97/120 shown in Table 3 is referred to as a first parity check matrix initial value table with the coding rate 97/120, and the parity check matrix with the coding rate 97/120 shown in Table 8 is used. The initial value table is referred to as a second parity check matrix initial value table with a coding rate of 97/120.
図30に、符号化率97/120における第2の検査行列初期値テーブルで生成した検査行列のサイクル4〜サイクル10の割合を示す。図30から、第1の検査行列初期値テーブル(表3)を用いた場合に比べ、第2の検査行列初期値テーブル(表8)を用いた場合の検査行列のほうが、サイクル4及びサイクル6の数を除去できていることが分かる。
FIG. 30 shows the ratio of
上述のように、44880ビットからなる符号長で11/40、41/120、49/120、61/120、73/120、27/40、89/120、97/120、101/120、7/8、109/120のうちいずれかの符号化率に基づいて予め定められた検査行列初期値テーブル(表1〜表12)を初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して構成した検査行列とすることにより、複数変調・時分割多重型伝送システムで示されるような複数種類のデジタル変調方式を時分割多重する伝送システムにおいて、白色雑音に対する耐性の優れた情報伝送が可能となる。 As described above, the code lengths of 48880 bits are 11/40, 41/120, 49/120, 61/120, 73/120, 27/40, 89/120, 97/120, 101/120, 7 / 8, a check matrix initial value table (Tables 1 to 12) predetermined based on the coding rate of any one of 109 and 120 is used as an initial value, and the partial matrix corresponding to the information length according to the coding rate By using a check matrix configured by arranging one element of the above in the column direction at intervals of 374 columns, a plurality of types of digital modulation schemes as shown in a multiple modulation / time division multiplex transmission system can be time-shared In a multiplexing transmission system, it is possible to transmit information with excellent resistance to white noise.
上述した実施例に関して、符号化器及び復号器、並びに送信装置及び受信装置として機能するコンピュータを構成させ、符号化器及び復号器、並びに送信装置及び受信装置の各手段を機能させるためのプログラムを好適に用いることができる。具体的には、各手段を制御するための制御部をコンピュータ内の中央演算処理装置(CPU)で構成でき、且つ、各手段を動作させるのに必要となるプログラムを適宜記憶する記憶部を少なくとも1つのメモリで構成させることができる。即ち、そのようなコンピュータに、CPUによって該プログラムを実行させることにより、上述した各手段の有する機能を実現させることができる。更に、各手段の有する機能を実現させるためのプログラムを、前述の記憶部(メモリ)の所定の領域に格納させることができる。そのような記憶部は、送信装置及び受信装置のそれぞれの内部のRAM又はROMなどで構成させることができ、或いは又、外部記憶装置(例えば、ハードディスク)で構成させることもできる。また、そのようなプログラムは、送信装置及び受信装置のそれぞれを構成するコンピュータで利用されるOS上のソフトウェア(ROM又は外部記憶装置に格納される)の一部で構成させることができる。更に、そのようなコンピュータに、各手段として機能させるためのプログラムは、コンピュータ読取り可能な記録媒体に記録することができる。また、上述した各手段をハードウェア又はソフトウェアの一部として構成させ、各々を組み合わせて実現させることもできる。 With respect to the above-described embodiments, a program for causing a computer that functions as an encoder and a decoder and a transmission device and a reception device to be configured, and for causing the encoder and the decoder, and each means of the transmission device and the reception device to function. It can be used suitably. Specifically, the control unit for controlling each means can be constituted by a central processing unit (CPU) in the computer, and at least a storage part for appropriately storing a program necessary for operating each means. A single memory can be used. In other words, the functions of the respective means described above can be realized by causing such a computer to execute the program by the CPU. Furthermore, a program for realizing the function of each unit can be stored in a predetermined area of the storage unit (memory). Such a storage unit can be configured by a RAM or a ROM in each of the transmission device and the reception device, or can be configured by an external storage device (for example, a hard disk). In addition, such a program can be constituted by a part of software (stored in a ROM or an external storage device) on an OS used in a computer constituting each of the transmission device and the reception device. Furthermore, a program for causing such a computer to function as each means can be recorded on a computer-readable recording medium. Moreover, each means mentioned above can be comprised as a part of hardware or software, and can also be implement | achieved combining each.
上述の実施例については代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換することができることは当業者に明らかである。例えば、LDPC符号化と組み合わされる場合の他の誤り訂正符号化として、BCH符号化以外に、リードソロモン符号化などのブロック符号化のみならず、畳込み符号化であってもよく、又は他のLDPC符号化を組み合わせても良い。従って、本発明は、上述の実施例によって制限するものと解するべきではなく、特許請求の範囲によってのみ制限される。 Although the above embodiments have been described as representative examples, it will be apparent to those skilled in the art that many changes and substitutions can be made within the spirit and scope of the invention. For example, as other error correction coding when combined with LDPC coding, besides BCH coding, not only block coding such as Reed-Solomon coding but also convolutional coding, or other LDPC encoding may be combined. Accordingly, the invention should not be construed as limited by the embodiments described above, but only by the claims.
本発明による伝送システムは、各種伝送方式においてLDPC符号の符号長が異なる場合において、複数種類のデジタル変調方式を時分割多重する用途に有用である。 The transmission system according to the present invention is useful for applications in which a plurality of types of digital modulation schemes are time-division multiplexed when the code lengths of LDPC codes differ in various transmission schemes.
1 送信装置
2 受信装置
10 フレーム生成部
11−1,11−2 符号化器(LDPC符号化)
11−3,11−4 外符号符号化部(BCH符号化)
12,13 エネルギー拡散部
14 スイッチ
15 変調マッピング部
16 時分割多重/直交変調部
20 チャンネル選択部
21 直交検波部
22 伝送制御信号復号部
23 復号器(LDPC復号)
24 エネルギー逆拡散部
25 外符号復号部(BCH復号)
DESCRIPTION OF
11-3, 11-4 Outer code encoder (BCH encoding)
12, 13
24
Claims (10)
符号化器を備える送信装置及び復号器を備える受信装置からなり、
前記符号化器は、少なくとも1つの検査行列を用いて所定のデータをLDPC符号化し、
前記復号器は、前記送信装置から前記符号化器で符号化したデータを受信し、該受信したデータを前記検査行列に基づいてLDPC復号し、
前記検査行列は、符号化率毎に固有の行列であって、44880ビットからなる符号長で予め定めた検査行列初期値テーブルを初期値として、符号化率に応じた情報長に対応する部分行列の1の要素を、列方向に374列毎の周期で配置して構成されていることを特徴とする伝送システム。 A transmission system for time-division multiplex transmission of a plurality of types of digital modulation methods,
It consists of a transmission device equipped with an encoder and a reception device equipped with a decoder,
The encoder performs LDPC encoding of predetermined data using at least one check matrix;
The decoder receives data encoded by the encoder from the transmission device, LDPC-decodes the received data based on the check matrix,
The parity check matrix is a matrix specific to each coding rate, and a partial matrix corresponding to an information length corresponding to the coding rate with a parity check matrix initial value table predetermined with a code length of 48880 bits as an initial value. The transmission system is configured such that one element of is arranged with a period of 374 columns in the column direction.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011026569A JP5017463B2 (en) | 2007-03-20 | 2011-02-09 | Transmission system |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007073306 | 2007-03-20 | ||
JP2007073306 | 2007-03-20 | ||
JP2011026569A JP5017463B2 (en) | 2007-03-20 | 2011-02-09 | Transmission system |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007117598A Division JP4688841B2 (en) | 2007-03-20 | 2007-04-26 | Encoder and decoder, transmitter and receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011125063A JP2011125063A (en) | 2011-06-23 |
JP5017463B2 true JP5017463B2 (en) | 2012-09-05 |
Family
ID=39985698
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007117598A Active JP4688841B2 (en) | 2007-03-20 | 2007-04-26 | Encoder and decoder, transmitter and receiver |
JP2011026569A Active JP5017463B2 (en) | 2007-03-20 | 2011-02-09 | Transmission system |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007117598A Active JP4688841B2 (en) | 2007-03-20 | 2007-04-26 | Encoder and decoder, transmitter and receiver |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP4688841B2 (en) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2562031T3 (en) | 2007-10-30 | 2016-03-02 | Sony Corporation | Apparatus and method of data processing |
AU2008330816B2 (en) * | 2007-11-26 | 2013-01-17 | Sony Corporation | Data process device, data process method, coding device, coding method |
JP2009224820A (en) * | 2008-02-22 | 2009-10-01 | Sony Corp | Encoder and encoding method |
JP5542580B2 (en) * | 2010-08-25 | 2014-07-09 | 日本放送協会 | Transmitting apparatus and receiving apparatus |
JP5582088B2 (en) * | 2011-04-28 | 2014-09-03 | 株式会社Jvcケンウッド | Encoding device, decoding device, encoding method, decoding method, transmission device, transmission method |
JP6113002B2 (en) * | 2013-07-03 | 2017-04-12 | 日本放送協会 | Transmitting apparatus and receiving apparatus |
KR102113942B1 (en) * | 2013-09-20 | 2020-06-02 | 새턴 라이센싱 엘엘씨 | Data processing device and data processing method |
WO2015041072A1 (en) * | 2013-09-20 | 2015-03-26 | ソニー株式会社 | Data processing device and data processing method |
US20160204801A1 (en) * | 2013-09-20 | 2016-07-14 | Sony Corporation | Data processing device and data processing method |
MX369485B (en) | 2013-09-20 | 2019-11-11 | Sony Corp | Data processing device and data processing method. |
CN105556858A (en) * | 2013-09-24 | 2016-05-04 | 索尼公司 | Data processing device and data processing method |
EP3070850B1 (en) * | 2013-11-15 | 2019-07-17 | Nippon Hoso Kyokai | Encoder and decoder for an ldpc code of rate 93/120 and length 44880 |
JP6539210B2 (en) | 2013-11-15 | 2019-07-03 | 日本放送協会 | Transmitter and receiver |
JP6296847B2 (en) * | 2014-03-18 | 2018-03-20 | 日本放送協会 | Transmitting device, receiving device, chip, and digital broadcasting system |
JP5901819B2 (en) * | 2015-04-09 | 2016-04-13 | 日本電信電話株式会社 | Error correction code method and system |
JP2016213701A (en) * | 2015-05-11 | 2016-12-15 | 富士通株式会社 | Error correction method, semiconductor device, transmitter receiver module and transmitter |
JP6885029B2 (en) * | 2016-11-18 | 2021-06-09 | ソニーグループ株式会社 | Transmission device and transmission method |
JP6885030B2 (en) * | 2016-11-18 | 2021-06-09 | ソニーグループ株式会社 | Transmission device and transmission method |
JP6885028B2 (en) * | 2016-11-18 | 2021-06-09 | ソニーグループ株式会社 | Transmission device and transmission method |
JP6885027B2 (en) * | 2016-11-18 | 2021-06-09 | ソニーグループ株式会社 | Transmission device and transmission method |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101208546B1 (en) * | 2004-08-09 | 2012-12-05 | 엘지전자 주식회사 | Method of encoding and decoding using low density parity check matrix |
US8171371B2 (en) * | 2005-12-20 | 2012-05-01 | Mitsubishi Electric Corporation | Inspection matrix generation method, encoding method, communication device, communication system, and encoder |
JP4603518B2 (en) * | 2006-07-27 | 2010-12-22 | 日本放送協会 | Encoding device and decoding device |
-
2007
- 2007-04-26 JP JP2007117598A patent/JP4688841B2/en active Active
-
2011
- 2011-02-09 JP JP2011026569A patent/JP5017463B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2008263566A (en) | 2008-10-30 |
JP4688841B2 (en) | 2011-05-25 |
JP2011125063A (en) | 2011-06-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120515 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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|
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