JP2009224820A - Encoder and encoding method - Google Patents
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- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
Abstract
Description
本発明は、符号化装置、及び符号化方法に関し、特に、例えば、性能の良いLDPC(Low Density Parity Check)符号を提供することができるようにする符号化装置、及び符号化方法に関する。 The present invention relates to an encoding apparatus and an encoding method, and more particularly, to an encoding apparatus and an encoding method capable of providing, for example, a high-performance LDPC (Low Density Parity Check) code.
LDPC符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB-S.2等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、非特許文献１を参照）。また、LDPC符号は、次世代の地上ディジタル放送にも採用が検討されている。 The LDPC code has a high error correction capability, and in recent years, it has begun to be widely adopted in transmission systems including satellite digital broadcasting such as DVB-S.2 performed in Europe (for example, Non-Patent Document 1). See). LDPC codes are also being considered for next-generation terrestrial digital broadcasting.
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。 Recent studies have shown that LDPC codes can achieve performance close to the Shannon limit as the code length is increased, similar to turbo codes and the like. In addition, since the LDPC code has the property that the minimum distance is proportional to the code length, its characteristic is that the block error probability characteristic is good, and furthermore, the so-called error floor phenomenon observed in the decoding characteristic such as turbo code is observed. An advantage is that it hardly occurs.
以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。 Hereinafter, such an LDPC code will be specifically described. Note that the LDPC code is a linear code and does not necessarily need to be binary, but will be described here as being binary.
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。 The LDPC code is characterized in that the parity check matrix defining the LDPC code is sparse. Here, a sparse matrix is a matrix in which the number of “1” s in the matrix is very small (a matrix in which most elements are 0).
図１は、LDPC符号の検査行列Hの例を示している。 FIG. 1 shows an example of a parity check matrix H of an LDPC code.
図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。 In the parity check matrix H in FIG. 1, the weight of each column (column weight) (the number of “1”) (weight) is “3”, and the weight of each row (row weight) is “6”. .
LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）が生成される。 In the encoding by LDPC code (LDPC encoding), for example, a generator matrix G is generated based on the check matrix H, and the generator matrix G is multiplied by binary information bits to generate a codeword (LDPC code). ) Is generated.
具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。 Specifically, an encoding apparatus that performs LDPC encoding first calculates a generator matrix G that satisfies the expression GH T = 0 between the transposed matrix H T of the parity check matrix H. Here, when the generator matrix G is a K × N matrix, the encoding device multiplies the generator matrix G by a bit string (vector u) of information bits made up of K bits to generate a code made up of N bits. Generate the word c (= uG). The code word (LDPC code) generated by this encoding device is received on the receiving side via a predetermined communication path.
LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。 LDPC code decoding is an algorithm proposed by Gallager called probabilistic decoding (Probabilistic Decoding), which consists of a variable node (also called a message node) and a check node. This can be done by a message passing algorithm based on belief propagation on a so-called Tanner graph. Here, hereinafter, the variable node and the check node are also simply referred to as nodes as appropriate.
図２は、LDPC符号の復号の手順を示している。 FIG. 2 shows a procedure for decoding the LDPC code.
なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値を、受信値u0iという。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。 In the following, a real value representing the “0” likelihood of the value of the i-th code bit of the LDPC code (1 codeword) received on the receiving side as a log likelihood ratio will be received. The value is u 0i . Further, a message output from the check node is u j and a message output from the variable node is v i .
まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信して得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。 First, in the decoding of the LDPC code, as shown in FIG. 2, in step S11, the LDPC code is received, the message (check node message) u j is initialized to “0”, and the counter of the iterative process is used. The variable k taking the integer of is initialized to “0”, and the process proceeds to step S12. In step S12, a message (variable node message) v i is obtained by performing the calculation (variable node calculation) shown in Expression (1) based on the received value u 0i obtained by receiving the LDPC code. Based on the message v i , the message u j is obtained by performing the calculation (check node calculation) shown in Expression (2).
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。 Here, d v and d c in Equation (1) and Equation (2) can be arbitrarily selected to indicate the number of “1” s in the vertical direction (column) and horizontal direction (row) of the parity check matrix H, respectively. For example, in the case of a (3, 6) code, d v = 3 and d c = 6.
なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。 It should be noted that in the variable node calculation of Expression (1) and the check node calculation of (2), the message input from the edge (line connecting the variable node and the check node) to which the message is to be output, respectively. Are not subject to computation, the computation range is 1 to d v -1 or 1 to d c -1. In addition, the check node calculation of equation (2) actually creates a table of function R (v 1 , v 2 ) shown in equation (3) defined by one output for two inputs v 1 and v 2 in advance. In addition, this is performed by using it continuously (recursively) as shown in Equation (4).
ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。 In step S12, the variable k is further incremented by “1”, and the process proceeds to step S13. In step S13, it is determined whether or not the variable k is larger than a predetermined iterative decoding count C. If it is determined in step S13 that the variable k is not greater than C, the process returns to step S12, and thereafter the same processing is repeated.
また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。 On the other hand, if it is determined in step S13 that the variable k is larger than C, the process proceeds to step S14, and a message v i as a decoding result to be finally output is obtained by performing the calculation shown in equation (5). And the LDPC code decoding process ends.
ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。 Here, unlike the variable node calculation of equation (1), the calculation of equation (5) is performed using messages u j from all branches connected to the variable node.
図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
FIG. 3 shows an example of a parity check matrix H of a (3, 6) LDPC code (
図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。 In the parity check matrix H in FIG. 3, the column weight is 3 and the row weight is 6, as in FIG. 1.
図４は、図３の検査行列Hのタナーグラフを示している。 FIG. 4 shows a Tanner graph of the parity check matrix H of FIG.
ここで、図４において、"+"で表わされるのが、チェックノードであり、"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。 In FIG. 4, “+” represents a check node, and “=” represents a variable node. Check nodes and variable nodes correspond to the rows and columns of the parity check matrix H, respectively. The connection between the check node and the variable node is an edge, and corresponds to “1” of the check matrix element.
すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビットが、チェックノードに対応する拘束条件を持つことを表す。 That is, if the element in the j-th row and i-th column of the parity check matrix is 1, the i-th variable node ("=" node) from the top and the j-th check node ("from the top) in FIG. + "Node") are connected by a branch. The branch represents that the sign bit corresponding to the variable node has a constraint condition corresponding to the check node.
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。 In a sum product algorithm, which is a decoding method of an LDPC code, a variable node operation and a check node operation are repeatedly performed.
図５は、バリアブルノードで行われるバリアブルノード演算を示している。 FIG. 5 shows a variable node calculation performed in the variable node.
バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。 In the variable node, the message v i corresponding to the branch to be calculated is the variable node of the formula (1) using the messages u 1 and u 2 from the remaining branches connected to the variable node and the received value u 0i. It is obtained by calculation. Messages corresponding to other branches are obtained in the same manner.
図６は、チェックノードで行われるチェックノード演算を示している。 FIG. 6 shows a check node operation performed at the check node.
ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。 Here, the check node operation of the expression (2) uses the relationship of the expression a × b = exp {ln (| a |) + ln (| b |)} × sign (a) × sign (b), Equation (6) can be rewritten. However, sign (x) is 1 when x ≧ 0, and −1 when x <0.
さらに、x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。 Further, when the function φ (x) is defined as the equation φ (x) = ln (tanh (x / 2)) when x ≧ 0, the equation φ −1 (x) = 2 tanh −1 (e −x ) becomes Since this holds, equation (6) can be transformed into equation (7).
チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。 In the check node, the check node calculation of Expression (2) is performed according to Expression (7).
すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。 That is, in the check node, as shown in FIG. 6, the message u j corresponding to the branch to be calculated is the messages v 1 , v 2 , v 3 , v 4 , v from the remaining branches connected to the check node. It is obtained by the check node calculation of Equation (7) using 5 . Messages corresponding to other branches are obtained in the same manner.
なお、式（７）の関数φ(x)は、φ(x)=ln((ex+1)/(ex-1))とも表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。 Note that the function φ (x) in Expression (7) can also be expressed as φ (x) = ln ((e x +1) / (e x −1)), and when x> 0, φ (x) = φ -1 (x). When the functions φ (x) and φ −1 (x) are mounted on hardware, they may be mounted using a LUT (Look Up Table), but both are the same LUT.
ところで、欧州では、LDPC符号を地上ディジタル放送に適用し、DVB-S.2の規格に規定されているLDPC符号と、DVB-Tの規格に規定されている変調方式とを組合せた次世代の地上ディジタル放送の規格であるDVB-T.2の規格の策定がされている。 By the way, in Europe, the LDPC code is applied to terrestrial digital broadcasting, and the next generation that combines the LDPC code specified in the DVB-S.2 standard and the modulation method specified in the DVB-T standard. The DVB-T.2 standard, which is a standard for terrestrial digital broadcasting, has been formulated.
しかしながら、DVB-Tの規格の符号長が64800のLDPC符号のうちの、符号化率が3/5のLDPC符号は、他の符号化率のLDPC符号に比較して、性能が劣っている。 However, among LDPC codes with a DVB-T standard code length of 64800, LDPC codes with a coding rate of 3/5 are inferior to LDPC codes with other coding rates.
本発明は、このような状況に鑑みてなされたものであり、性能の良いLDPC符号を提供することができるようにするものである。 The present invention has been made in view of such a situation, and is intended to provide an LDPC code with good performance.
本発明の第１の側面は、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行い、前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、前記検査行列初期値テーブルは、
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
2011 2336 3109 6364 7428 9419 12863 12954 14372 14801 23221 23484
709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
1058 6072 8136 8669 13177 16102 16983 17889 19878 19946 24349 25084
3852 4604 9328 17131 17920 19926 20690 21690 21967 22878 23223 24014
2450 2839 9326 9561 10883 16175 18268 19079 23327 24099 24672 25354
3806 4725 7999 8622 12061 12919 15550 17574 20331 23851 24278 25176
427 3857 6935 7649 8995 12310 13167 16099 20172 21714 25009 25568
32 402 1455 3840 9236 12795 13267 15944 16784 17485 17522 23538
4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
11354 18044 18544
1045 13375 20404
409 6230 15332
1284 7748 22925
4357 7844 16149
9668 17479 23640
155 6248 15541
1106 21891 22611
4973 9104 15107
2835 6866 14134
7828 15155 15180
19191 20715 24663
6089 11745 23536
2261 23011 25380
987 11540 25790
3967 4788 10895
7478 9780 16859
928 6830 24218
1888 4780 17023
14353 16436 19299
1117 16059 20411
7892 12054 25386
9663 12916 16754
3909 9718 21239
7221 20495 25114
3353 16613 25510
879 969 5849
729 6761 24729
10845 14248 16013
9303 11290 21800
11594 15186 17169
6849 8962 11679
1633 6461 23342
1552 3501 4675
14155 16896 24174
651 6893 10637
5346 20076 22444
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11086 18639 19849
1035 20633 23419
271 4759 17086
からなる符号化装置、又は、符号化方法である。
According to a first aspect of the present invention, encoding is performed using an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5, and the parity check matrix of the LDPC code is the code length of the parity check matrix, and The 1 element of the information matrix determined by the parity check matrix initial value table that represents the position of 1 element of the information matrix corresponding to the information length according to the coding rate for every 360 columns, the period for every 360 columns in the column direction The parity check matrix initial value table is configured as follows.
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
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2499 4003 8169
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1035 20633 23419
271 4759 17086
It is the encoding apparatus which consists of, or the encoding method.
本発明の第１の側面においては、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化が行われる。前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、前記検査行列初期値テーブルは、
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
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267 20226 24429
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11086 18639 19849
1035 20633 23419
271 4759 17086
からなる。
In the first aspect of the present invention, encoding is performed using an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5. The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the information length corresponding to the code length and the coding rate of the parity check matrix every 360 columns. 1 element of the information matrix to be determined is arranged in a column direction with a period of every 360 columns, and the parity check matrix initial value table is
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
2011 2336 3109 6364 7428 9419 12863 12954 14372 14801 23221 23484
709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
1058 6072 8136 8669 13177 16102 16983 17889 19878 19946 24349 25084
3852 4604 9328 17131 17920 19926 20690 21690 21967 22878 23223 24014
2450 2839 9326 9561 10883 16175 18268 19079 23327 24099 24672 25354
3806 4725 7999 8622 12061 12919 15550 17574 20331 23851 24278 25176
427 3857 6935 7649 8995 12310 13167 16099 20172 21714 25009 25568
32 402 1455 3840 9236 12795 13267 15944 16784 17485 17522 23538
4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
11354 18044 18544
1045 13375 20404
409 6230 15332
1284 7748 22925
4357 7844 16149
9668 17479 23640
155 6248 15541
1106 21891 22611
4973 9104 15107
2835 6866 14134
7828 15155 15180
19191 20715 24663
6089 11745 23536
2261 23011 25380
987 11540 25790
3967 4788 10895
7478 9780 16859
928 6830 24218
1888 4780 17023
14353 16436 19299
1117 16059 20411
7892 12054 25386
9663 12916 16754
3909 9718 21239
7221 20495 25114
3353 16613 25510
879 969 5849
729 6761 24729
10845 14248 16013
9303 11290 21800
11594 15186 17169
6849 8962 11679
1633 6461 23342
1552 3501 4675
14155 16896 24174
651 6893 10637
5346 20076 22444
8500 10846 18014
5328 9630 18190
9266 15499 17198
2499 4003 8169
8570 14109 15971
2165 17600 23649
14005 21313 23772
10229 22101 25460
612 17458 25032
1839 8827 10947
1614 17076 25277
14488 15443 17372
4406 6102 19952
7938 14722 18648
6134 6518 7938
2639 3263 10859
4132 23574 23904
2309 3951 19620
2325 17671 23033
1381 7905 20256
3414 16834 25218
4957 11759 19640
267 20226 24429
7570 9545 17781
4714 12210 19364
12005 14756 23641
11086 18639 19849
1035 20633 23419
271 4759 17086
Consists of.
本発明の第２の側面は、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行い、前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、前記検査行列初期値テーブルは、
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
3310 6265 6278 7216 14524 20600 20973 21736 21907 22079 23317 25673
2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
2986 5898 7061 10067 10484 10922 10956 11106 13743 16406 19880 22810
489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
550 2092 4333 5757 9333 10836 13519 19099 21438 22146 22792 23903
748 3087 4617 12407 13121 13358 14491 18557 19030 20937 21851 24439
5753 7120 8152 9632 11025 15791 16028 21687 23396 24396 25038 25637
588 1868 2256 5298 7832 8478 9064 9691 11074 11100 15807 19459
3344 3873 14083 16251 17964 18135 18201 19251 23487 24613 25033 25209
187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
1364 1987 4611 8066 8685 11209 13209 17369 20994 25250 25583 25758
1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
1094 3806 6653 8829 14766 16089 17304 17676 18025 20326 23325 25582
450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
1359 2877 6559 6720 6830 11647 12184 12604 16542 16791 22247 23916
502 2499 3099 9793 10720 13021 13786 18736 21634 21677 22043 23480
1356 3429 5265 14275 14931 17489 19140 21541 23597 24002 24265 24855
2673 3260 4451 4615 11334 13001 13076 14842 15887 18745 23514 24245
253 2920 6538 6673 8504 9844 13005 17367 20471 21195 23049 24231
3284 20417 23602
5097 7137 9022
4963 10784 14569
10375 13810 23426
7394 17434 20694
775 13693 22577
999 2763 23870
20085 22162 23207
5523 15614 20207
3288 15846 19273
4647 13975 23273
5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
858 3373 12004
11846 21041 22894
393 2613 14573
593 4388 18023
4742 7545 13503
11108 13281 20952
3038 5389 14069
10272 10651 25504
11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
1612 5116 25193
4686 11267 24696
79 8407 14394
14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
9212 13963 19355
10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
2257 13277 20787
17689 23583 24149
1668 7547 23702
14330 17455 21003
2165 8274 25678
2662 12434 21736
3854 15947 22122
14531 17354 21665
9674 15014 16352
9604 19442 21417
18601 21707 24861
181 5129 23174
2554 11117 15979
4350 14110 19039
12030 16364 18014
7967 16476 25014
14987 19199 19397
5551 11268 18857
1872 8955 12826
4006 5279 17389
871 5961 21092
19259 20534 22368
1640 13649 15356
2927 10515 23224
985 11624 25044
896 19716 24186
2036 3368 3622
2009 12613 17620
3022 12131 14948
8565 14810 17724
10394 11749 13084
8207 11785 16492
13072 15150 16275
192 14361 23349
からなる符号化装置、又は、符号化方法である。
According to a second aspect of the present invention, encoding is performed using an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5, and the LDPC code parity check matrix includes the code length of the parity check matrix, and The 1 element of the information matrix determined by the parity check matrix initial value table that represents the position of 1 element of the information matrix corresponding to the information length according to the coding rate for every 360 columns, the period for every 360 columns in the column direction The parity check matrix initial value table is configured as follows.
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
3310 6265 6278 7216 14524 20600 20973 21736 21907 22079 23317 25673
2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
2986 5898 7061 10067 10484 10922 10956 11106 13743 16406 19880 22810
489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
550 2092 4333 5757 9333 10836 13519 19099 21438 22146 22792 23903
748 3087 4617 12407 13121 13358 14491 18557 19030 20937 21851 24439
5753 7120 8152 9632 11025 15791 16028 21687 23396 24396 25038 25637
588 1868 2256 5298 7832 8478 9064 9691 11074 11100 15807 19459
3344 3873 14083 16251 17964 18135 18201 19251 23487 24613 25033 25209
187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
1364 1987 4611 8066 8685 11209 13209 17369 20994 25250 25583 25758
1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
1094 3806 6653 8829 14766 16089 17304 17676 18025 20326 23325 25582
450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
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3284 20417 23602
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5523 15614 20207
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5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
858 3373 12004
11846 21041 22894
393 2613 14573
593 4388 18023
4742 7545 13503
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11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
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4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
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18601 21707 24861
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2554 11117 15979
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5551 11268 18857
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985 11624 25044
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2036 3368 3622
2009 12613 17620
3022 12131 14948
8565 14810 17724
10394 11749 13084
8207 11785 16492
13072 15150 16275
192 14361 23349
It is the encoding apparatus which consists of, or the encoding method.
本発明の第２の側面においては、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化が行われる。前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、前記検査行列初期値テーブルは、
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
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597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
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2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
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489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
550 2092 4333 5757 9333 10836 13519 19099 21438 22146 22792 23903
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187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
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1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
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450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
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502 2499 3099 9793 10720 13021 13786 18736 21634 21677 22043 23480
1356 3429 5265 14275 14931 17489 19140 21541 23597 24002 24265 24855
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11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
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14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
9212 13963 19355
10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
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14330 17455 21003
2165 8274 25678
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181 5129 23174
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2009 12613 17620
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8207 11785 16492
13072 15150 16275
192 14361 23349
からなる。
In the second aspect of the present invention, encoding is performed using an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5. The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the information length corresponding to the code length and the coding rate of the parity check matrix every 360 columns. 1 element of the information matrix to be determined is arranged in a column direction with a period of every 360 columns, and the parity check matrix initial value table is
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
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5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
2986 5898 7061 10067 10484 10922 10956 11106 13743 16406 19880 22810
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3344 3873 14083 16251 17964 18135 18201 19251 23487 24613 25033 25209
187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
1364 1987 4611 8066 8685 11209 13209 17369 20994 25250 25583 25758
1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
1094 3806 6653 8829 14766 16089 17304 17676 18025 20326 23325 25582
450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
1359 2877 6559 6720 6830 11647 12184 12604 16542 16791 22247 23916
502 2499 3099 9793 10720 13021 13786 18736 21634 21677 22043 23480
1356 3429 5265 14275 14931 17489 19140 21541 23597 24002 24265 24855
2673 3260 4451 4615 11334 13001 13076 14842 15887 18745 23514 24245
253 2920 6538 6673 8504 9844 13005 17367 20471 21195 23049 24231
3284 20417 23602
5097 7137 9022
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10375 13810 23426
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775 13693 22577
999 2763 23870
20085 22162 23207
5523 15614 20207
3288 15846 19273
4647 13975 23273
5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
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11846 21041 22894
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11108 13281 20952
3038 5389 14069
10272 10651 25504
11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
1612 5116 25193
4686 11267 24696
79 8407 14394
14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
9212 13963 19355
10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
2257 13277 20787
17689 23583 24149
1668 7547 23702
14330 17455 21003
2165 8274 25678
2662 12434 21736
3854 15947 22122
14531 17354 21665
9674 15014 16352
9604 19442 21417
18601 21707 24861
181 5129 23174
2554 11117 15979
4350 14110 19039
12030 16364 18014
7967 16476 25014
14987 19199 19397
5551 11268 18857
1872 8955 12826
4006 5279 17389
871 5961 21092
19259 20534 22368
1640 13649 15356
2927 10515 23224
985 11624 25044
896 19716 24186
2036 3368 3622
2009 12613 17620
3022 12131 14948
8565 14810 17724
10394 11749 13084
8207 11785 16492
13072 15150 16275
192 14361 23349
Consists of.
なお、符号化装置は、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。 Note that the encoding device may be an independent device or may be an internal block constituting one device.
本発明の第１及び第２の側面によれば、性能の良いLDPC符号を提供することができる。 According to the first and second aspects of the present invention, a high-performance LDPC code can be provided.
図７は、本発明を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。 FIG. 7 is a diagram of a transmission system to which the present invention is applied (a system refers to a logical collection of a plurality of devices, regardless of whether or not each configuration device is in the same housing). The structural example of embodiment is shown.
図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
In FIG. 7, the transmission system includes a
送信装置１１は、例えば、テレビジョン放送番組の送信を行う、符号化装置等として機能する装置であり、テレビジョン放送番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号に符号化し、例えば、衛星回線や地上波を介して送信する。
The
受信装置１２は、例えば、テレビジョン放送番組を受信するチューナやテレビジョン受像機であり、送信装置１１から送信されてくるLDPC符号を受信し、対象データに復号して出力する。
The receiving
ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。 Here, it is known that the LDPC code used in the transmission system of FIG. 7 exhibits extremely high capability in an AWGN (Additive White Gaussian Noise) communication channel.
しかしながら、地上波で想定される通信路では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)場合がある。 However, a burst error or erasure may occur in a communication channel assumed for terrestrial waves. For example, in an Orthogonal Frequency Division Multiplexing (OFDM) system, an echo (echo) (echo) in a multipath environment where the D / U (Desired to Undesired Ratio) is 0 dB (Undesired = echo power equals Desired = main path power). Depending on the delay of a path other than the main path, the power of a specific symbol may be erasured.
また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。 Also, flutter (communication path where delay is 0 and doppler frequency applied echo is added), if D / U is 0 dB, depending on the Doppler frequency, the OFDM of a specific time There are cases where the power of the entire symbol becomes zero (erasure).
さらに、図示せぬアンテナから受信装置１２までの配線の状況や、電源の不安定性により、バースト誤りが発生することもある。
Furthermore, a burst error may occur due to the condition of the wiring from the antenna (not shown) to the receiving
一方、LDPC符号の復号においては、検査行列Hの列、ひいては、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。 On the other hand, in the decoding of the LDPC code, as shown in FIG. 5 described above, the code bit (received value u 0i of the LDPC code) at the variable node corresponding to the column of the parity check matrix H and thus the code bit of the LDPC code. Since the variable node operation of the expression (1) with the addition of) is performed, if an error occurs in the sign bit used for the variable node operation, the accuracy of the required message is reduced.
そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。 In the decoding of the LDPC code, the check node performs the check node calculation of Expression (7) using the message obtained by the variable node connected to the check node, so that a plurality of connected variable nodes ( When the number of check nodes in which the error (including erasure) of the code bits of the LDPC code corresponding to) simultaneously increases, the decoding performance deteriorates.
すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
That is, for example, if two or more of the variable nodes connected to the check node become erasures simultaneously, the check node sends a message with an equal probability of a probability of 0 and a probability of 1 to all the variable nodes. return. In this case, a check node that returns an equiprobable message does not contribute to one decoding process (one set of variable node calculation and check node calculation), and as a result, requires a large number of repetitions of the decoding process. As a result, the decoding performance deteriorates, and the power consumption of the receiving
そこで、図７の伝送システムでは、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させるようになっている。 Therefore, in the transmission system of FIG. 7, the tolerance to burst errors and erasures is improved while maintaining the performance on the AWGN communication path.
図８は、図７の送信装置１１の構成例を示している。
FIG. 8 shows a configuration example of the
図８において、送信装置１１は、LDPC符号化部２１、ビットインターリーバ２２、マッピング部２６、及び直交変調部２７から構成される。
In FIG. 8, the
LDPC符号化部２１には、対象データが供給される。
The target data is supplied to the
LDPC符号化部２１は、そこに供給される対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列に従ったLDPC符号化を行い、対象データを情報ビットとするLDPC符号を出力する。
The
すなわち、LDPC符号化部２１は、対象データを、例えば、DVB-S.2の規格に規定されているLDPC符号に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
That is, the
ここで、DVB-S.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。 Here, the LDPC code defined in the DVB-S.2 standard is an IRA (Irregular Repeat Accumulate) code, and the parity matrix in the parity check matrix of the LDPC code has a staircase structure. The parity matrix and the staircase structure will be described later. As for IRA codes, for example, “Irregular Repeat-Accumulate Codes,” H. Jin, A. Khandekar, and RJ McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000.
LDPC符号化部２１が出力するLDPC符号は、ビットインターリーバ２２に供給される。
The LDPC code output from the
ビットインターリーバ２２は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。
The bit interleaver 22 is a data processing device that interleaves data, and includes a
パリティインターリーバ２３は、LDPC符号化部２１からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
The
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
The
すなわち、LDPC符号は、後述するマッピング部２６において、そのLDPC符号の2ビット以上の符号ビットを、直交変調の１つのシンボルにマッピングして送信される。
That is, the LDPC code is transmitted by mapping at least two code bits of the LDPC code into one symbol of orthogonal modulation in the
カラムツイストインターリーバ２４では、LDPC符号化部２１で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルにマッピングされないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
In the
デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルにマッピングされるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得て、マッピング部２６に供給する。
The
マッピング部２６は、デマルチプレクサ２５からのLDPC符号の２ビット以上の符号ビットを、直交変調部２７で行われる直交変調（多値変調）の変調方式で定める各信号点にマッピングする。
The
すなわち、マッピング部２６は、デマルチプレクサ２５からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、変調方式で定める信号点が表すシンボル（シンボル値）にシンボル化する。
That is, the
ここで、直交変調部２７で行われる直交変調の変調方式としては、例えば、DVB-Tの規格に規定されている変調方式を含む変調方式、すなわち、例えば、QPSK(Quadrature Phase Shift Keying)や、16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM等がある。直交変調部２７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、直交変調部２７では、その他、例えば、4PAM(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。
Here, as a modulation method of the orthogonal modulation performed by the
マッピング部２６で得られたシンボルは、直交変調部２７に供給される。
The symbol obtained by the
直交変調部２７は、マッピング部２６からのシンボルに従い、搬送波の直交変調を行い、その結果得られる変調信号を送信する。
The
次に、図９は、図８のLDPC符号化部２１でLDPC符号化に用いられる検査行列Hを示している。
Next, FIG. 9 shows a parity check matrix H used for LDPC encoding in the
検査行列Hは、LDGM(Low-Density Generation Matrix )構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。 The parity check matrix H has an LDGM (Low-Density Generation Matrix) structure, and among the code bits of the LDPC code, an information matrix H A corresponding to an information bit and a parity matrix H T corresponding to a parity bit And can be expressed by the formula H = [H A | H T ] (a matrix having the information matrix H A as the left element and the parity matrix H T as the right element).
ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。 Here, the number of information bits and the number of parity bits in the code bits of one LDPC code (one code word) are referred to as information length K and parity length M, respectively, and one LDPC. The number of code bits of the code is called a code length N (= K + M).
ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。 The information length K and the parity length M for an LDPC code having a certain code length N are determined by the coding rate. Also, the parity check matrix H is an M × N matrix with rows × columns. Then, the information matrix H A, becomes the matrix of M × K, the parity matrix H T is a matrix of M × M.
図１０は、DVB-S.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。 Figure 10 illustrates a parity matrix H T of the parity check matrix H of an LDPC code prescribed in the standard of DVB-S.2.
DVB-S.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１０に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。 Parity matrix H T of the parity check matrix H of an LDPC code prescribed in the DVB-S.2 standard, as shown in FIG. 10, 1 elements, so to speak a staircase structure arranged in a stepwise manner. The row weight of the parity matrix H T is 1 for the first row and 2 for all the remaining rows. The column weight is 1 for the last column and 2 for all the remaining columns.
以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。 As described above, LDPC codes of the check matrix H the parity matrix H T has a staircase structure can be using the check matrix H, readily produced.
すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。 That is, an LDPC code (one codeword), together represented by a row vector c, and column vector obtained by transposing the row vector is represented as c T. Further, in the row vector c which is an LDPC code, the information bit portion is represented by the row vector A, and the parity bit portion is represented by the row vector T.
ここで、この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。 Here, in this case, the row vector c is expressed by the expression c = [A | T] (the element of the row vector A is the left element, by the row vector A as information bits and the row vector T as parity bits, The row vector T can be represented by the row vector with the element of the row vector T on the right side.
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１０に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。 And the check matrix H, the row vector c = as LDPC codes | and [A T], it is necessary to satisfy the expression Hc T = 0, = such expression Hc T = 0 to satisfy the row vector c [A | T] to the row vector T as parity bits which constitute check matrix H = | when [H a H T] parity matrix H T of the parity has a staircase structure shown in FIG. 10, in the formula Hc T = 0 By sequentially setting the elements in each row to 0 from the element in the first row of the column vector Hc T , it can be obtained sequentially.
図１１は、DVB-S.2の規格に規定されているLDPC符号の検査行列Hと、列重みとを示している。 FIG. 11 illustrates a parity check matrix H of LDPC codes defined in the DVB-S.2 standard and column weights.
すなわち、図１１Ａは、DVB-S.2の規格に規定されているLDPC符号の検査行列Hを示している。 That is, FIG. 11A shows a parity check matrix H of an LDPC code defined in the DVB-S.2 standard.
検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。 For the KX column from the first column of the check matrix H, the column weight is X, for the subsequent K3 column, the column weight is 3, and for the subsequent M-1 column, the column weight is 2, For one column, the column weight is 1, respectively.
ここで、KX+K3+M-1+1は、符号長Nに等しい。 Here, KX + K3 + M-1 + 1 is equal to the code length N.
DVB-S.2の規格において、列数KX，K3、及びM（パリティ長）、並びに、列重みXは、図１１Ｂに示すように規定されている。 In the DVB-S.2 standard, the number of columns KX, K3, M (parity length), and the column weight X are defined as shown in FIG. 11B.
すなわち、図１１Ｂは、DVB-S.2の規格に規定されているLDPC符号の各符号化率についての、列数KX，K3、及びM、並びに、列重みXを示している。 That is, FIG. 11B shows the number of columns KX, K3, and M and the column weight X for each coding rate of the LDPC code defined in the DVB-S.2 standard.
DVB-S.2の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。 In the DVB-S.2 standard, LDPC codes with a code length N of 64800 bits and 16200 bits are defined.
そして、図１１Ｂに示すように、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。 As shown in FIG. 11B, for LDPC codes having a code length N of 64800 bits, 11 coding rates (nominal rates) 1/4, 1/3, 2/5, 1/2, 3/5 , 2/3, 3/4, 4/5, 5/6, 8/9, and 9/10, and for an LDPC code having a code length N of 16200 bits, 10 coding rates of 1 / 4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, and 8/9 are specified.
LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低いことが知られている。 Regarding the LDPC code, it is known that the code bit corresponding to the column having the larger column weight of the check matrix H has a lower error rate.
図１１に示した、DVB-S.2の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。 In the parity check matrix H defined in the DVB-S.2 standard shown in FIG. 11, the column weight on the head side (left side) tends to be large, and therefore corresponds to the parity check matrix H. As for the LDPC code, the first code bit tends to be more resistant to errors (is more resistant to errors), and the last code bit tends to be weaker to errors.
図１２は、図８の直交変調部２７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
FIG. 12 shows an arrangement on the IQ plane of 16 symbols (corresponding signal points) when 16QAM is performed by the
すなわち、図１２Ａは、16QAMのシンボルを示している。 That is, FIG. 12A shows 16QAM symbols.
16QAMでは、１シンボルは、４ビットを表し、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。 In 16QAM, one symbol represents 4 bits, and there are 16 (= 2 4 ) symbols. The 16 symbols are arranged so that the I direction × Q direction is a 4 × 4 square shape with the origin of the IQ plane as the center.
いま、16QAMの１シンボルが表す４ビットを最上位ビットから順に、y0,y1,y2,y3と表すこととすると、マッピング部２６（図８）では、変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットは、その４ビットに一致する４ビットy0ないしy3のシンボルにマッピングされる。 Now, assuming that the 4 bits represented by one symbol of 16QAM are represented as y 0 , y 1 , y 2 , y 3 in order from the most significant bit, the mapping unit 26 (FIG. 8) has the case where the modulation scheme is 16QAM. The 4 bits of the code bits of the LDPC code are mapped to symbols of 4 bits y 0 to y 3 that match the 4 bits.
図１２Ｂは、16QAMのシンボルが表す４ビットy0ないしy3それぞれについてのビット境界を示している。 FIG. 12B shows bit boundaries for each of the 4 bits y 0 to y 3 represented by the 16QAM symbol.
ここで、ビットyi（図１２では、i=0,1,2,3）についてのビット境界とは、そのビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。 Here, the bit boundary for bit y i (i = 0, 1, 2, 3 in FIG. 12) is the boundary between the symbol for which bit y i is 0 and the symbol for 1 Means.
図１２Ｂに示すように、16QAMのシンボルが表す４ビットy0ないしy3のうちの最上位ビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。 As shown in FIG. 12B, for the most significant bit y 0 of the 4 bits y 0 to y 3 represented by the 16QAM symbol, only one place on the Q axis on the IQ plane becomes the bit boundary and the second (most significant bit) For the second y) bit y 1 , only one location on the I axis of the IQ plane is the bit boundary.
また、３番目のビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。 For the third bit y 2 , two positions of the 4 × 4 symbols between the first column and the second column from the left and between the third column and the fourth column are as follows: It becomes a bit boundary.
さらに、４番目のビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。 Further, for the fourth bit y 3 , two locations of the 4 × 4 symbols, between the first row and the second row and between the third row and the fourth row from the top, It becomes a bit boundary.
シンボルが表すビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく、ビット境界に近いシンボルが多いほど、誤りやすい。 The bit y i represented by a symbol is more likely to be erroneous as the number of symbols far from the bit boundary increases, and the error is easier as there are more symbols near the bit boundary.
いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルが表す４ビットy0ないしy3については、最上位ビットy0、及び２番目のビットy1が強いビットになっており、３番目のビットy2、及び４番目のビットy3が弱いビットになっている。 Assuming that bits that are hard to error (strong to errors) are called “strong bits” and bits that are easy to error (weak to errors) are called “weak bits”, the 4 bits y 0 to y 3 represented by the 16QAM symbol , The most significant bit y 0 and the second bit y 1 are strong bits, and the third bit y 2 and the fourth bit y 3 are weak bits.
図１３ないし図１５は、図８の直交変調部２７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
FIGS. 13 to 15 show the arrangement of 64 symbols (corresponding signal points) on the IQ plane when 64QAM is performed by the
64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。 In 64QAM, one symbol represents 6 bits, and there are 64 (= 2 6 ) symbols. Then, the 64 symbols are arranged so that the I direction × Q direction has a square shape of 8 × 8 with the origin of the IQ plane as the center.
いま、64QAMの１シンボルが表す６ビットを最上位ビットから順に、y0,y1,y2,y3,y4,y5と表すこととすると、マッピング部２６（図８）では、変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、その６ビットに一致する６ビットy0ないしy5のシンボルにマッピングされる。 Now, assuming that 6 bits represented by one symbol of 64QAM are represented as y 0 , y 1 , y 2 , y 3 , y 4 , y 5 in order from the most significant bit, the mapping unit 26 (FIG. 8) performs modulation. When the system is 64QAM, 6 bits of the code bits of the LDPC code are mapped to 6-bit symbols y 0 to y 5 that match the 6 bits.
ここで、図１３は、64QAMのシンボルが表す６ビットy0ないしy5のうちの、最上位ビットy0と、２番目のビットy1それぞれについてのビット境界を、図１４は、３番目のビットy2と、４番目のビットy3それぞれについてのビット境界を、図１５は、５番目のビットy4と、６番目のビットy5それぞれについてのビット境界を、それぞれ示している。 Here, FIG. 13 shows bit boundaries for the most significant bit y 0 and the second bit y 1 among the 6 bits y 0 to y 5 represented by the 64QAM symbol, and FIG. FIG. 15 shows the bit boundaries for the bit y 2 and the fourth bit y 3, respectively, and FIG. 15 shows the bit boundaries for the fifth bit y 4 and the sixth bit y 5 , respectively.
図１３に示すように、最上位ビットy0と、２番目のビットy1それぞれについてのビット境界は、１箇所になっている。また、図１４に示すように、３番目のビットy2と、４番目のビットy3それぞれについてのビット境界は、２箇所になっており、図１５に示すように、５番目のビットy4と、６番目のビットy5それぞれについてのビット境界は、４箇所になっている。 As shown in FIG. 13, the most significant bit y 0, the bit boundary for the second bit y 1, respectively, has at one place. Also, as shown in FIG. 14, the bit boundary for each of the third bit y 2 and the fourth bit y 3 is two places, and as shown in FIG. 15, the fifth bit y 4 If the bit boundaries for the sixth bit y 5 each is made at four positions.
したがって、64QAMのシンボルが表す６ビットy0ないしy5については、最上位ビットy0、及び２番目のビットy1が、強いビットになっており、３番目のビットy2、及び４番目のビットy3が、その次に強いビットになっている。そして、５番目のビットy4と、６番目のビットy5は、弱いビットになっている。 Therefore, for the 6 bits y 0 to y 5 represented by the 64QAM symbol, the most significant bit y 0 and the second bit y 1 are strong bits, and the third bit y 2 and the fourth bit y 1 bit y 3 has become a strong bit to the next. The fifth bit y 4 and the sixth bit y 5 are weak bits.
図１２、さらには、図１３ないし図１５から、直交変調のシンボルのビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。 12 and FIG. 13 to FIG. 15, it can be seen that for the bits of the orthogonal modulation symbol, the upper bits tend to be strong bits and the lower bits tend to be weak bits.
ここで、図１１で説明したように、LDPC符号化部２１（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。 Here, as described with reference to FIG. 11, the LDPC code output from the LDPC encoding unit 21 (FIG. 8) includes a code bit that is resistant to errors and a code bit that is vulnerable to errors.
また、図１２ないし図１５で説明したように、直交変調部２７で行われる直交変調のシンボルのビットについては、強いビットと弱いビットがある。
Also, as described with reference to FIGS. 12 to 15, there are strong bits and weak bits for the bits of the orthogonal modulation symbols performed by the
したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いビットに割り当てるマッピングが行われると、全体として、エラーに対する耐性が低下する。 Therefore, when mapping is performed in which LDPC code-sensitive code bits are assigned to weak bits of orthogonal modulation symbols, the tolerance to errors as a whole decreases.
そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビットに割り当てるマッピングが行われるように、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。 In view of this, an interleaver that interleaves the code bits of the LDPC code has been proposed so that the code bits of the LDPC code that are vulnerable to errors are mapped to the strong bits of the orthogonal modulation symbols.
図８のデマルチプレクサ２５は、そのインターリーバの処理を行う。
The
図１６は、図８のデマルチプレクサ２５の処理を説明する図である。
FIG. 16 is a diagram for explaining the processing of the
すなわち、図１６Ａは、デマルチプレクサ２５の機能的な構成例を示している。
That is, FIG. 16A shows a functional configuration example of the
デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
The
メモリ３１には、LDPC符号が供給される。
The
メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
The
ここで、mは、１シンボルにマッピングされるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。また、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。 Here, m represents the number of code bits of the LDPC code mapped to one symbol, and b is a predetermined positive integer, which is a multiple used to multiply m by an integer. Further, N (= information length K + parity length M) represents the code length of the LDPC code as described above.
図１６Ａは、変調方式が64QAMである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、６ビットである。
FIG. 16A shows a configuration example of the
また、図１６Ａでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
In FIG. 16A, the multiple b is 1, and therefore the
ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１６Ａでは、メモリ３１は、６(=6×1)個のカラムから構成される。
Here, the storage area of the
デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
In the
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
When writing of the sign bit is completed to the bottom of the rightmost column, the sign bit is changed in units of 6 bits (mb bits) in the row direction from the first row of all the columns constituting the
入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６ビットy0,y1,y2,y3,y4,y5として出力する。
The exchanging
すなわち、メモリ３１からロウ方向に読み出された６ビットの符号ビットを、最上位ビットから順に、b0,b1,b2,b3,b4,b5と表すこととすると、図１１で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
That is, if the 6-bit code bits read out from the
入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルを表す６ビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行う。
In the
ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６ビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
Here, each company replaces the 6-bit code bits b 0 to b 5 from the
図１６Ｂは、第１の入れ替え方式を、図１６Ｃは、第２の入れ替え方式を、図１６Ｄは、第３の入れ替え方式を、それぞれ示している。 FIG. 16B shows the first replacement method, FIG. 16C shows the second replacement method, and FIG. 16D shows the third replacement method.
図１６Ｂないし図１６Ｄにおいて（後述する図１７においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのビットyjに割り当てる（ビットyjの位置に入れ替える）ことを意味する。 16B to 16D (the same applies to FIG. 17 described later), a line segment connecting bits b i and y j assigns code bit b i to symbol bit y j (replaces it with bit y j ). ) Means.
図１６Ｂの第１の入れ替え方式としては、３種類のうちのいずれか１つを採用することが提案されており、図１６Ｃの第２の入れ替え方式としては、２種類のうちのいずれか１つを採用することが提案されている。 It has been proposed to employ any one of the three types as the first replacement method in FIG. 16B, and any one of the two types as the second replacement method in FIG. 16C. It has been proposed to adopt
図１６Ｄの第３の入れ替え方式としては、６種類を順番に選択して用いることが提案されている。 As the third replacement method in FIG. 16D, it has been proposed to select and use six types in order.
図１７は、変調方式が64QAMであり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図１６と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
FIG. 17 shows a case where the modulation method is 64QAM (therefore, the number m of code bits of the LDPC code mapped to one symbol is 6 bits as in FIG. 16) and the multiple b is 2. A configuration example of the
倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
When the multiple b is 2, the
図１７Ａは、メモリ３１へのLDPC符号の書き込み順を示している。
FIG. 17A shows the order of writing LDPC codes to the
デマルチプレクサ２５では、図１６で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
In the
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
When the writing of the sign bit is completed to the bottom of the rightmost column, the sign bit is set in units of 12 bits (mb bits) in the row direction from the first row of all the columns constituting the
入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６ビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６ビットy0,y1,y2,y3,y4,y5として出力する。
The exchanging
ここで、図１７Ｂは、図１７Ａの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
Here, FIG. 17B shows a fourth replacement method of replacement processing by the
なお、どのような入れ替え方式が最適であるか、つまり、AWGN通信路でのエラーレートを最も良くするかは、LDPC符号の符号化率等によって異なる。 It should be noted that what type of replacement method is optimal, that is, whether the error rate in the AWGN channel is the best depends on the coding rate of the LDPC code and the like.
次に、図１８ないし図２０を参照して、図８のパリティインターリーバ２３によるパリティインターリーブについて説明する。
Next, parity interleaving by the
図１８は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。 FIG. 18 shows (part of) a Tanner graph of a parity check matrix of an LDPC code.
チェックノードは、図１８に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。 As shown in FIG. 18, when two or more of the variable nodes (corresponding code bits) connected to the check node simultaneously become errors such as erasures, all the check nodes are connected to the check node. A message having a probability that the value is 0 and the probability that the value is 1 is returned to the variable node. For this reason, if a plurality of variable nodes connected to the same check node simultaneously become erasures or the like, the decoding performance deteriorates.
ところで、図８のLDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１０に示したように、階段構造になっている。
Meanwhile, output from the
図１９は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。 FIG. 19 shows a parity matrix H T having a staircase structure and a Tanner graph corresponding to the parity matrix H T.
すなわち、図１９Ａは、階段構造になっているパリティ行列HTを示しており、図１９Ｂは、図１９Ａのパリティ行列HTに対応するタナーグラフを示している。 That is, FIG. 19A shows a parity matrix H T having a staircase structure, and FIG. 19B shows a Tanner graph corresponding to the parity matrix H T of FIG. 19A.
パリティ行列HTが階段構造になっている場合、そのパリティ行列HTのタナーグラフにおいて、LDPC符号の、パリティ行列HTの値が1になっている要素の列に対応する、隣接する符号ビット（パリティビット）を用いてメッセージが求められるバリアブルノードは、同一のチェックノードに繋がっている。 If the parity matrix H T has a staircase structure, in the Tanner graph of the parity matrix H T, of the LDPC code, the value of the parity matrix H T corresponding to the sequence of elements that is a 1, the adjacent code bits Variable nodes for which a message is requested using (parity bit) are connected to the same check node.
したがって、バースト誤りやイレージャ等によって、上述の隣接するパリティビットが同時にエラーとなると、そのエラーとなった複数のパリティビットそれぞれに対応する複数のバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（バーストによってエラーとなるビット数）が大である場合には、復号の性能は、さらに劣化する。 Therefore, when the above adjacent parity bits simultaneously become errors due to a burst error or an erasure, etc., a plurality of variable nodes corresponding to the plurality of parity bits in error (variable nodes for obtaining a message using the parity bits). Since the check node connected to, returns a message having an equal probability of 0 and 1 to the variable node connected to the check node, the decoding performance deteriorates. When the burst length (the number of bits that cause an error due to the burst) is large, the decoding performance further deteriorates.
そこで、パリティインターリーバ２３（図８）は、上述した復号の性能の劣化を防止するため、LDPC符号化部２１からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
Therefore, the parity interleaver 23 (FIG. 8) performs parity interleaving for interleaving the parity bits of the LDPC code from the
図２０は、図８のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
Figure 20 illustrates a parity matrix H T of the parity check matrix H corresponding to the LDPC code after parity interleave to the
ここで、LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
Here, the information matrix HA of the check matrix H corresponding to the LDPC code defined in the DVB-S.2 standard output from the
巡回構造とは、ある列が、他の列をサイクリックしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。 A cyclic structure is a structure in which a column matches the cyclic of another column.For example, for each P column, the position of 1 in each row of the P column is the first in the P column. A structure in which a column is cyclically shifted in the column direction by a value proportional to a value q obtained by dividing the parity length M is also included. Hereinafter, the P column in the cyclic structure is referred to as the number of columns in the cyclic structure unit as appropriate.
LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号としては、図１１で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号がある。
As described in FIG. 11, the LDPC code output by the
いま、符号長Nが64800ビットと16200ビットの２種類のLDPC符号のうちの、符号長Nが64800ビットのLDPC符号に注目すると、その符号長Nが64800ビットのLDPC符号の符号化率は、図１１で説明したように、１１個ある。 Now, when attention is paid to an LDPC code having a code length N of 64,800 bits and an LDPC code having a code length N of 64,800 bits, the coding rate of the LDPC code having a code length N of 64,800 bits is: As described with reference to FIG.
この１１個の符号化率それぞれの、符号長Nが64800ビットのLDPC符号については、いずれについても、DVB-S.2の規格では、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。 For each of these 11 coding rates, the LDPC code having a code length N of 64,800 bits, the DVP-S.2 standard indicates that the number of columns P of the cyclic structure unit is approximately equal to the parity length M. Of the numbers, 360 is defined as one of the divisors except 1 and M.
また、１１個の符号化率それぞれの、符号長Nが64800ビットのLDPC符号については、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。 In addition, for an LDPC code having a code length N of 64,800 bits for each of the 11 coding rates, the parity length M is expressed by the equation M = q × P = q × 360 using a value q that varies depending on the coding rate. It is a value other than the prime number represented. Therefore, the value q is also one of the divisors other than 1 and M among the divisors of the parity length M, similarly to the column number P of the cyclic structure unit, and the parity length M is set to the cyclic structure. (The product of P and q, which is a divisor of the parity length M, becomes the parity length M).
パリティインターリーバ２３は、上述したように、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、LDPC符号化部２１からのLDPC符号のK+1ないしK+M(=N)番目の符号ビットであるパリティビットのうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
As described above, the
このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。 According to such parity interleaving, the variable nodes connected to the same check node (corresponding parity bits) are separated by the number of columns P of the cyclic structure unit, that is, 360 bits here, so the burst length is In the case of less than 360 bits, it is possible to avoid a situation in which a plurality of variable nodes connected to the same check node cause an error at the same time, and as a result, it is possible to improve resistance to burst errors.
なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。 Note that the LDPC code after parity interleaving that interleaves the K + qx + y + 1-th code bit at the position of the K + Py + x + 1-th code bit is K + qx + of the original parity check matrix H. This coincides with the LDPC code of a parity check matrix (hereinafter also referred to as a transform parity check matrix) obtained by performing column replacement for replacing the y + 1th column with the K + Py + x + 1th column.
また、変換検査行列のパリティ行列には、図２０に示すように、P列（図２０では、360列）を単位とする擬似巡回構造が現れる。 Further, as shown in FIG. 20, a pseudo cyclic structure having P columns (360 columns in FIG. 20) as a unit appears in the parity matrix of the conversion parity check matrix.
ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-S.2の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、そのために、（完全な）巡回構造ではなく、擬似巡回構造になっている。 Here, the pseudo cyclic structure means a structure in which a part except a part has a cyclic structure. The parity check matrix obtained by performing column replacement equivalent to parity interleaving on the parity check matrix of the LDPC code specified in the DVB-S.2 standard is a 360-row x 360-column portion at the right corner. In the shift matrix (to be described later), there is only one element of 1 (it is an element of 0), and therefore, a pseudo cyclic structure is used instead of a (complete) cyclic structure.
なお、図２０の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。 In addition to the column replacement corresponding to parity interleaving with respect to the original check matrix H, the conversion check matrix in FIG. 20 replaces rows so that the conversion check matrix is configured with a configuration matrix described later. (Row replacement) is also applied to the matrix.
次に、図２１ないし図２４を参照して、図８のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
Next, column twist interleaving as rearrangement processing by the
図８の送信装置１１では、周波数の利用効率の向上のために、上述したように、LDPC符号の符号ビットの２ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16QAMが用いられる。
In the
このように、符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。 As described above, when two or more bits of the sign bit are transmitted as one symbol, if an erasure or the like occurs in a certain symbol, all the sign bits of the symbol become an error (erasure).
したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの符号ビットに対応するバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。 Therefore, in order to improve the decoding performance, in order to reduce the probability that a plurality of variable nodes (corresponding code bits) connected to the same check node simultaneously become erasures, the code bits of one symbol are changed. It is necessary to avoid that the corresponding variable node is connected to the same check node.
一方、上述したように、LDPC符号化部２１が出力する、DVB-S.2の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２０で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
On the other hand, as described above, in the LDPC code parity check matrix H defined by the DVB-S.2 standard output from the
図２１は、変換検査行列を示している。 FIG. 21 shows a conversion parity check matrix.
すなわち、図２１Ａは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。 That is, FIG. 21A shows a conversion parity check matrix of a parity check matrix H of an LDPC code having a code length N of 64,800 bits and a coding rate (r) of 3/4.
図２１Ａでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。 In FIG. 21A, the position of an element having a value of 1 in the conversion parity check matrix is indicated by a point (•).
図２１Ｂは、図２１Ａの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図８）が行う処理を示している。 FIG. 21B shows processing performed by the demultiplexer 25 (FIG. 8) for the LDPC code of the transform parity check matrix of FIG. 21A, that is, the LDPC code after parity interleaving.
図２１Ｂでは、変調方式を16QAMとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
In FIG. 21B, the modulation method is 16QAM, and the code bits of the LDPC code after parity interleaving are written in the column direction in four columns constituting the
メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
Code bits written in the column direction in the four columns constituting the
この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２１Ａの変換後検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。 In this case, 4-bit code bits B 0 , B 1 , B 2 , and B 3 that are one symbol are code bits corresponding to 1 in any one row of the post-conversion check matrix of FIG. 21A. In this case, the variable nodes corresponding to the sign bits B 0 , B 1 , B 2 , and B 3 are connected to the same check node.
したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換後検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。 Therefore, if the 4 sign bits B 0 , B 1 , B 2 , B 3 of one symbol are sign bits corresponding to 1 in any one row of the post-conversion check matrix, the symbol In addition, when an erasure occurs, an appropriate message cannot be obtained at the same check node connected to the variable nodes corresponding to the code bits B 0 , B 1 , B 2 , and B 3. Performance deteriorates.
符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされることがある。 Similarly, for coding rates other than 3/4, a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node may be one symbol of 16QAM. is there.
そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルにマッピングされないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
Therefore, the
図２２は、カラムツイストインターリーブを説明する図である。 FIG. 22 is a diagram for explaining column twist interleaving.
すなわち、図２２は、デマルチプレクサ２５のメモリ３１（図１６、図１７）を示している。
That is, FIG. 22 shows the memory 31 (FIGS. 16 and 17) of the
メモリ３１は、図１６で説明したように、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
As described with reference to FIG. 16, the
すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
That is, in the
ここで、図２２は、変調方式が16QAMであり、かつ、図１６で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
Here, FIG. 22 illustrates a configuration example of the
カラムツイストインターリーバ２４は、（図１６のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
The
そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図１６、図１７）に出力する。
When the writing of the sign bit is completed up to the rightmost column, the
但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
However, in the
なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。 For columns where the writing start position is other than the position where the address is 0, after writing the sign bit to the lowest position, it returns to the beginning (position where the address is 0), and the writing start position. Writing up to the position immediately before is performed. Thereafter, writing to the next (right) column is performed.
以上のようなカラムツイストインターリーブを行うことにより、DVB-S.2の規格に規定されている、符号長Nが64800の全ての符号化率のLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。 By performing column twist interleaving as described above, a plurality of LDPC codes defined in the DVB-S.2 standard and having a code length N of 64800, all of which are connected to the same check node It is possible to avoid a plurality of code bits corresponding to a variable node of one symbol being included in one symbol of 16QAM (contained in the same symbol), and as a result, decoding on a communication path with an erasure Performance can be improved.
図２３は、DVB-S.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
FIG. 23 shows the number of columns of the
デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは1となる。 When one of the first to third replacement methods of FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and QPSK is adopted as the modulation method, one symbol The number of bits m is 2 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは2となる。 In addition, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and QPSK is employed as the modulation method, the number of bits m of one symbol is It is 2 bits, and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 23, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは1となる。 Furthermore, when one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 16QAM is adopted as the modulation method, The bit number m of one symbol is 4 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは2となる。 In addition, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 16QAM is employed as the modulation method, the bit number m of one symbol is 4 bits, and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 23, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは1となる。 Furthermore, when one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 64QAM is adopted as the modulation method, The bit number m of one symbol is 6 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 64QAM is adopted as the modulation method, the number of bits m of one symbol is 6 bits and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
In this case, according to FIG. 23, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは1となる。 Further, when one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 256QAM is adopted as the modulation method, The bit number m of one symbol is 8 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 256QAM is adopted as the modulation method, the number of bits m of one symbol is It is 8 bits and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
In this case, according to FIG. 23, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは1となる。 Further, when any one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 1024QAM is adopted as the modulation method, The bit number m of one symbol is 10 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 1024QAM is adopted as the modulation method, the number of bits m of one symbol is 10 bits and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
In this case, according to FIG. 23, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは1となる。 Further, when one of the first to third replacement methods in FIG. 16 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 4096QAM is employed as the modulation method, The bit number m of one symbol is 12 bits, and the multiple b is 1.
この場合、図２３によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
In this case, according to FIG. 23, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは2となる。 In addition, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 4096QAM is employed as the modulation method, the bit number m of one symbol is It is 12 bits, and the multiple b is 2.
この場合、図２３によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
In this case, according to FIG. 23, the
図２４は、DVB-S.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
FIG. 24 shows the number of columns of the
デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは1となる。 When one of the first to third replacement methods of FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and QPSK is adopted as the modulation method, one symbol The number of bits m is 2 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
In this case, according to FIG. 24, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、QPSKが採用される場合、１シンボルのビット数mは、２ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and QPSK is employed as the modulation method, the number of bits m of one symbol is It is 2 bits, and the multiple b is 2.
この場合、図２４によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
In this case, according to FIG. 24, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは1となる。 Further, when any of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 16QAM is adopted as the modulation method, The bit number m of one symbol is 4 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
In this case, according to FIG. 24, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは2となる。 Furthermore, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 16QAM is employed as the modulation method, the bit number m of one symbol is 4 bits, and the multiple b is 2.
この場合、図２４によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
In this case, according to FIG. 24, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは1となる。 Further, when any one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 64QAM is adopted as the modulation method, The bit number m of one symbol is 6 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 24, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、６ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 64QAM is adopted as the modulation method, the bit number m of one symbol is 6 bits and the multiple b is 2.
この場合、図２４によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 24, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、８ビットであり、倍数bは1となる。 Further, when any of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 256QAM is adopted as the modulation method, The bit number m of one symbol is 8 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
In this case, according to FIG. 24, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは1となる。 Further, when any one of the first to third replacement methods in FIG. 16 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 1024QAM is adopted as the modulation method, The bit number m of one symbol is 10 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 24, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、1024QAMが採用される場合、１シンボルのビット数mは、１０ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 1024QAM is adopted as the modulation method, the number of bits m of one symbol is 10 bits and the multiple b is 2.
この場合、図２４によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
In this case, according to FIG. 24, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１６の第１ないし第３の入れ替え方式のうちのいずれかが採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは1となる。 Further, when one of the first to third replacement methods in FIG. 16 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8), and 4096QAM is employed as the modulation method, The bit number m of one symbol is 12 bits, and the multiple b is 1.
この場合、図２４によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
In this case, according to FIG. 24, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、4096QAMが採用される場合、１シンボルのビット数mは、１２ビットであり、倍数bは2となる。 In addition, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 4096QAM is employed as the modulation method, the bit number m of one symbol is It is 12 bits, and the multiple b is 2.
この場合、図２４によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
In this case, according to FIG. 24, the
次に、図２５のフローチャートを参照して、図８の送信装置１１で行われる送信処理について説明する。
Next, with reference to the flowchart of FIG. 25, the transmission process performed by the
LDPC符号化部２１は、そこに、対象データが供給されるのを待って、ステップＳ１０１において、対象データを、LDPC符号に符号化し、そのLDPC符号を、ビットインターリーバ２２に供給して、処理は、ステップＳ１０２に進む。
The
ビットインターリーバ２２では、ステップＳ１０２において、LDPC符号化部２１からのLDPC符号を対象として、ビットインターリーブが行われ、そのビットインターリーブ後のLDPC符号が、マッピング部２６に供給されて、処理は、ステップＳ１０３に進む。
The bit interleaver 22 performs bit interleaving on the LDPC code from the
すなわち、ステップＳ１０２では、ビットインターリーバ２２において、バリティインターリーバ２３が、LDPC符号化部２１からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
That is, in step S102, in the
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号を対象として、入れ替え処理を行う。そして、入れ替え処理後のLDPC符号は、デマルチプレクサ２５から、マッピング部２６に供給される。
The
マッピング部２６は、ステップＳ１０３において、デマルチプレクサ２５からのLDPC符号のmビットの符号ビットを、直交変調部２７で行われる直交変調の変調方式で定める信号点が表すシンボルにマッピングし、直交変調部２７に供給して、処理は、ステップＳ１０４に進む。
In step S103, the
直交変調部２７は、ステップＳ１０４において、マッピング部２６からのシンボルに従い、搬送波の直交変調を行って、処理は、ステップＳ１０５に進み、直交変調の結果得られる変調信号を送信して、処理を終了する。
In step S104, the
なお、図２５の送信処理は繰り返し行われる。 Note that the transmission process of FIG. 25 is repeated.
以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。 As described above, by performing parity interleaving and column twist interleaving, it is possible to improve resistance to erasure and burst errors when transmitting a plurality of code bits of an LDPC code as one symbol.
ここで、図８では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
Here, in FIG. 8, for convenience of explanation, the
すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。 That is, both parity interleaving and column twist interleaving can be performed by writing and reading code bits to and from the memory, and an address (write address) for writing code bits is an address for reading code bits. It can be represented by a matrix to be converted into (read address).
したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。 Therefore, if a matrix obtained by multiplying a matrix representing parity interleaving and a matrix representing column twist interleaving is obtained, parity interleaving is performed by converting the sign bit by the matrix, and further, the parity. The result of column twist interleaving of the interleaved LDPC code can be obtained.
また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
In addition to the
すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
That is, the replacement process performed by the
したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。 Therefore, if a matrix obtained by multiplying a matrix representing parity interleaving, a matrix representing column twist interleaving, and a matrix representing replacement processing is obtained, parity interleaving, column twist interleaving, and replacement processing are performed according to the matrix. Can be performed collectively.
なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすることが可能である。 Note that only one of parity interleaving and column twist interleaving can be performed.
次に、図２６ないし図２８を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
Next, a simulation for measuring an error rate (bit error rate) performed for the
シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。 The simulation was conducted using a communication path with flutter with a D / U of 0 dB.
図２６は、シミュレーションで採用した通信路のモデルを示している。 FIG. 26 shows a model of the communication path adopted in the simulation.
すなわち、図２６Ａは、シミュレーションで採用したフラッタのモデルを示している。 That is, FIG. 26A shows a flutter model employed in the simulation.
また、図２６Ｂは、図２６Ａのモデルで表されるフラッタがある通信路のモデルを示している。 FIG. 26B shows a model of a communication path with a flutter represented by the model of FIG. 26A.
なお、図２６Ｂにおいて、Hは、図２６Ａのフラッタのモデルを表す。また、図２６Ｂにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。 In FIG. 26B, H represents the flutter model of FIG. 26A. In FIG. 26B, N represents ICI (Inter Carrier Interference). In the simulation, the expected value E [N 2 ] of the power is approximated by AWGN.
図２７及び図２８は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。 27 and 28 show the relationship between the error rate obtained by the simulation and the Doppler frequency f d of the flutter.
なお、図２７は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図２８は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。 FIG. 27 shows the relationship between the error rate and the Doppler frequency f d when the modulation method is 16QAM, the coding rate (r) is (3/4), and the replacement method is the first replacement method. Show. FIG. 28 shows the relationship between the error rate and the Doppler frequency f d when the modulation method is 64QAM, the coding rate (r) is (5/6), and the replacement method is the first replacement method. Show.
さらに、図２７及び図２８において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。 Further, in FIGS. 27 and 28, the thick line indicates the relationship between the error rate and the Doppler frequency f d when the parity interleaving, the column twist interleaving, and the replacement process are all performed, and the thin line indicates the parity. interleave, column twist interleave and of the replacement process, in the case of performing only the replacement process, shows the relationship between the error rate and the Doppler frequency f d.
図２７及び図２８のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。 27 and 28, the error rate is improved (smaller) when all of parity interleaving, column twist interleaving, and replacement processing are performed than when only replacement processing is performed. I understand that.
次に、図２９は、図７の受信装置１２の構成例を示すブロック図である。
Next, FIG. 29 is a block diagram illustrating a configuration example of the
図２９において、受信装置１２は、送信装置１１（図７）からの変調信号を受信するデータ処理装置であり、直交復調部５１、デマッピング部５２、デインターリーバ５３、及びLDPC復号部５６から構成される。
In FIG. 29, the
直交復調部５１は、送信装置１１からの変調信号を受信し、直交復調を行って、その結果得られるシンボル(I及びQ軸方向それぞれの値）を、デマッピング部５２に供給する。
The
デマッピング部５２は、直交復調部５１からのシンボルを、LDPC符号の符号ビットにするデマッピングを行い、デインターリーバ５３に供給する。
The
デインターリーバ５３は、デマルチプレクサ(DEMUX)５４、及びカラムツイストデインターリーバ５５から構成され、デマッピング部５２からのLDPC符号の符号ビットのデインターリーブを行う。
The deinterleaver 53 includes a demultiplexer (DEMUX) 54 and a
すなわち、デマルチプレクサ５４は、デマッピング部５２からのLDPC符号を対象として、図８のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
That is, the
カラムツイストデインターリーバ５５は、デマルチプレクサ５４からのLDPC符号を対象として、図８のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
The
具体的には、カラムツイストデインターリーバ５５は、図２２等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
Specifically, the
但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
However, in the
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPC復号部５６に供給される。
The LDPC code obtained as a result of the column twist deinterleave is supplied from the
ここで、デマッピング部５２から、デインターリーバ５３に供給されるLDPC符号には、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が、その順番で施されているが、デインターリーバ５３では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブしか行われず、したがって、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブは、行われない。
Here, the LDPC code supplied from the
したがって、デインターリーバ５３（のカラムツイストデインターリーバ５５）から、LDPC復号部５６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
Therefore, from the deinterleaver 53 (column twist deinterleaver 55) to the
LDPC復号部５６は、デインターリーバ５３からのLDPC符号のLDPC復号を、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力する。
The
図３０は、図２９の受信装置１２が行う受信処理を説明するフローチャートである。
FIG. 30 is a flowchart illustrating a reception process performed by the
直交復調部５１は、ステップＳ１１１において、送信装置１１からの変調信号を受信して、処理は、ステップＳ１１２に進み、その変調信号の直交復調を行う。直交復調部５１は、直交復調の結果得られるシンボルを、デマッピング部５２に供給して、処理は、ステップＳ１１２からステップＳ１１３に進む。
In step S111, the
ステップＳ１１３では、デマッピング部５２は、直交復調部５１からのシンボルを、LDPC符号の符号ビットにするデマッピングを行い、デインターリーバ５３に供給して、処理は、ステップＳ１１４に進む。
In step S113, the
ステップＳ１１４では、デインターリーバ５３は、デマッピング部５２からのLDPC符号の符号ビットのデインターリーブを行って、処理は、ステップＳ１１５に進む。
In step S114, the deinterleaver 53 deinterleaves the code bits of the LDPC code from the
すなわち、ステップＳ１１４では、デインターリーバ５３において、デマルチプレクサ５４が、デマッピング部５２からのLDPC符号を対象として、逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
That is, in step S114, in the deinterleaver 53, the
カラムツイストデインターリーバ５５は、デマルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPC復号部５６に供給する。
The
ステップＳ１１５では、LDPC復号部５６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、対象データの復号結果として出力して、処理は終了する。
In step S115, the
なお、図３０の受信処理は、繰り返し行われる。 Note that the reception process of FIG. 30 is repeated.
また、図２９でも、図８の場合と同様に、説明の便宜のため、逆入れ替え処理を行うデマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、デマルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
Also, in FIG. 29, as in the case of FIG. 8, for the convenience of explanation, the
さらに、図８の送信装置１１において、カラムツイストインターリーブを行わない場合には、図２９の受信装置１２において、カラムツイストデインターリーバ５５は、設ける必要がない。
Further, when the column twist interleaving is not performed in the
次に、図２９のLDPC復号部５６で行われるLDPC復号について、さらに説明する。
Next, LDPC decoding performed by the
図２９のLDPC復号部５６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPC符号化部２１がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
In the
ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特開2004-343170号公報を参照）。 Here, by performing LDPC decoding using a transform parity check matrix, LDPC decoding that can suppress the operating frequency to a sufficiently realizable range while suppressing the circuit scale has been proposed (for example, JP, 2004-343170, A).
そこで、まず、図３１ないし図３４を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。 First, LDPC decoding using a transform check matrix, which has been proposed previously, will be described with reference to FIGS.
図３１は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。 FIG. 31 illustrates an example of a parity check matrix H of an LDPC code having a code length N of 90 and an encoding rate of 2/3.
なお、図３１では（後述する図３２及び図３３においても同様）、0を、ピリオド(.)で表現している。 In FIG. 31 (the same applies to FIGS. 32 and 33 described later), 0 is represented by a period (.).
図３１の検査行列Hでは、パリティ行列が階段構造になっている。 In the parity check matrix H of FIG. 31, the parity matrix has a staircase structure.
図３２は、図３１の検査行列Hに、式（８）の行置換と、式（９）の列置換を施して得られる検査行列H'を示している。 FIG. 32 shows a parity check matrix H ′ obtained by subjecting the parity check matrix H of FIG. 31 to row replacement of equation (8) and column replacement of equation (9).
行置換:6s+t+1行目→5t+s+1行目
・・・（８）
Line replacement: 6s + t + 1 line → 5t + s + 1 line
... (8)
列置換:6x+y+61列目→5y+x+61列目
・・・（９）
Column replacement: 6x + y + 61st column → 5y + x + 61th column
... (9)
但し、式（８）及び（９）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。 However, in the formulas (8) and (9), s, t, x, y are integers in the range of 0 ≦ s <5, 0 ≦ t <6, 0 ≦ x <5, 0 ≦ t <6, respectively. It is.
式（８）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。 According to the row permutation of equation (8), the first, seventh, thirteenth, nineteenth, and twenty-fifth rows that divide by six and the remainder is 1, the first, second, third, fourth, and fifth rows respectively The second, eighth, eighth, ninth, and tenth lines that are divided by the remainder of 2 are replaced with the sixth, seventh, eighth, ninth, and tenth lines, respectively.
また、式（９）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。 Further, according to the column replacement of the equation (9), the 61st, 61st, 73th, 79th, and 85th columns with the remainder of 1 divided by 6 with respect to the 61st and subsequent columns (parity matrix) are respectively 61 , 62, 63, 64, and 65, the 62, 68, 74, 80, and 86 columns, which are divided by 6 and have a remainder of 2, are called 66, 67, 68, 69, and 70 columns, respectively. The replacement is performed accordingly.
このようにして、図３１の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図３２の検査行列H'である。 A matrix obtained by performing row and column replacement on the parity check matrix H in FIG. 31 in this manner is the parity check matrix H ′ in FIG.
ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。 Here, even if row replacement of parity check matrix H is performed, the arrangement of code bits of the LDPC code is not affected.
また、式（９）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。 Also, the column replacement of equation (9) is the above-described information length K of parity interleaving for interleaving the K + qx + y + 1-th code bit at the position of the K + Py + x + 1-th code bit. , 60, the number of columns P of the cyclic structure unit is 5, and the divisor q (= M / P) of the parity length M (here, 30) is 6, which corresponds to parity interleaving.
図３２の検査行列（以下、適宜、置換検査行列という）H'に対して、図３１の検査行列（以下、適宜、元の検査行列という）HのLDPC符号に、式（９）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（９）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。 For the parity check matrix H ′ in FIG. 32 (hereinafter referred to as a permutation parity check matrix as appropriate), the LDPC code of the parity check matrix in FIG. When multiplied by the permuted one, a zero vector is output. That is, if the row vector obtained by performing column substitution of Equation (9) on the row vector c as the LDPC code (one codeword) of the original check matrix H is expressed as c ′, the property of the check matrix , Hc T is a 0 vector, and H'c ' T is naturally a 0 vector.
以上から、図３２の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（９）の列置換を行って得られるLDPC符号c'の検査行列になっている。 From the above, the converted parity check matrix H ′ in FIG. 32 is a parity check matrix of the LDPC code c ′ obtained by performing the column replacement of the equation (9) on the LDPC code c of the original parity check matrix H.
したがって、元の検査行列HのLDPC符号cに、式（９）の列置換を行い、その列置換後のLDPC符号c'を、図３２の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（９）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。 Therefore, the column replacement of Equation (9) is performed on the LDPC code c of the original parity check matrix H, and the LDPC code c ′ after the column replacement is decoded using the transform parity check matrix H ′ of FIG. 32 (LDPC decoding). Then, by performing inverse permutation of the column permutation of Equation (9) on the decoding result, a decoding result similar to the case of decoding the LDPC code of the original parity check matrix H using the parity check matrix H is obtained. Can do.
図３３は、５×５の行列の単位に間隔を空けた、図３２の変換検査行列H'を示している。 FIG. 33 shows the conversion parity check matrix H ′ of FIG. 32 with a space in 5 × 5 matrix units.
図３３においては、変換検査行列H'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。 In FIG. 33, the transform parity check matrix H ′ is a 5 × 5 unit matrix, a matrix in which one or more of the unit matrices are 0 (hereinafter referred to as a quasi-unit matrix as appropriate), a unit matrix or a quasi- A sum of two or more of a unit matrix, a quasi-unit matrix, and a shift matrix (hereinafter referred to as sum matrix as appropriate), which is a cyclic shift of the unit matrix (hereinafter referred to as shift matrix), 5 It is represented by a combination of × 5 zero matrices.
図３３の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。 It can be said that the conversion check matrix H ′ in FIG. 33 includes a 5 × 5 unit matrix, a quasi-unit matrix, a shift matrix, a sum matrix, and a zero matrix. Therefore, these 5 × 5 matrices constituting the conversion check matrix H ′ are hereinafter referred to as “configuration matrices” as appropriate.
P×Pの構成行列で表される検査行列で表されるLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。 For decoding an LDPC code represented by a parity check matrix represented by a P × P configuration matrix, an architecture that simultaneously performs P check node operations and P variable node operations can be used.
図３４は、そのような復号を行う復号装置の構成例を示すブロック図である。 FIG. 34 is a block diagram illustrating a configuration example of a decoding device that performs such decoding.
すなわち、図３４は、図３１の元の検査行列Hに対して、少なくとも、式（９）の列置換を行って得られる図３３の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。 That is, FIG. 34 performs decoding of an LDPC code using at least the transformed parity check matrix H ′ of FIG. 33 obtained by performing column replacement of equation (9) on the original parity check matrix H of FIG. 2 shows a configuration example of a decoding device.
図３４の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信情報を格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
Decoding device in FIG. 34, six
まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
First, a method for storing data in the branch
枝データ格納用メモリ３００は、図３３の変換検査行列H'の行数３０を構成行列の行数５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段数の記憶領域には、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図３３の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
The branch
FIFO３００1には、図３３の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
The FIFO300 1, the data corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 33 'to the fifth row (messages v i from variable nodes) were packed in each line both in the lateral direction Stored in the form (ignoring 0). That is, if the j-th row and the i-th column are represented as (j, i), the storage area of the first stage of the
FIFO３００2には、図３３の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
FIFO300 The 2, data corresponding to one position from the sixth row of the conversion parity check matrix H of FIG. 33 'to the
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
That is, for a configuration matrix having a weight of 2 or more, the configuration matrix is a P × P unit matrix having a weight of 1, a quasi-unit matrix in which one or more of its elements is 0, or a unit When the matrix or the quasi-unit matrix is expressed in the form of a plurality of shift matrices obtained by cyclically shifting, the data corresponding to the position of the unit matrix, quasi-unit matrix, or 1 of the shift matrix whose weight is 1 ( Messages corresponding to branches belonging to the unit matrix, the quasi-unit matrix, or the shift matrix are stored in the same address (the same FIFO among the
以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。 Hereinafter, the third to ninth storage areas are also stored in association with the conversion parity check matrix H ′.
FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
Similarly, the
枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域には、変換構成行列H'の行数及び列数である５つの枝に対応するメッセージを同時に読み出しもしくは書き込むことができるようになっている。
The branch
FIFO３０４1には、図３３の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
The FIFO304 1, the data corresponding to the first position from the first row of the conversion parity check matrix H of FIG. 33 'to the fifth column (messages u j from the check nodes) are packed vertically in each column both Stored in the form (ignoring 0). That is, data corresponding to the position of 1 in the 5 × 5 unit matrix of (1, 1) to (5, 5) of the conversion parity check matrix H ′ is stored in the first-stage storage area of the
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
That is, for a configuration matrix having a weight of 2 or more, the configuration matrix is a P × P unit matrix having a weight of 1, a quasi-unit matrix in which one or more of its elements is 0, or a unit When the matrix or the quasi-unit matrix is expressed in the form of a plurality of shift matrices obtained by cyclically shifting, the data corresponding to the position of the unit matrix, quasi-unit matrix, or 1 of the shift matrix whose weight is 1 ( unit matrix, quasi unit matrix or message corresponding to the branch belonging to shift matrix) are stored in the same address (same FIFO from among the
以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
Hereinafter, data is also stored in the storage areas of the fourth and fifth stages in association with the conversion parity check matrix H ′. The number of stages in the storage area of the
FIFO３０４2と３０４3も同様に変換検査行列H'に対応付けてデータを格納し、それぞれの長さ（段数）は、５である。FIFO３０４4ないし３０４12も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは３である。FIFO３０４13ないし３０４18も同様に、変換検査行列H'に対応付けてデータを格納し、それぞれの長さは２である。
Similarly, the
次に、図３４の復号装置の動作について説明する。 Next, the operation of the decoding device in FIG. 34 will be described.
枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、変換検査行列H'どの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
The branch
セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
The
チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
Check
サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
The
枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
The branch
セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
The
一方、受信データ並べ替え部３１０は、通信路を通して受信したLDPC符号D313を、式（９）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
On the other hand, the received
バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
The variable
サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
The
以上の動作を１巡することで、LDPC符号の１回の復号を行うことができる。図３４の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
One round of the above operation makes it possible to perform one decoding of the LDPC code. 34 decodes the LDPC code a predetermined number of times, and then obtains and outputs the final decoding result in the decoded
すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
That is, the decoded
復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（９）の列置換の逆置換を行うことにより、その順序を並べ替え、最終的な復号結果D316として出力する。
The decoded
以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算をP個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算を、P個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
As described above, one or both of row permutation and column permutation is applied to the parity check matrix (original parity check matrix), and one or more of the P × P unit matrix and one of its elements is set to 0. A quasi-unit matrix, a unit matrix or a shift matrix obtained by cyclically shifting a quasi-unit matrix, a unit matrix, a quasi-unit matrix, a sum matrix that is a sum of shift matrices, or a combination of P ×
図２９の受信装置１２を構成するLDPC復号部５６は、図３４の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
The
すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPC符号化部２１が出力するLDPC符号の検査行列が、例えば、図３１に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
That is, for simplicity of explanation, the parity check matrix of the LDPC code output from the
このパリティインターリーブは、上述したように、式（９）の列置換に相当するから、LDPC復号部５６では、式（９）の列置換を行う必要がない。
As described above, since this parity interleaving corresponds to the column replacement of equation (9), the
このため、図２９の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPC復号部５６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（９）の列置換が行われた状態のLDPC符号が供給され、LDPC復号部５６では、式（９）の列置換を行わないことを除けば、図３４の復号装置と同様の処理が行われる。
For this reason, in the receiving
すなわち、図３５は、図２９のLDPC復号部５６の構成例を示している。
That is, FIG. 35 illustrates a configuration example of the
図３５において、LDPC復号部５６は、図３４の受信データ並べ替え部３１０が設けられていないことを除けば、図３４の復号装置と同様に構成されており、式（９）の列置換が行われないことを除いて、図３４の復号装置と同様の処理を行うため、その説明は省略する。
35, the
以上のように、LDPC復号部５６は、受信データ並べ替え部３１０を設けずに構成することができるので、図３４の復号装置よりも、規模を削減することができる。
As described above, since the
なお、図３１ないし図３５では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。 In FIG. 31 to FIG. 35, for simplicity of explanation, the code length N of the LDPC code is 90, the information length K is 60, the number of columns of the unit of the cyclic structure (the number of rows and the number of columns of the constituent matrix). ) P is 5 and the divisor q (= M / P) of the parity length M is 6, respectively, but the code length N, the information length K, the number of columns P of the cyclic structure unit, and the divisor q (= Each of (M / P) is not limited to the values described above.
すなわち、図８の送信装置１１において、LDPC符号化部２１が出力するのは、例えば、符号長Nを64800と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図３５のLDPC復号部５６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合にも適用可能である。
That is, in the
次に、図３６は、図７の送信装置１１の他の構成例を示している。
Next, FIG. 36 illustrates another configuration example of the
なお、図中、図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。 In the figure, portions corresponding to those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted below as appropriate.
図３６の送信装置１１は、LDPC符号化部２１、ビットインターリーバ２２、マッピング部２６、及び直交変調部２７を有する点で、図８の場合と共通する。
The
また、図３６の送信装置１１は、ローテッテッドコンスタレーション部（以下、RC部ともいう）５０１が新たに設けられている点で、図８の場合と相違する。 36 differs from the case of FIG. 8 in that a rotated constellation unit (hereinafter also referred to as RC unit) 501 is newly provided.
RC部５０１は、マッピング部２６から出力されるシンボルに、ローテッテッドコンスタレーション(Rotated Constellation)処理（以下、RC処理ともいう）を施し、その結果得られるシンボルを、直交変調部２７に出力する。
The
ここで、RC処理については、例えば、国際公開第05/032021号パンフレットに、モジュレーションダイバーシチ技術として記載されている。 Here, the RC processing is described as a modulation diversity technique, for example, in International Publication No. 05/032021 pamphlet.
図３７は、図３６のRC部５０１の構成例を示している。
FIG. 37 shows a configuration example of the
図３７において、RC部５０１は、位相回転部５１１、IQ分離部５１２、バッファ５１３及び５１４、インターリーバ５１５、並びに、合成部５１６から構成され、マッピング部２６から供給されるシンボルに、RC処理を施す。
In FIG. 37, the
すなわち、位相回転部５１１は、マッピング部２６（図３６）からの、IQ平面上のシンボル（IQ平面上の信号点にマッピングされたシンボル）の位相を、所定の角度だけ回転し、位相の回転後のシンボル（以下、回転シンボルともいう）を、IQ分離部５１２に供給する。
That is, the
IQ分離部５１２は、位相回転部５１１からの回転シンボルのI成分とQ成分を分離し、I成分を、バッファ５１３に供給するとともに、Q成分を、バッファ５１４に供給する。
The IQ separation unit 512 separates the I component and Q component of the rotation symbol from the
バッファ５１３は、IQ分離部５１２からの回転シンボルのI成分を一時記憶する。バッファ５１３に記憶されたI成分は、必要に応じて、インターリーバ５１５に供給される。
The
一方、バッファ５１４は、IQ分離部５１２からの回転シンボルのQ成分を一時記憶する。バッファ５１４に記憶されたQ成分は、必要に応じて、インターリーバ５１５に供給される。
On the other hand, the
インターリーバ５１５は、バッファ５１３からのI成分、及び、バッファ５１４からのQ成分のうちの少なくとも一方のインターリーブである成分インターリーブを行い、その成分インターリーブ後のI成分、及びQ成分を、合成部５１６に供給する。
The
すなわち、ある回転シンボルに注目すると、インターリーバ５１５では、その注目する回転シンボル（注目シンボル）のI成分が、他の回転シンボルのQ成分とペアになり、注目シンボルのQ成分が、（さらに）他の回転シンボルのI成分とペアになるように、バッファ５１３からのI成分、及び、バッファ５１４からのQ成分のうちの少なくとも一方の成分インターリーブが行われる。
That is, when attention is paid to a certain rotation symbol, in
そして、インターリーバ５１５は、成分インターリーブによってペアになったI成分とQ成分を、成分インターリーブ後のI成分とQ成分として、合成部５１６に供給する。
Then, interleaver 515 supplies I component and Q component paired by component interleaving to combining
合成部５１６は、インターリーバ５１５からの成分インターリーブ後のI成分とQ成分を合成し、そのI成分とQ成分からなるシンボル（以下、合成シンボルともいう）を出力する。
Combining
合成部５１６が出力する合成シンボルは、直交変調部２７（図３６）に供給される。
The synthesized symbol output from the
次に、図３８を参照して、RC処理について説明する。 Next, the RC process will be described with reference to FIG.
図３８は、図３６の直交変調部２７でQPSKが行われる場合の、４個のシンボルに対応する信号点SP1,SP2,SP3,SP4のIQ平面上の配置を示している。
FIG. 38 shows an arrangement on the IQ plane of signal points SP 1 , SP 2 , SP 3 , SP 4 corresponding to four symbols when QPSK is performed by the
すなわち、図３８Ａは、QPSKの４個の信号点の配置を示している。 That is, FIG. 38A shows an arrangement of four signal points of QPSK.
QPSKでは、１シンボルは、２ビットを表し、４(=22)個（４種類）のシンボルが存在するため、IQ平面上には、その４個のシンボルに対応する４個の信号点SP1ないしSP4が存在する。 In QPSK, one symbol represents 2 bits, and there are 4 (= 2 2 ) (4 types) symbols. Therefore, on the IQ plane, 4 signal points SP corresponding to the 4 symbols. 1 to 4 are present.
４個の信号点SP1ないしSP4は、IQ平面の原点を中心（重心）とする正方形の４個の頂点の位置に、それぞれ配置されている。 The four signal points SP 1 to SP 4 are respectively arranged at the positions of four vertices of a square whose center (center of gravity) is the origin of the IQ plane.
いま、信号点SPiに対応するシンボルを、シンボルSiと表すこととする(i=1,2,3,4)。 Now, a symbol corresponding to the signal point SP i is represented as a symbol S i (i = 1, 2, 3, 4).
QPSKのシンボルSiについては、シンボルS1のI成分とシンボルS4のI成分とが、値I+で一致しており、シンボルS2のI成分とシンボルS3のI成分とが、値I-で一致している。また、シンボルS1のQ成分とシンボルS2のQ成分とが、値Q+で一致しており、シンボルS3のQ成分とシンボルS4のQ成分とが、値Q-で一致している。 For the symbol S i of QPSK, the I component of the symbol S 1 and the I component of the symbol S 4 match with the value I +, and the I component of the symbol S 2 and the I component of the symbol S 3 have the value I -Matches with. In addition, the Q component of the symbol S 1 and the Q component of the symbol S 2 match with the value Q +, and the Q component of the symbol S 3 and the Q component of the symbol S 4 match with the value Q−. .
RC処理では、位相回転部５１１において、上述のようなIQ平面上のシンボルSiの位相が、所定の角度（例えば、0度より大で45度より小の角度）だけ回転され（シンボルSiが原点を中心として回転され）、回転シンボルRSiとされる。
In the RC processing, the
図３８Ｂは、IQ平面上の回転シンボルRSiを示している。 FIG. 38B shows the rotation symbol RS i on the IQ plane.
図３８Ｂにおいて、回転シンボルRS1のI成分とQ成分（以下、IQ成分ともいう）は、（I1,Q1)（I成分がI1で、Q成分がQ1）になっている。他の回転シンボルRSi(i=2,3,4)についても、同様に、IQ成分は、(Ii,Qi)になっている。 In FIG. 38B, the I component and Q component (hereinafter also referred to as IQ component) of the rotation symbol RS 1 are (I 1 , Q 1 ) (I component is I 1 and Q component is Q 1 ). Similarly, for the other rotation symbols RS i (i = 2, 3, 4), the IQ component is (I i , Q i ).
そして、I成分Iiは、他のI成分Ii'（i≠i'）とは異なる値になっており、Q成分Qiも、他のQ成分Qi'とは異なる値になっている。 The I component I i is different from the other I component I i ′ (i ≠ i ′), and the Q component Q i is also different from the other Q component Q i ′. Yes.
RC処理では、インターリーバ５１５において、回転シンボルRSiのI成分Ii（又はQ成分Qi）が、他の回転シンボルRSjのQ成分Qj（又はI成分Ij）とペアになるように、成分インターリーブが行われる(j=1,2,3,4)。
In RC process, the
そして、合成部５１６において、成分インターリーブ後のI成分IiとQ成分Qjを有するシンボルが、合成シンボルとして出力される。
Then, in
いま、合成部５１６が出力する合成シンボルを、そのI成分IiとQ成分Qjとを用いて、合成シンボル（Ii,Qj)と表すこととすると、合成シンボル（Ii,Qj)のI成分Iiは、４つの値を取り得るし、Q成分Qjも、４つの値を取り得るので、RC処理によれば、直交変調部２７でQPSKが行われる場合には、16QAMのような変調が擬似的に行われることになる。
Now, a synthetic
すなわち、図３８Ｃは、合成シンボル（Ii,Qj)となり得るIQ平面上のシンボルを示している。 That is, FIG. 38C shows symbols on the IQ plane that can be composite symbols (I i , Q j ).
合成シンボル（Ii,Qj)のI成分Iiは、４つの値I1,I2,I3,I4を取り得る。また、合成シンボル（Ii,Qj)のQ成分Qjは、４つの値Q1,Q2,Q3,Q4を取り得る。 The I component I i of the composite symbol (I i , Q j ) can take four values I 1 , I 2 , I 3 , and I 4 . Further, the Q component Q j of the composite symbol (I i , Q j ) can take four values Q 1 , Q 2 , Q 3 , and Q 4 .
したがって、合成シンボル（Ii,Qj)は、I成分Iiの４つの値I1ないしI4と、Q成分Qjの４つの値Q1ないしQ4の組み合わせで表される（16QAMの）１６個のシンボルのうちのいずれかとなる。 Therefore, the composite symbol (I i , Q j ) is represented by a combination of four values I 1 to I 4 of the I component I i and four values Q 1 to Q 4 of the Q component Q j (16QAM ) One of 16 symbols.
但し、合成シンボル（Ii,Qj)が得られる成分インターリーブの前の回転シンボルRSiは、IQ成分が、(I1,Q1)のシンボル、(I2,Q2)のシンボル、(I3,Q3)のシンボル、及び、(I4,Q4)のシンボルの４つのシンボルのうちのいずれかでしかあり得ない。 However, the rotation symbol RS i before the component interleaving from which the composite symbol (I i , Q j ) is obtained has an IQ component of a symbol of (I 1 , Q 1 ), a symbol of (I 2 , Q 2 ), ( It can only be one of the four symbols of the symbol I 3 , Q 3 ) and the symbol (I 4 , Q 4 ).
以上のようなRC処理によれば、ある合成シンボルが、イレージャによって消失しても、他の合成シンボルから、イレージャによって消失した合成シンボルのI成分又はQ成分をI成分又はQ成分とする回転シンボルを復元することができる可能性が高くなり、エラーに対する耐性を向上させることができる。 According to the RC processing as described above, even if a certain composite symbol is lost due to an erasure, a rotation symbol whose I component or Q component is the I component or Q component of the composite symbol lost due to the erasure from other composite symbols. Can be restored, and resistance to errors can be improved.
図３９及び図４０を参照して、RC処理によって、合成シンボルが消失しても、回転シンボルを復元することができる原理について説明する。 With reference to FIG. 39 and FIG. 40, the principle by which a rotated symbol can be restored even if a composite symbol disappears by RC processing will be described.
図３９は、時系列の４個のシンボルを示している。 FIG. 39 shows four symbols in time series.
すなわち、図３９Ａは、時系列の４個の回転シンボルSS1,SS2,SS3,SS4を示している。 That is, FIG. 39A shows four time-series rotation symbols SS 1 , SS 2 , SS 3 , SS 4 .
図３９Ａにおいて、SS1のIQ成分は、(I1,Q1)になっており、SS2のIQ成分は、(I2,Q2)になっている。また、SS3のIQ成分は、(I3,Q3)になっており、SS4のIQ成分は、(I4,Q4)になっている。 In FIG. 39A, the IQ component of SS 1 is (I 1 , Q 1 ), and the IQ component of SS 2 is (I 2 , Q 2 ). The IQ component of SS 3 is (I 3 , Q 3 ), and the IQ component of SS 4 is (I 4 , Q 4 ).
いま、インターリーバ５１５において、I成分をそのままとし、時系列の４個の回転シンボルSS1,SS2,SS3,SS4のQ成分Q1,Q2,Q3,Q4を、１つずつ後ろ（時間的に後）にずらすとともに、最後のQ成分Q4を先頭（時間的に先頭）に移動するインターリーブを、成分インターリーブとして行うこととする。
Now, in the
図３９Ｂは、上述のような成分インターリーブによって得られる、時系列の４個の合成シンボルSS'1,SS'2,SS'3,SS'4を示している。 FIG. 39B shows four time-series synthesized symbols SS ′ 1 , SS ′ 2 , SS ′ 3 , SS ′ 4 obtained by component interleaving as described above.
図３９Ｂにおいて、合成シンボルSS'1のI成分は、回転シンボルSS1のI成分I1になっており、合成シンボルSS'1のQ成分は、回転シンボルSS4のQ成分Q4になっている。 In FIG. 39B, the I component of the synthesized symbol SS ′ 1 is the I component I 1 of the rotation symbol SS 1 , and the Q component of the synthesized symbol SS ′ 1 is the Q component Q 4 of the rotation symbol SS 4. Yes.
また、合成シンボルSS'2のI成分は、回転シンボルSS2のI成分I2になっており、合成シンボルSS'2のQ成分は、回転シンボルSS1のQ成分Q1になっている。 Also, the I component of the synthesized symbol SS ′ 2 is the I component I 2 of the rotation symbol SS 2 , and the Q component of the synthesized symbol SS ′ 2 is the Q component Q 1 of the rotation symbol SS 1 .
さらに、合成シンボルSS'3のI成分は、回転シンボルSS3のI成分I3になっており、合成シンボルSS'3のQ成分は、回転シンボルSS2のQ成分Q2になっている。 Further, the I component of the synthesized symbol SS ′ 3 is the I component I 3 of the rotation symbol SS 3 , and the Q component of the synthesized symbol SS ′ 3 is the Q component Q 2 of the rotation symbol SS 2 .
また、合成シンボルSS'4のI成分は、回転シンボルSS4のI成分I4になっており、合成シンボルSS'4のQ成分は、回転シンボルSS3のQ成分Q3になっている。 Further, the I component of the synthesized symbol SS ′ 4 is the I component I 4 of the rotation symbol SS 4 , and the Q component of the synthesized symbol SS ′ 4 is the Q component Q 3 of the rotation symbol SS 3 .
図４０は、ある１つの合成シンボルが消失した状態を説明する図である。 FIG. 40 is a diagram for explaining a state in which one composite symbol has disappeared.
すなわち、図４０Ａは、図３９Ｂに示した４個の合成シンボルSS'1,SS'2,SS'3,SS'4のうちの、３個目の合成シンボルSS'3が消失した状態を示している。 That is, FIG. 40A shows a state in which the third synthesized symbol SS ′ 3 of the four synthesized symbols SS ′ 1 , SS ′ 2 , SS ′ 3 , SS ′ 4 shown in FIG. 39B has disappeared. ing.
いま、４個の合成シンボルSS'1,SS'2,SS'3,SS'4のうちの、３個目の合成シンボルSS'3が消失した状態のシンボルのシーケンスに対して、図３９で説明した成分インターリーブによる並び替えを元に戻すデインターリーブ（以下、成分デインターリーブともいう）を施すと、図４０Ｂに示す回転シンボルSS''1,SS''2,SS''3,SS''4のシーケンスを得ることができる。 Now, for a sequence of symbols in which the third synthesized symbol SS ′ 3 out of the four synthesized symbols SS ′ 1 , SS ′ 2 , SS ′ 3 , SS ′ 4 has disappeared, FIG. When deinterleaving (hereinafter also referred to as component deinterleaving) for returning the sorting by the component interleaving described above is performed, the rotation symbols SS ″ 1 , SS ″ 2 , SS ″ 3 , SS ″ shown in FIG. 40B are performed. You can get 4 sequences.
すなわち、図４０Ｂは、図４０Ａの４個の合成シンボルSS'1,SS'2,SS'3,SS'4のシーケンス（但し、３個目の合成シンボルSS'3は消失している）に、成分デインターリーブを施して得られる回転シンボルSS''1,SS''2,SS''3,SS''4のシーケンスを示している。 That is, FIG. 40B shows the sequence of four composite symbols SS ′ 1 , SS ′ 2 , SS ′ 3 , SS ′ 4 in FIG. 40A (however, the third composite symbol SS ′ 3 has disappeared). , The sequence of rotation symbols SS ″ 1 , SS ″ 2 , SS ″ 3 , SS ″ 4 obtained by applying component deinterleaving.
図３９Ａの回転シンボルSS1を復元した回転シンボルSS''1としては、消失していない合成シンボルSS'1のI成分I1と、同じく消失していない合成シンボルSS'2のQ成分Q1からなるシンボルを得ることができる。 Figure 'as one not lost combined symbol SS' rotating symbol SS 'restoring the rotating symbol SS 1 of 39A and I component I 1 of 1, the composite symbol SS'2 not likewise disappeared Q component Q 1 Can be obtained.
同様に、図３９Ａの回転シンボルSS4を復元した回転シンボルSS''4としては、消失していない合成シンボルSS'4のI成分I4と、同じく消失していない合成シンボルSS'1のQ成分Q4からなるシンボルを得ることができる。 Similarly, FIG 'as the 4, lost combined symbol SS is not' rotating symbol SS 'restoring the rotating symbol SS 4 39A and 4 of the I component I 4, not lost also combined symbol SS' 1 of Q A symbol consisting of component Q 4 can be obtained.
一方、図３９Ａの回転シンボルSS2を復元した回転シンボルSS''2については、I成分I2は、消失していない合成シンボルSS'2から得ることができるが、Q成分Q2は、合成シンボルSS'3が消失してしまっているために、得ることができない。 On the other hand, 'for 2, I component I 2 is not lost combined symbol SS' rotating symbol SS 'restoring the rotating symbol SS 2 in Figure 39A can be obtained from 2, Q component Q 2 are synthesized to symbol SS '3 has disappeared, it can not be obtained.
同様に、図３９Ａの回転シンボルSS3を復元した回転シンボルSS''3については、Q成分Q3は、消失していない合成シンボルSS'4から得ることができるが、I成分I3は、合成シンボルSS'3が消失してしまっているために、得ることができない。 Similarly, 'for 3, Q component Q 3 are combined symbol SS is not lost' rotated symbols SS 'restoring the rotating symbol SS 3 in Figure 39A can be obtained from 4, I component I 3 is in order to synthetic symbol SS '3 has disappeared, it can not be obtained.
しかしながら、図３８で説明したように、回転シンボルRSiは、IQ成分が、(I1,Q1)のシンボル、(I2,Q2)のシンボル、(I3,Q3)のシンボル、及び、(I4,Q4)のシンボルの４つのシンボルのうちのいずれかでしかあり得ない。 However, as described with reference to FIG. 38, the rotation symbol RS i has an IQ component of (I 1 , Q 1 ) symbol, (I 2 , Q 2 ) symbol, (I 3 , Q 3 ) symbol, And it can only be one of the four symbols (I 4 , Q 4 ).
このことを利用することにより、I成分、又はQ成分のうちのいずれか一方を得ることができない回転シンボルを、I成分、及びQ成分を有する回転シンボルに復元することができる。 By utilizing this fact, a rotation symbol that cannot obtain either the I component or the Q component can be restored to a rotation symbol having the I component and the Q component.
すなわち、図４０Ｃは、I成分、及びQ成分を有する状態に復元された回転シンボルSS''1ないしSS''4を示している。 That is, FIG. 40C shows the rotation symbols SS ″ 1 to SS ″ 4 restored to the state having the I component and the Q component.
I成分は得られているが、Q成分は得られていない回転シンボルSS''2については、I成分が値I2であるため、Q成分は値Q2でしかあり得ない。したがって、回転シンボルSS''2は、IQ成分が(I2,Q2)の回転シンボルに復元することができる。 For the rotation symbol SS ″ 2 for which the I component is obtained but the Q component is not obtained, since the I component has the value I 2 , the Q component can only have the value Q 2 . Therefore, the rotation symbol SS ″ 2 can be restored to a rotation symbol whose IQ component is (I 2 , Q 2 ).
同様に、Q成分は得られているが、I成分は得られていない回転シンボルSS''3については、Q成分が値Q3であるため、I成分は値I3でしかあり得ない。したがって、回転シンボルSS''3は、IQ成分が(I3,Q3)の回転シンボルに復元することができる。 Similarly, for the rotation symbol SS ″ 3 from which the Q component is obtained but the I component is not obtained, the I component can only be the value I 3 because the Q component has the value Q 3 . Therefore, the rotation symbol SS ″ 3 can be restored to a rotation symbol whose IQ component is (I 3 , Q 3 ).
ところで、上述したカラムツイストインターリーブでは、後段で、RC処理が行われないことを前提として、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされることがないように、LDPC符号の符号ビットの並び替えが行われる。 By the way, in the above-described column twist interleaving, a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node are set as one symbol on the assumption that RC processing is not performed in the subsequent stage. The code bits of the LDPC code are rearranged so as not to occur.
すなわち、カラムツイストインターリーブによれば、後段で、RC処理が行われない場合には、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされないことが保証される。 That is, according to column twist interleaving, when RC processing is not performed at a later stage, a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node are not regarded as one symbol. Is guaranteed.
しかしながら、カラムツイストインターリーブの後段で、RC処理が行われる場合には、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされないことが保証されるとは限らず、したがって、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされることが生じて、復号の性能が劣化するおそれがある。 However, when RC processing is performed after the column twist interleaving, it is guaranteed that a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node are not made one symbol. Therefore, a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node may be set as one symbol, and there is a possibility that the decoding performance is deteriorated.
すなわち、RC処理では、上述したように、インターリーバ５１５（図３７）において、ある１つの回転シンボルSA'のI成分が、他の１つの回転シンボルSB'のQ成分とペアになるように、成分インターリーブが行われ、合成部５１６において、成分インターリーブ後のI成分とQ成分を有するシンボルが、合成シンボルとして出力される。
That is, in the RC process, as described above, in the interleaver 515 (FIG. 37), the I component of one rotation symbol SA ′ is paired with the Q component of another rotation symbol SB ′. Component interleaving is performed, and a symbol having I and Q components after component interleaving is output as a synthesized symbol in
したがって、ある１個の回転シンボルSA'の位相の回転前のシンボルSAにマッピングされた符号ビットの中や、他の１個の回転シンボルSB'の位相の回転前のシンボルSBにマッピングされた符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在しなくても、回転シンボルSA'のI成分が、他の１つの回転シンボルSB'のQ成分とペアになるように、成分インターリーブが行われ、その成分インターリーブ後のI成分とQ成分を有するシンボルが、合成シンボルとされると、その合成シンボルにマッピングされた符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することが生じ得る。 Therefore, the code mapped to the symbol SB before the rotation of the phase of one rotation symbol SA ′ or the phase SB ′ of the other rotation symbol SB ′. Even if a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node do not exist in the bit, the I component of the rotation symbol SA ′ is the Q of the other one rotation symbol SB ′. Component interleaving is performed so as to make a pair with the component, and when the symbol having the I component and the Q component after the component interleaving is made a composite symbol, it is the same in the code bits mapped to the composite symbol. There may be a plurality of code bits corresponding to a plurality of variable nodes connected to the check nodes.
そこで、図３６の送信装置１１は、RC部５０１（図３７）のインターリーバ５１５において行われる成分インターリーブを制限することで、合成シンボルにマッピングされた符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することがないようにする。
36 restricts the component interleaving performed in the
なお、図３６の送信装置１１では、上述のカラムツイストインターリーブで使用される倍数bが2以上の整数値である、例えば、2であり、LDPC符号の符号ビットをどのように入れ替えてシンボルの各ビットに割り当てるかの入れ替え方式として、例えば、図１７で説明した第４の入れ替え方式が採用される。 36, the multiple b used in the above-described column twist interleaving is an integer value of 2 or more, for example, 2 and how the code bits of the LDPC code are exchanged to change each symbol As a replacement method for assigning bits, for example, the fourth replacement method described in FIG. 17 is adopted.
第４の入れ替え方式が採用される場合、上述したように、倍数bを2として、メモリ３１は、カラム方向×ロウ方向がN/(mb)×(mb)ビットの記憶容量を有し、mb個のカラムから構成される。
When the fourth replacement method is adopted, as described above, the multiple b is 2, and the
ここで、mは、上述したように、１個のシンボルとされる符号ビットのビット数を表す。図１７では、上述したように、１シンボルの符号ビットのビット数mは６ビットになっている。 Here, as described above, m represents the number of code bits that are regarded as one symbol. In FIG. 17, as described above, the number m of code bits of one symbol is 6 bits.
第４の入れ替え方式では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれた後、ロウ方向に、mbビット単位で読み出され、入れ替え部３２に供給される。
In the fourth exchange method, the code bits of the LDPC code are written in the column direction of the
そして、入れ替え部３２は、メモリ３１からのmbビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られるmbビットに対応するb個のシンボル、すなわち、mビットを１シンボルとするb個のシンボルを出力する。
Then, the
この第４の入れ替え方式で得られる、複数であるb個（図１７では、２個）のシンボルについては、前段のカラムツイストインターリーバ２４で行われるカラムツイストインターリーブによって、そのb個のシンボルとされた、全部で、mbビットの符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することがないことが保証されている。
A plurality of b symbols (two in FIG. 17) obtained by the fourth replacement method are converted into b symbols by column twist interleaving performed in the
したがって、第４の入れ替え方式で得られるb個のシンボルを対象として、そのb個のシンボルのうちの任意の１個のシンボルの符号ビットを、他の１個のシンボルの符号ビットと交換するインターリーブを行っても、そのインターリーブの結果得られるシンボルについては、そのシンボルのmビットの符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することがないことが保証される。 Therefore, for the b symbols obtained by the fourth exchange method, an interleave for exchanging the code bit of any one of the b symbols with the code bit of another one symbol Even for the symbol obtained as a result of the interleaving, there are a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node in the m code bits of the symbol. It is guaranteed that there is no.
そこで、図３６の送信装置１１は、RC部５０１（図３７）のインターリーバ５１５において行われる成分インターリーブを、第４の入れ替え方式で得られるb個のシンボルを対象とするように制限することで、合成シンボルにマッピングされた符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することがないことを保証する。
Therefore, the
図４１は、RC部５０１（図３７）のインターリーバ５１５において、上述のように、第４の入れ替え方式で得られるb個のシンボルを対象として行われる成分インターリーブを説明する図である。
FIG. 41 is a diagram illustrating component interleaving performed on b symbols obtained by the fourth replacement method as described above, in
なお、図４１では、倍数bを2として、第４の入れ替え方式で、2個のシンボルが出力される（2個単位で、シンボルが出力される）こととする。 In FIG. 41, it is assumed that a multiple b is 2, and two symbols are output (a symbol is output in units of two) by the fourth switching method.
図４１Ａは、第４の入れ替え方式で2個単位で出力されるシンボルの位相を回転して得られる回転シンボルの、４個の時系列SS1,SS2,SS3,SS4を示している。 FIG. 41A shows four time series SS 1 , SS 2 , SS 3 , SS 4 of rotated symbols obtained by rotating the phase of symbols output in units of two by the fourth replacement method. .
すなわち、図４１Ａにおいて、４個の回転シンボルSS1,SS2,SS3,SS4のうちの、回転シンボルSS1とSS2は、第４の入れ替え方式で出力された２個のシンボルのそれぞれの位相を回転して得られる回転シンボルである。また、回転シンボルSS3,SS4は、第４の入れ替え方式で、その後に続けて出力された２個のシンボルのそれぞれの位相を回転して得られる回転シンボルである。 That is, in FIG. 41A, among the four rotation symbols SS 1 , SS 2 , SS 3 , SS 4 , the rotation symbols SS 1 and SS 2 are respectively two symbols output by the fourth replacement method. Is a rotation symbol obtained by rotating the phase of. Further, the rotation symbols SS 3 and SS 4 are rotation symbols obtained by rotating the respective phases of the two symbols output subsequently by the fourth exchange method.
図４１Ａでは、SS1のIQ成分は、(I1,Q1)になっており、SS2のIQ成分は、(I2,Q2)になっている。また、SS3のIQ成分は、(I3,Q3)になっており、SS4のIQ成分は、(I4,Q4)になっている。 In FIG. 41A, the IQ component of SS 1 is (I 1 , Q 1 ), and the IQ component of SS 2 is (I 2 , Q 2 ). The IQ component of SS 3 is (I 3 , Q 3 ), and the IQ component of SS 4 is (I 4 , Q 4 ).
インターリーバ５１５では、上述したように、第４の入れ替え方式で出力された2個のシンボルを対象として、成分インターリーブが行われる。
In the
すなわち、インターリーバ５１５では、第４の入れ替え方式で出力された2個のシンボルから得られる回転シンボルSS1及びSS2を対象として、例えば、I成分をそのままとし、Q成分を他方の回転シンボルのQ成分とする成分インターリーブが行われる。
That is, in the
さらに、インターリーバ５１５では、第４の入れ替え方式で出力された2個のシンボルから得られる回転シンボルSS3及びSS4を対象として、例えば、I成分をそのままとし、Q成分を他方の回転シンボルのQ成分とする成分インターリーブが行われる。
Further, in the
図４１Ｂは、図４１Ａの成分インターリーブによって得られる、時系列の４個の合成シンボルSS'1,SS'2,SS'3,SS'4を示している。 FIG. 41B shows four time-series synthesized symbols SS ′ 1 , SS ′ 2 , SS ′ 3 , SS ′ 4 obtained by the component interleaving in FIG. 41A.
図４１Ｂにおいて、合成シンボルSS'1のI成分は、回転シンボルSS1のI成分I1になっており、合成シンボルSS'1のQ成分は、回転シンボルSS2のQ成分Q2になっている。 In FIG. 41B, the I component of the combined symbol SS ′ 1 is the I component I 1 of the rotation symbol SS 1 , and the Q component of the combined symbol SS ′ 1 is the Q component Q 2 of the rotation symbol SS 2. Yes.
また、合成シンボルSS'2のI成分は、回転シンボルSS2のI成分I2になっており、合成シンボルSS'2のQ成分は、回転シンボルSS1のQ成分Q1になっている。 Also, the I component of the synthesized symbol SS ′ 2 is the I component I 2 of the rotation symbol SS 2 , and the Q component of the synthesized symbol SS ′ 2 is the Q component Q 1 of the rotation symbol SS 1 .
さらに、合成シンボルSS'3のI成分は、回転シンボルSS3のI成分I3になっており、合成シンボルSS'3のQ成分は、回転シンボルSS4のQ成分Q4になっている。 Further, the I component of the synthesized symbol SS ′ 3 is the I component I 3 of the rotation symbol SS 3 , and the Q component of the synthesized symbol SS ′ 3 is the Q component Q 4 of the rotation symbol SS 4 .
また、合成シンボルSS'4のI成分は、回転シンボルSS4のI成分I4になっており、合成シンボルSS'4のQ成分は、回転シンボルSS3のQ成分Q3になっている。 Further, the I component of the synthesized symbol SS ′ 4 is the I component I 4 of the rotation symbol SS 4 , and the Q component of the synthesized symbol SS ′ 4 is the Q component Q 3 of the rotation symbol SS 3 .
以上のように、RC処理を行う場合には、RC処理を行うRC部５０１（図３７）のインターリーバ５１５での成分インターリーブを、第４の入れ替え方式で得られるb個のシンボルを対象とするように制限することで、合成シンボルにマッピングされた符号ビットの中に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが存在することがないことが保証され、イレージャのある通信路での復号の性能を向上させることができる。
As described above, when RC processing is performed, component interleaving in the
なお、図４１では、インターリーバ５１５において、回転シンボルのI成分をそのままとし、Q成分を他の回転シンボルのQ成分とする成分インターリーブを行うようにしたが、成分インターリーブとしては、その他、例えば、回転シンボルのQ成分をそのままとし、I成分を他の回転シンボルのI成分とするインターリーブを行うことが可能である。
In FIG. 41, the
また、図４１では、倍数bを2としたが、倍数bは、3以上の値とすることが可能である。3以上の倍数bについては、入れ替え処理後のb個のシンボルから得られるb個の回転シンボルを成分インターリーブの対象として、I成分だけを、他の回転シンボルのI成分とすることや、Q成分だけを、他の回転シンボルのQ成分とすること、I成分を、他の回転シンボルのI成分とするとともに、Q成分を、さらに他の回転シンボルのQ成分とすること等が可能である。 In FIG. 41, the multiple b is 2, but the multiple b can be 3 or more. For multiples b of 3 or more, b rotation symbols obtained from b symbols after replacement processing are subject to component interleaving, and only I component is used as I component of other rotation symbols, or Q component Can be used as the Q component of another rotation symbol, the I component can be the I component of another rotation symbol, the Q component can be the Q component of another rotation symbol, and the like.
次に、図４２は、送信装置１１が図３６に示したように構成される場合の、図７の受信装置１２の構成例を示している。
Next, FIG. 42 illustrates a configuration example of the
なお、図中、図２９の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。 In the figure, portions corresponding to those in FIG. 29 are denoted by the same reference numerals, and description thereof will be omitted below as appropriate.
図４２の受信装置１２は、直交復調部５１、デマッピング部５２、デインターリーバ５３、及びLDPC復号部５６を有する点で、図２９の場合と共通する。
The receiving
また、図４２の受信装置１２は、逆RC部５３１が新たに設けられている点で、図２９の場合と相違する。
42 is different from the case of FIG. 29 in that an
逆RC部５３１には、直交復調部５１からシンボル（合成シンボル）が供給される。
The
逆RC部５３１は、直交復調部５１からの合成シンボルに対して、図３６のRC部５０１が行うRC処理とは、いわば逆の逆RC処理を施し、その逆RC処理によって得られる元のシンボル（図３６のRC部５０１でRC処理が行われる前のシンボル）を得て、デマッピング部５２に供給する。
The
図４３は、図４２の逆RC部５３１の構成例を示している。
FIG. 43 shows a configuration example of the
図４３において、逆RC部５３１は、IQ分離部５４１、バッファ５４２及び５４３、デインターリーバ５４４、合成部５４５、並びに位相回転部５４６から構成され、直交復調部５１から供給される合成シンボルに、逆RC処理を施す。
In FIG. 43, the
すなわち、IQ分離部５４１は、直交復調部５１からの合成シンボルのI成分とQ成分を分離し、I成分を、バッファ５４２に供給するとともに、Q成分を、バッファ５４３に供給する。
That is, the
バッファ５４２は、IQ分離部５４１からの合成シンボルのI成分を一時記憶する。バッファ５４２に記憶されたI成分は、必要に応じて、デインターリーバ５４４に供給される。
The
一方、バッファ５４３は、IQ分離部５４１からの合成シンボルのQ成分を一時記憶する。バッファ５４３に記憶されたQ成分は、必要に応じて、デインターリーバ５４４に供給される。
On the other hand, the
デインターリーバ５４４は、バッファ５４２からのI成分、及び、バッファ５４３からのQ成分について、図３７のインターリーバ５１５による成分インターリーブを元に戻すデインターリーブを行い、そのデインターリーブ後のI成分、及びQ成分を、合成部５４５に供給する。
The
合成部５４５は、デインターリーバ５４４からのデインターリーブ後のI成分とQ成分を合成することで、回転シンボルを復元し、位相回転部５４６に供給する。
The
なお、合成部５４５は、合成シンボルが、イレージャ等によって消失している場合、その合成シンボルのI成分又はQ成分をI成分又はQ成分とする回転シンボルを、図４０で説明した原理によって復元する。
Note that when the synthesized symbol is lost due to an erasure or the like, the
位相回転部５４６は、合成部５４５からの回転シンボルの位相を、図３７の位相回転部５１１による位相の回転を元に戻すように回転し、位相の回転後のシンボルを、デマッピング部５２（図４２）に供給する。
The
以上のように、受信装置１２において、逆RC処理を行うことにより、送信装置１１でRC処理が施されたシンボルを元に戻すことができる。
As described above, by performing the reverse RC process in the receiving
なお、本実施の形態では、DVB-S.2に規定されているLDPC符号を対象として、パリティインターリーブや、並び替え処理としてのカラムツイストインターリーブを行うようにしたが、パリティインターリーブは、パリティ行列が階段構造になっていれば、情報行列が巡回構造になっていない検査行列のLDPC符号に適用可能であり、並び替え処理としてのカラムツイストインターリーブは、例えば、少なくとも列置換によって擬似巡回構造となる検査行列のLDPC符号や、検査行列の全体が巡回構造になっているQC(Quasi-Cyclic)-LDPC符号等にも適用可能である。 In the present embodiment, parity interleaving and column twist interleaving as rearrangement processing are performed for the LDPC code defined in DVB-S.2, but the parity interleaving has a parity matrix. If it has a staircase structure, it can be applied to the LDPC code of a check matrix whose information matrix does not have a cyclic structure, and column twist interleaving as a reordering process is, for example, a check that has a pseudo cyclic structure by column replacement. The present invention can also be applied to an LDPC code of a matrix or a QC (Quasi-Cyclic) -LDPC code in which the entire check matrix has a cyclic structure.
すなわち、パリティインターリーブの対象とするLDPC符号の検査行列は、そのパリティ行列が階段構造になっていればよく、情報行列が巡回構造になっている必要はない。 That is, the parity check matrix of the LDPC code to be subjected to parity interleaving only needs to have a staircase structure, and the information matrix does not need to have a cyclic structure.
また、並び替え処理としてのカラムツイストインターリーブの対象とするLDPC符号の検査行列は、特に構造が限定されるものではない。 In addition, the structure of the parity check matrix of the LDPC code to be subjected to column twist interleaving as the rearrangement process is not particularly limited.
なお、並び替え処理は、検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替えることができればよく、カラムツイストインターリーブ以外の方法で行うことが可能である。すなわち、並び替え処理は、カラム方向及びロウ方向にデータを記憶するメモリ３１ではなく、例えば、１方向にのみデータを記憶するメモリを用い、書き込みアドレス及び読み出しアドレスを制御することによって行うことが可能である。
The reordering process only needs to reorder the code bits of the LDPC code so that a plurality of code bits corresponding to 1 in any one row of the parity check matrix are not included in the same symbol. This can be done by methods other than twist interleaving. That is, the rearrangement processing can be performed by controlling the write address and the read address using, for example, a memory that stores data only in one direction instead of the
また、LDPC符号の符号ビットをどのように入れ替えてシンボルの各ビットに割り当てるかの入れ替え方式として、第４の入れ替え方式を採用する場合には、カラムツイストインターリーブにおけるメモリ３１のカラムの書き始めの位置は、図２３及び図２４で説明した位置に限定されるものではない。
In addition, when the fourth replacement method is adopted as the replacement method for how the code bits of the LDPC code are replaced and assigned to each bit of the symbol, the column write start position of the
例えば、第４の入れ替え方式を採用する場合において、DVB-S.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号については、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスとして、以下のような値を採用することができる。
For example, in the case of adopting the fourth replacement method, the LDPC code defined in the DVB-S.2 standard and having a code length N of 64800 and having 11 code rates is column twist interleaved. The following values can be adopted as the required number of columns of the
すなわち、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、４ビットであり、倍数bは2となる。 That is, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 16QAM is adopted as the modulation method, the bit number m of one symbol is 4 bits, and the multiple b is 2.
この場合、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが34の位置と、５番目のカラムの書き始めの位置は、アドレスが34の位置と、６番目のカラムの書き始めの位置は、アドレスが36の位置と、７番目のカラムの書き始めの位置は、アドレスが39の位置と、８番目のカラムの書き始めの位置は、アドレスが39の位置と、それぞれされる。
In this case, the
また、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、6ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 64QAM is adopted as the modulation method, the number of bits m of one symbol is 6 bits and the multiple b is 2.
この場合、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、７番目のカラムの書き始めの位置は、アドレスが9の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが50の位置と、１０番目のカラムの書き始めの位置は、アドレスが51の位置と、１１番目のカラムの書き始めの位置は、アドレスが55の位置と、１２番目のカラムの書き始めの位置は、アドレスが55の位置と、それぞれされる。
In this case, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、256QAMが採用される場合、１シンボルのビット数mは、8ビットであり、倍数bは2となる。 Furthermore, when the fourth replacement method of FIG. 17 is employed as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 256QAM is employed as the modulation method, the bit number m of one symbol is It is 8 bits, and the multiple b is 2.
この場合、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。そして、メモリ３１の１６個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが8の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが12の位置と、５番目のカラムの書き始めの位置は、アドレスが20の位置と、６番目のカラムの書き始めの位置は、アドレスが29の位置と、７番目のカラムの書き始めの位置は、アドレスが29の位置と、８番目のカラムの書き始めの位置は、アドレスが41の位置と、９番目のカラムの書き始めの位置は、アドレスが41の位置と、１０番目のカラムの書き始めの位置は、アドレスが42の位置と、１１番目のカラムの書き始めの位置は、アドレスが43の位置と、１２番目のカラムの書き始めの位置は、アドレスが91の位置と、１３番目のカラムの書き始めの位置は、アドレスが92の位置と、１４番目のカラムの書き始めの位置は、アドレスが98の位置と、１５番目のカラムの書き始めの位置は、アドレスが100の位置と、１６番目のカラムの書き始めの位置は、アドレスが102の位置と、それぞれされる。
In this case, the
また、例えば、第４の入れ替え方式を採用する場合において、DVB-S.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号については、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスとして、以下のような値を採用することができる。
Also, for example, when the fourth replacement method is adopted, column twist is used for each of 10 code rate LDPC codes defined in the DVB-S.2 standard and having a code length N of 16200. The following values can be adopted as the number of columns of the
すなわち、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、16QAMが採用される場合、１シンボルのビット数mは、4ビットであり、倍数bは2となる。 That is, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 16QAM is adopted as the modulation method, the bit number m of one symbol is It is 4 bits and the multiple b is 2.
この場合、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。そして、メモリ３１の８個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが30の位置と、７番目のカラムの書き始めの位置は、アドレスが32の位置と、８番目のカラムの書き始めの位置は、アドレスが44の位置と、それぞれされる。
In this case, the
さらに、デマルチプレクサ２５（図８）の入れ替え処理の入れ替え方式として、図１７の第４の入れ替え方式が採用され、かつ、変調方式として、64QAMが採用される場合、１シンボルのビット数mは、6ビットであり、倍数bは2となる。 Further, when the fourth replacement method of FIG. 17 is adopted as the replacement method of the replacement process of the demultiplexer 25 (FIG. 8) and 64QAM is adopted as the modulation method, the bit number m of one symbol is 6 bits and the multiple b is 2.
この場合、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。そして、メモリ３１の１２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが10の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが12の位置と、９番目のカラムの書き始めの位置は、アドレスが20の位置と、１０番目のカラムの書き始めの位置は、アドレスが29の位置と、１１番目のカラムの書き始めの位置は、アドレスが31の位置と、１２番目のカラムの書き始めの位置は、アドレスが31の位置と、それぞれされる。
In this case, the
入れ替え方式として、第４の入れ替え方式を採用し、上述のようなメモリ３１のカラムの書き始めの位置（以下、改良位置ともいう）を用いる場合においては、インターリーバ５１５（図３７）において、図３９で説明したような、LDPC符号の１符号長分について、I成分をそのままとし、Q成分を１つずつ後ろにずらすローテーション（以下、ローテーションインターリーブともいう）を、成分インターリーブとして行っても、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされることがない。
When the fourth replacement method is employed as the replacement method and the column writing start position (hereinafter also referred to as an improved position) of the
すなわち、上述の改良位置は、第４の入れ替え方式を採用し、かつ、インターリーバ５１５（図３７）において、ローテーションインターリーブを行うこととした場合に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされることがないように、本件発明者が試行錯誤のシミュレーションを行って得られた値である。 That is, the above-described improved position employs the fourth replacement method and a plurality of variable nodes connected to the same check node when rotation interleaving is performed in the interleaver 515 (FIG. 37). This is a value obtained by the present inventor through a trial and error simulation so that a plurality of code bits corresponding to is not regarded as one symbol.
したがって、第４の入れ替え方式を採用し、かつ、インターリーバ５１５（図３７）において、ローテーションインターリーブを行う場合には、カラムツイストインターリーブにおけるメモリ３１のカラムの書き始めの位置として、上述の改良位置を採用することにより、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされないことが保証される。 Therefore, when the fourth replacement method is adopted and rotation interleaving is performed in the interleaver 515 (FIG. 37), the above-described improved position is used as the column writing start position in the column twist interleaving. By adopting it, it is guaranteed that a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node are not made one symbol.
すなわち、改良位置によれば、RC部５０１（図３７）のインターリーバ５１５において行われる成分インターリーブを、第４の入れ替え方式で得られるb個のシンボルを対象とするように制限しないで、ローテーションインターリーブを採用しても、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされないことが保証される。
That is, according to the improved position, the component interleaving performed in the
なお、改良位置によれば、カラムツイストインターリーブの後段において、RC処理を行わない場合にも、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、１個のシンボルとされないことが保証される。 Note that, according to the improved position, a plurality of code bits corresponding to a plurality of variable nodes connected to the same check node are included in one symbol and a symbol even when RC processing is not performed in the subsequent stage of column twist interleaving. Guaranteed not to be.
次に、図８及び図３６のLDPC符号化部２１について、さらに説明する。
Next, the
図１１で説明したように、DVB-S.2の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。 As described with reference to FIG. 11, the DVB-S.2 standard defines two types of LDPC codes with a code length N of 64800 bits and 16200 bits.
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１１Ｂ）。
For LDPC codes having a code length N of 64,800 bits, eleven
LDPC符号化部２１は、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行う。
The
図４４は、図８及び図３６のLDPC符号化部２１の構成例を示している。
FIG. 44 illustrates a configuration example of the
LDPC符号化部２１は、符号化処理部６０１と記憶部６０２とから構成される。
The
符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPC符号化部２１に供給される対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ２２（図８、図３６）に供給する。
The
すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。
That is, the coding
初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
The initial value
検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
Based on the parity check matrix initial value table read out by the initial value
情報ビット読み出し部６１４は、LDPC符号化部２１に供給される対象データから、情報長K分の情報ビットを読み出す（抽出する）。
The information
符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出し、符号語（LDPC符号）を生成する。
The encoded
制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
The
記憶部６０２には、64800ビットと16200ビットとの２通りの符号長Nそれぞれについての、図１１に示した複数の符号化率それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
The
図４５は、図４４のLDPC符号化部２１の処理を説明するフローチャートである。
FIG. 45 is a flowchart for explaining processing of the
ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
In step S201, the coding
ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
In step S202, the initial value
ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
In step S203, the parity check
ステップＳ２０４において、情報ビット読み出し部６１４は、LDPC符号化部２１に供給される対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
In step S204, the information
ステップＳ２０５において、符号化パリティ演算部６１５は、式（８）を満たす符号語cのパリティビットを順次演算する。
In step S205, the encoded
HcT=0
・・・（８）
Hc T = 0
... (8)
式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。 In Expression (8), c represents a row vector as a code word (LDPC code), and c T represents transposition of the row vector c.
ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。 Here, as described above, in the row vector c as the LDPC code (one code word), the information bit portion is represented by the row vector A and the parity bit portion is represented by the row vector T. The row vector c can be expressed by the equation c = [A | T] by a row vector A as information bits and a row vector T as parity bits.
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１０に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。 And the check matrix H, the row vector c = as LDPC codes | and [A T], it is necessary to satisfy the expression Hc T = 0, = such expression Hc T = 0 to satisfy the row vector c [A | T] to the row vector T as parity bits which constitute check matrix H = | when [H a H T] parity matrix H T of the parity has a staircase structure shown in FIG. 10, in the formula Hc T = 0 By sequentially setting the elements in each row to 0 from the element in the first row of the column vector Hc T , it can be obtained sequentially.
符号化パリティ演算部６１５は、情報ビットAに対して、パリティビットTを求めると、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
When the encoded
なお、符号語cは、648000ビット又は16200ビットである。 The code word c is 648000 bits or 16200 bits.
その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべき対象データが、まだある場合、処理は、ステップＳ２０１に戻り、以下、ステップＳ２０１ないしＳ２０６の処理が繰り返される。
Thereafter, in step S206, the
また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべき対象データがない場合、LDPC符号化部２１は、処理を終了する。
In addition, when it is determined in step S206 that LDPC encoding is to be ended, that is, for example, when there is no target data to be LDPC encoded, the
以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPC符号化部２１は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
As described above, the parity check matrix initial value table corresponding to each code length N and each coding rate r is prepared, and the
検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図９）の１の要素の位置を360列ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。 The parity check matrix initial value table includes an information matrix H A corresponding to an information length K corresponding to the code length N of the LDPC code (LDPC code defined by the parity check matrix H) and the coding rate r of the parity check matrix H (FIG. 9). ) Is a table that represents the position of one element for each 360 columns, and is created in advance for each check matrix H of each code length N and each coding rate r.
図４６ないし図４９は、DVB-S.2の規格に規定されている、図１１に示した、符号長が64800ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。 46 to 49 show the parity check matrix initial values for the parity check matrix H defined in the DVB-S.2 standard and having the code length of 64,800 bits and the code rate r of 3/5 shown in FIG. Shows the table.
なお、図４７は、図４６に続く図であり、図４８は、図４７に続く図である。また、図４９は、図４８に続く図である。 47 is a diagram following FIG. 46, and FIG. 48 is a diagram following FIG. FIG. 49 is a diagram following FIG.
検査行列生成部６１３（図４４）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。 The parity check matrix generation unit 613 (FIG. 44) uses the parity check matrix initial value table to obtain the parity check matrix H as follows.
すなわち、図５０は、検査行列初期値テーブルから検査行列Hを求める方法を示している。 That is, FIG. 50 illustrates a method for obtaining the parity check matrix H from the parity check matrix initial value table.
なお、図５０の検査行列初期値テーブルは、検査行列Hを求める方法を説明するためのものであり、実際の検査行列初期値テーブルではない。 Note that the parity check matrix initial value table in FIG. 50 is for explaining a method of obtaining the parity check matrix H, and is not an actual parity check matrix initial value table.
検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図９）の１の要素の位置を、360列ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。 As described above, the parity check matrix initial value table includes 360 columns of positions of one element of the information matrix H A (FIG. 9) corresponding to the information length K corresponding to the code length N of the LDPC code and the coding rate r. In the i-th row, the row number of the 1 element in the 1 + 360 × (i−1) column of the parity check matrix H (the row number of the first row of the parity check matrix H is set to 0). Row number) are arranged by the number of column weights of the 1 + 360 × (i−1) th column.
ここで、検査行列Hの、パリティ長Ｍに対応するパリティ行列HT（図９）は、図１９に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図９）が求められる。 Here, since the parity matrix H T (FIG. 9) corresponding to the parity length M of the parity check matrix H is determined as shown in FIG. 19, according to the parity check matrix initial value table, An information matrix H A (FIG. 9) corresponding to the information length K is obtained.
検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。 The number of rows k + 1 in the parity check matrix initial value table differs depending on the information length K.
情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。 The relationship of Expression (9) is established between the information length K and the number of rows k + 1 in the parity check matrix initial value table.
K=(k+1)×360
・・・（９）
K = (k + 1) × 360
... (9)
ここで、式（９）の360は、図２０で説明した巡回構造の単位の列数Pである。 Here, 360 in Equation (9) is the number of columns P of the unit of the cyclic structure described in FIG.
図５０の検査行列初期値テーブルでは、１行目から１５行目までに、１０個の数値が並び、１６行目からk+1行目までに、３個の数値が並んでいる。 In the parity check matrix initial value table of FIG. 50, 10 numerical values are arranged from the first line to the 15th line, and 3 numerical values are arranged from the 16th line to the k + 1 line.
したがって、図５０の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(16-1)-1列目までは、１０であり、1+360×(16-1)列目から、K列目までは、３である。 Therefore, the column weight of the parity check matrix H obtained from the parity check matrix initial value table of FIG. 50 is 10 from the first column to the 1 + 360 × (16-1) −1 column, and 1 + 360 × The number from the (16-1) th column to the Kth column is 3.
図５０の検査行列初期値テーブルの１行目は、1372, 1492, 2242, 2362, 3502, 3622, 6472, 7912, 8362, 10252となっており、これは、検査行列Hの１列目において、行番号が、1372, 1492, 2242, 2362, 3502, 3622, 6472, 7912, 8362, 10252の行の要素が１であること（かつ、他の要素が０であること）を示している。 The first row of the parity check matrix initial value table of FIG. 50 is 1372, 1492, 2242, 2362, 3502, 3622, 6472, 7912, 8362, 10252, which is the first column of the parity check matrix H. The row numbers of 1372, 1492, 2242, 2362, 3502, 3622, 6472, 7912, 8362, 10252 indicate that the element is 1 (and the other elements are 0).
また、図５０の検査行列初期値テーブルの２行目は、3775, 4732, 6682, 7942, 9712, 10162, 10501, 10343, 10852, 11184となっており、これは、検査行列Hの３６１（＝１＋360×（２−１））列目において、行番号が、3775, 4732, 6682, 7942, 9712, 10162, 10501, 10343, 10852, 11184の行の要素が１であることを示している。 Also, the second row of the parity check matrix initial value table of FIG. 50 is 3775, 4732, 6682, 7942, 9712, 10162, 10501, 10343, 10852, 11184, which is 361 of the parity check matrix H (= In the (1 + 360 × (2-1))-th column, the row number is 3775, 4732, 6682, 7942, 9712, 10162, 10501, 10343, 10852, 11184.
以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。 As described above, the parity check matrix initial value table represents the position of one element of the information matrix HA of the parity check matrix H for every 360 columns.
検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Ｍに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。 Columns other than the 1 + 360 × (i-1) -th column of the parity check matrix H, that is, each column from the 2 + 360 × (i-1) -th column to the 360 × i-th column is a parity check matrix initial value table. The 1 element in the 1 + 360 × (i−1) th column determined by is arranged cyclically and cyclically downward (downward in the column) according to the parity length M.
すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。 That is, for example, the 2 + 360 × (i-1) column is the 1 + 360 × (i-1) column cyclically shifted downward by M / 360 (= q). The next 3 + 360 × (i-1) column is the 1 + 360 × (i-1) column cyclically shifted downward by 2 × M / 360 (= 2 × q) ( 2 + 360 × (i-1) column is cyclically shifted downward by M / 360 (= q)).
いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。 The numerical value of the i-th row (i-th from the top) and j-th column (j-th from the left) of the parity check matrix initial value table is represented as h i, j and j items in the w-th column of the parity check matrix H. If the row number of the first element is represented as H wj , the row number H of the first element in the w column, which is a column other than the 1 + 360 × (i−1) column of the parity check matrix H wj can be obtained by Expression (10).
Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
・・・（１０）
H wj = mod {h i, j + mod ((w-1), P) × q, M)
... (10)
ここで、mod（x，y）はxをyで割った余りを意味する。 Here, mod (x, y) means a remainder obtained by dividing x by y.
また、Pは、上述した巡回構造の単位の列数であり、DVB-S.2の規格では、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。 P is the number of columns in the unit of the cyclic structure described above, and is 360 in the DVB-S.2 standard. Further, q is a value M / 360 obtained by dividing the parity length M by the number of columns P (= 360) in the unit of the cyclic structure.
検査行列生成部６１３（図４４）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。 The parity check matrix generation unit 613 (FIG. 44) specifies the row number of the 1 element in the 1 + 360 × (i−1) column of the parity check matrix H using the parity check matrix initial value table.
さらに、検査行列生成部６１３（図４４）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。 Further, the parity check matrix generation unit 613 (FIG. 44) calculates the row number H wj of the first element of the w column that is a column other than the 1 + 360 × (i−1) column of the parity check matrix H by the formula ( 10) to generate a parity check matrix H in which the element of the row number obtained as described above is 1.
ところで、図４６ないし図４９に示した、DVB-S.2の規格に規定されている検査行列初期値テーブルから求められる、符号長Nが64800ビットの、符号化率rが3/5の検査行列HのLDPC符号は、他の符号化率のLDPC符号に比較して、性能が劣っている。 By the way, a test with a code length N of 64,800 bits and a coding rate r of 3/5, which is obtained from the parity check matrix initial value table defined in the DVB-S.2 standard shown in FIGS. The LDPC code of the matrix H is inferior to the LDPC code of other coding rates.
そこで、LDPC符号化部２１は、符号長Nが64800ビットの、符号化率rが3/5のLDPC符号については、DVB-S.2の規格に規定されている検査行列初期値テーブルとは異なる、適切な検査行列Hが求められる検査行列初期値テーブルを採用し、その検査行列初期値テーブルから求められる検査行列Hを用いて、性能の良いLDPC符号への符号化を行うようになっている。
Therefore, the
ここで、適切な検査行列Hとは、検査行列Hから得られるLDPC符号の変調信号を、低いEs/N0（１シンボルあたりの信号電力対雑音電力比）、又はEb/No（１ビットあたりの信号電力対雑音電力比）で送信したときに、BER(Bit Error Rate)をより小にする、所定の条件を満たす検査行列である。また、性能の良いLDPC符号とは、適切な検査行列Hから得られるLDPC符号である。 Here, the appropriate parity check matrix H is a low E s / N 0 (signal power to noise power ratio per symbol) or E b / N o ( This is a parity check matrix that satisfies a predetermined condition for making the BER (Bit Error Rate) smaller when transmitted at a signal power to noise power ratio per bit. Also, a high-performance LDPC code is an LDPC code obtained from an appropriate check matrix H.
適切な検査行列Hは、例えば、所定の条件を満たす様々な検査行列から得られるLDPC符号の変調信号を、低いEs/Noで送信したときのBERを計測するシミュレーションを行うことにより求められる。 An appropriate parity check matrix H is obtained, for example, by performing a simulation to measure the BER when a modulated signal of an LDPC code obtained from various parity check matrices satisfying a predetermined condition is transmitted at a low E s / N o .
適切な検査行列Hが満たすべき所定の条件としては、例えば、デンシティエボリューション(Density Evolution)と呼ばれる符号の性能の解析法で得られる解析結果が良好であること、サイクル４と呼ばれる、１の要素のループが存在しないこと、サイクル６が存在しないこと、等がある。
The predetermined conditions that the appropriate check matrix H should satisfy are, for example, that the analysis result obtained by the code performance analysis method called Density Evolution is good, and that one element called
図５１は、サイクル４とサイクル６を示している。
FIG. 51 shows
情報行列HAにおいて、サイクル４等のように、１の要素が密集していると、LDPC符号の復号性能が劣化することが知られており、このため、適切な検査行列Hが満たすべき所定の条件として、サイクル４等が存在しないことが要求される。
In the information matrix H A , it is known that when one element is dense as in the
次に、図５２及び図５３を参照して、適切な検査行列Hが満たすべき所定の条件としての解析結果が得られるデンシティエボリューションについて説明する。 Next, with reference to FIG. 52 and FIG. 53, density evolution in which an analysis result as a predetermined condition that an appropriate check matrix H should satisfy will be described.
デンシティエボリューションとは、後述するデグリーシーケンス（degree sequence)で特徴付けられる符号長Nが∞のLDPC符号全体（アンサンブル(ensemble)）に対して、そのエラー確率の期待値を計算する、符号の解析法である。 Density evolution is a code analysis method that calculates the expected value of the error probability for the entire LDPC code (ensemble) whose code length N is ∞ characterized by the degree sequence described later. It is.
例えば、AWGNチャネル上で、ノイズの分散値を0からどんどん大きくしていくと、あるアンサンブルのエラー確率の期待値は、最初は0であるが、ノイズの分散値が、ある閾値(threshold)以上となると、0ではなくなる。 For example, on an AWGN channel, when the noise variance is increased from 0, the expected value of the error probability of a certain ensemble is initially 0, but the noise variance is greater than a certain threshold. Then, it is not 0.
デンシティエボリューションによれば、そのエラー確率の期待値が0ではなくなる、ノイズの分散値の閾値（以下、性能閾値ともいう）を比較することで、アンサンブルの性能（検査行列の適切さ）の良し悪しを決めることができる。 According to Density Evolution, the expected value of the error probability is not zero, and the threshold of noise variance (hereinafter also referred to as performance threshold) is compared to determine whether the ensemble performance (appropriateness of the check matrix) is good or bad. Can be decided.
なお、具体的なLDPC符号に対して、そのLDPC符号が属するアンサンブルを決定し、そのアンサンブルに対してデンシティエボリューションを行うと そのLDPC符号のおおまかな性能を予想することができる。 Note that if an ensemble to which the LDPC code belongs is determined for a specific LDPC code and density evolution is performed on the ensemble, the rough performance of the LDPC code can be predicted.
したがって、性能の良いLDPC符号は、性能が良いアンサンブルを見つければ、そのアンサンブルに属するLDPC符号の中から見つけることができる。 Therefore, if an LDPC code with good performance is found, an ensemble with good performance can be found from among LDPC codes belonging to the ensemble.
ここで、デグリーシーケンス とは、LDPC符号の符号長Nに対して、各値の重みをもつバリアブルノードやチェックノードがどれくらいの割合あるかを表す。 Here, the degree sequence represents the ratio of variable nodes and check nodes having weights of each value to the code length N of the LDPC code.
例えば、符号化率が1/2のregular(3,6)LDPC符号は、すべてのバリアブルノードの重み（列重み）が3で、すべてのチェックノードの重み（行重み）が6であるというデグリーシーケンスによって特徴付けられるアンサンブルに属する。 For example, a regular (3,6) LDPC code with a coding rate of 1/2 is a degree in which the weights (column weights) of all variable nodes are 3 and the weights (row weights) of all check nodes are 6. Belongs to an ensemble characterized by a sequence.
図５２は、そのようなアンサンブルのタナーグラフ(Tanner graph)を示している。 FIG. 52 shows a Tanner graph of such an ensemble.
図５２のタナーブラフでは、図中丸印（○印）で示すバリアブルノードが、符号長Nに等しいN個だけ存在し、図中四角形（□印）で示すチェックノードが、符号長Nに符号化率1/2を乗算した乗算値に等しいN/2個だけ存在する。 In the Tanner Bluff of FIG. 52, there are only N variable nodes indicated by circles (◯) in the figure, which are equal to the code length N, and check nodes indicated by squares (□) in the figure are encoded at the code length N. There are only N / 2 equal to the product of multiplication by 1/2.
各バリアブルノードには、列重みに等しい3本の枝(edge)が接続されており、したがって、N個のバリアブルノードに接続している枝は、全部で、3N本だけ存在する。 Each variable node is connected with three edges equal to the column weight. Therefore, there are only 3N branches connected to the N variable nodes.
また、各チェックノードには、行重みに等しい6本の枝が接続されており、したがって、N/2個のチェックノードに接続している枝は、全部で、3N本だけ存在する。 Each check node is connected with 6 branches equal to the row weight. Therefore, there are only 3N branches connected to N / 2 check nodes.
さらに、図５２のタナーグラフでは、１つのインターリーバが存在する。 Furthermore, in the Tanner graph of FIG. 52, there is one interleaver.
インターリーバは、N個のバリアブルノードに接続している3N本の枝をランダムに並べ替え、その並べ替え後の各枝を、N/2個のチェックノードに接続している3N本の枝のうちのいずれかに繋げる。 The interleaver randomly reorders 3N branches connected to N variable nodes, and reorders each of the rearranged branches into 3N branches connected to N / 2 check nodes. Connect to one of them.
インターリーバでの、N個のバリアブルノードに接続している3N本の枝を並べ替える並べ替えパターンは、(3N)!（=(3N)×(3N-1)×・・・×1）通りだけある。したがって、すべてのバリアブルノードの重みが3で、すべてのチェックノードの重みが6であるというデグリーリーケンスによって特徴付けられるアンサンブルは、(3N)!個のLDPC符号の集合となる。 There are (3N)! (= (3N) × (3N-1) × ・ ・ ・ × 1) rearrangement patterns for rearranging 3N branches connected to N variable nodes in the interleaver. There are only. Therefore, an ensemble characterized by a degree sequence where all variable nodes have a weight of 3 and all check nodes have a weight of 6 is a set of (3N)! LDPC codes.
性能の良いLDPC符号（適切な検査行列）を求めるシミュレーションでは、デンシティエボリューションにおいて、マルチエッジタイプ(multi-edge type)のアンサンブルを用いた。 In the simulation for obtaining a high-performance LDPC code (appropriate parity check matrix), a multi-edge type ensemble was used in the density evolution.
マルチエッジタイプでは、バリアブルノードに接続している枝と、チェックノードに接続している枝とが経由するインターリーバが、複数(multi edge)に分割され、これにより、アンサンブルの特徴付けが、より厳密に行われる。 In the multi-edge type, the interleaver through which the branch connected to the variable node and the branch connected to the check node pass is divided into multiple edges, which makes the ensemble more characterized. Strictly done.
図５３は、マルチエッジタイプのアンサンブルのタナーグラフの例を示している。 FIG. 53 shows an example of a Tanner graph of a multi-edge type ensemble.
図５３のタナーグラフでは、第１インターリーバと第２インターリーバとの２つのインターリーバが存在する。 In the Tanner graph of FIG. 53, there are two interleavers, a first interleaver and a second interleaver.
また、図５３のタナーグラフでは、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が0本のバリアブルノードがv1個だけ、第１インターリーバに繋がる枝が1本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードがv3個だけ、それぞれ存在する。 In the Tanner graph of FIG. 53, there is only one branch connected to the first interleaver, only one v1 variable node having zero branches connected to the second interleaver, and one branch connected to the first interleaver. , There are only 2 variable nodes with 2 branches connected to the second interleaver, 0 branches with the 1st interleaver, v3 branches with 2 branches connected to the 2nd interleaver, Exists.
さらに、図５３のタナーグラフでは、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が0本のチェックノードがc1個だけ、第１インターリーバに繋がる枝が2本で、第２インターリーバに繋がる枝が2本のチェックノードがc2個だけ、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が3本のチェックノードがc3個だけ、それぞれ存在する。 Further, in the Tanner graph of FIG. 53, there are two branches connected to the first interleaver, only 0 check nodes with 0 branches connected to the second interleaver, and two branches connected to the first interleaver. The number of branches connected to the second interleaver is c2 check nodes, the number of branches connected to the first interleaver is 0, and the number of branches connected to the second interleaver is c3. Exists.
いま、符号長Nを1とすると、例えば、v1は21/63に、v2は7/63に、v3は35/63に、それぞれなり、c1は21/63に、c2は7/63に、c3は21/63に、それぞれなる。 If the code length N is 1, for example, v1 is 21/63, v2 is 7/63, v3 is 35/63, c1 is 21/63, c2 is 7/63, c3 will be 21/63 respectively.
なお、符号長Nが64800で、符号化率rが3/5の性能の良いLDPC符号を求めるシミュレーションでは、インターリーバは、図５３の場合と同様に、第１インターリーバと第２インターリーバの２つを採用した。 In the simulation for obtaining a high-performance LDPC code having a code length N of 64800 and a coding rate r of 3/5, the interleaver uses the first interleaver and the second interleaver as in FIG. Two were adopted.
さらに、符号長Nを1とすると、第１インターリーバに繋がる枝が12本で、第２インターリーバに繋がる枝が0本のバリアブルノードの数を28/180と、第１インターリーバに繋がる枝が3本で、第２インターリーバに繋がる枝が0本のバリアブルノードの数を80/180と、第１インターリーバに繋がる枝が0本で、第２インターリーバに繋がる枝が2本のバリアブルノードを72/180と、それぞれするとともに、第１インターリーバに繋がる枝が8本で、第２インターリーバに繋がる枝が2本のチェックノードの数を72/180とした。 Further, if the code length N is 1, the number of variable nodes is 12/28 branches connected to the first interleaver and the number of variable nodes is 28/180 connected to the second interleaver. The number of variable nodes with 3 branches and 0 branches connected to the 2nd interleaver is 80/180, 0 branches connected to the 1st interleaver, and 2 branches connected to the 2nd interleaver Each node is 72/180, and there are 8 branches connected to the first interleaver, and the number of check nodes including 2 branches connected to the second interleaver is 72/180.
ここで、デンシティエボリューションと、その実装については、例えば、"On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson,R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001に記載されている。 Here, for density evolution and its implementation, for example, "On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", SYChung, GDForney, TJRichardson, R.Urbanke, IEEE Communications Leggers, VOL.5, NO.2, Feb 2001.
また、マルチエッジタイプのデンシティエボリューションについては、例えば、URLがhttp://lthcwww.epfl.ch/mct/index.phpのwebページに記載されている。 For multi-edge type density evolution, for example, the URL is described on the web page of http://lthcwww.epfl.ch/mct/index.php.
マルチエッジタイプのデンシティエボリューションによれば、DVB-S.2の規格に規定されている、符号長Nが64800で、符号化率rが3/5のLDPC符号（以下、規格符号ともいう）については、性能閾値としてのEb/N0は、1.0464[dB]であり、Eb/N0が、この性能閾値（以上）となると、BERが落ち始める（小さくなっていく）。 According to the multi-edge type density evolution, the LDPC code (hereinafter also referred to as the standard code) specified in the DVB-S.2 standard and having a code length N of 64800 and a coding rate r of 3/5 E b / N 0 as a performance threshold is 1.0464 [dB], and when E b / N 0 reaches this performance threshold (above), the BER begins to drop (becomes smaller).
シミュレーションでは、マルチエッジタイプのデンシティエボリューションによって、性能閾値としてのEb/N0が、規格符号の場合の1.0464[dB]より小さくなるアンサンブルを見つけ、そのアンサンブルに属するLDPC符号の中から、QPSKや、16QAM、64QAM、256QAM等の複数の変調方式におけるBERを小さくするLDPC符号を、性能の良いLDPC符号として選択した。 In the simulation, an ensemble where E b / N 0 as a performance threshold is smaller than 1.0464 [dB] in the case of a standard code is found by multi-edge type density evolution, and QPSK or An LDPC code that reduces the BER in a plurality of modulation schemes such as 16QAM, 64QAM, and 256QAM was selected as a high-performance LDPC code.
図５４ないし図５７は、性能閾値としてのEb/N0が、規格符号の場合の1.0464[dB]より小さい0.8819[dB]のアンサンブルに属するLDPC符号（符号長Nが64800で、符号化率rが3/5のLDPC符号）のうちの１つの検査行列初期値テーブルを示している。 54 to 57 show LDPC codes belonging to an ensemble of 0.8819 [dB], where E b / N 0 as a performance threshold is smaller than 1.0464 [dB] in the case of a standard code (code length N is 64800, coding rate). 1 shows a parity check matrix initial value table of r = 3/5 LDPC codes).
なお、図５５は、図５４に続く図であり、図５６は、図５５に続く図である。また、図５７は、図５６に続く図である。 55 is a diagram following FIG. 54, and FIG. 56 is a diagram following FIG. FIG. 57 is a diagram following FIG.
図５４ないし図５７の検査行列初期値テーブルから求められる検査行列Hでは、行重みは10で、一定になっている。また、列重みが、12の列が10080列だけ、3の列が28800列だけ、2の列が25920列だけ、それぞれ存在する。 In the parity check matrix H obtained from the parity check matrix initial value tables of FIGS. 54 to 57, the row weight is 10, which is constant. Further, the column weights of 12 columns are 10080 columns, 3 columns are 28800 columns, and 2 columns are 25920 columns.
さらに、サイクルの分布については、サイクル4及びサイクル6は存在せず、サイクル8が63719個だけ、サイクル10が1081個だけ、それぞれ存在する。
Further, regarding the distribution of cycles, there are no
図５８ないし図６１は、図５４ないし図５７の検査行列初期値テーブルから求められる検査行列HのLDPC符号よりも、さらに性能の良いLDPC符号（現時点で最も性能の良いLDPC符号の１つ）の検査行列初期値テーブルを示している。 58 to 61 show an LDPC code (one of the LDPC codes with the best performance at present) having better performance than the LDPC code of the parity check matrix H obtained from the parity check matrix initial value table of FIGS. The parity check matrix initial value table is shown.
なお、図５９は、図５８に続く図であり、図６０は、図５９に続く図である。また、図６１は、図６０に続く図である。 59 is a diagram following FIG. 58, and FIG. 60 is a diagram following FIG. FIG. 61 is a diagram following FIG.
図５８ないし図６１の検査行列初期値テーブルから求められる検査行列HのLDPC符号は、図５４ないし図５７の検査行列初期値テーブルから求められる検査行列HのLDPC符号と同一のアンサンブルに属する。 The LDPC code of the parity check matrix H obtained from the parity check matrix initial value table of FIGS. 58 to 61 belongs to the same ensemble as the LDPC code of the parity check matrix H obtained from the parity check matrix initial value tables of FIGS.
したがって、図５８ないし図６１の検査行列初期値テーブルから求められる検査行列Hでは、図５４ないし図５７の場合と同様に、行重みは10で、一定になっている。また、列重みが、12の列が10080列だけ、3の列が28800列だけ、2の列が25920列だけ、それぞれ存在する。 Therefore, in the parity check matrix H obtained from the parity check matrix initial value table of FIGS. 58 to 61, the row weight is 10 and constant as in the case of FIGS. Further, the column weights of 12 columns are 10080 columns, 3 columns are 28800 columns, and 2 columns are 25920 columns.
なお、図５８ないし図６１では、サイクルの分布については、サイクル4及びサイクル6は存在せず、サイクル8が63359個だけ、サイクル10が1441個だけ、それぞれ存在する。
In FIG. 58 to FIG. 61, regarding the distribution of cycles, there are no
図６２は、図５８ないし図６１の検査行列初期値テーブルから求められる検査行列HのLDPC符号（以下、第１の提案符号ともいう）についてのBERのシミュレーションの結果を示している。 FIG. 62 shows the result of a BER simulation for the LDPC code (hereinafter also referred to as the first proposed code) of parity check matrix H obtained from the parity check matrix initial value table of FIGS.
すなわち、図６２は、QPSK、16QAM、64QAM、及び、256QAMの４つの変調方式のそれぞれについて、規格符号のEs/N0に対するBER（図中、破線で示す）と、第１の提案符号のEs/N0に対するBER（図中、実線で示す）とを示している。 That is, FIG. 62 shows the BER (indicated by a broken line in the figure) for the standard code E s / N 0 and the first proposed code for each of the four modulation schemes of QPSK, 16QAM, 64QAM, and 256QAM. The BER for E s / N 0 (shown by a solid line in the figure) is shown.
図６２から、第１の提案符号は、規格符号よりも性能がよいことが分かる。 FIG. 62 shows that the first proposed code has better performance than the standard code.
ここで、規格符号の性能閾値としてのEb/N0である1.0464[dB]と、第１の提案符号のアンサンブルの性能閾値としてのEb/N0である0.8819[dB]との差は、約0.16[dB]であるが、この約0.16[dB]の差が、図６２のQPSKについての規格符号のBERと、第１の提案符号のBERとの差として現れている。 Here, as the E b / N 0 as a performance threshold standard code 1.0464 [dB], the difference between 0.8819 [dB] is E b / N 0 as a performance threshold for the first proposed codes ensemble About 0.16 [dB], the difference of about 0.16 [dB] appears as the difference between the BER of the standard code and the BER of the first proposed code for QPSK in FIG.
図６３ないし図６６は、図５４ないし図５７の検査行列初期値テーブルから求められる検査行列HのLDPC符号よりも、さらに性能の良い他のLDPC符号（現時点で最も性能の良いLDPC符号の他の１つ）の検査行列初期値テーブルを示している。 63 to 66 show other LDPC codes having higher performance than other LDPC codes of the parity check matrix H obtained from the parity check matrix initial value tables shown in FIGS. 54 to 57 (other LDPC codes having the best performance at this time). 1) shows a parity check matrix initial value table.
なお、図６４は、図６３に続く図であり、図６５は、図６４に続く図である。また、図６６は、図６５に続く図である。 64 is a diagram following FIG. 63, and FIG. 65 is a diagram following FIG. 64. FIG. 66 is a diagram subsequent to FIG.
図６３ないし図６６の検査行列初期値テーブルから求められる検査行列HのLDPC符号（以下、第２の提案符号ともいう）は、第１の提案符号とは異なるアンサンブルに属する。 The LDPC code (hereinafter also referred to as the second proposed code) of the parity check matrix H obtained from the parity check matrix initial value table of FIGS. 63 to 66 belongs to an ensemble different from the first proposed code.
図６３ないし図６６の検査行列初期値テーブルから求められる検査行列Hでは、行重みが、10の行が22680行だけ存在し、9の行が3240行だけ存在する。また、列重みが、12の列が9720列だけ、3の列が29160列だけ、2の列が25920列だけ、それぞれ存在する。 In the parity check matrix H obtained from the parity check matrix initial value table in FIGS. 63 to 66, there are 22680 rows with row weights of 10 and 3240 rows with 9 rows. Further, there are column weights of only 9720 columns, 3 columns of 29160 columns, and 2 columns of 25920 columns.
また、図６３ないし図６６では、サイクルの分布については、サイクル4及びサイクル6は存在せず、サイクル8が60479個だけ、サイクル10が4321個だけ、それぞれ存在する。
In FIG. 63 to FIG. 66, regarding the distribution of cycles,
図６７は、第２の提案符号についてのBERのシミュレーションの結果を示している。 FIG. 67 shows the result of BER simulation for the second proposed code.
すなわち、図６７は、256QAMについての、規格符号のEs/N0に対するBER（図中、破線及び丸印で示す）、第１の提案符号のEs/N0に対するBER（図中、実線及び丸印で示す）、及び、第２の提案符号のEs/N0に対するBER（図中、実線及び三角形の印で示す）を示している。 That is, FIG. 67 shows the BER with respect to E s / N 0 of the standard code (indicated by a broken line and a circle in the figure) and the BER with respect to E s / N 0 of the first proposed code (solid line in the figure) for 256QAM. And BER (shown by solid lines and triangles in the figure) for E s / N 0 of the second proposed code.
図６７から、第２の提案符号も、第１の提案符号と同様に、規格符号よりも性能がよいことが分かる。 From FIG. 67, it can be seen that the second proposed code also performs better than the standard code, as does the first proposed code.
さらに、図６７によれば、第２の提案符号では、256QAMについての性能が、第１の提案符号よりも良くなっている。これは、第１及び第２の提案符号のそれぞれが属するアンサンブルが異なることによる。 Further, according to FIG. 67, the performance of 256QAM is better with the second proposed code than with the first proposed code. This is because the ensembles to which the first and second proposal codes belong are different.
なお、適切な検査行列Hが満たすべき所定の条件は、LDPC符号の復号性能の向上や、LDPC符号の復号処理の容易化（単純化）等の観点から適宜決定することができる。 Note that the predetermined condition to be satisfied by an appropriate parity check matrix H can be determined as appropriate from the viewpoints of improving the decoding performance of the LDPC code and facilitating (simplifying) the decoding process of the LDPC code.
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。 Next, the series of processes described above can be performed by hardware or software. When a series of processing is performed by software, a program constituting the software is installed in a general-purpose computer or the like.
そこで、図６８は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。 Therefore, FIG. 68 shows a configuration example of an embodiment of a computer in which a program for executing the series of processes described above is installed.
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
The program can be recorded in advance in a
あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
Alternatively, the program is stored temporarily on a
なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
The program is installed on the computer from the
コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
The computer includes a CPU (Central Processing Unit) 702. An input /
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。 Here, in this specification, the processing steps for describing a program for causing a computer to perform various types of processing do not necessarily have to be processed in time series according to the order described in the flowchart, but in parallel or individually. This includes processing to be executed (for example, parallel processing or processing by an object).
また、プログラムは、１のコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。 Further, the program may be processed by one computer or may be distributedly processed by a plurality of computers. Furthermore, the program may be transferred to a remote computer and executed.
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。 The embodiment of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.
１１ 送信装置， １２ 受信装置， ２１ LDPC符号化部， ２２ ビットインターリーバ， ２３ パリティインターリーバ， ２４ カラムツイストインターリーバ， ２５ デマルチプレクサ， ２６ マッピング部， ２７ 直交変調部， ３１ メモリ， ３２ 入れ替え部， ５１ 直交復調部， ５２ デマッピング部， ５３ デインターリーバ， ５４ デマルチプレクサ， ５５ カラムツイストインターリーバ， ５６ LDPC復号部， ３００ 枝データ格納用メモリ， ３０１ セレクタ， ３０２ チェックノード計算部， ３０３ サイクリックシフト回路， ３０４ 枝データ格納用メモリ， ３０５ セレクタ， ３０６ 受信データ用メモリ， ３０７ バリアブルノード計算部， ３０８ サイクリックシフト回路， ３０９ 復号語計算部， ３１０ 受信データ並べ替え部， ３１１ 復号データ並べ替え部， ５０１ RC部， ５１１ 位相回転部， ５１２ IQ分離部， ５１３，５１４ バッファ， ５１５ インターリーバ， ５１６ 合成部， ５３１ 逆RC部， ５４１ IQ分離部， ５４２，５４３ バッファ， ５４４ デインターリーバ， ５４５ 合成部， ５４６ 位相回転部， ６０１ 符号化処理部， ６０２ 記憶部， ６１１ 符号化率設定部， ６１２ 初期値テーブル読み出し部， ６１３ 検査行列生成部， ６１４ 情報ビット読み出し部， ６１５ 符号化パリティ演算部， ６１６ 制御部， ７０１ バス， ７０２ CPU， ７０３ ROM， ７０４ RAM， ７０５ ハードディスク， ７０６ 出力部， ７０７ 入力部， ７０８ 通信部， ７０９ ドライブ， ７１０ 入出力インタフェース， ７１１ リムーバブル記録媒体 DESCRIPTION OF SYMBOLS 11 Transmitter, 12 Receiver, 21 LDPC encoding part, 22 bit interleaver, 23 Parity interleaver, 24 Column twist interleaver, 25 Demultiplexer, 26 Mapping part, 27 Orthogonal modulation part, 31 Memory, 32 Replacement part, 51 orthogonal demodulator, 52 demapping unit, 53 deinterleaver, 54 demultiplexer, 55 column twist interleaver, 56 LDPC decoding unit, 300 branch data storage memory, 301 selector, 302 check node calculation unit, 303 cyclic shift Circuit, 304 branch data storage memory, 305 selector, 306 received data memory, 307 variable node calculation unit, 308 cyclic shift circuit, 309 decoded word calculation unit 310 received data rearrangement unit, 311 decoded data rearrangement unit, 501 RC unit, 511 phase rotation unit, 512 IQ separation unit, 513, 514 buffer, 515 interleaver, 516 synthesis unit, 531 reverse RC unit, 541 IQ separation unit , 542, 543 buffer, 544 deinterleaver, 545 synthesis unit, 546 phase rotation unit, 601 encoding processing unit, 602 storage unit, 611 coding rate setting unit, 612 initial value table reading unit, 613 check matrix generation unit, 614 Information bit reading unit, 615 coded parity operation unit, 616 control unit, 701 bus, 702 CPU, 703 ROM, 704 RAM, 705 hard disk, 706 output unit, 707 input unit, 708 communication unit, 709 drive, 710 input Power Interface, 711 removable recording medium
Claims (4)
符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行う符号化手段を備え、
前記LDPC符号の検査行列は、その検査行列の、前記符号長、及び前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、
前記検査行列初期値テーブルは、
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
2011 2336 3109 6364 7428 9419 12863 12954 14372 14801 23221 23484
709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
1058 6072 8136 8669 13177 16102 16983 17889 19878 19946 24349 25084
3852 4604 9328 17131 17920 19926 20690 21690 21967 22878 23223 24014
2450 2839 9326 9561 10883 16175 18268 19079 23327 24099 24672 25354
3806 4725 7999 8622 12061 12919 15550 17574 20331 23851 24278 25176
427 3857 6935 7649 8995 12310 13167 16099 20172 21714 25009 25568
32 402 1455 3840 9236 12795 13267 15944 16784 17485 17522 23538
4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
11354 18044 18544
1045 13375 20404
409 6230 15332
1284 7748 22925
4357 7844 16149
9668 17479 23640
155 6248 15541
1106 21891 22611
4973 9104 15107
2835 6866 14134
7828 15155 15180
19191 20715 24663
6089 11745 23536
2261 23011 25380
987 11540 25790
3967 4788 10895
7478 9780 16859
928 6830 24218
1888 4780 17023
14353 16436 19299
1117 16059 20411
7892 12054 25386
9663 12916 16754
3909 9718 21239
7221 20495 25114
3353 16613 25510
879 969 5849
729 6761 24729
10845 14248 16013
9303 11290 21800
11594 15186 17169
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5346 20076 22444
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5328 9630 18190
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6134 6518 7938
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4132 23574 23904
2309 3951 19620
2325 17671 23033
1381 7905 20256
3414 16834 25218
4957 11759 19640
267 20226 24429
7570 9545 17781
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12005 14756 23641
11086 18639 19849
1035 20633 23419
271 4759 17086
からなる
符号化装置。 In an encoding device that performs encoding by LDPC (Low Density Parity Check) code,
Coding means for carrying out coding with an LDPC code having a code length of 64,800 bits and a coding rate of 3/5,
The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the code length of the parity check matrix and the information length according to the coding rate for every 360 columns. 1 element of the determined information matrix is arranged in a column direction with a period of every 360 columns,
The parity check matrix initial value table is:
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
2011 2336 3109 6364 7428 9419 12863 12954 14372 14801 23221 23484
709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
1058 6072 8136 8669 13177 16102 16983 17889 19878 19946 24349 25084
3852 4604 9328 17131 17920 19926 20690 21690 21967 22878 23223 24014
2450 2839 9326 9561 10883 16175 18268 19079 23327 24099 24672 25354
3806 4725 7999 8622 12061 12919 15550 17574 20331 23851 24278 25176
427 3857 6935 7649 8995 12310 13167 16099 20172 21714 25009 25568
32 402 1455 3840 9236 12795 13267 15944 16784 17485 17522 23538
4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
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409 6230 15332
1284 7748 22925
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155 6248 15541
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1633 6461 23342
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14005 21313 23772
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1839 8827 10947
1614 17076 25277
14488 15443 17372
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1381 7905 20256
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267 20226 24429
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4714 12210 19364
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11086 18639 19849
1035 20633 23419
271 4759 17086
An encoding device comprising:
前記符号化装置が、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行うステップを含み、
前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、
前記検査行列初期値テーブルは、
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
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709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
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4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
11354 18044 18544
1045 13375 20404
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1284 7748 22925
4357 7844 16149
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155 6248 15541
1106 21891 22611
4973 9104 15107
2835 6866 14134
7828 15155 15180
19191 20715 24663
6089 11745 23536
2261 23011 25380
987 11540 25790
3967 4788 10895
7478 9780 16859
928 6830 24218
1888 4780 17023
14353 16436 19299
1117 16059 20411
7892 12054 25386
9663 12916 16754
3909 9718 21239
7221 20495 25114
3353 16613 25510
879 969 5849
729 6761 24729
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11594 15186 17169
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1633 6461 23342
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2165 17600 23649
14005 21313 23772
10229 22101 25460
612 17458 25032
1839 8827 10947
1614 17076 25277
14488 15443 17372
4406 6102 19952
7938 14722 18648
6134 6518 7938
2639 3263 10859
4132 23574 23904
2309 3951 19620
2325 17671 23033
1381 7905 20256
3414 16834 25218
4957 11759 19640
267 20226 24429
7570 9545 17781
4714 12210 19364
12005 14756 23641
11086 18639 19849
1035 20633 23419
271 4759 17086
からなる
符号化方法。 In the encoding method of the encoding device that performs encoding by LDPC (Low Density Parity Check) code,
The encoding device includes a step of encoding with an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5,
The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the information length corresponding to the code length and the coding rate of the parity check matrix for every 360 columns. 1 element of the determined information matrix is arranged in a column direction with a period of every 360 columns,
The parity check matrix initial value table is:
136 2097 9094 9555 9727 10538 14723 15060 16946 19125 20498 21218
1381 4057 6656 8648 10100 11445 15870 16487 17328 17769 19927 23106
881 1910 2056 10580 10677 11300 13562 13825 16498 17212 18018 21771
7105 7336 9089 9129 11111 12284 12802 14838 15952 19102 19581 22732
406 2218 2892 7383 11865 15367 17535 18927 20150 20605 20831 20863
1649 4467 4545 6374 8542 8872 12151 13579 20765 21073 25062 25475
1441 3594 3769 8928 9781 10242 11345 18789 19150 21994 22077 23295
2011 2336 3109 6364 7428 9419 12863 12954 14372 14801 23221 23484
709 3383 4060 4376 7139 10061 12132 13186 14213 18109 23971 25680
1058 6072 8136 8669 13177 16102 16983 17889 19878 19946 24349 25084
3852 4604 9328 17131 17920 19926 20690 21690 21967 22878 23223 24014
2450 2839 9326 9561 10883 16175 18268 19079 23327 24099 24672 25354
3806 4725 7999 8622 12061 12919 15550 17574 20331 23851 24278 25176
427 3857 6935 7649 8995 12310 13167 16099 20172 21714 25009 25568
32 402 1455 3840 9236 12795 13267 15944 16784 17485 17522 23538
4785 4981 5364 6410 6545 7936 8604 11524 11919 14247 17153 17624
212 1690 2400 6477 6989 11092 12794 18074 19558 23467 24754 25088
983 2693 7535 10928 13184 14400 14836 15540 17734 18665 20873 21923
1499 3388 3605 5610 9607 12120 12771 15931 17504 20347 22905 23531
1471 2518 2542 3121 3150 7901 9426 18740 20713 20747 22179 23571
470 489 4681 9654 10430 12759 13164 14671 15944 16850 20304 25072
4623 5407 6974 8592 10520 10823 16682 19229 22563 24424 24883 25476
369 804 6672 6695 9829 9881 11174 14586 21663 22762 23164 24268
5601 8725 11170 13033 13691 13891 14369 18286 22449 22885 24494 24560
779 5795 8704 9425 10460 14103 14680 16650 19259 19810 20000 24928
5208 8166 10343 11062 13333 13947 15697 19375 20056 24462 24604 25585
1410 2963 4247 4335 14098 15630 17829 20831 21994 24010 24613 25316
1385 1809 2611 4382 5157 6378 13948 14681 15682 19357 22129 25049
6247 16681 18976
22293 23398 24343
2632 4956 20467
9967 14448 22854
3748 9747 11109
7858 9793 22408
7438 10208 14190
13925 17639 19944
573 1900 3102
1963 13223 22571
8867 13229 25850
3142 7756 22065
4214 15025 18669
1974 21138 21644
11354 18044 18544
1045 13375 20404
409 6230 15332
1284 7748 22925
4357 7844 16149
9668 17479 23640
155 6248 15541
1106 21891 22611
4973 9104 15107
2835 6866 14134
7828 15155 15180
19191 20715 24663
6089 11745 23536
2261 23011 25380
987 11540 25790
3967 4788 10895
7478 9780 16859
928 6830 24218
1888 4780 17023
14353 16436 19299
1117 16059 20411
7892 12054 25386
9663 12916 16754
3909 9718 21239
7221 20495 25114
3353 16613 25510
879 969 5849
729 6761 24729
10845 14248 16013
9303 11290 21800
11594 15186 17169
6849 8962 11679
1633 6461 23342
1552 3501 4675
14155 16896 24174
651 6893 10637
5346 20076 22444
8500 10846 18014
5328 9630 18190
9266 15499 17198
2499 4003 8169
8570 14109 15971
2165 17600 23649
14005 21313 23772
10229 22101 25460
612 17458 25032
1839 8827 10947
1614 17076 25277
14488 15443 17372
4406 6102 19952
7938 14722 18648
6134 6518 7938
2639 3263 10859
4132 23574 23904
2309 3951 19620
2325 17671 23033
1381 7905 20256
3414 16834 25218
4957 11759 19640
267 20226 24429
7570 9545 17781
4714 12210 19364
12005 14756 23641
11086 18639 19849
1035 20633 23419
271 4759 17086
An encoding method comprising:
符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行う符号化手段を備え、
前記LDPC符号の検査行列は、その検査行列の、前記符号長、及び前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、
前記検査行列初期値テーブルは、
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
3310 6265 6278 7216 14524 20600 20973 21736 21907 22079 23317 25673
2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
2986 5898 7061 10067 10484 10922 10956 11106 13743 16406 19880 22810
489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
550 2092 4333 5757 9333 10836 13519 19099 21438 22146 22792 23903
748 3087 4617 12407 13121 13358 14491 18557 19030 20937 21851 24439
5753 7120 8152 9632 11025 15791 16028 21687 23396 24396 25038 25637
588 1868 2256 5298 7832 8478 9064 9691 11074 11100 15807 19459
3344 3873 14083 16251 17964 18135 18201 19251 23487 24613 25033 25209
187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
1364 1987 4611 8066 8685 11209 13209 17369 20994 25250 25583 25758
1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
1094 3806 6653 8829 14766 16089 17304 17676 18025 20326 23325 25582
450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
1359 2877 6559 6720 6830 11647 12184 12604 16542 16791 22247 23916
502 2499 3099 9793 10720 13021 13786 18736 21634 21677 22043 23480
1356 3429 5265 14275 14931 17489 19140 21541 23597 24002 24265 24855
2673 3260 4451 4615 11334 13001 13076 14842 15887 18745 23514 24245
253 2920 6538 6673 8504 9844 13005 17367 20471 21195 23049 24231
3284 20417 23602
5097 7137 9022
4963 10784 14569
10375 13810 23426
7394 17434 20694
775 13693 22577
999 2763 23870
20085 22162 23207
5523 15614 20207
3288 15846 19273
4647 13975 23273
5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
858 3373 12004
11846 21041 22894
393 2613 14573
593 4388 18023
4742 7545 13503
11108 13281 20952
3038 5389 14069
10272 10651 25504
11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
1612 5116 25193
4686 11267 24696
79 8407 14394
14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
9212 13963 19355
10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
2257 13277 20787
17689 23583 24149
1668 7547 23702
14330 17455 21003
2165 8274 25678
2662 12434 21736
3854 15947 22122
14531 17354 21665
9674 15014 16352
9604 19442 21417
18601 21707 24861
181 5129 23174
2554 11117 15979
4350 14110 19039
12030 16364 18014
7967 16476 25014
14987 19199 19397
5551 11268 18857
1872 8955 12826
4006 5279 17389
871 5961 21092
19259 20534 22368
1640 13649 15356
2927 10515 23224
985 11624 25044
896 19716 24186
2036 3368 3622
2009 12613 17620
3022 12131 14948
8565 14810 17724
10394 11749 13084
8207 11785 16492
13072 15150 16275
192 14361 23349
からなる
符号化装置。 In an encoding device that performs encoding by LDPC (Low Density Parity Check) code,
Coding means for carrying out coding with an LDPC code having a code length of 64,800 bits and a coding rate of 3/5,
The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the code length of the parity check matrix and the information length according to the coding rate for every 360 columns. 1 element of the determined information matrix is arranged in a column direction with a period of every 360 columns,
The parity check matrix initial value table is:
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
597 1300 2367 3082 5510 6597 18248 18282 18532 19822 21622 25472
3310 6265 6278 7216 14524 20600 20973 21736 21907 22079 23317 25673
2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
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253 2920 6538 6673 8504 9844 13005 17367 20471 21195 23049 24231
3284 20417 23602
5097 7137 9022
4963 10784 14569
10375 13810 23426
7394 17434 20694
775 13693 22577
999 2763 23870
20085 22162 23207
5523 15614 20207
3288 15846 19273
4647 13975 23273
5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
858 3373 12004
11846 21041 22894
393 2613 14573
593 4388 18023
4742 7545 13503
11108 13281 20952
3038 5389 14069
10272 10651 25504
11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
1612 5116 25193
4686 11267 24696
79 8407 14394
14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
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10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
2257 13277 20787
17689 23583 24149
1668 7547 23702
14330 17455 21003
2165 8274 25678
2662 12434 21736
3854 15947 22122
14531 17354 21665
9674 15014 16352
9604 19442 21417
18601 21707 24861
181 5129 23174
2554 11117 15979
4350 14110 19039
12030 16364 18014
7967 16476 25014
14987 19199 19397
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1872 8955 12826
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871 5961 21092
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985 11624 25044
896 19716 24186
2036 3368 3622
2009 12613 17620
3022 12131 14948
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10394 11749 13084
8207 11785 16492
13072 15150 16275
192 14361 23349
An encoding device comprising:
前記符号化装置が、符号長が64800ビットで、符号化率が3/5のLDPC符号による符号化を行うステップを含み、
前記LDPC符号の検査行列は、その検査行列の、前記符号長、及前記符号化率に応じた情報長に対応する情報行列の1の要素の位置を360列ごとに表す検査行列初期値テーブルによって定まる前記情報行列の1の要素を、列方向に360列ごとの周期で配置して構成され、
前記検査行列初期値テーブルは、
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
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3310 6265 6278 7216 14524 20600 20973 21736 21907 22079 23317 25673
2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
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489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
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312 3362 5032 5078 7892 12165 13996 16669 21467 22232 24739 24860
155 256 7768 9426 9881 10680 11478 12871 17963 19304 22267 22845
1094 3806 6653 8829 14766 16089 17304 17676 18025 20326 23325 25582
450 3311 3627 4188 8184 14212 15966 16069 16243 20420 24677 24949
1359 2877 6559 6720 6830 11647 12184 12604 16542 16791 22247 23916
502 2499 3099 9793 10720 13021 13786 18736 21634 21677 22043 23480
1356 3429 5265 14275 14931 17489 19140 21541 23597 24002 24265 24855
2673 3260 4451 4615 11334 13001 13076 14842 15887 18745 23514 24245
253 2920 6538 6673 8504 9844 13005 17367 20471 21195 23049 24231
3284 20417 23602
5097 7137 9022
4963 10784 14569
10375 13810 23426
7394 17434 20694
775 13693 22577
999 2763 23870
20085 22162 23207
5523 15614 20207
3288 15846 19273
4647 13975 23273
5506 5805 17905
2421 12022 19523
8018 9855 24943
3070 9406 14915
11611 15956 22382
858 3373 12004
11846 21041 22894
393 2613 14573
593 4388 18023
4742 7545 13503
11108 13281 20952
3038 5389 14069
10272 10651 25504
11553 15499 16144
780 10544 22410
5334 20106 25570
5338 10759 22410
1612 5116 25193
4686 11267 24696
79 8407 14394
14077 15613 23465
15291 19887 25253
2479 12502 22512
8888 13346 19317
1713 8630 9778
9212 13963 19355
10721 15476 25812
10684 11302 25462
6827 7129 21784
6890 7170 11884
9970 20013 22268
4867 11768 22561
5755 16057 20952
1600 7488 10974
7152 19507 20159
11274 15649 22227
2257 13277 20787
17689 23583 24149
1668 7547 23702
14330 17455 21003
2165 8274 25678
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985 11624 25044
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2036 3368 3622
2009 12613 17620
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8207 11785 16492
13072 15150 16275
192 14361 23349
からなる
符号化方法。 In the encoding method of the encoding device that performs encoding by LDPC (Low Density Parity Check) code,
The encoding device includes a step of encoding with an LDPC code having a code length of 64,800 bits and an encoding rate of 3/5,
The parity check matrix of the LDPC code is based on a parity check matrix initial value table that represents the position of one element of the information matrix corresponding to the information length corresponding to the code length and the coding rate of the parity check matrix for every 360 columns. 1 element of the determined information matrix is arranged in a column direction with a period of every 360 columns,
The parity check matrix initial value table is:
1575 1809 4092 6126 7759 10393 10464 12719 17978 20643 23368 25621
113 4035 4776 9792 10722 13013 13388 16734 17295 19396 21099 25016
287 2978 4554 5345 11387 12830 13181 13431 15410 16771 23010 25810
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2386 3485 8018 10102 11309 15124 15383 18288 22716 22832 24990 25326
5514 7058 8437 9433 10890 16816 17033 20631 20926 22693 23965 25264
2986 5898 7061 10067 10484 10922 10956 11106 13743 16406 19880 22810
489 1711 2413 13661 15732 17044 17999 23037 23448 23975 24384 25727
920 5683 6159 6443 6627 12971 13623 13867 20623 21974 22258 25371
550 2092 4333 5757 9333 10836 13519 19099 21438 22146 22792 23903
748 3087 4617 12407 13121 13358 14491 18557 19030 20937 21851 24439
5753 7120 8152 9632 11025 15791 16028 21687 23396 24396 25038 25637
588 1868 2256 5298 7832 8478 9064 9691 11074 11100 15807 19459
3344 3873 14083 16251 17964 18135 18201 19251 23487 24613 25033 25209
187 5455 8677 9110 10638 11651 11810 13569 15027 18772 22012 22186
1364 1987 4611 8066 8685 11209 13209 17369 20994 25250 25583 25758
1061 1524 2345 4772 7259 11248 12994 15156 15413 19153 19749 21199
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