JP5016811B2

JP5016811B2 - Semiconductor device

Info

Publication number: JP5016811B2
Application number: JP2005345410A
Authority: JP
Inventors: 俊彦秋葉; 孝洋内藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2012-09-05
Anticipated expiration: 2025-11-30
Also published as: JP2007150154A

Description

本発明は、半導体装置に関し、特に、複数の半導体チップを有する半導体装置の小型化に適用して有効な技術に関する。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to miniaturization of a semiconductor device having a plurality of semiconductor chips.

半導体装置において、上層配線及び下層配線を有するベース板の上面には半導体構成体が設けられ、その周囲には矩形枠状の絶縁層が設けられ、それらの上には第１、第２の上層再配線が設けられ、第２の上層再配線の接続パッド部上には半田ボールが設けられ、ベース板下にはベアチップ等からなる半導体構成体が設けられている技術がある（例えば、特許文献１参照）。 In a semiconductor device, a semiconductor structure is provided on an upper surface of a base plate having an upper layer wiring and a lower layer wiring, and a rectangular frame-like insulating layer is provided around the semiconductor structure. There is a technique in which a rewiring is provided, a solder ball is provided on a connection pad portion of the second upper layer rewiring, and a semiconductor structure made of a bare chip or the like is provided below a base plate (for example, Patent Documents) 1).

半導体装置において、ベース板上には半導体構成体が搭載され、その周囲には絶縁層が設けられ、それらの上には第１、第２の上層再配線が設けられ、第２の上層再配線の接続パッド部上には半田ボールが設けられ、ベース板下にはベアチップからなる２つの外部半導体構成体が積層されてワイヤボンディングにより搭載されている技術がある（例えば、特許文献２参照）。
特開２００５−１５０３４４号公報（図１）特開２００５−１５８９９９号公報（図１） In a semiconductor device, a semiconductor structure is mounted on a base plate, an insulating layer is provided around the base plate, first and second upper layer rewirings are provided thereon, and a second upper layer rewiring is provided. There is a technique in which solder balls are provided on the connection pad portions, and two external semiconductor constituents made of bare chips are stacked and mounted by wire bonding under the base plate (for example, see Patent Document 2).
Japanese Patent Laying-Open No. 2005-150344 (FIG. 1) Japanese Patent Laying-Open No. 2005-158999 (FIG. 1)

複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）とが配線基板上に搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。 As an example of a semiconductor device having a plurality of semiconductor chips, a semiconductor chip having an arithmetic processing function (hereinafter also referred to as a microcomputer chip) and a semiconductor chip having a memory circuit (hereinafter also referred to as a memory chip) are mounted on a wiring board. A semiconductor device called SIP (System In Package) is known.

なお、半導体装置の高機能化に伴い、ＳＩＰでも更なる小型化、薄型化が要求されている。ＳＩＰでは、メモリチップは、複数個搭載されている場合が多く、したがって、チップ積層型の構造を採用する場合が多い。例えば、配線基板上に半導体チップを多段積層し、各半導体チップと配線基板がワイヤボンディングによって電気的に接続されている。 In addition, with the enhancement of functions of semiconductor devices, further downsizing and thinning are also required for SIP. In SIP, a plurality of memory chips are often mounted, and therefore, a chip stacked structure is often employed. For example, a plurality of semiconductor chips are stacked on a wiring board, and each semiconductor chip and the wiring board are electrically connected by wire bonding.

しかしながら、配線基板上でのワイヤボンディングを用いた多段積層技術にも限界がある。 However, there are limits to the multi-layer stacking technique using wire bonding on the wiring board.

そこで、基板内に半導体チップ（マイコンチップ）を埋め込んでチップによる実装面積を減らして半導体装置の小型化を図る技術が前記特許文献１（特開２００５−１５０３４４号公報）及び前記特許文献２（特開２００５−１５８９９９号公報）に開示されている。 Therefore, a technique for embedding a semiconductor chip (microcomputer chip) in a substrate and reducing the mounting area of the chip to reduce the size of the semiconductor device is disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 2005-150344) and Patent Document 2 (Japanese Patent Application Laid-Open No. 2005-150344) No. 2005-158999).

ＳＩＰでは、マイコンチップに対して複数のメモリチップが搭載されている。近年では、システムの高速化に伴い、搭載されるメモリチップは高速対応のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory)が使用される。処理動作としては、データ信号がマイコンチップからのそれぞれのメモリチップに送信される。そして、再びメモリチップから戻ってくる信号のタイミングが、ほぼ同時にマイコンチップに戻ってくれば、実行されたことになる。そのため、１つのマイコンチップと複数のメモリチップとをそれぞれ電気的に接続する配線の等長化が要求される。 In SIP, a plurality of memory chips are mounted on a microcomputer chip. In recent years, as the speed of the system increases, a high-speed SDRAM (Synchronous Dynamic Random Access Memory) is used as a memory chip to be mounted. As a processing operation, a data signal is transmitted from the microcomputer chip to each memory chip. Then, if the timing of the signal returning from the memory chip returns to the microcomputer chip almost simultaneously, it is executed. For this reason, it is required to make the wirings for electrically connecting one microcomputer chip and a plurality of memory chips equal in length.

前記特許文献１に示すように、配線基板上に複数のメモリチップを平置きすると、それぞれのメモリチップと接続される配線の等長化は実現できたとしても、基板の面積が大きくなってＳＩＰの更なる小型化が図れないことが問題である。さらに、実装基板を小さくすると、クロストークノイズが発生する。詳細に説明すると、実装基板上にマイコンチップと複数のメモリチップを搭載した場合、マイコンチップと複数のメモリチップのそれぞれと電気的に接続するための配線が、メモリチップの数だけ必要となるため、配線基板上で引き回される配線が混在してしまう。この状態で、実装基板を小さくすると、配線間距離が狭くなり、クロストークノイズが発生し易い。 As shown in Patent Document 1, when a plurality of memory chips are laid flat on a wiring board, even if the wiring connected to each memory chip can be made equal in length, the area of the board increases and the SIP is increased. The problem is that further downsizing cannot be achieved. Further, when the mounting board is made small, crosstalk noise is generated. More specifically, when a microcomputer chip and a plurality of memory chips are mounted on a mounting board, wiring for electrically connecting each of the microcomputer chip and the plurality of memory chips is required for the number of memory chips. The wirings drawn on the wiring board are mixed. If the mounting board is made small in this state, the distance between wirings becomes narrow and crosstalk noise is likely to occur.

また、前記特許文献２に示す構造では、基板上にメモリチップを積層しており、ワイヤを介して各メモリチップと基板を接続しているため、チップごとにワイヤが異なった長さとなる。簡略すると、下段のチップと基板を接続するワイヤと、上段のチップと基板を接続するワイヤの長さが異なる。 In the structure shown in Patent Document 2, since memory chips are stacked on a substrate and each memory chip and the substrate are connected via wires, the wires have different lengths for each chip. In short, the length of the wire connecting the lower chip and the substrate is different from the length of the wire connecting the upper chip and the substrate.

したがって、前記特許文献２に示す構造では、配線の等長化が困難なことが問題である。 Therefore, in the structure shown in Patent Document 2, it is a problem that it is difficult to make the wiring length equal.

本発明の目的は、複数の半導体チップを有する半導体装置の小型化を図ることができる技術を提供することにある。 An object of the present invention is to provide a technique capable of downsizing a semiconductor device having a plurality of semiconductor chips.

本発明の他の目的は、複数の半導体チップを有する半導体装置の薄型化を図ることができる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing the thickness of a semiconductor device having a plurality of semiconductor chips.

本発明の他の目的は、複数のメモリチップを有する半導体装置において、小型化・薄型化を実現しつつ複数のメモリチップの等長配線接続を可能にすることができる技術を提供することにある。 Another object of the present invention is to provide a technology capable of connecting a plurality of memory chips with equal length wiring while realizing a reduction in size and thickness in a semiconductor device having a plurality of memory chips. .

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.

すなわち、本発明は、第１上面、及び前記第１上面とは反対側の第１下面を有する第１ベース基板と、第１主面、前記第１主面に形成された第１パッド、及び前記第１主面とは反対側の第１裏面を有し、前記第１ベース基板上に配置された第１半導体チップと、前記第１半導体チップを封止する第１ビルドアップ材と、前記第１パッドと電気的に接続された第１パターンと、第２上面、及び前記第２上面とは反対側の第２下面を有し、前記第１半導体チップ上に配置された第２ベース基板と、第２主面、前記第２主面に形成された第２パッド、及び前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップの前記第１主面と同一方向を向くように、前記第２ベース基板上に配置された第２半導体チップと、前記第２半導体チップを封止する第２ビルドアップ材と、前記第２パッドと電気的に接続された第２パターンと、前記第２半導体チップ上に配置されたレジスト膜と、前記第１パターン及び前記第２パターンと電気的に接続された第３パターンと、前記第３パターンと電気的に接続され、前記第１ベース基板の前記第１下面側に配置された複数の外部端子と、を含み、前記第１半導体チップは、前記第１裏面が前記第１ベース基板の前記上面と対向するように、前記第１ベース基板上に配置され、前記第１ビルドアップ材は、前記第１半導体チップの前記第１パッドが露出するように、前記第１半導体チップを封止しており、前記第１パターンは、前記第１ビルドアップ材上に配置され、前記第２ベース基板は、前記第１パターン上に配置され、前記第２半導体チップは、前記第２裏面が前記第２ベース基板の前記第２上面と対向するように、前記第２ベース基板上に配置され、前記第２ビルドアップ材は、前記第２半導体チップの前記第２パッドが露出するように、前記第２半導体チップを封止しており、前記第２パターンは、前記第２ビルドアップ材上に配置され、前記レジスト膜は、前記第２パターン上に配置され、前記第２パターン上には、ビルドアップ材を介してビアランドが配置されており、前記ビアランドは、前記第３パターンと電気的に接続されており、前記ビアランドの一部は、前記レジスト膜から露出されており、前記レジスト膜上には、複数の第３パッドを有する第３半導体チップが配置され、前記第１ビルドアップ材内、前記第２ベース基板内及び前記第２ビルドアップ材内には、第４パターンが形成されており、前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記ビアランドの前記一部と電気的に接続され、前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記第４パターンを介して前記複数の外部端子と電気的に接続されているものである。 That is, the present invention provides a first base substrate having a first upper surface and a first lower surface opposite to the first upper surface, a first main surface, a first pad formed on the first main surface, and A first semiconductor chip having a first back surface opposite to the first main surface and disposed on the first base substrate; a first buildup material for sealing the first semiconductor chip; A second base substrate having a first pattern electrically connected to the first pad, a second upper surface, and a second lower surface opposite to the second upper surface and disposed on the first semiconductor chip And a second main surface, a second pad formed on the second main surface, and a second back surface opposite to the second main surface, wherein the second main surface is formed on the first semiconductor chip. A second semiconductor chip disposed on the second base substrate so as to face the same direction as the first main surface; A second buildup material for sealing the body chip; a second pattern electrically connected to the second pad; a resist film disposed on the second semiconductor chip; the first pattern and the first pattern and two patterns and electrically connected to the third pattern, the third pattern and is electrically connected, seen including a plurality of external terminals disposed on the first lower surface side of the first base substrate, The first semiconductor chip is disposed on the first base substrate such that the first back surface faces the top surface of the first base substrate, and the first buildup material is formed of the first semiconductor chip. The first semiconductor chip is sealed so that the first pad is exposed, the first pattern is disposed on the first buildup material, and the second base substrate is the first pattern. Placed on the said The semiconductor chip is disposed on the second base substrate such that the second back surface faces the second upper surface of the second base substrate, and the second buildup material is formed on the second semiconductor chip. The second semiconductor chip is sealed so that the second pad is exposed, the second pattern is disposed on the second buildup material, and the resist film is disposed on the second pattern. A via land is disposed on the second pattern via a build-up material, the via land is electrically connected to the third pattern, and a part of the via land is formed on the resist film. A third semiconductor chip having a plurality of third pads is disposed on the resist film, and is disposed in the first buildup material, the second base substrate, and the second buildup. A fourth pattern is formed in the filler material, and one of the plurality of third pads of the third semiconductor chip is electrically connected to the part of the via land, One of the plurality of third pads of the semiconductor chip is electrically connected to the plurality of external terminals via the fourth pattern .

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

複数のメモリチップが配線基板に内蔵されていることにより、配線基板上でチップ実装のために必要となる面積を低減することができる。これにより、複数の半導体チップを有する半導体装置の小型化を図ることができる。また、複数のメモリチップが配線基板に積層された状態で内蔵されていることにより、配線基板上でチップ実装のために必要となる面積をさらに低減することができる。これにより、複数の半導体チップを有する半導体装置の小型化をさらに図ることができる。また、配線基板上には半導体チップを積層しないため、配線基板上に複数のメモリチップを積層するのに比較して半導体装置の薄型化を図ることができる。 Since the plurality of memory chips are built in the wiring board, the area required for chip mounting on the wiring board can be reduced. Thereby, it is possible to reduce the size of a semiconductor device having a plurality of semiconductor chips. In addition, since the plurality of memory chips are built in a stacked state on the wiring board, the area required for chip mounting on the wiring board can be further reduced. Thereby, it is possible to further reduce the size of the semiconductor device having a plurality of semiconductor chips. In addition, since the semiconductor chip is not stacked on the wiring board, the semiconductor device can be made thinner as compared with the case where a plurality of memory chips are stacked on the wiring board.

また、配線基板に内蔵された複数のメモリチップは、それぞれの主面が同じ方向を向いて積層されていることにより、等長配線をより容易に形成することができる。その結果、複数のメモリチップを有する半導体装置において、小型化・薄型化を実現しつつ複数のメモリチップの等長配線接続を可能にすることができる。 In addition, the plurality of memory chips built in the wiring board can be more easily formed with equal-length wiring because their main surfaces are stacked in the same direction. As a result, in a semiconductor device having a plurality of memory chips, it is possible to connect a plurality of memory chips with equal length wiring while realizing a reduction in size and thickness.

以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。 Further, in the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments, but they are not irrelevant to each other unless otherwise specified. The other part or all of the modifications, details, supplementary explanations, and the like are related.

また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。 Also, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), particularly when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and it may be more or less than the specific number.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted.

（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図、図２は図１に示す半導体装置の外部端子の詳細配列の一例を示す裏面図、図３は図１に示す半導体装置の詳細構造を示す拡大部分断面図、図４は図１に示す半導体装置の配線基板に内蔵されるキャパシタの構造の一例を示す平面図、図５は図１に示す半導体装置の配線基板に内蔵される他のキャパシタの構造の一例を示す平面図である。また、図６は図１に示す半導体装置の配線基板に内蔵されるインダクタの構造の一例を示す平面図、図７は図１に示す半導体装置の配線基板の主面のフリップチップ接続用の端子配列の一例を示す平面図、図８は図１に示す半導体装置の変形例の外部端子の配列を示す裏面図、図９〜図１３は図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。さらに、図１４〜図１８は図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図、図１９〜図２２は図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図２３は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 (Embodiment 1)
1 is a cross-sectional view schematically showing an example of the structure of the semiconductor device according to the first embodiment of the present invention, FIG. 2 is a back view showing an example of a detailed arrangement of external terminals of the semiconductor device shown in FIG. 1, and FIG. 1 is an enlarged partial cross-sectional view showing a detailed structure of the semiconductor device shown in FIG. 1, FIG. 4 is a plan view showing an example of the structure of a capacitor built in the wiring board of the semiconductor device shown in FIG. 1, and FIG. 5 is a semiconductor shown in FIG. It is a top view which shows an example of the structure of the other capacitor incorporated in the wiring board of an apparatus. 6 is a plan view showing an example of the structure of an inductor built in the wiring board of the semiconductor device shown in FIG. 1, and FIG. 7 is a flip-chip connection terminal on the main surface of the wiring board of the semiconductor device shown in FIG. FIG. 8 is a back view showing an arrangement of external terminals of a modification of the semiconductor device shown in FIG. 1, and FIGS. 9 to 13 are methods for forming a built-in chip in the assembly of the semiconductor device shown in FIG. It is a fragmentary sectional view showing an example. 14 to 18 are partial cross-sectional views showing an example of a chip embedding method in assembling the semiconductor device shown in FIG. 1, and FIGS. 19 to 22 are examples of a built-in chip stacking method in the assembling of the semiconductor device shown in FIG. FIG. 23 is a sectional view schematically showing the structure of a semiconductor device according to a modification of the first embodiment of the present invention.

図１〜図３に示す本実施の形態１の半導体装置は、複数の半導体チップを有するものであり、基板に複数の半導体チップが内蔵された半導体パッケージである。本実施の形態１では、前記半導体装置の一例として、ＳＩＰ１を取り上げて説明する。 The semiconductor device according to the first embodiment shown in FIGS. 1 to 3 has a plurality of semiconductor chips, and is a semiconductor package in which a plurality of semiconductor chips are built in a substrate. In the first embodiment, SIP 1 will be described as an example of the semiconductor device.

ＳＩＰ１の構成について説明すると、主面５ａ及びこれに対向する裏面５ｂを有する配線基板５と、それぞれにメモリ回路を有した複数の第１半導体チップであるメモリチップ２と、演算処理機能を備えた第２半導体チップであるマイコンチップ３と、配線基板５の裏面５ｂに設けられた複数の外部端子である半田ボール６とを有しており、複数（ここでは２つ）のメモリチップ２は、配線基板５に積層された状態で内蔵されている。 The configuration of the SIP 1 will be described. The circuit board 5 has a main surface 5a and a back surface 5b opposite to the main surface 5a, a memory chip 2 as a plurality of first semiconductor chips each having a memory circuit, and an arithmetic processing function. The microcomputer chip 3 which is the second semiconductor chip and the solder balls 6 which are a plurality of external terminals provided on the back surface 5b of the wiring substrate 5 are provided, and a plurality of (here, two) memory chips 2 are It is built in a state of being laminated on the wiring board 5.

このように複数のメモリチップ２が配線基板５に内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積を低減することができ、ＳＩＰ１の小型化を図ることができる。 Since the plurality of memory chips 2 are incorporated in the wiring board 5 in this way, the area required for chip mounting on the wiring board 5 can be reduced, and the SIP 1 can be downsized. .

さらに、配線基板５上に半導体チップを積層したとしても、複数のメモリチップ２を配線基板５に内蔵している分、配線基板５上に積層する半導体チップの数を低減することが可能であるため、配線基板５上に複数のメモリチップを積層する構成に比較してＳＩＰ１の薄型化を図ることができる。 Further, even if the semiconductor chips are stacked on the wiring substrate 5, the number of semiconductor chips stacked on the wiring substrate 5 can be reduced as much as the plurality of memory chips 2 are built in the wiring substrate 5. Therefore, the SIP 1 can be made thinner than the configuration in which a plurality of memory chips are stacked on the wiring board 5.

なお、マイコンチップ３は、配線基板５の主面５ａ上に、バンプ電極３１を介してフリップチップ接続で実装されている。すなわち、その主面３ａを配線基板５の主面５ａと対向させた状態でフリップチップ接続されており、このフリップチップ接続部には、図３に示すように、例えばアンダーフィル４が充填されている。一方、マイコンチップ３の裏面３ｂは、上方を向いて露出している。 The microcomputer chip 3 is mounted on the main surface 5 a of the wiring substrate 5 by flip chip connection via the bump electrodes 31. That is, the flip chip connection is performed with the main surface 3a facing the main surface 5a of the wiring board 5, and the flip chip connection portion is filled with, for example, an underfill 4 as shown in FIG. Yes. On the other hand, the back surface 3b of the microcomputer chip 3 is exposed facing upward.

また、ＳＩＰ１の外部端子である複数の半田ボール６は、図２に示すように、配線基板５の裏面５ｂに設けられており、格子状に配置されている。したがって、ＳＩＰ１は、ＢＧＡ（Ball Grid Array)型の半導体装置である。 Further, as shown in FIG. 2, the plurality of solder balls 6 which are external terminals of the SIP 1 are provided on the back surface 5b of the wiring board 5, and are arranged in a grid pattern. Therefore, the SIP 1 is a BGA (Ball Grid Array) type semiconductor device.

また、配線基板５に積層された状態で内蔵された複数のメモリチップ２は、例えば、ダブル・データ・レート・シンクロナスＤＲＡＭ、不揮発性メモリまたはシンクロナスＤＲＡＭ等である。 Further, the plurality of memory chips 2 built in the state of being stacked on the wiring substrate 5 are, for example, a double data rate synchronous DRAM, a nonvolatile memory, a synchronous DRAM, or the like.

ここで、シンクロナスＤＲＡＭ（Dynamic Random Access Memory) は、ＳＤＲＡＭとも呼ばれ、外部バスインターフェースが一定周期のクロック信号に同期して動作するようにしたＤＲＡＭである。 Here, a synchronous DRAM (Dynamic Random Access Memory) is also called an SDRAM, and is a DRAM in which an external bus interface operates in synchronization with a clock signal having a fixed period.

また、ダブル・データ・レート・シンクロナスＤＲＡＭ（Double Data Rate SDRAM) は、ＳＤＲＡＭの同期タイミングを強化し、転送レートが２倍となるようにした高速対応のＳＤＲＡＭである。 A double data rate SDRAM (Double Data Rate SDRAM) is a high-speed SDRAM that enhances the synchronous timing of the SDRAM and doubles the transfer rate.

なお、ＳＩＰ１においては、マイコンチップ３は、システムの外部と、システムの内部に設けられたメモリチップ２との間を仲介してデータの入出力を制御している。すなわち、アドレス、コマンド、クロック等の情報を複数のメモリチップ２との間でやり取りしている。 Note that in the SIP 1, the microcomputer chip 3 controls data input / output through the mediation between the outside of the system and the memory chip 2 provided inside the system. That is, information such as addresses, commands, and clocks are exchanged with the plurality of memory chips 2.

ＳＩＰ１の配線基板５の主面５ａ上には、図３及び図７に示すように、マイコンチップ３とフリップチップ接続するための電極である複数のビアランド２９ａが周縁部に沿って並んで設けられている。さらに、主面５ａの中央付近には、電源／ＧＮＤ用のビアランド２９ｂが設けられている。 On the main surface 5a of the wiring board 5 of the SIP 1, as shown in FIGS. 3 and 7, a plurality of via lands 29a which are electrodes for flip-chip connection with the microcomputer chip 3 are provided along the peripheral edge. ing. Further, a power / GND via land 29b is provided near the center of the main surface 5a.

一方、配線基板５の裏面５ｂには、外部端子である半田ボール６と接続する複数の電極であるランド５ｃが設けられている。 On the other hand, the back surface 5b of the wiring board 5 is provided with lands 5c which are a plurality of electrodes connected to the solder balls 6 which are external terminals.

また、配線基板５は、図３に示すように３層構造となっており、第２ベース基板２１を間に介在してその上層と下層にそれぞれ第１半導体チップであるメモリチップ２が埋め込まれている。すなわち、間に第２ベース基板２１を介在させた状態でその上層の樹脂層１７に上側のメモリチップ２が配置され、かつ下層の樹脂層１７に下側のメモリチップ２が配置されており、基板内に２つのメモリチップ２が積層されている。その際、各層間は、配線基板５の厚さ方向に平行に設けられたスルーホール配線２３によって電気的に接続されている。また、各層において、複数の内部配線５ｄが基板の面方向に沿って設けられている。 Further, the wiring board 5 has a three-layer structure as shown in FIG. 3, and the memory chip 2 as the first semiconductor chip is embedded in the upper layer and the lower layer with the second base substrate 21 interposed therebetween. ing. That is, the upper memory chip 2 is disposed on the upper resin layer 17 with the second base substrate 21 interposed therebetween, and the lower memory chip 2 is disposed on the lower resin layer 17. Two memory chips 2 are stacked in the substrate. At that time, the respective layers are electrically connected by through-hole wirings 23 provided in parallel to the thickness direction of the wiring board 5. In each layer, a plurality of internal wirings 5d are provided along the surface direction of the substrate.

なお、第２ベース基板２１と、その上層の樹脂層１７（第１ベース基板１５も含む）と、下層の樹脂層１７（第１ベース基板１５も含む）は、それぞれほぼ同じ厚さに形成されている。言い換えると、第2ベース基板２１に設けられたスルーホール配線２３の長さと、その上層の樹脂層１７に設けられたスルーホール配線２３の長さと、下層の樹脂層１７に設けられたスルーホール配線２３の長さは、それぞれほぼ同じ長さに形成されている。これにより、上層の樹脂層１７に設けられたメモリチップ２から引き回される配線経路と、下層の樹脂層１７に設けられたメモリチップ２から引き回される配線経路が配線基板５の内部で等長化される。そして、２つの配線経路が共通化された後、配線基板５の主面５ａに形成されたマイコンチップ３と電気的に接続されるため、マイコンチップ３と複数のメモリチップ２との動作タイミングを合わせることが可能である。 The second base substrate 21, the upper resin layer 17 (including the first base substrate 15), and the lower resin layer 17 (including the first base substrate 15) are formed to have substantially the same thickness. ing. In other words, the length of the through-hole wiring 23 provided in the second base substrate 21, the length of the through-hole wiring 23 provided in the upper resin layer 17, and the through-hole wiring provided in the lower resin layer 17 Each of the lengths 23 is formed to have substantially the same length. As a result, the wiring path routed from the memory chip 2 provided in the upper resin layer 17 and the wiring path routed from the memory chip 2 provided in the lower resin layer 17 are formed inside the wiring substrate 5. Is isometric. After the two wiring paths are shared, the microcomputer chip 3 formed on the main surface 5a of the wiring board 5 is electrically connected, so that the operation timing between the microcomputer chip 3 and the plurality of memory chips 2 is adjusted. It is possible to match.

また、本実施の形態１のＳＩＰ１では、メモリチップ２と電気的に接続された複数の半田ボール６は、マイコンチップ３と電気的に接続された複数の半田ボール６の内側に配置されている。すなわち、図３に示すように、スルーホール配線２３を介してマイコンチップ３と直接電気的に接続された半田ボール６は、裏面５ｂの最外周に配列されている。また、スルーホール配線２３を介してメモリチップ２と直接電気的に接続された半田ボール６は、外側から２列目に配置されている。ただし、前記外側から２列目の一部には、ＮＣ（ノンコネクト）ピンが配置されていてもよい。 In the SIP 1 of the first embodiment, the plurality of solder balls 6 electrically connected to the memory chip 2 are arranged inside the plurality of solder balls 6 electrically connected to the microcomputer chip 3. . That is, as shown in FIG. 3, the solder balls 6 that are directly electrically connected to the microcomputer chip 3 through the through-hole wiring 23 are arranged on the outermost periphery of the back surface 5b. Also, the solder balls 6 that are directly electrically connected to the memory chip 2 via the through-hole wiring 23 are arranged in the second row from the outside. However, NC (non-connect) pins may be arranged in a part of the second row from the outside.

また、配線基板５には、必要に応じて、図４〜図６に示すようなキャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品が内蔵されていてもよい。その際、キャパシタ５ｅ、インダクタ５ｆあるいはアンテナが、配線基板５の配線の一部によって形成されていることにより、基板に内蔵が可能となる。配線基板５に内蔵されたチップ部品は、配線基板５内に形成された配線やスルーホール配線２３を介して、主に配線基板５上に搭載されたマイコンチップ３と電気的に接続されている。 Further, the wiring substrate 5 may incorporate chip parts such as a capacitor 5e, an inductor 5f, or an antenna as shown in FIGS. At that time, the capacitor 5e, the inductor 5f, or the antenna is formed by a part of the wiring of the wiring board 5, so that it can be built in the board. The chip component built in the wiring board 5 is electrically connected mainly to the microcomputer chip 3 mounted on the wiring board 5 through the wiring formed in the wiring board 5 and the through-hole wiring 23. .

例えば、図４に示すキャパシタ５ｅは、２層の配線を用いたものであり、ガードリング５ｋに接続された上層配線層の上部電極５ｈと、下層配線層の下部電極５ｉとをビア５ｊによって接続したキャパシタ５ｅである。また、図５に示す他のキャパシタ５ｇは、くし型電極と印刷誘電体とからなるものであり、レジスト開口５ｑに形成され、かつ第１配線５ｍに接続されたくし型電極５ｒと第２配線５ｎに接続されたくし型電極５ｒとが高誘電体５ｐ上に形成されたものである。さらに、図６は配線によって形成されたスパイラル状のインダクタ５ｆを示すものである。 For example, the capacitor 5e shown in FIG. 4 uses two layers of wiring, and the upper electrode 5h of the upper wiring layer connected to the guard ring 5k and the lower electrode 5i of the lower wiring layer are connected by the via 5j. This is the capacitor 5e. Further, another capacitor 5g shown in FIG. 5 is composed of a comb-shaped electrode and a printed dielectric, and is formed in the resist opening 5q and connected to the first wiring 5m and the second wiring 5n. A comb-shaped electrode 5r connected to is formed on the high dielectric 5p. Further, FIG. 6 shows a spiral inductor 5f formed by wiring.

このようなチップ部品を、図３に示すように、１層もしくは２層の配線を用いて形成する。さらに、ＳＩＰ１において、キャパシタ５ｅやインダクタ５ｆ等と電気的に接続された半田ボール６は、配線基板５上に配置されたマイコンチップ３を介さずにメモリチップ２と電気的に接続された半田ボール列（外側から２列目の半田ボール列）より内側に配置されている。すなわち、配線基板５において外周部付近には層間を接続するスルーホール配線２３が形成されているため、キャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品はチップ下部に形成され、したがって、これらのチップ部品と接続される半田ボール６も配線基板５の裏面５ｂの中央付近（チップ下部）に配置される。 Such a chip component is formed using one or two layers of wiring as shown in FIG. Further, in the SIP 1, the solder balls 6 electrically connected to the capacitors 5 e, the inductors 5 f, etc. are solder balls electrically connected to the memory chip 2 without going through the microcomputer chip 3 arranged on the wiring board 5. It is arranged inside the row (second solder ball row from the outside). That is, since the through-hole wiring 23 that connects the layers is formed in the vicinity of the outer periphery of the wiring board 5, chip components such as the capacitor 5e, the inductor 5f, and the antenna are formed in the lower portion of the chip. The solder ball 6 connected to the wiring board 5 is also arranged near the center of the back surface 5b of the wiring board 5 (lower part of the chip).

例えば、図２に示す半田ボール６の配列において、最外周の半田ボール列は、スルーホール配線２３を介して直接マイコンチップ３に繋がる半田ボール６であり、また、外側から２列目の半田ボール列は、スルーホール配線２３を介して直接メモリチップ２に繋がる半田ボール６である。さらに、外側から３列目の半田ボール列は、ＧＮＤや電源用の端子であり、外側から４列目以降の内側（図２に示す領域Ｐ）の半田ボール列を、キャパシタ５ｅ、インダクタ５ｆまたはアンテナ等のチップ部品用の端子として配置する。 For example, in the arrangement of the solder balls 6 shown in FIG. 2, the outermost solder ball row is the solder ball 6 directly connected to the microcomputer chip 3 through the through-hole wiring 23, and the second row of solder balls from the outside. The columns are solder balls 6 that are directly connected to the memory chip 2 through the through-hole wiring 23. Further, the third solder ball row from the outside is a terminal for GND or a power source, and the solder ball row on the inner side (region P shown in FIG. 2) after the fourth row from the outside is connected to the capacitor 5e, the inductor 5f or Arranged as terminals for chip parts such as antennas.

また、スルーホール配線２３を介してメモリチップ２のみと接続する半田ボール６を外側から２列目または３列目に配置してこれをテスト用端子としてもよい。 Alternatively, the solder balls 6 connected only to the memory chip 2 through the through-hole wiring 23 may be arranged in the second or third row from the outside and used as test terminals.

このように、半田ボール６の配列を、最外周と２列目以降の内側とで、マイコンチップ３に繋がる半田ボール６と、メモリチップ２に繋がる半田ボール６とを切り分けておくことにより、マイコンチップ３搭載前に内蔵の積層メモリチップ２のみのテスト（動作確認）を行うことができ、メモリチップ２のみの段階で不良品を除外することができる。また、テスト時も、それぞれの半田ボール６が纏まって配置されているため、テストも容易に行うことができる。 In this way, the arrangement of the solder balls 6 is divided into the solder balls 6 connected to the microcomputer chip 3 and the solder balls 6 connected to the memory chip 2 on the outermost periphery and the inner side of the second and subsequent rows, thereby reducing the microcomputer. Before the chip 3 is mounted, only the built-in stacked memory chip 2 can be tested (operation check), and defective products can be excluded at the stage of the memory chip 2 alone. Further, since the solder balls 6 are arranged together at the time of the test, the test can be easily performed.

また、メモリチップ２のみの段階で不良品を除外できるため、後から良品に対してマイコンチップ３を選択・搭載することができる。さらに、ＫＧＤ（Known Good Die）の使用が可能になる。 Further, since defective products can be excluded only at the stage of the memory chip 2, the microcomputer chip 3 can be selected and mounted on the non-defective product later. Furthermore, KGD (Known Good Die) can be used.

また、本実施の形態１のＳＩＰ１では、図１に示すように、複数のメモリチップ２は、それぞれの主面２ａが同じ方向を向いて積層され、かつ配線基板５に内蔵されている。すなわち、積層されたメモリチップ２それぞれの主面２ａが上方を向いている。 Further, in the SIP 1 according to the first embodiment, as shown in FIG. 1, the plurality of memory chips 2 are stacked with their main surfaces 2 a facing in the same direction and are built in the wiring board 5. That is, the main surface 2a of each of the stacked memory chips 2 faces upward.

さらに、図３に示すように、第２ベース基板２１の上層側の樹脂層１７（第１ベース基板１５も含む）の厚さと、第２ベース基板２１の厚さとを等しくすることにより、樹脂層１７に形成されたスルーホール配線２３と、第２ベース基板２１に形成されたスルーホール配線２３とを等しい長さ、すなわち等長化することができる。 Further, as shown in FIG. 3, the resin layer 17 on the upper layer side of the second base substrate 21 (including the first base substrate 15) and the thickness of the second base substrate 21 are made equal to each other. The through-hole wirings 23 formed in 17 and the through-hole wirings 23 formed in the second base substrate 21 can have the same length, that is, the same length.

例えば、図３に示す構造では、それぞれのメモリチップ２のパッド２ｃからＱ点までの配線の距離が、同じになる。 For example, in the structure shown in FIG. 3, the distance of the wiring from the pad 2c of each memory chip 2 to the Q point is the same.

したがって、それぞれのメモリチップ２のパッド２ｃからマイコンチップ３までの配線の距離も同じになり、マイコンチップ３−メモリチップ２間の配線の等長化を図ることができる。 Therefore, the wiring distance from the pad 2c of each memory chip 2 to the microcomputer chip 3 is the same, and the wiring between the microcomputer chip 3 and the memory chip 2 can be made equal in length.

さらに、複数のメモリチップ２とそれぞれのメモリチップ２に対応する半田ボール６とを接続するそれぞれの配線を等長化することができる。 Further, the lengths of the respective wirings connecting the plurality of memory chips 2 and the solder balls 6 corresponding to the respective memory chips 2 can be made equal.

これにより、メモリチップ２が高速対応のＳＤＲＡＭであるダブル・データ・レート・シンクロナスＤＲＡＭの場合であっても、動作のタイミングを合わせることが可能になり、ＳＩＰ１の性能を十分に発揮することができる。 As a result, even when the memory chip 2 is a double data rate synchronous DRAM, which is a high-speed compatible SDRAM, the operation timing can be synchronized and the performance of the SIP 1 can be fully exhibited. it can.

また、配線基板５上にマイコンチップ３と複数のメモリチップ２を搭載していた場合は、メモリチップ２の数だけマイコンチップ３と電気的に接続するための配線が必要であったため、クロストークノイズの発生を考慮して、配線基板５を小型化することが困難であった。これに対し、本実施の形態１では、複数のメモリチップ２から引き回される配線が、配線基板５の内部で（共通の端子から引き回される配線のみ）共通化され、配線基板５の主面５ａ上にスルーホール配線２３を介して引き回されるため、マイコンチップ３と電気的に接続するための配線の数が低減できる。これにより、配線の混在を緩和することができるため、配線基板５を小型化が可能となる。 In addition, when the microcomputer chip 3 and the plurality of memory chips 2 are mounted on the wiring board 5, wiring for electrically connecting to the microcomputer chip 3 as many as the number of the memory chips 2 is necessary. Considering the generation of noise, it is difficult to reduce the size of the wiring board 5. On the other hand, in the first embodiment, the wiring routed from the plurality of memory chips 2 is shared inside the wiring substrate 5 (only the wiring routed from the common terminal), and the wiring substrate 5 Since the main surface 5a is routed through the through-hole wiring 23, the number of wirings for electrical connection with the microcomputer chip 3 can be reduced. Thereby, since the mixture of wiring can be eased, the wiring board 5 can be reduced in size.

なお、図８は、変形例の外部端子の配列を示すものであり、例えば、配線基板内に、配線によって形成されるインダクタ５ｆ等のチップ部品が形成されていない場合には、配線基板５の裏面５ｂの中央付近のチップ部品用の外部端子は設けられていなくてもよく、その場合の外部端子の配列は、２列であっても、また３列であってもよい。 FIG. 8 shows an arrangement of external terminals according to a modified example. For example, when a chip component such as an inductor 5f formed by wiring is not formed in the wiring board, the wiring board 5 The external terminals for chip components near the center of the back surface 5b may not be provided, and the arrangement of the external terminals in that case may be two rows or three rows.

本実施の形態１のＳＩＰ１によれば、複数のメモリチップ２が配線基板５に内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積を低減することができる。その結果、複数の半導体チップを有するＳＩＰ１の小型化を図ることができる。 According to the SIP 1 of the first embodiment, since a plurality of memory chips 2 are built in the wiring board 5, the area required for chip mounting on the wiring board 5 can be reduced. As a result, the SIP 1 having a plurality of semiconductor chips can be downsized.

また、複数のメモリチップ２が配線基板５に積層された状態で内蔵されていることにより、配線基板５上でチップ実装のために必要となる面積をさらに低減することができる。これにより、ＳＩＰ１の小型化をさらに図ることができる。 In addition, since the plurality of memory chips 2 are built in a state of being stacked on the wiring substrate 5, the area required for chip mounting on the wiring substrate 5 can be further reduced. Thereby, size reduction of SIP1 can further be achieved.

また、配線基板５上には半導体チップを積層しないため、配線基板上に複数の半導体チップを積層する半導体装置に比較してＳＩＰ１の薄型化を図ることができる。 Further, since no semiconductor chip is stacked on the wiring substrate 5, the SIP 1 can be made thinner than a semiconductor device in which a plurality of semiconductor chips are stacked on the wiring substrate.

また、配線基板５に内蔵された複数のメモリチップ２は、それぞれの主面２ａが同じ方向を向いて積層されていることにより、それぞれのメモリチップ２から同じパターンで配線を引き出すことができ、さらに、第２ベース基板２１と樹脂層１７（第１ベース基板１５を含む）とを同じ厚さにすることにより、等長配線を容易に形成することができる。 In addition, the plurality of memory chips 2 built in the wiring board 5 can be drawn out in the same pattern from each memory chip 2 by laminating each main surface 2a in the same direction, Furthermore, by setting the second base substrate 21 and the resin layer 17 (including the first base substrate 15) to the same thickness, it is possible to easily form equal-length wiring.

その結果、複数のメモリチップ２を有するＳＩＰ１において、小型化・薄型化を実現しつつ複数のメモリチップ２の等長配線接続を可能にすることができる。 As a result, in the SIP 1 having a plurality of memory chips 2, it is possible to connect the plurality of memory chips 2 with equal length wiring while realizing a reduction in size and thickness.

次に、本実施の形態１のＳＩＰ１の組み立てについて説明する。 Next, the assembly of the SIP 1 of the first embodiment will be described.

まず、図９に示すように、Ｓｉベース７上にデバイス層８が形成され、さらにデバイス層８上にパッド２ｃと第１パッシベーション膜１０が形成され、かつ第１パッシベーション膜１０上に第２パッシベーション膜１１が形成されたデバイスにおいて、プローブ検査とヒューズ９の切断を行って良品のデバイスを取得する。 First, as shown in FIG. 9, the device layer 8 is formed on the Si base 7, the pad 2 c and the first passivation film 10 are formed on the device layer 8, and the second passivation is formed on the first passivation film 10. In the device on which the film 11 is formed, the probe inspection and the fuse 9 are cut to obtain a good device.

その後、図１０に示すように、パッド２ｃ及び第２パッシベーション膜１１上に電極層であるシード層１２を形成する。 Thereafter, as shown in FIG. 10, a seed layer 12 that is an electrode layer is formed on the pad 2 c and the second passivation film 11.

その後、図１１に示すように、シード層１２上にレジスト膜１３を形成し、その後、パッド２ｃ上のレジスト膜１３を所定形状で除去した後、パッド２ｃ上のシード層１２上にＣｕ電極１４を形成する。 Thereafter, as shown in FIG. 11, a resist film 13 is formed on the seed layer 12, and then the resist film 13 on the pad 2c is removed in a predetermined shape, and then the Cu electrode 14 is formed on the seed layer 12 on the pad 2c. Form.

その後、図１２に示すように、Ｃｕ電極１４の周囲のレジスト膜１３及びシード層１２を除去し、パッド２ｃ上のＣｕ電極１４を完成させる。なお、Ｃｕ電極１４の形成についてはスパッタ法等の他の方法で形成してもよい。 Thereafter, as shown in FIG. 12, the resist film 13 and the seed layer 12 around the Cu electrode 14 are removed, and the Cu electrode 14 on the pad 2c is completed. The Cu electrode 14 may be formed by other methods such as sputtering.

その後、図１３に示すように、Ｓｉベース裏面を研磨して薄膜化デバイス３３を形成する。 Thereafter, as shown in FIG. 13, the Si base back surface is polished to form the thinned device 33.

その後、図１４（ａ）に示すように、多連の第１ベース基板１５を準備する。第１ベース基板１５上には、キャパシタ５ｅやインダクタ５ｆやアンテナや電源層やＧＮＤ層等が第１パターン１６（配線）によって形成されていてもよい。 Thereafter, as shown in FIG. 14A, multiple first base substrates 15 are prepared. On the first base substrate 15, a capacitor 5e, an inductor 5f, an antenna, a power supply layer, a GND layer, and the like may be formed by a first pattern 16 (wiring).

その後、図１４（ｂ）に示すように、第１ベース基板１５上に樹脂層１７と、凹部であるキャビティ１７ａを形成する。 Thereafter, as shown in FIG. 14B, a resin layer 17 and a cavity 17 a that is a recess are formed on the first base substrate 15.

その後、図１３で形成した薄膜化デバイス３３をダイシングによって個片化してメモリチップ２とし、図１５に示すように、メモリチップ２を第１ベース基板１５上に形成したキャビティ１７ａ内に配置し、ダイボンド材１８で固着する。 Thereafter, the thin film forming device 33 formed in FIG. 13 is separated into pieces by dicing to form the memory chip 2, and the memory chip 2 is disposed in the cavity 17a formed on the first base substrate 15, as shown in FIG. It is fixed with a die bond material 18.

その後、キャビティ１７ａ内において、図１６に示すようにメモリチップ２上にエポキシ樹脂等からなるビルドアップ材１９を充填し、その後、メモリチップ２のパッド２ｃ上のＣｕ電極１４の上部を開口する。 Thereafter, in the cavity 17a, as shown in FIG. 16, the memory chip 2 is filled with a build-up material 19 made of epoxy resin or the like, and then the upper portion of the Cu electrode 14 on the pad 2c of the memory chip 2 is opened.

その後、図１７に示すように、レーザ加工等によって樹脂層１７の所定箇所にスルーホール２２を形成する。 Thereafter, as shown in FIG. 17, through-holes 22 are formed at predetermined positions of the resin layer 17 by laser processing or the like.

その後、図１８に示すように、めっきによってスルーホール２２内にスルーホール配線２３を形成するとともに、Ｃｕ電極１４に接続する配線パターンである第２パターン２０を形成する。 Thereafter, as shown in FIG. 18, through-hole wiring 23 is formed in the through-hole 22 by plating, and a second pattern 20 that is a wiring pattern connected to the Cu electrode 14 is formed.

その後、図１９に示すように、第２ベース基板２１を準備する。ここで、第２ベース基板２１は、樹脂層１７（第１ベース基板１５を含む）とほぼ同じ厚さであり、第２ベース基板２１の所定箇所にスルーホール配線２３と、このスルーホール配線２３に接続されるビアパッド２４及び配線パターン２５を形成する。 Thereafter, as shown in FIG. 19, a second base substrate 21 is prepared. Here, the second base substrate 21 has substantially the same thickness as the resin layer 17 (including the first base substrate 15), and a through-hole wiring 23 and a through-hole wiring 23 at a predetermined position of the second base substrate 21. A via pad 24 and a wiring pattern 25 connected to are formed.

その後、図２０に示すように、第２ベース基板２１の表裏両面に、それぞれメモリチップ２が埋め込まれた樹脂層１７（第１ベース基板１５を含む）を配置し、加熱プレス等によって第２ベース基板２１と表裏両面の樹脂層１７とをそれぞれ接着する。その際、第２ベース基板２１の表裏両面のメモリチップ２の主面２ａが同じ方向を向くように樹脂層１７と第２ベース基板２１とを接着する。 Thereafter, as shown in FIG. 20, resin layers 17 (including the first base substrate 15) in which the memory chips 2 are embedded are arranged on both the front and back surfaces of the second base substrate 21, and the second base is formed by a heating press or the like. The substrate 21 and the resin layers 17 on both the front and back surfaces are bonded to each other. At this time, the resin layer 17 and the second base substrate 21 are bonded so that the main surfaces 2a of the memory chips 2 on both the front and back surfaces of the second base substrate 21 face the same direction.

これにより、第２ベース基板２１を間に介在させた状態でメモリチップ２が積層されるとともに、上下のメモリチップ２の等長配線を行うことができる。 As a result, the memory chips 2 can be stacked with the second base substrate 21 interposed therebetween, and the equal length wiring of the upper and lower memory chips 2 can be performed.

その後、図２１に示すように、ビルドアップ材２６，２８によって絶縁層及びパターン層を形成して、フリップチップ接続用のビアランド２７，２９ａ，２９ｂと、半田ボール６接続用のランド５ｃを形成する。 Thereafter, as shown in FIG. 21, the insulating layer and the pattern layer are formed by the build-up materials 26 and 28, and the via lands 27, 29a and 29b for connecting the flip chip and the lands 5c for connecting the solder ball 6 are formed. .

その後、図２２に示すように、レジスト膜３０を形成した後、マイコンチップ３をフリップチップ接続し、さらに半田ボール６の接続、マイコンチップ３の下部へのアンダーフィル４の充填等を行ってＳＩＰ１の組み立て完了となる。 Thereafter, as shown in FIG. 22, after the resist film 30 is formed, the microcomputer chip 3 is flip-chip connected, the solder balls 6 are connected, the underfill 4 is filled in the lower part of the microcomputer chip 3, and the SIP 1 is formed. The assembly is complete.

次に、図２３は、変形例のＳＩＰ１を示すものであり、内蔵されたメモリチップ２の裏面２ｂにＧＮＤ層または電源層等のプレーン層３２（放熱板）が形成されているものである。メモリチップ２の裏面２ｂにＧＮＤ層または電源層等のプレーン層３２が形成されていることにより、ＳＩＰ１の放熱性の向上を図ることができる。 Next, FIG. 23 shows a modified SIP 1 in which a plane layer 32 (heat radiating plate) such as a GND layer or a power supply layer is formed on the back surface 2 b of the built-in memory chip 2. Since the ground layer 32 such as the GND layer or the power supply layer is formed on the back surface 2b of the memory chip 2, the heat dissipation of the SIP 1 can be improved.

なお、ＧＮＤ層や電源層等のプレーン層３２の形成については、図１４（ａ）に示す第１ベース基板１５の表面に予め形成しておくことが好ましい。 Note that the plane layer 32 such as the GND layer or the power supply layer is preferably formed in advance on the surface of the first base substrate 15 shown in FIG.

（実施の形態２）
図２４は本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図、図２５〜図３１は図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図３２は本発明の実施の形態２の変形例の半導体装置の構造を模式的に示す断面図である。 (Embodiment 2)
FIG. 24 is a cross-sectional view schematically showing an example of the structure of the semiconductor device according to the second embodiment of the present invention, and FIGS. 25 to 31 are diagrams showing an example of a built-in chip stacking method in the assembly of the semiconductor device shown in FIG. FIG. 32 is a cross-sectional view schematically showing a structure of a semiconductor device according to a modification of the second embodiment of the present invention.

図２４に示す本実施の形態２の半導体装置は、実施の形態１のＳＩＰ１と同様に、複数（ここでは２つ）のメモリチップ２が配線基板５に内蔵され、かつ積層されたＳＩＰ３４であり、配線基板５上にはマイコンチップ３がフリップチップ接続によって搭載されている。 The semiconductor device according to the second embodiment shown in FIG. 24 is a SIP 34 in which a plurality (two in this case) of memory chips 2 are built in the wiring board 5 and stacked, similarly to the SIP 1 according to the first embodiment. The microcomputer chip 3 is mounted on the wiring board 5 by flip chip connection.

なお、ＳＩＰ３４では、内蔵されたメモリチップ２それぞれの裏面２ｂが向かい合って積層されている。 In the SIP 34, the back surfaces 2b of the built-in memory chips 2 are stacked so as to face each other.

したがって、図３２の変形例に示すように、２つのメモリチップ２の間にＧＮＤ層または電源層等のプレーン層３２（放熱板）を配置することも可能であり、このようにプレーン層３２を配置することにより、ＳＩＰ３４の放熱性を向上できる。 Therefore, as shown in the modification of FIG. 32, it is also possible to dispose a plane layer 32 (heat sink) such as a GND layer or a power supply layer between the two memory chips 2. By disposing, the heat dissipation of the SIP 34 can be improved.

ここで、プレーン層３２が設けられたＳＩＰ３４の例を取り上げてその組み立て方法を説明する。 Here, an example of the SIP 34 provided with the plane layer 32 will be taken and the assembling method will be described.

まず、図２５に示すように、内部に前記プレーン層３２に相当する第１パターン１６が埋め込まれた第１ベース基板１５を準備する。 First, as shown in FIG. 25, a first base substrate 15 in which a first pattern 16 corresponding to the plane layer 32 is embedded is prepared.

その後、図２６に示すように、第１ベース基板１５の表裏両面に樹脂層１７及びキャビティ１７ａを形成する。 Thereafter, as shown in FIG. 26, the resin layer 17 and the cavity 17 a are formed on both the front and back surfaces of the first base substrate 15.

その後、図２７に示すように、表裏両面のキャビティ１７ａにそれぞれメモリチップ２をダイボンド材１８を介して固着する。その際、それぞれのメモリチップ２の裏面２ｂを第１ベース基板１５に固着することにより、メモリチップ２それぞれの裏面２ｂを向かい合わせて積層することができる。 Thereafter, as shown in FIG. 27, the memory chip 2 is fixed to the cavities 17 a on both the front and back surfaces through the die bonding material 18. At this time, the back surface 2b of each memory chip 2 is fixed to the first base substrate 15, so that the back surface 2b of each memory chip 2 can be stacked facing each other.

その後、表裏両面のキャビティ１７ａ内で、図２８に示すようにそれぞれメモリチップ２上にビルドアップ材１９を充填して絶縁層を形成、その後、パッド２ｃ上のＣｕ電極１４の上方を開口する。 Thereafter, in the cavities 17a on both the front and back surfaces, as shown in FIG. 28, the memory chip 2 is filled with the build-up material 19 to form an insulating layer, and then the upper part of the Cu electrode 14 on the pad 2c is opened.

その後、図２９に示すように、樹脂層１７の所定箇所にスルーホール２２を形成し、その後、図３０に示すように、めっきによってスルーホール２２内にスルーホール配線２３を形成するとともに、表裏両面のＣｕ電極１４に対してこれに接続する配線パターンである第２パターン２０を形成する。 Thereafter, as shown in FIG. 29, through holes 22 are formed at predetermined positions of the resin layer 17, and then through hole wirings 23 are formed in the through holes 22 by plating as shown in FIG. A second pattern 20 which is a wiring pattern connected to the Cu electrode 14 is formed.

その後、図３１に示すように、ビルドアップ材２６，２８によって絶縁層及びパターン層を形成して、フリップチップ接続用のビアランド２７，２９ａ，２９ｂと、半田ボール６接続用のランド５ｃを形成する。その後、レジスト膜３０を形成した後、マイコンチップ３をフリップチップ接続し、さらに半田ボール６の接続、マイコンチップ３の下部へのアンダーフィル４の充填等を行ってＳＩＰ３４の組み立て完了となる。 Thereafter, as shown in FIG. 31, insulating layers and pattern layers are formed by build-up materials 26 and 28, and via lands 27, 29a and 29b for flip chip connection and lands 5c for connecting solder balls 6 are formed. . Thereafter, after the resist film 30 is formed, the microcomputer chip 3 is flip-chip connected, the solder balls 6 are connected, the underfill 4 is filled in the lower part of the microcomputer chip 3, and the assembly of the SIP 34 is completed.

ＳＩＰ３４では、上層の樹脂層１７のメモリチップ２のパッド２ｃに繋がるスルーホール配線２３と、下層の樹脂層１７のメモリチップ２のパッド２ｃに繋がるスルーホール配線２３とが、図３１に示すＲ部で接続されており、両方のスルーホール配線２３の長さが等しいことにより、等長配線を実現している。 In the SIP 34, the through-hole wiring 23 connected to the pad 2c of the memory chip 2 of the upper resin layer 17 and the through-hole wiring 23 connected to the pad 2c of the memory chip 2 of the lower resin layer 17 include the R portion shown in FIG. Since the lengths of both through-hole wirings 23 are equal to each other, an equal-length wiring is realized.

本実施の形態２のＳＩＰ３４では、積層される２つのメモリチップ２間に、実施の形態１のＳＩＰ１に示すような第２ベース基板２１が介在されないため、ＳＩＰ３４をさらに薄く形成することができる。 In the SIP 34 of the second embodiment, since the second base substrate 21 as shown in the SIP 1 of the first embodiment is not interposed between the two stacked memory chips 2, the SIP 34 can be formed even thinner.

また、ＳＩＰ３４の組み立てにおいて、第２ベース基板２１を用いないため工程数を削減することができ、その結果、ＳＩＰ３４の組み立てを容易にすることができる。 In addition, since the second base substrate 21 is not used in the assembly of the SIP 34, the number of processes can be reduced, and as a result, the assembly of the SIP 34 can be facilitated.

本実施の形態２のＳＩＰ３４のその他の構成と、ＳＩＰ３４によって得られるその他の効果については、前記実施の形態１のＳＩＰ１と同様であるため、その重複説明は省略する。 The other configuration of the SIP 34 of the second embodiment and the other effects obtained by the SIP 34 are the same as those of the SIP 1 of the first embodiment, and a duplicate description thereof is omitted.

（実施の形態３）
図３３は本発明の実施の形態３の半導体装置の構造の一例を示す拡大部分断面図である。 (Embodiment 3)
FIG. 33 is an enlarged partial sectional view showing an example of the structure of the semiconductor device according to the third embodiment of the present invention.

本実施の形態３のＳＩＰ３５は、配線基板５の内部で複数（ここでは２つ）のメモリチップ２が積層されたものであり、メモリチップ２それぞれは、主面２ａと裏面２ｂに開口する貫通孔２ｄを有するとともに、貫通孔２ｄに導体２ｅが埋め込まれているものである。 The SIP 35 according to the third embodiment is formed by stacking a plurality (here, two) of memory chips 2 inside the wiring board 5, and each of the memory chips 2 penetrates through the main surface 2 a and the back surface 2 b. A hole 2d is provided, and a conductor 2e is embedded in the through hole 2d.

ＳＩＰ３５のメモリチップ２は、その裏面２ｂ側が研磨（バックグラインディング）されて形成された厚さ３０〜４０μｍ程度の薄型のものである。 The memory chip 2 of the SIP 35 is a thin chip having a thickness of about 30 to 40 μm formed by polishing (back grinding) on the back surface 2b side.

したがって、２つのメモリチップ２を同じ方向に向けて積層して接続しただけであるが、これにより、上層のメモリチップ２のパッド２ｃと、下層のメモリチップ２のパッド２ｃとを導体２ｆを介して電気的に接続することができ、等長配線を行うことが可能になる。 Therefore, the two memory chips 2 are simply stacked and connected in the same direction, and as a result, the pad 2c of the upper memory chip 2 and the pad 2c of the lower memory chip 2 are connected via the conductor 2f. Therefore, it is possible to connect the same length.

また、複数のメモリチップ２が内蔵され、かつ積層されていることにより、ＳＩＰ３５の小型化・薄型化を図ることができる。 In addition, since the plurality of memory chips 2 are built in and stacked, the SIP 35 can be reduced in size and thickness.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

例えば、前記実施の形態１〜３では、半導体装置の配線基板５内に２つのメモリチップ２が積層されている場合を説明したが、メモリチップ２の積層数は、２つ以上であれば何層であってもよい。 For example, in the first to third embodiments, the case where two memory chips 2 are stacked in the wiring substrate 5 of the semiconductor device has been described. However, what is necessary is that the number of stacked memory chips 2 is two or more. It may be a layer.

また、配線基板５に内蔵される複数のメモリチップ２は、必ずしも積層されていなくてもよく、複数のメモリチップ２が平置きで内蔵されていてもよい。 In addition, the plurality of memory chips 2 built in the wiring board 5 do not necessarily have to be stacked, and the plurality of memory chips 2 may be built in flat.

また、マイコンチップ３は、必ずしも配線基板５上に搭載されていなくてもよく、複数のメモリチップ２といっしょに配線基板５に内蔵されていてもよい。 Further, the microcomputer chip 3 does not necessarily have to be mounted on the wiring board 5, and may be built in the wiring board 5 together with the plurality of memory chips 2.

また、システムの高速化に伴い、マイコンチップ３における発熱量が大きくなるため、マイコンチップ３の裏面には放熱板、放熱フィン、またはファンを搭載してもよい。これにより、半導体装置の放熱性を向上することが可能である。 Further, as the system speed increases, the amount of heat generated in the microcomputer chip 3 increases. Therefore, a heat radiating plate, a heat radiating fin, or a fan may be mounted on the back surface of the microcomputer chip 3. Thereby, it is possible to improve the heat dissipation of the semiconductor device.

また、マイコンチップ３は、フリップチップ接続で実装されていなくてもよく、マイコンチップ３の裏面３ｂを配線基板５の主面５ａと対向させた状態で実装し、ボンディングワイヤを介して配線基板５上の電極と電気的に接続してもよい。 The microcomputer chip 3 does not have to be mounted by flip chip connection. The microcomputer chip 3 is mounted with the back surface 3b of the microcomputer chip 3 facing the main surface 5a of the wiring substrate 5, and the wiring substrate 5 is connected via bonding wires. It may be electrically connected to the upper electrode.

本発明は、複数の半導体チップを有する半導体装置に好適である。 The present invention is suitable for a semiconductor device having a plurality of semiconductor chips.

本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the structure of the semiconductor device of Embodiment 1 of this invention. 図１に示す半導体装置の外部端子の詳細配列の一例を示す裏面図である。FIG. 2 is a back view showing an example of a detailed arrangement of external terminals of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の詳細構造を示す拡大部分断面図である。FIG. 2 is an enlarged partial sectional view showing a detailed structure of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の配線基板に内蔵されるキャパシタの構造の一例を示す平面図である。FIG. 2 is a plan view showing an example of a structure of a capacitor built in the wiring board of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の配線基板に内蔵される他のキャパシタの構造の一例を示す平面図である。FIG. 7 is a plan view showing an example of the structure of another capacitor built in the wiring board of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の配線基板に内蔵されるインダクタの構造の一例を示す平面図である。FIG. 2 is a plan view showing an example of a structure of an inductor built in the wiring board of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の配線基板の主面のフリップチップ接続用の端子配列の一例を示す平面図である。FIG. 2 is a plan view showing an example of a terminal arrangement for flip chip connection on the main surface of the wiring board of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の変形例の外部端子の配列を示す裏面図である。FIG. 10 is a back view showing an arrangement of external terminals of a modification of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing an example of a method for forming a built-in chip in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing an example of a method for forming a built-in chip in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing an example of a method for forming a built-in chip in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing an example of a method for forming a built-in chip in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。FIG. 3 is a partial cross-sectional view showing an example of a method for forming a built-in chip in the assembly of the semiconductor device shown in FIG. 1. （ａ),（ｂ）は図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。(A), (b) is a fragmentary sectional view which shows an example of the chip embedding method in the assembly of the semiconductor device shown in FIG. 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a chip embedding method in assembling the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a chip embedding method in assembling the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a chip embedding method in assembling the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a chip embedding method in assembling the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a built-in chip stacking method in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a built-in chip stacking method in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a built-in chip stacking method in the assembly of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 2 is a partial cross-sectional view showing an example of a built-in chip stacking method in the assembly of the semiconductor device shown in FIG. 1. 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device of the modification of Embodiment 1 of this invention. 本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the structure of the semiconductor device of Embodiment 2 of this invention. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 図２４に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。FIG. 25 is a partial cross-sectional view illustrating an example of a built-in chip stacking method in the assembly of the semiconductor device illustrated in FIG. 24. 本発明の実施の形態２の変形例の半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device of the modification of Embodiment 2 of this invention. 本発明の実施の形態３の半導体装置の構造の一例を示す拡大部分断面図である。It is an expanded partial sectional view which shows an example of the structure of the semiconductor device of Embodiment 3 of this invention.

符号の説明Explanation of symbols

１ＳＩＰ（半導体装置）
２メモリチップ（第１半導体チップ）
２ａ主面
２ｂ裏面
２ｃパッド
２ｄ貫通孔
２ｅ，２ｆ導体
３マイコンチップ（第２半導体チップ）
３ａ主面
３ｂ裏面
４アンダーフィル
５配線基板
５ａ主面
５ｂ裏面
５ｃランド
５ｄ内部配線
５ｅキャパシタ
５ｆインダクタ
５ｇ他のキャパシタ
５ｈ上部電極
５ｉ下部電極
５ｊビア
５ｋガードリング
５ｍ第１配線
５ｎ第２配線
５ｐ高誘電体
５ｑレジスト開口
５ｒくし型電極
６半田ボール（外部端子）
７Ｓｉベース
８デバイス層
９ヒューズ
１０第１パッシベーション膜
１１第２パッシベーション膜
１２シード層
１３レジスト膜
１４Ｃｕ電極
１５第１ベース基板
１６第１パターン
１７樹脂層
１７ａキャビティ
１８ダイボンド材
１９ビルドアップ材
２０第２パターン
２１第２ベース基板
２２スルーホール
２３スルーホール配線
２４ビアパッド
２５配線パターン
２６，２８ビルドアップ材
２７，２９ａ，２９ｂビアランド
３０レジスト膜
３１バンプ電極
３２プレーン層
３３薄膜化デバイス
３４，３５ＳＩＰ（半導体装置） 1 SIP (semiconductor device)
2 Memory chip (first semiconductor chip)
2a Main surface 2b Back surface 2c Pad 2d Through hole 2e, 2f Conductor 3 Microcomputer chip (second semiconductor chip)
3a main surface 3b back surface 4 underfill 5 wiring board 5a main surface 5b back surface 5c land 5d internal wiring 5e capacitor 5f inductor 5g other capacitor 5h upper electrode 5i lower electrode 5j via 5k guard ring 5m first wiring 5n second wiring 5p high Dielectric 5q Resist opening 5r Comb electrode 6 Solder ball (external terminal)
7 Si base 8 Device layer 9 Fuse 10 First passivation film 11 Second passivation film 12 Seed layer 13 Resist film 14 Cu electrode 15 First base substrate 16 First pattern 17 Resin layer 17 a Cavity 18 Die bond material 19 Build-up material 20 First 2 patterns 21 2nd base substrate 22 Through hole 23 Through hole wiring 24 Via pad 25 Wiring pattern 26, 28 Build-up material 27, 29a, 29b Via land 30 Resist film 31 Bump electrode 32 Plain layer 33 Thinning device 34, 35 SIP (semiconductor) apparatus)

Claims

第１上面、及び前記第１上面とは反対側の第１下面を有する第１ベース基板と、
第１主面、前記第１主面に形成された第１パッド、及び前記第１主面とは反対側の第１裏面を有し、前記第１ベース基板上に配置された第１半導体チップと、
前記第１半導体チップを封止する第１ビルドアップ材と、
前記第１パッドと電気的に接続された第１パターンと、
第２上面、及び前記第２上面とは反対側の第２下面を有し、前記第１半導体チップ上に配置された第２ベース基板と、
第２主面、前記第２主面に形成された第２パッド、及び前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップの前記第１主面と同一方向を向くように、前記第２ベース基板上に配置された第２半導体チップと、
前記第２半導体チップを封止する第２ビルドアップ材と、
前記第２パッドと電気的に接続された第２パターンと、
前記第２半導体チップ上に配置されたレジスト膜と、
前記第１パターン及び前記第２パターンと電気的に接続された第３パターンと、
前記第３パターンと電気的に接続され、前記第１ベース基板の前記第１下面側に配置された複数の外部端子と、
を含み、
前記第１半導体チップは、前記第１裏面が前記第１ベース基板の前記上面と対向するように、前記第１ベース基板上に配置され、
前記第１ビルドアップ材は、前記第１半導体チップの前記第１パッドが露出するように、前記第１半導体チップを封止しており、
前記第１パターンは、前記第１ビルドアップ材上に配置され、
前記第２ベース基板は、前記第１パターン上に配置され、
前記第２半導体チップは、前記第２裏面が前記第２ベース基板の前記第２上面と対向するように、前記第２ベース基板上に配置され、
前記第２ビルドアップ材は、前記第２半導体チップの前記第２パッドが露出するように、前記第２半導体チップを封止しており、
前記第２パターンは、前記第２ビルドアップ材上に配置され、
前記レジスト膜は、前記第２パターン上に配置され、
前記第２パターン上には、ビルドアップ材を介してビアランドが配置されており、
前記ビアランドは、前記第３パターンと電気的に接続されており、
前記ビアランドの一部は、前記レジスト膜から露出されており、
前記レジスト膜上には、複数の第３パッドを有する第３半導体チップが配置され、
前記第１ビルドアップ材内、前記第２ベース基板内及び前記第２ビルドアップ材内には、第４パターンが形成されており、
前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記ビアランドの前記一部と電気的に接続され、
前記第３半導体チップの前記複数の第３パッドのうちの一つは、前記第４パターンを介して前記複数の外部端子と電気的に接続されていることを特徴とする半導体装置。 A first base substrate having a first upper surface and a first lower surface opposite to the first upper surface;
A first semiconductor chip having a first main surface, a first pad formed on the first main surface, and a first back surface opposite to the first main surface and disposed on the first base substrate When,
A first buildup material for sealing the first semiconductor chip;
A first pattern electrically connected to the first pad;
A second base substrate having a second upper surface and a second lower surface opposite to the second upper surface and disposed on the first semiconductor chip;
A second main surface; a second pad formed on the second main surface; and a second back surface opposite to the second main surface, wherein the second main surface is the first surface of the first semiconductor chip. A second semiconductor chip disposed on the second base substrate so as to face the same direction as one main surface;
A second buildup material for sealing the second semiconductor chip;
A second pattern electrically connected to the second pad;
A resist film disposed on the second semiconductor chip;
A third pattern electrically connected to the first pattern and the second pattern;
A plurality of external terminals electrically connected to the third pattern and disposed on the first lower surface side of the first base substrate;
Only including,
The first semiconductor chip is disposed on the first base substrate such that the first back surface faces the top surface of the first base substrate;
The first buildup material seals the first semiconductor chip so that the first pad of the first semiconductor chip is exposed;
The first pattern is disposed on the first buildup material,
The second base substrate is disposed on the first pattern,
The second semiconductor chip is disposed on the second base substrate such that the second back surface faces the second upper surface of the second base substrate,
The second buildup material seals the second semiconductor chip so that the second pad of the second semiconductor chip is exposed;
The second pattern is disposed on the second buildup material,
The resist film is disposed on the second pattern,
Via land is arranged on the second pattern via a build-up material,
The via land is electrically connected to the third pattern;
A part of the via land is exposed from the resist film,
A third semiconductor chip having a plurality of third pads is disposed on the resist film,
A fourth pattern is formed in the first buildup material, in the second base substrate and in the second buildup material,
One of the plurality of third pads of the third semiconductor chip is electrically connected to the part of the via land,
One of the plurality of third pads of the third semiconductor chip is electrically connected to the plurality of external terminals through the fourth pattern .

請求項１記載の半導体装置において、
前記第１半導体チップ及び前記第２半導体チップは、メモリ回路を有しており、
前記第３半導体チップは、演算処理機能を有しており、
前記複数の外部端子の一つは、前記第４パターン、前記第３半導体チップ及び前記第３パターンを介して、前記第１半導体チップ及び前記第２半導体チップと電気的に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1 ,
The first semiconductor chip and the second semiconductor chip have a memory circuit,
The third semiconductor chip has an arithmetic processing function,
One of the plurality of external terminals is electrically connected to the first semiconductor chip and the second semiconductor chip via the fourth pattern, the third semiconductor chip, and the third pattern. A featured semiconductor device.

請求項２記載の半導体装置において、
前記第３パターンは、前記第２ベース基板内に形成され、前記第１パターンと電気的に接続された第１スルーホール配線と、前記第２ビルドアップ材内に形成され、前記第２パターンと電気的に接続された第２スルーホール配線とを有し、
前記第２ベース基板の厚さは、前記第２ビルドアップ材の厚さとほぼ同じ厚さであることを特徴とする半導体装置。 The semiconductor device according to claim 2 ,
The third pattern is formed in the second base substrate, is electrically connected to the first pattern, is formed in the second buildup material, and is formed in the second pattern. A second through-hole wiring electrically connected,
A thickness of the second base substrate is substantially the same as a thickness of the second buildup material.

請求項３記載の半導体装置において、
前記第１半導体チップ及び前記第２半導体チップは、ダブル・データ・レート・シンクロナスＤＲＡＭであることを特徴とする半導体装置。 The semiconductor device according to claim 3 .
The semiconductor device, wherein the first semiconductor chip and the second semiconductor chip are double data rate synchronous DRAMs.

請求項４記載の半導体装置において、
前記第１半導体チップと前記第２半導体チップとの間には、プレーン層が配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 4 .
A semiconductor device, wherein a plane layer is disposed between the first semiconductor chip and the second semiconductor chip.

請求項５記載の半導体装置において、
前記プレーン層は、ＧＮＤ層であることを特徴とする半導体装置。 The semiconductor device according to claim 5 .
The semiconductor device, wherein the plane layer is a GND layer.

請求項６記載の半導体装置において、
前記第３半導体チップは、前記複数の第３パッドが形成された第３主面と、前記第３主面とは反対側の第４主面とを有し、
前記第３半導体チップは、前記第３主面が前記レジスト膜と対向するように、前記レジスト膜上に配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 6 .
The third semiconductor chip has a third main surface on which the plurality of third pads are formed, and a fourth main surface opposite to the third main surface,
The semiconductor device, wherein the third semiconductor chip is disposed on the resist film such that the third main surface faces the resist film.