JP5014772B2 - 電流モード制御型スイッチングレギュレータ - Google Patents
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Description
そこで、これらの欠点を克服する技術として、近年、電流モード制御方式のスイッチングレギュレータが多く用いられるようになってきた。しかし、電流モード制御方式のスイッチングレギュレータでは、PWM制御のオンデューティサイクルが50%を超えるとサブハーモニック発振を起こし、制御不能になることが知られている。この対策として、通常、PWM制御にスロープ補償を行ってサブハーモニック発振を防止していた。
図7において、スイッチングトランジスタ105がオンすることにより、インダクタ104、平滑用コンデンサ102及び負荷101に電力が供給され、スイッチングトランジスタ105がオフすると、インダクタ104及び平滑用コンデンサ102に蓄えられたエネルギーが負荷101に供給される。電流−電圧変換回路106は、インピーダンスRsenseを有しており、インダクタ104に流れる電流iLを該インピーダンスRsenseで電圧変換した変換電圧Vsense(=Rsense×iL)を出力する。
前記のようなサブハーモニック発振を防止するには、スロープ電圧Vsの傾きがスイッチングトランジスタ105がオフしたときのインダクタ電流iLの傾きの1/2以上になるようにスロープ補償を行う必要があった。
diL/dt=(Vin−Vout)/L………………(a)
diL/dt=−Vout/L………………(b)
鋸歯状波電圧Vrampの傾きをスロープ補償Irampとすると、このときのスロープ補償Irampは、下記(c)式のようになる。
Iramp>Vout/2/L×Rsense………………(c)
diL/dt=Vin/L………………(d)
diL/dt=−(Vout−Vin)/L………………(e)
Iramp>(Vout−Vin)/L/2×Rsense…………(f)
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧を所定の比率で分圧した分圧電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチング素子がオフして遮断状態になったときの前記インダクタに流れる電流変化量の1/2以上の傾きになるように、前記入力電圧が大きいほど前記傾斜を大きくしてスロープ電圧を生成するようにして、前記入力電圧に応じた傾斜のスロープ電圧を生成し出力するスロープ電圧生成回路部と、
前記誤差増幅回路部からの出力電圧と該スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成し、該パルス信号に応じて前記スイッチング素子のスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
一端が前記入力電圧に接続されたコンデンサと、
一端が該コンデンサの他端に接続された抵抗と、
該抵抗の他端と接地電圧との間に接続され、前記入力電圧に応じた電流を流す電流源と、
前記スイッチング素子がオンして導通状態になってから所定時間、前記コンデンサの他端に前記スイッチング素子の出力端の電圧を印加する電圧供給回路と、
前記スイッチング素子がオフして遮断状態になると、前記コンデンサに充電された電荷を放電させる放電回路と、
を備え、
前記抵抗と前記電流源との接続部から前記スロープ電圧を出力するものである。
前記誤差増幅回路部からの出力電圧と前記スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成して出力する電圧比較回路と、
所定のパルス幅のクロック信号を生成して出力する発振回路と、
前記スイッチング素子をオンさせるための該発振回路からのクロック信号が入力されると共に前記スイッチング素子をオフさせるための前記電圧比較回路からのパルス信号が入力され、該クロック信号及び該パルス信号に応じて前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記電圧供給回路は、前記発振回路からのクロック信号に応じて、前記コンデンサの他端に前記スイッチング素子の出力端の電圧を印加するようにした。
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧を所定の比率で分圧した分圧電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチング素子がオフして遮断状態になったときの前記インダクタに流れる電流変化量の1/2以上の傾きになるように、前記出力電圧が大きいほど前記傾斜を大きくして前記スロープ電圧を生成するようにして、前記出力電圧に応じた傾斜のスロープ電圧を生成し出力するスロープ電圧生成回路部と、
前記誤差増幅回路部からの出力電圧と該スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成し、該パルス信号に応じて前記スイッチング素子のスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
一端が接地電圧に接続されたコンデンサと、
一端が該コンデンサの他端に接続された抵抗と、
前記入力電圧と該抵抗の他端との間に接続され、前記出力電圧に応じた電流を流す電流源と、
前記スイッチング素子がオンして導通状態になってから所定時間、前記コンデンサに前記インダクタと前記スイッチング素子との接続部の電圧を印加する電圧供給回路と、
前記スイッチング素子がオフして遮断状態になると、前記コンデンサに充電された電荷を放電させる放電回路と、
を備え、
前記電流源と前記抵抗との接続部から前記スロープ電圧を出力するものである。
前記誤差増幅回路部からの出力電圧と前記スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成して出力する電圧比較回路と、
所定のパルス幅のクロック信号を生成して出力する発振回路と、
前記スイッチング素子をオンさせるための該発振回路からのクロック信号が入力されると共に前記スイッチング素子をオフさせるための前記電圧比較回路からのパルス信号が入力され、該クロック信号及び該パルス信号に応じて前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記電圧供給回路は、前記発振回路からのクロック信号に応じて、前記コンデンサに前記インダクタと前記スイッチング素子との接続部の電圧を印加するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における電流モード制御型スイッチングレギュレータの回路例を示した図である。
図1の電流モード制御型スイッチングレギュレータ(以下、スイッチングレギュレータと呼ぶ)1は、直流電源20から入力端子INに入力された入力電圧Vinを所定の定電圧に降圧して出力電圧Voutとして出力端子OUTから負荷21に出力する降圧型のスイッチングレギュレータをなしている。
次に、図2は、図1の各部の波形例を示したタイミングチャートであり、図2を参照しながら図1のスロープ電圧生成回路6の動作について説明する。
電圧−電流変換回路12は、入力電圧Vinに応じた電流islopeを生成して出力し、該電流islopeは(A×Vin)になる。なお、Aは所定値である。抵抗13によって入力電圧Vinに加えられるオフセット電圧Voffsetは、抵抗13の抵抗値をRoffsetとすると、下記(1)式のようになる。
Voffset=Vin−islope×Roffset………………(1)
したがって、スイッチングトランジスタM1がオンしてからの経過時間をtとすると、スイッチングトランジスタM1がオンしているときのスロープ電圧Vsは、下記(2)式のようになる。
Vs=Vin−A×Vin×Roffset−Ron×iLvalley−A×Vin/Cvs×t………………(2)
A/Cvs=Ron/L………………(3)
になるようにすると、前記(2)式から下記(4)式を得ることができる。
dVs/dt=−Ron×Vin/L………………(4)
ここで、前記説明では、オン抵抗Ronが一定であるとし、電流源をなす電圧−電流変換回路12で生成した電流islopeがislope=A×Vinであるとして、前記(3)式を得たが、オン抵抗Ronは、一般的にスイッチングトランジスタM1の温度とオン時のゲート電圧によって変動する。
したがって、islope=B×Ron×Vinとして(但し、Bは所定値である。)、電流islopeがオン抵抗Ronの変動を含むようにすると、前記(2)式は下記(5)式のようになる。
Vs=Vin−B×Ron×Vin×Roffset−Ron×iLvalley−B×Ron×Vin/Cvs×t………………(5)
になるようにすると、前記(5)式から下記(7)式を得ることができる。
dVs/dt=−Ron×Vin/L………………(7)
このように、スロープ電圧Vsの傾きdVs/dtは、入力電圧Vinの変動に応じて可変することが分かる。
図3において、電圧−電流変換回路12は、入力電圧Vinに応じた電流islopeを生成する電流源をなしており、誤差増幅回路31,32,PMOSトランジスタ33,34、NMOSトランジスタ35〜37及び抵抗38,39で構成されている。
入力電圧Vinと接地電圧との間には、PMOSトランジスタ33、NMOSトランジスタ35及び抵抗38が直列に接続され、PMOSトランジスタ33のゲートは接地電圧に、NMOSトランジスタ35のゲートは誤差増幅回路31の出力端に接続されている。誤差増幅回路31において、非反転入力端には入力電圧Vinが入力され、反転入力端は、NMOSトランジスタ35と抵抗38との接続部に接続されている。
islope=B×Ron×Vin………………(8)
前記第1の実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は、昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第2の実施の形態とする。
図4は、本発明の第2の実施の形態における電流モード制御型のスイッチングレギュレータの回路例を示した図である。なお、図4では、図1と同じもの又は同様のものは同じ符号で示している。
図4のスイッチングレギュレータ1aは、直流電源20から入力端子INに入力された入力電圧Vinを所定の定電圧に変換して出力電圧Voutとして出力端子OUTから負荷21に出力する昇圧型のスイッチングレギュレータをなしている。
NMOSトランジスタ57とコンデンサ58との接続部は出力電圧Voutと同電圧になることから、電圧−電流変換回路52は、出力電圧Voutに応じた電流islopeを生成して出力し、該電流islopeは(D×Vout)になる。なお、Dは所定値である。抵抗53によって加えられるオフセット電圧Voffsetは、抵抗53の抵抗値をRoffsetとすると、下記(9)式のようになる。
Voffset=islope×Roffset………………(9)
NMOSトランジスタ54は、スイッチングトランジスタM11のドレイン電圧VBを、発振回路8からのクロック信号CLKがハイレベルである期間にコンデンサ56にサンプリングする。スイッチングトランジスタM11のオン抵抗をRonとすると、サンプリングされたスイッチングトランジスタM11のドレイン電圧VBは、VB=Ron×iLvalleyになる。なお、ilvalleyはインダクタ電流iLの谷間の電流値を示している。
Vs=D×Vout×Roffset+Ron×iLvalley+D×Vout/Cvs×t………………(10)
D/Cvs=Ron/L………………(11)
になるようにすると、前記(10)式から下記(12)式を得ることができる。
dVs/dt=Ron×Vout/L………………(12)
ここで、前記説明では、オン抵抗Ronが一定であるとし、電流源をなす電圧−電流変換回路52で生成した電流islopeがislope=D×Voutであるとして、前記(11)式を得たが、オン抵抗Ronは、一般的にスイッチングトランジスタM11の温度とオン時のゲート電圧によって変動する。
したがって、islope=E×Ron×Voutとして(但し、Eは所定値である。)、電流islopeがオン抵抗Ronの変動を含むようにすると、前記(10)式は下記(13)式のようになる。
Vs=E×Ron×Vout×Roffset+Ron×iLvalley+E×Ron×Vout/Cvs×t………………(13)
になるようにすると、前記(13)式から下記(15)式を得ることができる。
dVs/dt=Ron×Vout/L………………(15)
このように、スロープ電圧Vsの傾きdVs/dtは、出力電圧Voutの変動に応じて可変することが分かる。
図6において、電圧−電流変換回路52は、出力電圧Voutに応じた電流islopeを生成する電流源をなしており、誤差増幅回路61,62,PMOSトランジスタ63〜66、NMOSトランジスタ67〜69及び抵抗70,71で構成されている。
PMOSトランジスタ63及び64は、カレントミラー回路を形成しており、各ソースが入力電圧Vinにそれぞれ接続され、各ゲートが接続されると共に該接続部がPMOSトランジスタ63のドレインに接続されている。PMOSトランジスタ63のドレインと接地電圧との間にはNMOSトランジスタ67及び抵抗70が直列に接続されており、NMOSトランジスタ67と抵抗70との接続部は誤差増幅回路61の反転入力端に接続されている。誤差増幅回路61の非反転入力端には出力電圧Voutに相当する電圧が入力され、誤差増幅回路61の出力端はNMOSトランジスタ67のゲートに接続されている。なお、誤差増幅回路61の非反転入力端には出力電圧Voutに相当する電圧が入力されるが、以下、誤差増幅回路61の非反転入力端には出力電圧Voutが入力されるものとして説明する。
PMOSトランジスタ65及び66は、カレントミラー回路を形成しており、各ソースが入力電圧Vinにそれぞれ接続され、各ゲートが接続されると共に該接続部がPMOSトランジスタ65のドレインに接続されている。PMOSトランジスタ65のドレインと接地電圧との間にはNMOSトランジスタ69及び抵抗71が直列に接続されており、NMOSトランジスタ69と抵抗71との接続部は誤差増幅回路62の反転入力端に接続されている。誤差増幅回路62の非反転入力端はPMOSトランジスタ64とNMOSトランジスタ68との接続部に接続され、誤差増幅回路62の出力端はNMOSトランジスタ69のゲートに接続されている。PMOSトランジスタ66のドレインから電流islopeが出力される。
islope=E×Ron×Vout………………(16)
2,3 抵抗
4 基準電圧発生回路
5 誤差増幅回路
6,6a スロープ電圧生成回路
7 PWMコンパレータ
8 発振回路
9 フリップフロップ回路
10 インバータ
11 インバータ
12,52 電圧−電流変換回路
13,53 抵抗
14,15 PMOSトランジスタ
16,56,58 コンデンサ
20 直流電源
54,55,57 NMOSトランジスタ
M1,M11 スイッチングトランジスタ
D1,D11 ダイオード
C1 コンデンサ
L1 インダクタ
Claims (7)
- 入力端子に入力された入力電圧を、所定の定電圧に降圧して出力端子から出力電圧として出力する電流モード制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧を所定の比率で分圧した分圧電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチング素子がオフして遮断状態になったときの前記インダクタに流れる電流変化量の1/2以上の傾きになるように、前記入力電圧が大きいほど前記傾斜を大きくしてスロープ電圧を生成するようにして、前記入力電圧に応じた傾斜のスロープ電圧を生成し出力するスロープ電圧生成回路部と、
前記誤差増幅回路部からの出力電圧と該スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成し、該パルス信号に応じて前記スイッチング素子のスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
一端が前記入力電圧に接続されたコンデンサと、
一端が該コンデンサの他端に接続された抵抗と、
該抵抗の他端と接地電圧との間に接続され、前記入力電圧に応じた電流を流す電流源と、
前記スイッチング素子がオンして導通状態になってから所定時間、前記コンデンサの他端に前記スイッチング素子の出力端の電圧を印加する電圧供給回路と、
前記スイッチング素子がオフして遮断状態になると、前記コンデンサに充電された電荷を放電させる放電回路と、
を備え、
前記抵抗と前記電流源との接続部から前記スロープ電圧を出力することを特徴とする電流モード制御型スイッチングレギュレータ。 - 前記スイッチング制御回路部は、
前記誤差増幅回路部からの出力電圧と前記スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成して出力する電圧比較回路と、
所定のパルス幅のクロック信号を生成して出力する発振回路と、
前記スイッチング素子をオンさせるための該発振回路からのクロック信号が入力されると共に前記スイッチング素子をオフさせるための前記電圧比較回路からのパルス信号が入力され、該クロック信号及び該パルス信号に応じて前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記電圧供給回路は、前記発振回路からのクロック信号に応じて、前記コンデンサの他端に前記スイッチング素子の出力端の電圧を印加することを特徴とする請求項1記載の電流モード制御型スイッチングレギュレータ。 - 前記制御回路は、セット信号として前記発振回路からのクロック信号が入力されると共に、リセット信号として前記電圧比較回路からのパルス信号が入力されたRSフリップフロップ回路で構成されることを特徴とする請求項2記載の電流モード制御型スイッチングレギュレータ。
- 入力端子に入力された入力電圧を、所定の定電圧に昇圧して出力端子から出力電圧として出力する電流モード制御型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチング素子と、
該スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記出力電圧を所定の比率で分圧した分圧電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチング素子がオフして遮断状態になったときの前記インダクタに流れる電流変化量の1/2以上の傾きになるように、前記出力電圧が大きいほど前記傾斜を大きくして前記スロープ電圧を生成するようにして、前記出力電圧に応じた傾斜のスロープ電圧を生成し出力するスロープ電圧生成回路部と、
前記誤差増幅回路部からの出力電圧と該スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成し、該パルス信号に応じて前記スイッチング素子のスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
一端が接地電圧に接続されたコンデンサと、
一端が該コンデンサの他端に接続された抵抗と、
前記入力電圧と該抵抗の他端との間に接続され、前記出力電圧に応じた電流を流す電流源と、
前記スイッチング素子がオンして導通状態になってから所定時間、前記コンデンサに前記インダクタと前記スイッチング素子との接続部の電圧を印加する電圧供給回路と、
前記スイッチング素子がオフして遮断状態になると、前記コンデンサに充電された電荷を放電させる放電回路と、
を備え、
前記電流源と前記抵抗との接続部から前記スロープ電圧を出力することを特徴とする電流モード制御型スイッチングレギュレータ。 - 前記スイッチング制御回路部は、
前記誤差増幅回路部からの出力電圧と前記スロープ電圧との電圧比較を行い、該比較結果に応じたデューティサイクルのパルス信号を生成して出力する電圧比較回路と、
所定のパルス幅のクロック信号を生成して出力する発振回路と、
前記スイッチング素子をオンさせるための該発振回路からのクロック信号が入力されると共に前記スイッチング素子をオフさせるための前記電圧比較回路からのパルス信号が入力され、該クロック信号及び該パルス信号に応じて前記スイッチング素子のスイッチング制御を行う制御回路と、
を備え、
前記電圧供給回路は、前記発振回路からのクロック信号に応じて、前記コンデンサに前記インダクタと前記スイッチング素子との接続部の電圧を印加することを特徴とする請求項4記載の電流モード制御型スイッチングレギュレータ。 - 前記制御回路は、セット信号として前記発振回路からのクロック信号が入力されると共に、リセット信号として前記電圧比較回路からのパルス信号が入力されたRSフリップフロップ回路で構成されることを特徴とする請求項5記載の電流モード制御型スイッチングレギュレータ。
- 前記誤差増幅回路部、スロープ電圧生成回路部及びスイッチング制御回路部は、1つのICに集積されることを特徴とする請求項1、2、3、4、5又は6記載の電流モード制御型スイッチングレギュレータ。
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