JP5006417B2

JP5006417B2 - Ｐｌｌ発振回路

Info

Publication number: JP5006417B2
Application number: JP2010017075A
Authority: JP
Inventors: 毅塩原
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2010-01-28
Filing date: 2010-01-28
Publication date: 2012-08-22
Anticipated expiration: 2030-01-28
Also published as: US20110181327A1; JP2011155599A; CN102142836A; US8115526B2; CN102142836B

Description

本発明は、ＰＬＬ（Phase Locked Loop）発振回路に係り、特に、アンロック状態を検出すると共に、再同期を自動的にリトライするＰＬＬ発振回路に関する。

［従来の技術］
ＰＬＬ発振回路は、外部から入力された基準信号と、ループ内の発振器からの出力との位相差が一定になるよう、ループ内発振器にフィードバック制御をかけて発振をさせる回路である。
ＰＬＬ発振回路は、安定した発振周波数を出力できるものであり、電子機器、通信機器に応用されている。

［従来のＰＬＬ発振回路：図５］
次に、従来のＰＬＬ発振回路について図５を参照しながら説明する。図５は、一般的ＰＬＬ発振回路例の構成ブロック図である。
ＰＬＬ発振回路は、図５に示すように、外部基準信号（Ｆref ）と１／Ｎ分周された信号を比較し、位相差信号を出力する位相比較器（Phase Comparator）３２と、位相差をパルス幅の電圧で出力するチャージポンプ（Charge Pump）３３と、チャージポンプ３３からの出力電圧を平滑化するループフィルタ（Loop Filter）３４と、ループフィルタ３４からの制御電圧によって周波数を変更して希望する周波数（内部基準信号：Output Frequency）を発振出力する電圧制御機能付き水晶発振器（ＶＣＸＯ：Voltage Controlled Crystal Oscillator）３５と、ＶＣＸＯ３５の出力（内部基準信号）を１／Ｎに分周する分周器（Divider）３６とを備えている。
尚、出力信号は、Ｎ×Ｆref の周波数となる信号である。

ＰＬＬ発振回路の動作は、外部より入力された基準信号と内部のＶＣＸＯ３５の位相差が一定になるよう、内部のＶＣＸＯ３５に対してフィードバック制御をかけることで、基準信号に同期した発振器出力を得るものである。

具体的には、位相比較器３２は、高安定な外部基準信号と、入力電圧により周波数制御するＶＣＸＯ３５からの出力信号との位相を比較し、位相比較結果を平滑化した直流電圧がＶＣＸＯ３５にフィードバックされるＰＬＬ制御を行うことで、高精度の信号生成を行うものである。

［関連技術］
尚、関連する先行技術として、特開平０５−０７２２４４号公報「位相固定ループ性能試験器」（出願人：松下電器産業株式会社／特許文献１）、特開平０９−０２３１５４号公報「ＰＬＬ回路」（出願人：株式会社富士通ゼネラル／特許文献２）、特開平１０−１７３５２０号公報「ＰＬＬ回路」（出願人：川崎製鉄株式会社／特許文献３）、特開２００１−１８３４２３号公報「半導体集積回路」（出願人：日本電気アイシーマイコンシステム株式会社／特許文献４）、特表２００４−５１１９９３号公報「位相ロックループを試験する組込み自己試験回路」（出願人：コーニンクレッカフィリップスエレクトロニクスエヌヴィ／特許文献５）がある。

特許文献１には、引き込み範囲及び保持範囲の測定するための試験信号を周波数を変化させながら発生させ、発生させた試験信号とＰＬＬのフィードバック信号によりロック状態を判定し、ロック状態とアンロック状態の変化時における試験信号の周波数を検出するＰＬＬ性能試験器が示されている。

特許文献２には、ロックする複数のＶＣＯ制御電圧を比較し、係数乗算器の係数の制御方向を判別して方向判別信号を出力し、アンロック検出信号と方向判別信号により係数のアップダウンを切り替えて、係数を決定するＰＬＬ回路が示されている。

特許文献３には、リセット信号の制御により、誤差信号又はコントロール信号の少なくとも一方をディスチャージするＰＬＬ回路が示されている。

特許文献４には、イネーブル信号をテスト結果データを記憶するＢＩＳＴ回路に出力し、搭載されるＰＬＬ回路の位相ロック時間に対応して実動作速度によるテストが開始される半導体集積回路が示されている。

特許文献５には、複数の周波数乗算器の各々に対する乗数と、周波数分割器における対応する分周用カウンタの除数の比は、全ての周波数乗算器及び対応する分周用カウンタに対して一定の数であり、複数の周波数乗算器中の周波数乗算器が選択されると、マルチプレクサは、対応する分周用カウンタを選択し、試験用クロックを生成する自己試験回路が示されている。

特開平０５−０７２２４４公報特開平０９−０２３１５４号公報特開平１０−１７３５２０号公報特開２００１−１８３４２３号公報特表２００４−５１１９９３号公報

従来のＰＬＬ発振回路は、当該回路の生産ラインにおいて、位相比較器がアンロック状態になった際に、外部にアンロックアラーム信号が正しく出力されることを検査する必要がある。
そのため、位相比較器に対してアンロックアラームテスト用の信号を入力し、アンロック状態にして外部にアンロックアラーム信号が正しく出力されることをモニタしている。

しかしながら、従来のＰＬＬ発振回路では、アンロックアラームテスト用の信号によってアンロック状態となった場合には、再起動するか、外部から正規信号を入力することで、再度、正規のＰＬＬ動作を復帰させることはできるが、再同期させるのに手間と時間が掛かるという問題点があった。

本発明は上記実情に鑑みて為されたもので、アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、ＰＬＬ発振回路であって、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、外部基準信号と電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するＰＬＬ−ＩＣと、ＰＬＬ−ＩＣからの位相差信号における高周波成分のノイズを除去するループフィルタと、ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣに設定し、ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が前記第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣに設定するリトライを実行する演算処理装置とを有し、演算処理装置が、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していなければ、アンロック状態が第１の期間継続するまでリトライを実行しないことを特徴とする。

本発明は、ＰＬＬ発振回路であって、入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、該周波数信号を分周する分周器と、該分周された信号をアナログ／デジタル変換するＡＤ変換器と、該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、位相差信号における高周波成分のノイズを除去するループフィルタと、該ノイズが除去された位相差信号をデジタル／アナログ変換するＤＡ変換器と、周波数パラメータを各部に出力するパラメータ出力部と、アンロック状態を判定してアンロックアラーム出力信号を出力する演算処理装置とを備え、位相比較部は、自動利得制御回路として、ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出し、当該振幅情報に基づいてアンロック検出信号を出力する振幅情報検出部とを備え、演算処理装置は、アンロック検出信号に基づいてロック状態又はアンロック状態を判定し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用コマンドをパラメータ出力部に設定し、アンロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをパラメータ出力部に設定するリトライを実行し、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していなければ、アンロック状態が第１の期間継続するまでリトライを実行しないことを特徴とする。

本発明は、上記ＰＬＬ発振回路において、位相比較部が、ＡＤ変換器からの出力を直交検波し、ＡＤ変換器からの出力信号と検波用の信号との周波数の差で回転する回転ベクトルを取り出すキャリアリムーブと、回転ベクトルに対して逆回転ベクトルを乗算する逆回転ベクトル乗算部と、乗算されて減速された回転ベクトルに基づいてサンプリング時間毎の位相差を検出する位相の時間差検出部と、検出された位相差から微調整周波数を差し引く加算器と、加算器からの出力を一定時間累積加算する位相差の累積加算部とを備え、振幅情報検出部が、逆回転ベクトル乗算部からの出力を分岐して入力した信号から検出した振幅情報を監視し、特定の範囲になった場合にアンロック検出信号を出力することを特徴とする。

本発明は、上記ＰＬＬ発振回路において、第１の期間を第２の期間より長く設定したことを特徴とする。

本発明は、上記ＰＬＬ発振回路において、第１の期間を第２の期間より短く設定したことを特徴とする。

本発明は、上記ＰＬＬ発振回路において、演算処理装置が、リトライ回数を管理しており、特定回数リトライを実行すると、リトライを停止し、アンロックアラーム出力信号を保持することを特徴とする。

本発明によれば、電圧制御発振器が、入力される制御電圧に応じて周波数信号を発振し、ＰＬＬ−ＩＣが、外部基準信号と電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力し、ループフィルタが、ＰＬＬ−ＩＣからの位相差信号における高周波成分のノイズを除去し、演算処理装置が、ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣに設定し、ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣに設定するリトライを実行し、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していなければ、アンロック状態が第１の期間継続するまでリトライを実行しないＰＬＬ発振回路としているので、アンロック状態を検査すると共に、再同期するリトライを容易に実行でき、更に、イレギュラーのアンロック状態を除外し、イレギュラーのロック状態を除外できる効果がある。

本発明によれば、電圧制御発振器が、入力される制御電圧に応じて周波数信号を発振する、分周器が、該周波数信号を分周し、ＡＤ変換器が、該分周された信号をアナログ／デジタル変換する、位相比較部が、該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力し、ループフィルタが、位相差信号における高周波成分のノイズを除去し、ＤＡ変換器が、該ノイズが除去された位相差信号をデジタル／アナログ変換し、パラメータ出力部が、周波数パラメータを各部に出力し、演算処理装置が、アンロック状態を判定してアンロックアラーム出力信号を出力し、位相比較部が、自動利得制御回路として、ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出し、当該振幅情報に基づいてアンロック検出信号を出力する振幅情報検出部とを備え、演算処理装置が、アンロック検出信号に基づいてロック状態又はアンロック状態を判定し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用コマンドをパラメータ出力部に設定し、アンロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをパラメータ出力部に設定するリトライを実行し、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が第２の期間継続していなければ、アンロック状態が第１の期間継続するまでリトライを実行しないＰＬＬ発振回路としているので、アンロック状態を検査すると共に、再同期するリトライを容易に実行でき、更に、イレギュラーのアンロック状態を除外し、イレギュラーのロック状態を除外できる効果がある。

本発明の実施の形態に係る第１のＰＬＬ発振回路の構成ブロック図である。ＰＬＬ−ＩＣの具体的な回路構成ブロック図である。第１のＰＬＬ発振回路の制御処理を示すフローチャートである。第２のＰＬＬ発振回路の構成ブロック図である。一般的ＰＬＬ発振回路例の構成ブロック図である。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ発振回路は、電圧制御発振器と、外部基準信号と電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するＰＬＬ−ＩＣと、ＰＬＬ−ＩＣからの出力における高周波成分のノイズを除去するループフィルタと、ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣに設定し、ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣに設定するリトライを実行する演算処理装置とを有するものであり、アンロック状態を検査すると共に、再同期するリトライを容易に実行できるものである。

［第１のＰＬＬ発振回路：図１］
本発明の実施の形態に係る第１のＰＬＬ発振回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係る第１のＰＬＬ発振回路の構成ブロック図である。
本発明の実施の形態に係る第１のＰＬＬ発振回路（第１のＰＬＬ発振回路）は、図１に示すように、ＰＬＬ−ＩＣ（Integrated Circuit）１と、ループフィルタ２と、電圧制御水晶発振器（ＶＣＸＯ）３と、演算処理装置（ＭＰＵ：Micro Processing Unit）４とを基本的に有している。

［第１のＰＬＬ発振回路の各部］
第１のＰＬＬ発振回路の各部について具体的に説明する。
［ＰＬＬ−ＩＣ１］
ＰＬＬ−ＩＣ１は、外部基準クロックを端子REF INに入力すると共に、ＶＣＸＯ３から発振出力信号を端子RF IN A及び端子RF IN Bに入力し、位相比較を行って位相差に応じたパルス幅の電圧をチャージポンプ出力としてループフィルタ２に出力する。

また、ＰＬＬ−ＩＣ１は、位相比較により外部基準クロックに対してＶＣＸＯ３の出力信号が同期するロック状態にあるか、または、同期していないアンロック状態にあるかを検出し、ロック状態にあれば、端子MIXOUTからロック検出信号をＭＰＵ４に出力する。
ＰＬＬ−ＩＣ１の具体的構成については後述する。

［ループフィルタ２］
ループフィルタ２は、ＰＬＬ−ＩＣ１からの出力電圧（出力信号）における高周波成分のノイズを除去し、平滑化してＶＣＸＯ３にコントール電圧を出力する。
［ＶＣＸＯ３］
ＶＣＸＯ３は、ループフィルタ２からのコントロール電圧によって周波数を変更して所望の周波数を発振出力すると共に、出力信号の一部をＰＬＬ−ＩＣ１に出力する。

［ＭＰＵ４］
ＭＰＵ４は、ＰＬＬ−ＩＣ１の出力端子MIXOUTからのロック状態又はアンロック状態を示すロック検出信号を入力し、アンロック状態であれば、外部にアンロックアラーム出力信号を出力する。
また、ＭＰＵ４は、保守インタフェースから入力される設定データに基づいて、クロック信号をＰＬＬ−ＩＣ１の端子CLKに、データ信号をＰＬＬ−ＩＣ１の端子DATAに、ラッチイネーブル信号をＰＬＬ−ＩＣ１の端子LEに出力する。

ここで、ＭＰＵ４は、ロック状態からアンロック状態に移行した場合に、外部にアンロックアラーム出力信号が正常に出力されるかどうかを検証するために、ＰＬＬ−ＩＣ１がロック状態の時にアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定する。
すると、ＰＬＬ−ＩＣ１では、アンロックアラームテスト用データ入力によってアンロック状態となって、出力端子MIXOUTからアンロック状態を示すロック検出信号が出力される。

ＭＰＵ４は、ＰＬＬ−ＩＣ１から入力されるロック検出信号の入力を受け、アンロック状態が特定期間（第１の期間）継続していれば、再同期を行わせるためのデータ設定をＰＬＬ−ＩＣ１に行い、リトライを実行する。
ＭＰＵ４は、アンロック状態が特定期間（第１の期間）継続していなければ、ロック状態が特定期間（第２の期間）継続しているか判定し、ロック状態が継続していれば、アンロックアラーム出力信号をアラーム解除状態として出力する。ロック状態が継続していなければ、アンロック状態が上記第１の期間継続するまでリトライの実行を行わない。
尚、ＭＰＵ４は、リトライ回数を管理しており、特定回数リトライしてもアンロック状態のままである場合には、リトライを停止し、アンロックアラーム出力信号を保持することもできる。
ＭＰＵ４における具体的処理は後述する。

［第１のＰＬＬ発振回路の動作概略］
第１のＰＬＬ発振回路における動作の概略について説明する。
図１に示す第１のＰＬＬ発振回路は、４０ＭＨｚの内部ＶＣＸＯ３を１９．２ＭＨｚの外部基準クロックに同期させるものである。
ＰＬＬ−ＩＣ１は、外部基準クロックとＶＣＸＯ３出力の分周比を適切に設定して同期動作を行わせる。

分周比の設定は、ＭＰＵ４におけるソフトウェア制御によって、クロック信号、データ信号、ラッチイネーブル信号の３本のシリアルバス信号によりＰＬＬ−ＩＣ１に設定される。
ＰＬＬ−ＩＣ１のロック状態は、ロック検出信号によりＭＰＵ４が監視し、外部に対するアンロックアラーム信号の出力極性やタイミングを制御した上で、アンロックアラーム出力信号としてＭＰＵ４から出力される。

ＰＬＬ−ＩＣ１は、ＭＰＵ４からクロック信号、データ信号、ラッチイネーブル信号の３本のシリアルバス信号により内部レジスタに設定された状態に応じて、外部基準クロック信号と出力信号を各々分周して位相比較し、その位相ずれ量に応じたチャージポンプ出力を、ループフィルタ回路２を通してＶＣＸＯ３の電圧制御端子を駆動する。

［ＰＬＬ−ＩＣ１：図２］
第１のＰＬＬ発振回路におけるＰＬＬ−ＩＣ１について図２を参照しながら具体的に説明する。図２は、ＰＬＬ−ＩＣの具体的な回路構成ブロック図である。尚、図２のＰＬＬ−ＩＣは、アナログ・デバイセズ株式会社の２００ＭＨｚクロック・ジェネレータＰＬＬ「ＡＤＦ４００１」を示している。
ＡＤＦ４００１クロック・ジェネレータは、非常に低いノイズの安定なリファレンス信号を必要とするＰＬＬクロック源を構成するのに利用される。

ＰＬＬ−ＩＣ１は、図２に示すように、増幅器１０１と、２４ビット入力レジスタ（24-BIT INPUT REGISTER）１０２と、差分増幅器１０３と、１４ビットＲカウンタ（14-BIT R COUNTER）１０４と、Ｒカウンタラッチ回路（R COUNTER LATCH）１０５と、ファンクションラッチ回路（FUNCTION LATCH）１０６と、Ｎカウンタラッチ回路（N COUNTER LATCH）１０７と、１３ビットＮカウンタ（13-BIT N COUNTER）１０８と、増幅器１０９と、増幅器１１０と、位相周波数検出器（PHASE FREQUENCY DETECTOR）１１１と、チャージポンプ（CHARGE PUMP）１１２と、リファレンス出力回路（REFERENCE）１１３と、ロック検出器（LOCK DETECTOR）１１４と、第１の現状設定回路（CURRENT SETTING 1）１１５と、第２の現状設定回路（CURRENT SETTING 2）１１６と、マルチプレクサ（MUX）１１７と、増幅器１１８とを有している。

第１のＰＬＬ発振回路において、例えば、外部基準クロック１９．２ＭＨｚ、ＶＣＸＯ３の出力信号が４０ＭＨｚの場合、位相比較周波数を例えば６４ｋＨｚに設定することができ、次のようなレジスタ設定例がある。
１４ビットＲ（リファレンス）カウンタ（14-BIT R COUNTER）１０４の設定を、３００分周（１９．２ＭＨｚ／３００＝６４ｋＨｚ）とし、１３ビットＮカウンタ（13-BIT N COUNTER）１０８を６２５分周（４０ＭＨｚ／６２５＝６４ｋＨｚ）とする。

そして、ＰＬＬ−ＩＣ１がアンロック状態になった場合に、ロック検出信号がアンロック状態になったことを示す信号として入力され、外部に対するアンロックアラーム信号が正しく出力されることを検査するために、保守インタフェースからアンロックアラームテスト用のコマンドを入力した場合、ＭＰＵ４がＰＬＬ−ＩＣ１に対して以下のデータ設定を行う。
１３ビットＮカウンタ１０８の設定を、５１２分周（４０ＭＨｚ／５１２＝７８．１２５ｋＨｚ）とし、１４ビットＲカウンタ１０４の設定は、３００分周のままとしておく。
尚、保守インタフェースは、例えば、調歩同期シリアルインタフェースで、外部パソコン等に制御機器との通信によって実現することができる。

上記設定にすると、出力信号の１３ビットＮカウンタ１０８での分周数が正規の「６２５分周」から「５１２分周」に変更され、１３ビットＮカウンタ１０８の出力周波数が４０ＭＨｚ／５１２＝７８．１２５ｋＨｚに変更となり、１４ビットＲカウンタ１０４の出力周波数６４ｋＨｚであるから、位相周波数検出器１１１における位相比較結果がアンロック状態となる。

ＰＬＬ−ＩＣ１の出力端子MIXOUTからロック状態でロック検出信号を出力するようにプログラムしていれば、ロック又はアンロックの状態を端子出力状態から判断することができる。
以上の構成により、保守インタフェースからアンロックアラームテスト用のコマンドを入力した際に、アンロックアラーム信号が正しくアラーム状態に変化するかどうかをモニタすることで、アンロック機能を実現している。

ただし、従来では、保守インタフェースからアンロックアラームテスト用のコマンドを入力した場合に、アンロックアラーム出力信号が出力されたままとなり、再起動若しくは保守インタフェースから正規データを再送出するコマンドを入力することで、再度正規のＰＬＬ動作に復帰させるものとなっていた。

これに対して、第１のＰＬＬ発振回路は、ロック検出信号をＭＰＵ４に入力させ、ＭＰＵ４がＰＬＬ−ＩＣ１のアンロックを検出した場合に、ソフトウェア制御により、正規のＰＬＬ設定データを自動的に送出し直し、再同期へのリトライを行う。
以下、詳細な制御処理を説明する。

［第１のＰＬＬ発振回路の制御処理：図３］
次に、第１のＰＬＬ発振回路におけるリトライ制御付きロック監視制御処理について図３を参照しながら説明する。図３は、第１のＰＬＬ発振回路の制御処理を示すフローチャートである。この制御処理は、ＭＰＵ４で行われる。
ＭＰＵ４は、定期的な割り込み又はポーリング処理として、ロック監視制御を開始し、端子MIXOUTから入力されるロック検出信号が、ロック状態を示しているか判定する（Ｓ１）。

ロック状態の判定処理Ｓ１で、ロック状態でなければ（Ｎｏの場合）、次に、ポーリング周期でＮ回以上、あるいは時間Ｍ以上でアンロック状態が継続しているか否かを判定する（Ｓ２）。
アンロック状態が継続していれば（Ｙｅｓの場合）、アンロック発生と判定し、アンロックアラーム出力端子からアラーム信号を出力する（Ｓ３）。

次に、リトライ回数カウンタのリトライ回数ｒがリトライ回数制限の設定値Ｓより小さいか否か（ｒ＜Ｓ）を判定し（Ｓ４）、リトライ回数ｒがリトライ回数制限の設定値Ｓとなれば（Ｎｏの場合）、リトライを停止し、アンロックアラームを保持して処理を終了する。これにより、リトライが永久的に繰返されることを停止できる。

判定処理Ｓ４で、ｒ＜Ｓであれば（Ｙｅｓの場合）、ＰＬＬ−ＩＣ１に正常データを再設定（リトライ）する（Ｓ５）。続いて、リトライ回数カウンタをインクリメント（ｒ＝ｒ＋１）し（Ｓ６）、ロック監視制御処理を終了する。

また、判定処理Ｓ１で、ロック検出信号がロック状態を示している場合（Ｙｅｓの場合）、また、判定処理Ｓ２で、ポーリング周期でＮ回以上、あるいは時間Ｍ以上でアンロック状態が継続していない場合（Ｎｏの場合）に、ポーリング周期でＰ回以上、あるいは時間Ｑ以上でロック状態が継続しているか否かを判定する（Ｓ７）。

ポーリング周期でＰ回以上、あるいは時間Ｑ以上でロック状態が継続していない場合（Ｎｏの場合）、ロック監視制御処理を終了する。
ポーリング周期でＰ回以上、あるいは時間Ｑ以上でロック状態が継続している場合（Ｙｅｓの場合）、ロック状態と判定し、アンロックアラーム出力はアラーム解除状態出力とする（Ｓ８）。
そして、リトライ回数カウンタをクリア（ｒ＝０）し（Ｓ９）、ロック監視制御処理を終了する。

尚、判定処理Ｓ２を設けているのは、特定期間継続してアンロック状態であることを確認するためで、イレギュラーのアンロック状態を除外するためである。
また、判定処理Ｓ７を設けているのは、特定期間継続してロック状態であることを確認するためで、イレギュラーのロック状態を除外するためである。

ここで、パラメータであるＮ，ＭとＰ，Ｑの関係について説明する。
アンロック状態から早く復帰させ、確実にロック状態からアンロック状態に移行させるためには、Ｎ＜Ｐ，Ｍ＜Ｑと設定し、逆に、ロック状態にしやすくし、アンロック状態を起き難くするためには、Ｎ＞Ｐ，Ｍ＞Ｑと設定する。

［第２のＰＬＬ発振回路：図４］
次に、別の（第２の）実施の形態に係るＰＬＬ発振回路（第２のＰＬＬ発振回路）について図４を参照しながら説明する。図４は、第２のＰＬＬ発振回路の構成ブロック図である。
第２のＰＬＬ発振回路は、図４に示すように、ＶＣＯ１１と、分周器（ＮＮ）１２と、ＬＰＦ（Low Pass Filter）１３と、ＡＤ変換器（Ａ／Ｄ）１４と、基準クロック発生部１５と、ＤＡ変換器（Ｄ／Ａ）２２と、電圧出力部２３と、加算器２４と、ＦＰＧＡ（Field Programmable Gate Array）で構成される部分として、キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８と、保守インタフェース部３０と、ＭＰＵ４とを備えている。
ここで、振幅情報検出部２６、フィルタ２７、乗算器２８で自動利得制御回路（ＡＧＣ回路）を構成している。

［第２のＰＬＬ発振回路の各部］
ＶＣＯ１１は、加算器２４からの入力を制御電圧として、所望の周波数（例えば、４５０ＭＨｚ〜１０００ＭＨｚ）を発振する電圧制御発振器である。
分周器（ＮＮ）１２は、ＶＣＯ１１の出力を外部から入力される分周値（ＮＮ）に基づき、１／ＮＮに分周してＬＰＦ１３に出力する。

ＬＰＦ１３は、分周器１２で分周された信号について低域の周波数を通過させるフィルタである。
ＡＤ変換器１４は、ＬＰＦ１３からの信号を、基準クロック発生部１５からの４０ＭＨｚ（ｆs ）のクロックでサンプリングすることによりアナログからデジタルに変換し、ＦＰＧＡのキャリアリムーブ１６に出力する。

ＤＡ変換器２２は、ＦＰＧＡで調整制御された制御信号をデジタルからアナログに変換するものである。ＤＡ変換器２２からの信号電圧は、０〜０．８５Ｖとなる。

電圧出力部２３は、パラメータ出力部２５からの電圧値に基づいて電圧を出力するものであり、出力電圧が例えば時間の経過と共に直線的に所定の電圧まで上昇するよう構成されている。
加算器２４は、電圧出力部２３から出力される電圧を、ＤＡ変換器２２から出力される制御信号で補正して、ＶＣＯ１１への制御電圧として出力するものである。

ＦＰＧＡの基本的機能は、所望の出力周波数（設定周波数）での回転ベクトルと、ＡＤ変換器１４からの信号の回転ベクトルとを比較して位相差を検出し、当該位相差に基づいてＶＣＯ１１の発振周波数を制御する制御信号を生成するものである。

キャリアリムーブ１６は、ＡＤ変換器１４からのデジタル信号により特定される正弦波信号に対して４ＭＨｚの正弦波信号を用いて直交検波を行い、ＡＤ変換器１４のデジタル信号により特定される周波数信号の周波数と、検波に用いる正弦波信号の周波数との差の周波数で回転する回転ベクトルＶを取り出す手段である。

逆回転ベクトル乗算部１７は、回転ベクトルＶに対して、パラメータ出力部２５から出力された逆回転ベクトルＶ′を乗算するものである。
位相の時間差検出部１８は、逆回転ベクトル乗算部１７において減速された回転ベクトルＶに基づいて、サンプリング時間毎の位相差を検出する。この位相差は、減速された回転ベクトルＶの周波数に対応する値となる。また、位相の時間差検出部１８は、当該位相差がゼロになると、ＰＬＬにおけるロックを検出し、ロック検出信号を外部に出力する。

加算器１９は、位相の時間差検出部１８の出力から、予め計算で求めた所望の発振周波数に近づけるための微調整周波数の値を差し引いて位相差を出力する。
位相差の累積加算部２０は、加算器１９からの出力を一定時間累積加算して出力するものである。位相差の累積加算部２０は、フィルタによって構成され、ダンピングを最適値に設定している。
尚、キャリアリムーブ１６、逆回転ベクトル乗算部１７、位相の時間差検出部１８、加算器１９、位相差の累積加算部２０及びパラメータ出力部２５は、請求項に記載した位相比較部に相当している。

ループフィルタ２１は、位相差の累積加算部２０からの累積加算値に基づいて、ＶＣＯ１１を制御するデータを生成して制御信号として出力するものである。ループフィルタ２１の制御を累積加算値に基づいて行うのは、ループフィルタ２１の出力を安定させるためである。

パラメータ出力部２５は、入力された周波数設定情報（所望の発振周波数の情報）に基づいて、当該周波数がＶＣＯ１１の出力として得られるよう、周波数パラメータとして、分周値（ＮＮ）、逆回転ベクトル乗算部１７への逆回転ベクトルＶ′、加算器１９への微調整周波数、及び電圧出力部２３への電圧値を計算し、更に計算されたタイミングで上記パラメータ等を出力する。逆回転ベクトルＶ′は、回転ベクトルＶ及び周波数設定情報に基づいて算出される。パラメータ出力部２５は、各種パラメータを予めテーブル等に記憶しておいて読み出してもよい。

振幅情報検出部２６は、逆回転ベクトル乗算部１７からの出力を入力し、回転ベクトルの実部Ｉと虚部Ｑを、Ｉ² ＋Ｑ² の演算を行い、その演算結果（振幅情報）から求められるＡＧＣの補正値をフィルタ２７に出力する。振幅情報に基づいて、ＡＧＣ回路における補正値が得られるものである。

更に、振幅情報検出部２６は、制御できる入力振幅範囲が決まっており、内部にアンロック検出手段を設け、更に閾値（ＰＬＬ制御が正常に動作しなくなる振幅情報の値）が設定されていて、アンロック検出手段が当該閾値を超えたか否かを判定し、超えた場合に、アンロック検出信号を検出出力し、同期させないアンロック処理を行うものである。
尚、振幅情報の値でアンロック検出を行うようにしたが、振幅情報を元に得られるＡＧＣの補正値でアンロック検出を行うようにしてもよい。

フィルタ２７は、振幅情報検出部２６で求めた振幅情報に対して適正な自動利得制御となるような特性で利得を乗算器２８に出力する。
乗算器２８は、ＡＤ変換器１４からの出力にフィルタ２７からの出力（利得）を乗算してキャリアムーブ１６に出力する。この乗算器２８における利得の乗算は、振幅情報が常に一定となるよう調整されるものである。

［第２のＰＬＬ発振回路の特徴動作］
次に、第２のＰＬＬ発振回路における特徴部分を具体的に説明する。
第２のＰＬＬ発振回路では、図示していないが、振幅情報検出部２６内のアンロック検出手段が、振幅情報の値を監視し、それらの値が特定の範囲の値（予め設定した範囲の値＝ＰＬＬ制御が正常に動作しない範囲の値）となるか否かを判定し、特定の範囲の値となると、アンロックとして検出する。
当該アンロック検出手段は、振幅情報検出部２６内に設けてもよいが、ＦＰＧＡ内に独立して設けてもよく、また、ＦＰＧＡ内の他の制御回路内に設けるようにしてもよい。

このように、第２のＰＬＬ発振回路では、ＡＤ変換器１４への入力レベルが変動した場合、アンロック検出手段が、ＡＤ変換器１４への入力レベルについてＰＬＬ制御が正常に動作しない範囲のものであるか否かを、振幅情報検出部２６で得られた振幅情報の値によって判定し、ＰＬＬ制御が正常に動作しない範囲のものであるときには、アンロック検出する。

第２のＰＬＬ発振回路において、例えば、振幅情報検出部２６で得られた振幅情報の値からフィルタ２７に入力される値の最大値又は最小値を監視し、その最大値がＰＬＬ制御を正常に動作させない第１の特定値以上となった場合、また、その最小値がＰＬＬ制御を正常に動作させない第２の特定値以下となった場合には、アンロックを検出するものである。

つまり、ＡＤ変換器１４の出力信号レベルについて、予め設定した範囲（ＰＬＬ制御を正常に動作させない範囲）のレベルであるときに、第２のＰＬＬ発振回路においては、アンロックとして検出し、アラーム検出（アラーム音、アラーム表示を出力）してもよい。

第２のＰＬＬ発振回路によれば、ＡＤ変換器１４への入力レベルがＰＬＬ制御の正常動作の範囲を超えた場合に、アンロック検出を行い、周波数ずれの発生を防止できる効果がある。

［第２のＰＬＬ発振回路におけるＭＰＵ４の動作］
この第２のＰＬＬ発振回路において、ＭＰＵ４の処理動作は、第１のＰＬＬ発振回路と同様のものである。
具体的に、ＭＰＵ４は、通常、振幅情報検出部２６からアンロック検出信号が入力されると、外部にアンロックアラーム出力信号を出力する。

また、ＭＰＵ４は、外部から入力される設定データに基づいて、ロック状態の時に保守インタフェース部３０にアンロックアラームテスト用コマンドを出力する。
すると、第２のＰＬＬ発振回路では、アンロックアラームテスト用コマンドによってアンロック状態にするためのパラメータがパラメータ出力部２５から各部に設定され、アンロック状態を実現し、振幅情報検出部２６からアンロック状態を示すアンロック検出信号が出力される。

ＭＰＵ４は、振幅情報検出部２６から入力されるアンロック検出信号の入力を受け、アンロックアラーム出力信号を外部に出力し、更に、アンロック状態が特定期間（第１の期間）継続していれば、再同期を行わせるためのデータ設定を保守インタフェース部３０に行い、リトライを実行する。

ＭＰＵ４は、アンロック状態が特定期間（第１の期間）継続していなければ、ロック状態が特定期間（第２の期間）継続しているか判定し、ロック状態が継続していれば、アンロックアラーム出力信号をアラーム解除状態として出力する。ロック状態が第２の期間継続していなければ、アンロック状態が上記第１の期間継続するまでリトライの実行を行わない。

尚、ＭＰＵ４は、第１のＰＬＬ発振回路と同様に、リトライ回数を管理しており、特定回数リトライしてもアンロック状態のままである場合には、リトライを停止し、アンロックアラーム出力信号を保持する。
つまり、第２のＰＬＬ発振回路においても、図３のフローが適用されるものである。

［実施の形態の効果］
第１のＰＬＬ発振回路及び第２のＰＬＬ発振回路によれば、ロック状態である時に、アンロック状態を検査するために、アンロック状態を実現するデータを設定し、アンロック状態となると外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続していれば、再同期のためのリトライを実行し、アンロック状態が第１の期間継続していなければ、継続するまでリトライを実行しないようにしているので、ロック状態からアンロック状態に移行させ、アンロック状態が特定期間継続した場合に、ロック状態に戻す再同期のリトライを実行することができ、再同期のための時間と手間を省くこができる効果がある。

本発明は、アンロック状態を検査すると共に再同期を自動的にリトライするＰＬＬ発振回路に好適である。

１…ＰＬＬ−ＩＣ、２…ループフィルタ、３…電圧制御水晶発振器（ＶＣＸＯ）、４…演算処理装置（ＭＰＵ）、１１…ＶＣＯ、１２…分周器（ＮＮ）、１３…ＬＰＦ（Low Pass Filter）、１４…ＡＤ変換器（Ａ／Ｄ）、１５…基準クロック発生部、１６…キャリアリムーブ、１７…逆回転ベクトル乗算部、１８…位相の時間差検出部、１９…加算器、２０…位相差の累積加算部、２１…ループフィルタ、２２…ＤＡ変換器（Ｄ／Ａ）、２３…電圧出力部、２４…加算器、２５…パラメータ出力部、２６…振幅情報検出部、２７…フィルタ、２８…乗算器、３０…保守インタフェース部、３２…位相比較器、３３…チャージポンプ、３４…ループフィルタ、３５…電圧制御機能付き水晶発振器（ＶＣＸＯ）、３６…分周器、１０１…増幅器、１０２…２４ビット入力レジスタ（24-BIT INPUT REGISTER）、１０３…差分増幅器、１０４…１４ビットＲカウンタ（14-BIT R COUNTER）、１０５…Ｒカウンタラッチ回路（R COUNTER LATCH）、１０６…ファンクションラッチ回路（FUNCTION LATCH）、１０７…Ｎカウンタラッチ回路（N COUNTER LATCH）、１０８…１３ビットＮカウンタ（13-BIT N COUNTER）、１０９…増幅器、１１０…増幅器、１１１…位相周波数検出器（PHASE FREQUENCY DETECTOR）、１１２…チャージポンプ（CHARGE PUMP）、１１３…リファレンス出力回路（REFERENCE）、１１４…ロック検出器（LOCK DETECTOR）、１１５…第１の現状設定回路（CURRENT SETTING 1）、１１６…第２の現状設定回路（CURRENT SETTING 2）、１１７…マルチプレクサ（MUX）、１１８…増幅器

Claims

ＰＬＬ発振回路であって、
入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
外部基準信号と前記電圧制御発振器からの発振出力信号を入力し、両信号の位相を比較し、位相差を検出して当該位相差に応じた位相差信号を出力すると共に、前記両信号が同期するロック状態又は同期しないアンロック状態を示すロック検出信号を出力するＰＬＬ−ＩＣと、
前記ＰＬＬ−ＩＣからの位相差信号における高周波成分のノイズを除去するループフィルタと、
前記ＰＬＬ−ＩＣからのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データを前記ＰＬＬ−ＩＣに設定し、前記ＰＬＬ−ＩＣからのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が前記第１の期間継続していれば、再同期を行わせるためのデータを前記ＰＬＬ−ＩＣに設定するリトライを実行する演算処理装置とを有し、
前記演算処理装置が、アンロック状態が前記第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が前記第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が前記第１の期間継続していなければ、ロック状態が前記第２の期間継続しているか否かを判定し、ロック状態が前記第２の期間継続していなければ、アンロック状態が前記第１の期間継続するまでリトライを実行しないことを特徴とするＰＬＬ発振回路。
ＰＬＬ発振回路であって、
入力される制御電圧に応じて周波数信号を発振する電圧制御発振器と、
該周波数信号を分周する分周器と、
該分周された信号をアナログ／デジタル変換するＡＤ変換器と、
該アナログ／デジタル変換された信号と正弦波信号との位相を比較して位相差を検出し、当該位相差に応じた位相差信号を出力する位相比較部と、
前記位相差信号における高周波成分のノイズを除去するループフィルタと、
該ノイズが除去された位相差信号をデジタル／アナログ変換するＤＡ変換器と、
周波数パラメータを各部に出力するパラメータ出力部と、
アンロック状態を判定してアンロックアラーム出力信号を出力する演算処理装置とを備え、
前記位相比較部は、自動利得制御回路として、前記ＡＤ変換器の後段に乗算器と、該乗算器のゲインを制御するための振幅情報を検出し、当該振幅情報に基づいてアンロック検出信号を出力する振幅情報検出部とを備え、
前記演算処理装置は、前記アンロック検出信号に基づいてロック状態又はアンロック状態を判定し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用コマンドを前記パラメータ出力部に設定し、前記アンロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が前記第１の期間継続していれば、再同期を行わせるためのデータを前記パラメータ出力部に設定するリトライを実行し、アンロック状態が前記第１の期間継続していなければ、ロック状態が第２の期間継続しているか否かを判定し、ロック状態が前記第２の期間継続していれば、アンロックアラーム出力信号をアラーム解除状態とし、リトライを実行せず、アンロック状態が前記第１の期間継続していなければ、ロック状態が前記第２の期間継続しているか否かを判定し、ロック状態が前記第２の期間継続していなければ、アンロック状態が前記第１の期間継続するまでリトライを実行しないことを特徴とするＰＬＬ発振回路。
位相比較部が、ＡＤ変換器からの出力を直交検波し、前記ＡＤ変換器からの出力信号と検波用の信号との周波数の差で回転する回転ベクトルを取り出すキャリアリムーブと、
回転ベクトルに対して逆回転ベクトルを乗算する逆回転ベクトル乗算部と、
乗算されて減速された回転ベクトルに基づいてサンプリング時間毎の位相差を検出する位相の時間差検出部と、
検出された位相差から微調整周波数を差し引く加算器と、
前記加算器からの出力を一定時間累積加算する位相差の累積加算部とを備え、
振幅情報検出部が、前記逆回転ベクトル乗算部からの出力を分岐して入力した信号から検出した振幅情報を監視し、特定の範囲になった場合にアンロック検出信号を出力することを特徴とする請求項２記載のＰＬＬ発振回路。
第１の期間を第２の期間より長く設定したことを特徴とする請求項１乃至３のいずれか記載のＰＬＬ発振回路。
第１の期間を第２の期間より短く設定したことを特徴とする請求項１乃至３のいずれか記載のＰＬＬ発振回路。
演算処理装置が、リトライ回数を管理しており、特定回数リトライを実行すると、リトライを停止し、アンロックアラーム出力信号を保持することを特徴とする請求項１乃至５のいずれか記載のＰＬＬ発振回路。