JP5005313B2 - 半導体メモリのアクティブ区間制御装置および方法 - Google Patents

Description

本発明は、半導体メモリに関し、特に半導体メモリのアクティブ区間制御装置および方法に関するものである。

一般的に半導体メモリはデータ読み取りおよび書き込み動作と、これと関連した動作を行い易いようにメモリセル全体をバンクという単位で区分して用いている。また、技術の発展に伴いメモリ容量が増加するようになり、それによりバンクの数も増加している。

従って、複数のバンクを用いることによって不要に消費される電流を減らせる多様な方法が要求されているのが実状である（例えば、特許文献１）。

以下、従来の技術による半導体メモリのアクティブ区間制御装置を添付した図面を参照して説明すれば次の通りである。

図１は、従来の技術による半導体メモリのアクティブ区間制御装置の構成を示すブロック図、図２は、図１のアクティブ制御部の内部構成を示す回路図、図３は、図１のアクティブ信号生成部の内部構成を示す回路図である。

従来の技術による半導体メモリのアクティブ区間制御装置は、図１に示すように、各バンクに対してアクティブ区間を決定するアクティブ制御信号を各々生成するアクティブ制御部１０、前記アクティブ制御信号を用いて前記バンク各々に対してプレチャージ信号を生成するプレチャージ信号生成部２０、および前記アクティブ制御信号を用いて前記バンク各々に対してアクティブ信号を生成するアクティブ信号生成部３０を含めて構成される。

この時、図１はバンクが４つ（Ｂ０〜Ｂ３）の場合の構成例を示したものである。
前記アクティブ制御部１０は、アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３を各々生成する第１〜第４アクティブ制御部１１〜１４からなる。この時の第１〜第４アクティブ制御部１１〜１４の構成は互いに同一で、そのうちで第１アクティブ制御部１１の内部構成を見ると、図２のように、所定時間だけ遅れたアクティブ信号ＢＡ０＿ＤＬＹを反転させるインバータ、前記インバータ出力とハイレベル電源（ＶＤＤ）が入力されるＮＡＮＤゲート、ＮＡＮＤゲートの出力を反転させるインバータおよび遅延素子からなる。

前記プレチャージ信号生成部２０は、前記各々のアクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３に基づきプレチャージ信号ＡＰＣＧ０〜ＡＰＣＧ３を各々生成する第１〜第４プレチャージ信号生成部２１〜２４からなる。

前記アクティブ信号生成部３０は、前記各々のアクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３に対応するようにアクティブ信号ＢＡ０〜ＢＡ３を各々生成する第１〜第４アクティブ信号生成部３１〜３４からなる。この時、第１〜第４アクティブ信号生成部３１〜３４の構成は互いに同一で、その中で第１アクティブ信号生成部３１の内部構成を見ると、図３のように、外部アクティブ命令に従って生成されたパルスＦＡＣＴ０および内部アクティブ命令に従って生成されたパルスＡＣＴ０が入力されて、アクティブ信号出力の可否を決定する第１ＮＯＲゲート３１−１、リセット信号ＲＳＴおよびプレチャージ信号ＰＲＥ０が入力されて、アクティブ信号出力の可否を決定する第２ＮＯＲゲート３１−２、オートプレチャージ信号ＡＰＣＧ０およびアクティブ制御信号ＴＲＡＳＭＩＮ０が入力されて、アクティブ信号出力の可否を決定する第３ＮＯＲゲート３１−３、前記第２ＮＯＲゲート３１−２又は第３ＮＯＲゲート３１−３の出力によって前記第１ＮＯＲゲート３１−１の出力を保持させるラッチ３１−４、および前記ラッチ３１−４の出力をドライブするためのドライバ３１−５を含んで構成される。

一方、前記各々のプレチャージ信号ＡＰＣＧ０〜ＡＰＣＧ３は、前記第１〜第４アクティブ信号生成部３１〜３４に各々入力される。また、前記各々のアクティブ信号ＢＡ０〜ＢＡ３は、前記第１〜第４アクティブ制御部１１〜１４に各々入力される。

このように構成された従来技術の動作に関する説明は次の通りである。
アクティブ制御部１０の第１〜第４アクティブ制御部１１〜１４は、該当アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３を各々出力する。

続いてプレチャージ信号生成部２０の第１〜第４プレチャージ信号生成部２１〜２４が前記アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３に基づきプレチャージ信号ＡＰＣＧ０〜ＡＰＣＧ３を各々生成する。

そして、アクティブ信号生成部３０の第１〜第４アクティブ信号生成部３１〜３４が前記アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３に対応するようにアクティブ信号ＢＡ０〜ＢＡ３を生成し、各バンクＢ０〜Ｂ３の該当ワードラインを駆動するための回路に供給される。

この時、アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３は、該当アクティブ信号ＢＡ０〜ＢＡ３のアクティブ区間、例えばハイレベル区間の終了時点を定める信号であって、前記アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３がハイレベルになり、一定ディレイ後で前記アクティブ信号ＢＡ０〜ＢＡ３がディスエイブルになる。

一方、半導体メモリ、特にＤＲＡＭの場合、構造的特性上時間が過ぎればセルのデータが失われるので損失を防止するためのリフレッシュ動作が必須である。

前記リフレッシュは、半導体メモリ外部のシステムの命令に従って行うオートリフレッシュと、半導体メモリ内部で自ら行うセルフリフレッシュとに区分できる。また、前記オートリフレッシュおよびセルフリフレッシュ動作は、前記複数のバンクに対して同時に行われる。すなわち、特定バンクだけを指定するのではなく、全てのバンクに対して同時に行われる。

しかし、従来技術による半導体メモリには次のような問題点がある。
第１に、リフレッシュ動作の際、各アクティブ信号生成部に対して各アクティブ制御部が別のアクティブ制御信号を生成するため、リフレッシュ動作時消費電流を増加させ、バンクの数が増加するほど消費電流増加はより一層深化する。

第２に、各アクティブ信号生成部に対してアクティブ制御信号を提供するための信号ラインが別に構成されるため、信号ライン配置が複雑になり、同じようにバンクの数が増加するほど信号ライン配置がより一層複雑になる。
特開平５−２７４８７４号公報

本発明は、上記問題点を解決するために案出したものであり、リフレッシュ動作時の消費電流を減少させるようにした半導体メモリのアクティブ区間制御装置および方法を提供することにその目的がある。

本発明は、前記問題点を解決するために案出したものであり、アクティブ制御信号を提供するための信号ラインの数を減少させるようにした半導体メモリのアクティブ区間制御装置および方法を提供することにその目的がある。

本発明の一態様に係る半導体メモリのアクティブ区間制御装置は、リフレッシュ動作の可否によって少なくとも２つ以上のバンク各々のアクティブ区間を決定するためのアクティブ制御信号を生成するアクティブ制御手段、および前記アクティブ制御信号に相応するように前記各バンクに対するアクティブ信号を生成するアクティブ信号生成手段を含み、前記アクティブ制御手段は、前記バンク各々に対応する数のアクティブ制御部からなり、前記アクティブ制御部は前記リフレッシュ動作の可否に関わらずアクティブ制御信号を生成するように構成されたものと、リフレッシュ動作の可否によりアクティブ制御信号を生成するように構成されたもので区分されることを特徴とする。

本発明の他の態様に係る半導体メモリのアクティブ区間制御方法は、リフレッシュ動作の可否によって少なくとも２つ以上のバンク各々のアクティブ区間を決定するためのアクティブ制御信号を各々生成する少なくとも２つ以上のアクティブ制御部、および前記アクティブ制御信号に相応するように前記各バンクに対するアクティブ信号を各々生成する少なくとも２つ以上のアクティブ信号生成部を有する半導体メモリ装置のアクティブ区間制御方法であって、前記アクティブ制御部の中の一部でリフレッシュ動作の可否に関わらずアクティブ制御信号を生成し、前記一部を除いた残りのアクティブ制御部でリフレッシュ動作の可否によってアクティブ制御信号を生成することを特徴とする。

本発明に係る半導体メモリのアクティブ区間制御装置および方法は次のような効果がある。

第１に、セルフリフレッシュおよびオートリフレッシュ動作が行われる間、１つを除いた全てのアクティブ制御部が動作しないため、リフレッシュモードでの消費電流を最小化することができる。

第２に、各アクティブ信号生成部にアクティブ制御信号を提供するための信号ラインが減るため信号ラインの配置が容易になり、それに伴って余りの空間を活用することも可能である。

以下、添付した図面を参照して、本発明に係る好ましい実施形態を説明すれば次の通りである。

図４は本発明に係る半導体メモリのアクティブ区間制御装置の構成を示すブロック図、図５は図４のアクティブ制御部の内部構成を示す回路図、図６は図４のアクティブ信号生成部の内部構成を示す回路図であり、図７は図６のアクティブ信号生成部の動作を説明するための波形図である。

本発明に係る半導体メモリのアクティブ区間制御装置はバンクが４つである場合を一例として構成した実施形態を説明する。図４に示すように、本発明のアクティブ区間制御装置は、リフレッシュ動作の可否によってバンク各々のアクティブ区間を決定するためのアクティブ制御信号を生成するアクティブ制御部４０、前記アクティブ制御信号によってプレチャージ信号を生成するプレチャージ信号生成部２０、および前記アクティブ制御信号に相応するように前記各バンクに対するアクティブ信号を生成するアクティブ信号生成部５０を含む。

前記アクティブ制御部４０は、前記バンク各々に対応する数ほどのアクティブ制御部、すなわち図４に示すように、第１〜第４アクティブ制御部４１〜４４で構成される。そして前記第１〜第４アクティブ制御部４１〜４４のうち、１つをリフレッシュ動作の可否に関わらずアクティブ制御信号を生成するように構成し、残りはリフレッシュ動作の可否によってアクティブ制御信号を生成するように構成する。本発明では第１アクティブ制御部４１をリフレッシュ動作の可否に関わらず、アクティブ制御信号ＴＲＡＳＭＩＮ０を生成するように構成し、第２〜第４アクティブ制御部４２〜４４はリフレッシュ動作によって該当アクティブ制御信号ＴＲＡＳＭＩＮ１〜ＴＲＡＳＭＩＮ３を生成するように構成した。

この時、第１アクティブ制御部４１は、図５に示すように、所定時間だけ遅れたアクティブ信号ＢＡ０＿ＤＬＹとハイレベル信号（ＶＤＤ）が入力されて前記２つの信号が全てハイレベル信号である時、ローレベル信号を出力するＮＡＮＤゲート４１−３、前記ＮＡＮＤゲート４１−３の出力を反転させるインバータ４１−４、および前記インバータ４１−４の出力を所定時間だけ遅延させ、最終的にアクティブ制御信号ＴＲＡＳＭＩＮ０を出力させる遅延素子４１−５を含む。

そして、第２〜第４アクティブ制御部４２〜４４の構成は同一であるため、その中で第２アクティブ制御部４２の構成を見ると、図５に示すように、セルフリフレッシュ信号（ＳＲＥＦ）とオートリフレッシュ信号（ＡＵＴＯＲＥＦ）が入力されて２つの信号が全てローレベルである時、ハイレベル信号を出力するＮＯＲゲート４２−２、所定時間だけ遅れたアクティブ信号ＢＡ０＿ＤＬＹと前記ＮＯＲゲート４２−２の出力が入力されて２つの入力が全てハイレベル信号である時、ローレベル信号を出力するＮＡＮＤゲート４２−３、前記ＮＡＮＤゲート４２−３の出力を反転させるインバータ４２−４、および前記インバータ４２−４の出力を所定時間だけ遅延させ、最終的にアクティブ制御信号ＴＲＡＳＭＩＮ１を出力させる遅延素子４２−５を含む。

前記アクティブ信号生成部５０は、前記バンク各々に対応する数ほどのアクティブ信号生成部、すなわち図４に示すように、第１〜第４アクティブ信号生成部５１〜５４で構成され、前記第１アクティブ制御部４１で出力されたアクティブ制御信号ＴＲＡＳＭＩＮ０が従来の技術では別の信号ラインを介して入力されたこととは異なり、１つの信号ラインから分岐され、共通して入力される。

この時、第１〜第４アクティブ信号生成部５１〜５４の構成は同じであるため、その中で第２アクティブ制御部５２の構成を詳しく見ると、図６に示すように、外部又は内部アクティブ命令、すなわち、外部アクティブ命令に従って生成されたパルスＦＡＣＴ１および内部アクティブ命令に従って生成されたパルスＡＣＴ１によって前記アクティブ信号ＢＡ１の生成の可否を判断するための第１判断部５２−１、オートプレチャージ信号ＡＰＣＧ１、およびアクティブ制御信号ＴＲＡＳＭＩＮ０により前記アクティブ信号ＢＡ１の生成の可否を判断するための第２判断部５２−２、および前記第１判断部５２−１および第２判断部５２−２の出力によってアクティブ信号ＢＡ１を生成する信号生成部５２−３を含めて構成される。

この時、第１判断部５２−１は、前記外部アクティブ命令に従って生成されたパルスＦＡＣＴ１および内部アクティブ命令に従って生成されたパルスＡＣＴ１が入力されて、その中の１つでもローレベルである場合、ハイレベル信号を出力するＮＯＲゲートを含む。そして、第２判断部５２−２は、アクティブ制御信号ＴＲＡＳＭＩＮ０とリフレッシュ信号（ＲＥＦ）が入力されて、その中で１つでもローレベルである場合、ハイレベル信号を出力するＮＡＮＤゲート、前記ＮＡＮＤゲートの出力を反転させるインバータ、およびオートプレチャージ信号ＡＰＣＧ１と前記インバータの出力が入力されて、その中の１つでもハイレベルである場合、ローレベル信号を出力するＮＯＲゲートと、リセット信号（ＲＳＴ）およびプレチャージ信号（ＰＲＥ１）が入力されて、アクティブ信号の出力可否を決定するＮＯＲゲートを含む。そして、前記信号生成部５２−３は、前記第２判断部５２−２の出力によって前記第１判断部５２−１の出力を保持させるラッチおよび前記ラッチの出力をドライブするためのドライバを含む。

このように構成された本発明の動作に関する説明は次の通りである。
先ず、第１アクティブ制御部４１は、上述した通り、セルフリフレッシュ又はオートリフレッシュ動作に関わらず所定時間だけ遅れたアクティブ信号ＢＡ０＿ＤＬＹのフィードバックが入力されて、アクティブ制御信号ＴＲＡＳＭＩＮ０をハイレベルにして出力し、これを１つの信号ラインを介して、前記第１〜第４アクティブ信号生成部５１〜５４に供給する。また、第１プレチャージ信号生成部２１にも出力する。

そして、第１〜第４アクティブ信号生成部５１〜５４は、図７に示すように、外部又は内部のアクティブ命令に従って生成されたパルスＡＣＴ０によりアクティブ信号ＢＡ０をハイレベルにして出力し、前記アクティブ制御信号ＴＲＡＳＭＩＮ０がハイレベルにして入力されれば所定時間後に前記アクティブ信号ＢＡ０をローレベルにして出力する。

すなわち、前記アクティブ制御信号ＴＲＡＳＭＩＮ０によりアクティブ信号のイネーブル区間が決定される。

一方、第２〜第４アクティブ制御部４２〜４４は、セルフリフレッシュ信号（ＳＲＥＦ）又はオートリフレッシュ信号（ＡＵＴＯＲＥＦ）のうち、１つでもハイレベルであれば、すなわち、リフレッシュ動作区間であれば該当アクティブ制御信号ＴＲＡＳＭＩＮ１〜ＴＲＡＳＭＩＮ３をローレベルにしてディスエイブルにする。すなわち、リフレッシュ区間の間、第２〜第４アクティブ制御部４２〜４４が動作しないようにして電流消費を最小化する。

もちろん、第２〜第４アクティブ制御部４２〜４４は、セルフリフレッシュ信号（ＳＲＥＦ）又はオートリフレッシュ信号（ＡＵＴＯＲＥＦ）が全てローレベルであれば、すなわちリフレッシュ動作区間でなければ該当アクティブ制御信号ＴＲＡＳＭＩＮ１〜ＴＲＡＳＭＩＮ３をハイレベルにして第１〜第４プレチャージ信号生成部２１〜２４に出力する。

したがって、第１〜第４プレチャージ信号生成部２１〜２４は、前記アクティブ制御信号ＴＲＡＳＭＩＮ０〜ＴＲＡＳＭＩＮ３によりオートプレチャージ信号ＡＰＣＧ０〜ＡＰＣＧ３を生成し、プレチャージ動作が行われるようにする。

本発明が属する技術分野の当業者は本発明がその技術的思想や必須の特徴を変更せずに、他の具体的な形態で実施され得るため、上述した実施形態は全ての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって表され、特許請求の範囲の意味および範囲そしてその等価概念から導き出される全ての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来の技術による半導体メモリのアクティブ区間制御装置の構成を示すブロック図である。 図１のアクティブ制御部の内部構成を示す回路図である。 図１のアクティブ信号生成部の内部構成を示す回路図である。 本発明に係る半導体メモリのアクティブ区間制御装置の構成を示すブロック図である。 図４のアクティブ制御部の内部構成を示す回路図である。 図４のアクティブ信号生成部の内部構成を示す回路図である。 図６のアクティブ信号生成部の動作を説明するための波形図である。

符号の説明

２ ０ … プレチャージ信号生成部
２ １ 〜 ２ ４ … 第１ 〜 第４ プレチャージ信号生成部
４ ０ … アクティブ制御部
４ １ 〜 ４ ４ … 第１ 〜 第４ アクティブ制御部
４ １ − ３ … Ｎ Ａ Ｎ Ｄ ゲート
４ １ − ４ … インバータ
４ １ − ５ … 遅延素子
４ ２ − ２ … Ｎ Ｏ Ｒ ゲート
４ ２ − ３ … Ｎ Ａ Ｎ Ｄ ゲート
４ ２ − ４ … インバータ
４ ２ − ５ … 遅延素子
５ ０ … アクティブ信号生成部
５ １ 〜 ５ ４ … 第１ 〜 第４ アクティブ信号生成部
５ ２ − １ … 第１ 判断部
５ ２ − ２ … 第２ 判断部
５ ２ − ３ … 信号生成部

Claims (13)

1. リフレッシュ動作の可否によって少なくとも２つ以上の区分されたバンク各々のアクティブ区間を決定するためのアクティブ制御信号を生成するアクティブ制御手段と、
   前記アクティブ制御信号に対応するように前記各バンクに対するアクティブ信号を生成するアクティブ信号生成手段とを含み、
   前記アクティブ制御手段は、前記バンク各々に対応する数のアクティブ制御部からなり、前記アクティブ制御部は前記リフレッシュ動作の可否に関わらずアクティブ制御信号を生成するように構成されたものと、リフレッシュ動作の可否によりアクティブ制御信号を生成するように構成されたもので区分される
   ことを特徴とする半導体記憶装置のアクティブ区間制御回路。
2. 前記リフレッシュ動作の可否に関わらず、アクティブ制御信号を生成するように構成されたアクティブ制御部は、所定時間だけ遅れて反転した前記アクティブ信号とハイレベル信号とが入力されて前記２つの信号が全てハイレベル信号である時、ローレベル信号を出力する論理素子、および
   前記論理素子の出力信号を所定時間だけ遅延させる遅延素子を含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブ区間制御回路。
3. 前記リフレッシュ動作の可否によってアクティブ制御信号を生成するように構成されたアクティブ制御部は、所定時間だけ遅れて反転した前記アクティブ信号と反転した前記リフレッシュ信号とが入力されて前記２つの信号が全てハイレベルである時、ローレベル信号を出力する論理素子、および
   前記論理素子の出力を所定時間だけ遅延させる遅延素子を含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブ区間制御回路。
4. 前記リフレッシュ動作の可否に関わらず、アクティブ制御信号を生成するように構成されたアクティブ制御部は、全体のアクティブ制御部の中で１つであることを特徴とする請求項１に記載の半導体記憶装置のアクティブ区間制御回路。
5. 前記アクティブ信号生成手段は、前記バンク各々に対応する数のアクティブ信号生成部からなることを特徴とする請求項１に記載の半導体記憶装置のアクティブ区間制御回路。
6. 前記アクティブ信号生成部は、アクティブ命令に従って前記アクティブ信号生成の可否を判断するための第１判断部、
   オートプレチャージおよびアクティブ制御信号によって前記アクティブ信号生成の可否を判断するための第２判断部、および
   前記第１判断部および第２判断部の出力によってアクティブ信号を生成する信号生成部を含むことを特徴とする請求項５に記載の半導体記憶装置のアクティブ区間制御回路。
7. 前記第１判断部は、外部アクティブ命令に従って生成された第１パルスと内部アクティブ命令に従って生成された第２パルスが入力されて、その中の１つでもハイレベルである場合、ローレベル信号を出力する論理素子を含むことを特徴とする請求項６に記載の半導体記憶装置のアクティブ区間制御回路。
8. 前記第２判断部は、前記アクティブ制御信号とリフレッシュ信号が入力されて、その中で１つでもローレベルである場合、ハイレベル信号を出力する第１論理素子、前記第１論理素子の出力を反転させる第２論理素子、およびオートプレチャージ信号と前記第１論理素子の出力が入力されて、その中で１つでもハイレベルである場合、ローレベル信号を出力する第３論理素子を含むことを特徴とする請求項６に記載の半導体記憶装置のアクティブ区間制御回路。
9. 前記信号生成部は、前記第２判断部の出力によって前記第１判断部の出力を保持させるラッチを含むことを特徴とする請求項６に記載の半導体記憶装置のアクティブ区間制御回路。
10. 前記アクティブ制御信号によってプレチャージ信号を生成して、前記アクティブ信号生成手段に入力させるプレチャージ信号生成部をさらに含むことを特徴とする請求項１に記載の半導体記憶装置のアクティブ区間制御回路。
11. 少なくとも２つ以上のバンク、リフレッシュ動作の可否により前記バンク各々のアクティブ区間を決定するためのアクティブ制御信号を各々生成する少なくとも２つ以上のアクティブ制御部、および前記アクティブ制御信号に相応するように前記各バンクに対するアクティブ信号を各々生成する少なくとも２つ以上のアクティブ信号生成部を有する半導体記憶装置のアクティブ区間制御方法であって、
    前記アクティブ制御部の中の一部でリフレッシュ動作の可否に関わらずアクティブ制御信号を生成し、前記一部を除いた残りのアクティブ制御部でリフレッシュ動作の可否によってアクティブ制御信号を生成することを特徴とする半導体記憶装置のアクティブ区間制御方法。
12. 前記リフレッシュ動作の可否に関わらずアクティブ制御信号を生成するアクティブ制御部は、全体アクティブ制御部のうち１つであることを特徴とする請求項１１に記載の半導体記憶装置のアクティブ区間制御方法。
13. 前記リフレッシュ動作の可否に関わらず生成されたアクティブ制御信号は、前記全体アクティブ信号生成部に共通して入力されることを特徴とする請求項１１に記載の半導体記憶装置のアクティブ区間制御方法。