JP4994853B2 - Power control apparatus incorporating temperature sensor and method of manufacturing the same - Google Patents
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Description
本発明は、温度センサ及び電力制御装置に関するものであり、特に電源制御用回路において有用なON抵抗の小さいトレンチ型ダイオードを用いた温度センサに関するものである。 The present invention relates to a temperature sensor and a power control device, and more particularly to a temperature sensor using a trench diode having a small ON resistance that is useful in a power supply control circuit.
電力制御を行う装置では、パワートランジスターなどの素子の統合によって、高い電流や電圧を扱えるようになってきている。 Devices that perform power control can handle high currents and voltages by integrating elements such as power transistors.
たとえば、縦型二重拡散構造電界効果トランジスタ（DMOS: Double diffused MOS field effect transistor)では、電力供給やモータの制御などのハイパワーの電流や電圧を扱うことが可能である。 For example, a vertical double diffused MOS field effect transistor (DMOS) can handle high power current and voltage such as power supply and motor control.
そして、上記のような電力制御を行なう装置の動作を保証する回路として、たとえば温度センサなどが組み込まれている。上記の温度センサは、供給電力変換のための高電圧や高電流のスイッチ、または負荷のスイッチをおこなうための制御回路の一部として、制御回路と同じチップの中に組み込まれている。 For example, a temperature sensor is incorporated as a circuit for assuring the operation of the device that performs power control as described above. The temperature sensor is incorporated in the same chip as the control circuit as part of a control circuit for switching a high voltage or a high current for supplying power conversion or a load.
図１０は、特許文献１に開示されている縦型二重拡散構造電界効果トランジスタ(DMOS)を示した断面図であり、制御回路として用いられるCMOSデバイスと上記DMOSとを統合したパワーICについて開示している断面図である。
FIG. 10 is a cross-sectional view showing a vertical double diffusion structure field effect transistor (DMOS) disclosed in
パワーICは、一般的に図１０に示すような基板の上に形成されている。上記の基板には、図１０に示すようなCMOS，DMOSデバイスなどとともに制御回路及び動作を保証する回路などが組み込まれている。 The power IC is generally formed on a substrate as shown in FIG. On the substrate, a control circuit and a circuit for guaranteeing operation are incorporated together with a CMOS and DMOS device as shown in FIG.
大電力の制御を行う場合、制御する電流が大きくなる。パワートランジスタを用いて電力制御を行う場合、パワートランジスタの中に大電流が流れる。そのため、パワートランジスタ内で大きな電力が消費される。消費された電力は熱となって放出されるため、上記パワートランジスタを構成する半導体の温度Ｔｃｈが上昇する。 When high power control is performed, the current to be controlled increases. When power control is performed using a power transistor, a large current flows in the power transistor. Therefore, a large amount of power is consumed in the power transistor. Since the consumed electric power is released as heat, the temperature Tch of the semiconductor constituting the power transistor rises.
パワートランジスタなどの電力制御装置では、許容できる温度が設定されている。トランジスタの動作の信頼性を考慮すると、パワートランジスタの温度（Ｔｃｈ）はそれぞれに定められたシャットダウン温度（Ｔｃ）を超えないようにする必要がある。 In a power control device such as a power transistor, an allowable temperature is set. Considering the reliability of the operation of the transistor, it is necessary that the temperature (Tch) of the power transistor does not exceed the shutdown temperature (Tc) determined for each.
上記Ｔｃの設定温度は、一般的には１５０〜１７５〔℃〕に設定されていることが多い。上記パワートランジスタの温度が上記シャットダウン温度Ｔｃを超えると、パワートランジスタを構成する幾つかの保護機構が実行され、パワートランジスタの温度を上げないように制御される。 In general, the set temperature of Tc is generally set to 150 to 175 [° C.]. When the temperature of the power transistor exceeds the shutdown temperature Tc, several protection mechanisms constituting the power transistor are executed and controlled so as not to raise the temperature of the power transistor.
次に、従来の温度測定回路について記載する。 Next, a conventional temperature measurement circuit will be described.
図１１は、特許文献２に開示されている温度測定回路である。
FIG. 11 shows a temperature measurement circuit disclosed in
上記回路において、パワーＭＯＳＦＥＴのＴｒ５０１は、ゲートＧの制御によって制御された電流Ｉ５０４を流している。 In the above circuit, the Tr 501 of the power MOSFET passes a current I504 controlled by the control of the gate G.
図１１の回路では、トランジスタＴｒ５０２は、トランジスタＴｒ５０１と熱的に接続されており、トランジスタＴｒ５０１の温度を測定している。また、トランジスタＴｒ５０３はトランジスタＴｒ５０１と熱的に接続されていない点を除けば、トランジスタＴｒ５０２と同一の構成である。トランジスタＴｒ５０３は温度測定の際の温度の基準として用いられる。 In the circuit of FIG. 11, the transistor Tr502 is thermally connected to the transistor Tr501 and measures the temperature of the transistor Tr501. The transistor Tr503 has the same configuration as the transistor Tr502 except that the transistor Tr503 is not thermally connected to the transistor Tr501. The transistor Tr503 is used as a temperature reference for temperature measurement.
上記のＴｒ５０２及びＴｒ５０３には、それぞれ一定の電流Ｉ５０５とＩ５０６とが供給されている。上記のように、トランジスタＴｒ５０１とトランジスタＴｒ５０２とが熱的に接続されているので、パワーＭＯＳＦＥＴのトランジスタＴｒ５０１の温度が変化すると、Ｔｒ５０２の温度も同じように変化する。即ちＶｇｓ５１２が変化する。 Constant currents I505 and I506 are supplied to Tr502 and Tr503, respectively. As described above, since the transistor Tr501 and the transistor Tr502 are thermally connected, when the temperature of the transistor Tr501 of the power MOSFET changes, the temperature of the Tr502 changes in the same way. That is, Vgs 512 changes.
図１１に示す上記回路では、トランジスタＴｒ５０２のゲート−ソース電圧Ｖｇｓ５１２とトランジスタＴｒ５０３のゲート−ソース電圧Ｖｇｓ５１３とが測定されており、アンプＡＭＰによって比較されている。 In the circuit shown in FIG. 11, the gate-source voltage Vgs512 of the transistor Tr502 and the gate-source voltage Vgs513 of the transistor Tr503 are measured and compared by the amplifier AMP.
ここで、トランジスタＴｒ５０１に一定の電流Ｉ５０４を回路に流す場合について記載する。トランジスタＴｒ５０１に電流を流すことによってトランジスタＴｒ５０１が加熱され、温度が上昇すると、熱結合しているトランジスタＴｒ５０２の温度も上昇する。トランジスタＴｒ５０２の温度が上昇するとトランジスタＴｒ５０２のゲート−ソース間の抵抗値が下がり、その結果ゲート−ソース電圧Ｖｇｓ５１２は減少する。 Here, a case where a constant current I504 is supplied to the circuit through the transistor Tr501 will be described. When a current flows through the transistor Tr501 and the transistor Tr501 is heated and the temperature rises, the temperature of the thermally coupled transistor Tr502 also rises. When the temperature of the transistor Tr502 rises, the resistance value between the gate and the source of the transistor Tr502 decreases, and as a result, the gate-source voltage Vgs512 decreases.
図１１に従って上記特許文献２の温度測定回路の動作について説明したが、上記の方法では、パワーＭＯＳＦＥＴのトランジスタＴｒ５０１の温度を正確に測定するためには安定性の高い電流Ｉ５０５とＩ５０６とを構成する電流源が必要である。そのため、簡潔な工程を用いて上記回路をICチップに搭載することは困難である。
The operation of the temperature measurement circuit of
図１２は、図１１とは異なる構成の温度測定回路である。 FIG. 12 shows a temperature measurement circuit having a configuration different from that in FIG.
図１２に記載する回路では、ダイオード列Ｄ６０５〜Ｄ６０８がパワーＭＯＳＦＥＴのＴｒ６１１のチャネルの温度を測定する。上記ダイオード列Ｄ６０５〜Ｄ６０８とパワーＭＯＳＦＥＴのＴｒ６１１とは熱的に結合しており、パワーＭＯＳＦＥＴのＴｒ６１１の温度に依存して上記ダイオード列Ｄ６０５〜Ｄ６０８の温度が変化する。上記ダイオード列Ｄ６０５〜Ｄ６０８の温度が上昇すると、上記ダイオード列Ｄ６０５〜Ｄ６０８の抵抗値が下がり、上記ダイオード列Ｄ６０５〜Ｄ６０８での電圧降下が減少する。上記ダイオード列Ｄ６０５〜Ｄ６０８にかかる電圧と温度との関係は、上記ダイオード列Ｄ６０５〜Ｄ６０８の種類によって決定される。尚、ダイオード列Ｄ６０１〜Ｄ６０４はパワーＭＯＳＦＥＴのＴｒ６１１とは熱的に結合しておらず、回路の校正用として機能している。 In the circuit shown in FIG. 12, the diode arrays D605 to D608 measure the temperature of the channel of the power MOSFET Tr611. The diode arrays D605 to D608 and the power MOSFET Tr611 are thermally coupled, and the temperature of the diode arrays D605 to D608 varies depending on the temperature of the power MOSFET Tr611. When the temperature of the diode arrays D605 to D608 increases, the resistance value of the diode arrays D605 to D608 decreases, and the voltage drop in the diode arrays D605 to D608 decreases. The relationship between the voltage applied to the diode arrays D605 to D608 and the temperature is determined by the type of the diode arrays D605 to D608. The diode arrays D601 to D604 are not thermally coupled to the power MOSFET Tr611 and function as circuit calibration.
上記の回路においては、トランジスタＴｒ６０９の動作を停止させるシャットダウン温度Ｔｃのときに、上記ダイオード列Ｄ６０５〜Ｄ６０８にかかる電圧が降下してトランジスタＴｒ６０９のゲート電圧を制御するように構成することができる。トランジスタＴｒ６０９の動作が停止すると、トランジスタＴｒ６１０のゲートの電位が上昇し、トランジスタＴｒ６１０のスイッチがONとなる。 The above circuit can be configured such that the voltage applied to the diode arrays D605 to D608 drops and the gate voltage of the transistor Tr609 is controlled at the shutdown temperature Tc that stops the operation of the transistor Tr609. When the operation of the transistor Tr609 is stopped, the potential of the gate of the transistor Tr610 increases, and the switch of the transistor Tr610 is turned on.
トランジスタＴｒ６１０のスイッチがONとなることによって、パワーＭＯＳＦＥＴのＴｒ６１１のスイッチがOFFとなる。即ち、パワーＭＯＳＦＥＴのＴｒ６１１が使用されなくなる。 When the switch of the transistor Tr610 is turned on, the switch of the power MOSFET Tr611 is turned off. In other words, the power MOSFET Tr611 is not used.
上記の図１２に記載する検出回路は、同じシリコンチップの中に搭載される温度検出手段として簡単な回路で実現されている。 The detection circuit described in FIG. 12 is realized by a simple circuit as temperature detection means mounted in the same silicon chip.
一般的に、上記のような温度検出用ダイオードは、図１３や図１４に示されるような構造をしている。図１３では、上記温度検出用ダイオードがシリコン基板中に拡散ダイオードとして形成されている。また図１４では、ロコス(LOCOS: local field isolation oxide)によって電気的にＳｉ基板から分離された領域にポリシリコンダイオードを形成している。 Generally, the temperature detecting diode as described above has a structure as shown in FIGS. In FIG. 13, the temperature detecting diode is formed as a diffusion diode in a silicon substrate. In FIG. 14, a polysilicon diode is formed in a region electrically isolated from the Si substrate by LOCOS (LOCOS: local field isolation oxide).
図１５は、特許文献３に開示されているトレンチ型パワーＭＯＳＦＥＴの構造を示した図である。上記特許文献３では、トレンチ型パワーＭＯＳＦＥＴのトレンチアレイの中に組み込み型PN型ダイオードを形成することについて開示している。
しかしながら、上記従来の温度センサでは、電力制御装置の温度制御を高感度でおこなえないという問題点を有している。 However, the conventional temperature sensor has a problem that the temperature control of the power control device cannot be performed with high sensitivity.
ダイオードを用いる温度センサは、構造が単純である。そのため、上記特許文献２の方法のように安定性の高い複数の電流源などは必要ではなく、構成の単純さから温度センサとして好ましい。
A temperature sensor using a diode has a simple structure. Therefore, a plurality of highly stable current sources and the like as in the method of
しかしながら、温度センサに用いるダイオードは温度の変化に対して高感度である必要があり、また、理想的にはダイオードの温度Ｔｓとパワーデバイスの温度Ｔｃｈとが同じ温度になる（Ｔｓ＝Ｔｃｈ）ことが好ましい。 However, the diode used in the temperature sensor needs to be highly sensitive to changes in temperature, and ideally, the diode temperature Ts and the power device temperature Tch are the same (Ts = Tch). Is preferred.
上記ダイオードが温度の変化に対して高感度であるためには、上記ダイオード毎の温度感受性を向上させるとともに、上記ダイオードを直列に接続し、ダイオード列として用いることによって温度に対する電圧の変化量を増大させることが行なわれている。上記ダイオード毎の温度感受性を向上させる方法については後述する。 In order for the diode to be highly sensitive to temperature changes, the temperature sensitivity of each diode is improved, and the diodes are connected in series to increase the amount of voltage change with respect to temperature. Has been done. A method for improving the temperature sensitivity of each diode will be described later.
パワーデバイスの温度Ｔｃｈがダイオードに伝わる過程について検討する。 Consider the process by which the temperature Tch of the power device is transmitted to the diode.
図１６の（ａ）は、パワーＭＯＳＦＥＴと温度測定用のダイオード列との熱結合の様子を示した回路図であり、図１６の（ｂ）は、図１６の（ａ）に示す回路の熱回路図である。パワーＭＯＳＦＥＴの動作によって生じた熱Ｐｄは、パワーＭＯＳＦＥＴを構成する素子の温度をＴｃｈに上昇させる。また上記の熱はパワーＭＯＳＦＥＴを構成する素子に溜まる（ＣＴＨ）。また、発生した熱の一部はＧｐによってパワーＭＯＳＦＥＴを構成する素子の外部に放出される。 FIG. 16A is a circuit diagram showing the state of thermal coupling between the power MOSFET and the temperature measuring diode array, and FIG. 16B is the heat of the circuit shown in FIG. It is a circuit diagram. The heat Pd generated by the operation of the power MOSFET raises the temperature of the elements constituting the power MOSFET to Tch. The heat is accumulated in the elements constituting the power MOSFET (C TH ). Part of the generated heat is released to the outside of the elements constituting the power MOSFET by Gp.
パワーＭＯＳＦＥＴと温度測定用のダイオード列とは、素子を構成する構造が異なっている。そのため、上記パワーＭＯＳＦＥＴと上記温度測定用のダイオード列との間には、熱伝導係数Ｇｃで示される熱の移動効率を示す定数が規定されている。上記熱伝導係数は大きいほど熱の移動効率が高いので、温度測定用のダイオード列によってパワーＭＯＳＦＥＴの温度を測定しようとする場合にも上記熱伝導係数が大きいことが望ましい。 The power MOSFET and the diode array for temperature measurement are different in the structure constituting the element. Therefore, a constant indicating the heat transfer efficiency indicated by the heat conduction coefficient Gc is defined between the power MOSFET and the temperature measuring diode array. As the heat conduction coefficient is larger, the heat transfer efficiency is higher. Therefore, when the temperature of the power MOSFET is to be measured by the diode array for temperature measurement, the heat conduction coefficient is desirably large.
熱伝導係数Ｇｃによって温度測定用のダイオード列に移動した熱は、温度測定用のダイオード列を構成する素子の温度をＴｓに上昇させる。また上記の熱は温度測定用のダイオード列を構成する素子に溜まる（ＣＴＨＳ）。また、発生した熱の一部はＧｓによって温度測定用のダイオード列を構成する素子の外部に放出される。 The heat transferred to the temperature measurement diode array by the heat conduction coefficient Gc raises the temperature of the elements constituting the temperature measurement diode array to Ts. Further, the heat is accumulated in the elements constituting the diode array for temperature measurement (C THS ). Further, a part of the generated heat is released to the outside of the elements constituting the temperature measuring diode array by Gs.
ここで、従来の図１３〜図１５に示されるパワーＭＯＳＦＥＴと温度測定用のダイオード列との間の熱結合に関する問題点を明らかにする。 Here, problems relating to thermal coupling between the power MOSFET shown in FIGS. 13 to 15 and the diode array for temperature measurement will be clarified.
図１３に記載するPNジャンクション拡散型ダイオードを用いる従来のセンサ構造では、パワーＭＯＳＦＥＴと温度測定用のダイオード列とを電気的に分離するために、上記温度測定用のダイオード列は上記パワーＭＯＳＦＥＴから離れた位置に形成されている。これは上記パワーＭＯＳＦＥＴと温度測定用のダイオード列とが、ともにシリコン基板の上に形成されており、電気的に絶縁する絶縁層を持たないためである。そのため、上記図１３のような構成をとった場合には、上記パワーＭＯＳＦＥＴと上記温度測定用のダイオード列との間は距離を置いて形成される。つまり、熱結合は弱くなり、熱伝導係数Ｇｃは小さくなる。さらに、PNダイオードを形成する工程がトレンチのプロセスとは工程上で互換ではないため、コストが高くなるという問題がある。 In the conventional sensor structure using the PN junction diffusion type diode shown in FIG. 13, the temperature measuring diode array is separated from the power MOSFET in order to electrically isolate the power MOSFET and the temperature measuring diode array. It is formed in the position. This is because the power MOSFET and the temperature measuring diode array are both formed on the silicon substrate and do not have an electrically insulating layer. Therefore, when the configuration as shown in FIG. 13 is adopted, the power MOSFET and the temperature measuring diode array are formed at a distance. That is, the thermal coupling becomes weak and the thermal conductivity coefficient Gc becomes small. Furthermore, since the process of forming the PN diode is not compatible with the process of the trench, there is a problem that the cost is increased.
また、図１４に記載するＰｏｌｙＳｉを用いた従来の温度測定用のダイオード列では、ダイオードは、ロコスによって電気的にも熱的にもＳｉ基板から分離されて形成されている。 In the conventional diode array for temperature measurement using PolySi shown in FIG. 14, the diode is formed by being separated from the Si substrate electrically and thermally by LOCOS.
一般的に、LOCOSを形成するＳｉＯ２の熱伝導係数κｏｘはＳｉの熱伝導係数κＳｉと比較して小さいことが知られている。例えばκＳｉ／κｏｘ＝１０３．５７である。そのため、上記パワーＭＯＳＦＥＴと温度測定用のダイオード列とをLOCOSで隔てる図１４の構成では、熱の伝導は遅く、熱伝導係数Ｇｃは小さくなる。即ち、温度測定用のダイオード列の温度ＴｓはパワーＭＯＳＦＥＴの温度Ｔｃｈの変化に対して遅延して変化することになる。 In general, it is known that the thermal conductivity coefficient κ ox of SiO 2 forming LOCOS is smaller than the thermal conductivity coefficient κ Si of Si . For example, κ Si / κ ox = 103.57. For this reason, in the configuration of FIG. 14 in which the power MOSFET and the temperature measuring diode array are separated by LOCOS, heat conduction is slow and the heat conduction coefficient Gc is small. That is, the temperature Ts of the temperature measuring diode array changes with a delay with respect to the change of the temperature Tch of the power MOSFET.
さらに、図１４に開示されたダイオードでは、順方向電圧（ＶＦ）に対する温度係数（ＴＣＤ）がPNジャンクション拡散型ダイオードの温度係数（ＴＣＤ）に比べて小さい。そのため、PNジャンクション拡散型ダイオードを用いる場合と比較して、温度センサとしての感度が低いという問題点がある。 Further, in the diode disclosed in FIG. 14, the temperature coefficient (TCD) with respect to the forward voltage (VF) is smaller than the temperature coefficient (TCD) of the PN junction diffusion type diode. Therefore, there is a problem that the sensitivity as a temperature sensor is low as compared with the case where a PN junction diffusion type diode is used.
さらに、図１５に記載されているＭＯＳＦＥＴへの組み込み型PNダイオードＤ７０１、Ｄ７０１’，Ｄ７０２では、温度測定用のダイオードのPNジャンクションはトレンチから離れた位置に形成されている。このような構成が必要となるのは、パワーＭＯＳＦＥＴに寄生する電流の効果が上記組み込まれたPNダイオードＤ７０１、Ｄ７０１’，Ｄ７０２に及ばないようにする必要があるためである。 Further, in the built-in PN diodes D701, D701 'and D702 shown in FIG. 15, the PN junction of the temperature measuring diode is formed at a position away from the trench. Such a configuration is required because it is necessary to prevent the effect of current parasitic on the power MOSFET from reaching the incorporated PN diodes D701, D701 ', and D702.
事実、上記特許文献３では、温度測定用のダイオードのカソードはトレンチのゲートから離さなければならないと記載されており、さらに特許文献３の請求項１では、カソード（第１拡散層）は第２拡散層を取り囲んでいる必要があると記載されている。換言すると、PNダイオードのカソードはトレンチから切り離されて形成される必要がある。
In fact,
即ち、上記特許文献３の方法では、上記のように温度測定用のダイオードとパワーＭＯＳＦＥＴとを分離して構成する必要がある。つまり、パワーＭＯＳＦＥＴを構成するために大きな領域が必要であるとともに、温度測定用のダイオードとパワーＭＯＳＦＥＴと距離が大きくなり、結果として熱伝導係数Ｇｃが小さくなるという問題が発生する。
That is, in the method disclosed in
以上のように、従来のように電力制御装置に組み込まれた温度センサでは、高感度に電力装置の温度変化を検出することができなかった。 As described above, the temperature sensor incorporated in the power control apparatus as in the prior art cannot detect the temperature change of the power apparatus with high sensitivity.
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、温度制御を高感度でおこなうことができる温度センサを組み込んだ電力制御装置及びその製造方法を提供することにある。 The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a power control device incorporating a temperature sensor capable of performing temperature control with high sensitivity, and a method for manufacturing the same. .
本発明の電力制御装置は、上記課題を解決するために、同一基板上に、電力制御素子となるトランジスタ及び温度センサとなるダイオードが形成されている電力制御装置であって、上記トランジスタは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して積層された半導体基板上に、上記ソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するトランジスタトレンチ部が設けられており、上記トランジスタトレンチ部によってトランジスタ領域が区画されており、上記ダイオードは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプである第１バイアス拡散部、第１の導電タイプである低ドープアノード部が、この順に隣接して積層されるとともに、上記第１バイアス拡散部の一部は上記低ドープアノード部を貫通して表面に露出するように形成され、上記低ドープアノード部上には、第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が隣接するように形成され、上記露出した上記第１バイアス拡散部上には、第２の導電タイプである第２バイアス拡散部が形成され、上記高ドープアノード部、カソード部、低ドープアノード部、及び上記第１バイアス拡散部を貫通し前記低ドープドレイン部に達するダイオードトレンチ部が設けられており、上記高ドープアノード部にアノード電極が設けられ、上記カソード層にカソード電極が設けられ、上記バイアス拡散部に第１バイアス電極が設けられ、上記ダイオードトレンチ部に第２バイアス電極が設けられており、上記ダイオードトレンチ部によってダイオード領域を区画されており、上記トランジスタと上記ダイオードは隣接して形成されるが、電気的には絶縁されていることを特徴としている。 In order to solve the above problems, a power control device according to the present invention is a power control device in which a transistor serving as a power control element and a diode serving as a temperature sensor are formed on the same substrate. A highly doped drain portion that is a first conductivity type, a lightly doped drain portion that is a first conductivity type, a channel body portion that is a second conductivity type, and a source portion that is a first conductivity type are adjacent to each other in this order. A transistor trench portion that reaches the low-doped drain portion through the source portion and the channel body portion is provided on the stacked semiconductor substrate, and a transistor region is partitioned by the transistor trench portion, The diode includes a highly doped drain portion that is a first conductivity type, and a lightly doped drain that is a first conductivity type. A first bias diffusion portion of the second conductivity type and a low-doped anode portion of the first conductivity type are stacked adjacent to each other in this order, and a part of the first bias diffusion portion is the low-doped region. The anode portion is formed so as to be exposed on the surface, and the highly doped anode portion which is the first conductivity type and the cathode portion which is the second conductivity type are adjacent to each other on the lightly doped anode portion. A second bias diffusion part of the second conductivity type is formed on the exposed first bias diffusion part, and the high doping anode part, the cathode part, the low doping anode part, and the first doping part are formed. A diode trench portion that penetrates the bias diffusion portion and reaches the low doped drain portion is provided, an anode electrode is provided in the highly doped anode portion, and the cathode layer is provided in the cathode layer. A sword electrode; a first bias electrode in the bias diffusion portion; a second bias electrode in the diode trench portion; and a diode region partitioned by the diode trench portion; The diodes are formed adjacent to each other, but are electrically insulated.
上記の構成によれば、同一基板上に電力制御素子となるトランジスタと温度センサとなるダイオードとがそれぞれトランジスタトレンチ及びダイオードトレンチによって区画されて形成されている。つまり、上記の電力制御素子及び上記温度センサはそれぞれ上記のトランジスタトレンチ及びダイオードトレンチで囲まれた部分を単位として上記基板上で組み合わせることができるため、上記温度センサの配置を自由に行うことができる。 According to said structure, the transistor used as a power control element and the diode used as a temperature sensor are each divided and formed by the transistor trench and the diode trench on the same board | substrate. That is, since the power control element and the temperature sensor can be combined on the substrate in units surrounded by the transistor trench and the diode trench, the temperature sensor can be freely arranged. .
また、上記ダイオードトレンチは、上記高ドープアノード部、カソード部、低ドープアノード部、及び上記第１バイアス拡散部を貫通し、上記低ドープドレイン部に到達するように形成され、かつ、上記ダイオードを形成する高ドープアノード部、カソード部、低ドープアノード部、第１バイアス拡散部、及び第２バイアス拡散部を囲むように形成されている。そのため、上記ダイオードを構成する高ドープアノード部と、低ドープアノード部と、上記カソード部とはその下に形成されている第１バイアス拡散部及び上記ダイオードトレンチに囲まれて形成されている。 The diode trench is formed to penetrate the highly doped anode part, the cathode part, the lightly doped anode part, and the first bias diffusion part to reach the lightly doped drain part, and It is formed so as to surround the high-doped anode portion, the cathode portion, the low-doped anode portion, the first bias diffusion portion, and the second bias diffusion portion to be formed. Therefore, the highly doped anode part, the lowly doped anode part, and the cathode part that constitute the diode are formed so as to be surrounded by the first bias diffusion part and the diode trench formed thereunder.
上記第２バイアス拡散部には第１バイアス電極が設けられており、上記第１バイアス電極に電位を与えてバイアスすることにより、上記のように構成されるダイオードが基板に形成されているトランジスタ及び他のダイオードからの電位変動を受けないように構成することができる。 The second bias diffusion portion is provided with a first bias electrode, and a transistor in which the diode configured as described above is formed on the substrate by applying a potential to the first bias electrode for biasing; and It can be configured not to receive potential fluctuations from other diodes.
また、上記電力制御装置を構成するトランジスタが垂直トレンチ型ＭＯＳＦＥＴで構成されており、トランジスタのゲート電極を構成するトランジスタトレンチによってそれぞれのトランジスタが区画されている。 The transistors constituting the power control device are constituted by vertical trench MOSFETs, and each transistor is partitioned by a transistor trench constituting a gate electrode of the transistor.
即ち、上記ダイオード及び上記トランジスタはそれぞれがトランジスタトレンチ及びダイオードトレンチ、即ちトレンチで隔てられた位置に形成されており、上記トランジスタで発生した熱は隣接するトレンチを経由して速やかに上記ダイオードに伝導することができる。上記トランジスタ及びダイオードは、電力制御装置を構成する基板上に形成される積層構造の殆ど同じ階層に構成される構造であるので、上記トランジスタ及び上記ダイオードは基板上に平面的に配置することができるとともに、上記のように配置を行うことによって上記トランジスタ及び上記ダイオードをトレンチによって隔てただけの位置に形成することができ、上記トランジスタと上記ダイオードとの熱伝導効率をさらに向上させることができる。 That is, the diode and the transistor are respectively formed in a position separated by a transistor trench and a diode trench, that is, a trench, and heat generated in the transistor is quickly conducted to the diode through an adjacent trench. be able to. Since the transistor and the diode are configured in almost the same layer as the stacked structure formed on the substrate constituting the power control device, the transistor and the diode can be arranged in a plane on the substrate. At the same time, by arranging as described above, the transistor and the diode can be formed at a position just separated by the trench, and the heat conduction efficiency between the transistor and the diode can be further improved.
また、上記の電力制御装置では、従来のように熱伝導性の劣るLOCOS膜を用いて上記トランジスタとダイオードとを区画せず、熱の伝導性に優れる上記トランジスタトレンチ及び上記ダイオードトレンチによって区画することができる。つまり上記トランジスタから上記ダイオードへの熱の伝導性に優れた構成とすることができる。特に上記ダイオードを温度センサとして用いる場合には、上記電力制御装置の温度変化に対する感受性が高い温度センサを実現することができる。 Further, in the above power control device, the transistor and the diode are not partitioned by using the LOCOS film having a poor thermal conductivity as in the prior art, but are partitioned by the transistor trench and the diode trench having excellent thermal conductivity. Can do. That is, a structure having excellent heat conductivity from the transistor to the diode can be obtained. In particular, when the diode is used as a temperature sensor, it is possible to realize a temperature sensor that is highly sensitive to temperature changes of the power control device.
尚、上記第１の導電タイプがｐ型の半導体であり、上記第２の導電タイプがｎ型の半導体である構成であってもよいし、上記第１の導電タイプがｎ型の半導体であり、上記第２の導電タイプがｐ型の半導体である構成であってもよい。 The first conductivity type may be a p-type semiconductor, the second conductivity type may be an n-type semiconductor, or the first conductivity type may be an n-type semiconductor. The second conductivity type may be a p-type semiconductor.
また、上記ダイオードトレンチ部及び上記トランジスタトレンチ部がポリシリコンで形成されている構成であってもよい。 The diode trench part and the transistor trench part may be formed of polysilicon.
上記の構成によれば、電力制御装置に形成されるトレンチ部がポリシリコンで構成されている。ポリシリコンは熱の伝導性が高いため、上記トランジスタ及び上記ダイオードの熱伝導効率をさらに向上させることができる。 According to said structure, the trench part formed in a power control apparatus is comprised with the polysilicon. Since polysilicon has high thermal conductivity, the thermal conductivity efficiency of the transistor and the diode can be further improved.
また、上記ダイオードトレンチ部と、上記トランジスタトレンチ部とが電気的に接続されていない構成であってもよい。 The diode trench portion and the transistor trench portion may not be electrically connected.
上記の構成によれば、ダイオードを区画するトレンチ部とトランジスタを区画するトレンチ部が電気的に接続されていないため、上記ダイオードはトランジスタを制御するために上記トランジスタトレンチ部に印加される電圧の影響を受けることがない。 According to the above configuration, since the trench part that partitions the diode and the trench part that partitions the transistor are not electrically connected, the diode is affected by the voltage applied to the transistor trench part to control the transistor. Not receive.
また、上記ダイオードが同一基板上に複数形成され、ダイオード列が形成されており、上記ダイオード列は、第１個目の上記ダイオードの上記高ドープアノード部が上記ダイオード列のアノード電極として形成されており、第１個目の上記ダイオードの上記カソード部と次の上記ダイオードの上記高ドープアノード部とが電気的に接続され、ダイオード列要素が形成されており、さらに上記ダイオード列要素の端の上記カソード部と次の上記ダイオードの上記高ドープアノード部とが電気的に接続され、あらたにダイオード列要素が形成されるダイオード列要素の電気的な接続が繰り返し形成されており、最後の上記ダイオード列要素に電気的に接続された上記ダイオードの上記カソード部が上記ダイオード列のカソード電極として形成されており、上記ダイオード列が、上記温度センサである構成であってもよい。 A plurality of the diodes are formed on the same substrate to form a diode row, and the diode row is formed by forming the highly doped anode portion of the first diode as an anode electrode of the diode row. The cathode part of the first diode and the highly doped anode part of the next diode are electrically connected to form a diode array element, and further, the end of the diode array element The cathode part and the highly doped anode part of the next diode are electrically connected, and the electrical connection of the diode array element in which the diode array element is newly formed is repeatedly formed, and the last diode array The cathode portion of the diode electrically connected to the element is formed as a cathode electrode of the diode row. Cage, the diode string may be configured within the above temperature sensor.
上記の構成によれば、ダイオード列によって温度センサが構成されている。上記温度センサでは、温度の変化はダイオードによる電圧降下の大きさを基にして測定している。そのため、上記ダイオードを複数直列に接続したダイオード列を温度センサとして用いると、温度変化による電圧降下の大きさが単一のダイオードによって生じる電圧降下よりも大きくなるので、電力制御装置の温度の変化を高感度に検出することができる。 According to said structure, the temperature sensor is comprised by the diode row | line | column. In the temperature sensor, the change in temperature is measured based on the magnitude of the voltage drop caused by the diode. For this reason, when a diode string in which a plurality of diodes are connected in series is used as a temperature sensor, the magnitude of the voltage drop due to a temperature change is larger than the voltage drop caused by a single diode. It can be detected with high sensitivity.
また、上記ダイオード列が、上記トランジスタの周囲に形成されている構成であってもよい。 Further, the diode array may be formed around the transistor.
上記の構成によれば、上記ダイオード列が上記トランジスタの周囲に形成されているため、上記トランジスタと上記ダイオード列との熱結合が向上する。即ち、熱の伝導効率を向上させることができ、上記温度センサの温度に対する感受性を高めることができる。 According to the above configuration, since the diode row is formed around the transistor, the thermal coupling between the transistor and the diode row is improved. That is, the heat conduction efficiency can be improved, and the sensitivity of the temperature sensor to the temperature can be increased.
また、上記第２バイアス拡散部と上記高ドープアノード部とが電気的に接続されている構成であってもよい。 The second bias diffusion part and the highly doped anode part may be electrically connected.
上記の構成によれば、上記ダイオードを構成する上で寄生して生じるバイポーラトランジスタの動作を停止することができる。上記の寄生するバイポーラトランジスタは、上記低ドープアノード部をエミッタ、上記第１バイアス拡散部をベース、上記高ドープドレイン部をコレクタとするバイポーラトランジスタであるが、上記第２バイアス拡散部と上記高ドープアノード部とが電気的に接続されていることによってエミッタ−ベース間の電位を等しくすることができ、これによって上記の寄生するバイポーラトランジスタの動作を停止することができる。 According to the above configuration, it is possible to stop the operation of the bipolar transistor that occurs parasitically when configuring the diode. The parasitic bipolar transistor is a bipolar transistor having the low-doped anode portion as an emitter, the first bias diffusion portion as a base, and the high-doped drain portion as a collector, but the second bias diffusion portion and the high-doped region. Since the anode and the base are electrically connected, the potential between the emitter and the base can be made equal, whereby the operation of the parasitic bipolar transistor can be stopped.
特に上記のようにダイオード列を形成している場合では、高ドープアノード部の半導体の極性がｐ型であれば、構成するダイオード列による電圧降下によって、エミッタにかかる電圧がベースにかかる電圧よりも低くなるため、上記の寄生するバイポーラトランジスタの動作を停止することができる。また高ドープアノード部の半導体の極性がｎ型であれば、構成するダイオード列による電圧降下によって、エミッタにかかる電圧がベースにかかる電圧よりも高くなるため、上記の寄生するバイポーラトランジスタの動作を停止することができる。 In particular, in the case where the diode array is formed as described above, if the polarity of the semiconductor of the highly doped anode portion is p-type, the voltage applied to the emitter is more than the voltage applied to the base due to the voltage drop due to the diode array that constitutes Therefore, the operation of the parasitic bipolar transistor can be stopped. Also, if the semiconductor polarity of the highly doped anode is n-type, the voltage applied to the emitter becomes higher than the voltage applied to the base due to the voltage drop due to the diode array, so the operation of the parasitic bipolar transistor is stopped. can do.
また、上記第２バイアス電極と上記アノード電極とが電気的に接続されている構成であってもよい。 Further, the second bias electrode and the anode electrode may be electrically connected.
上記の構成によれば、上記ダイオードを構成する上で寄生して生じるＭＯＳＦＥＴの動作を停止することができる。上記の寄生するＭＯＳＦＥＴは、上記ダイオードトレンチ部をゲート、上記高ドープアノード部をソース、上記高ドープドレイン部をドレインとするＭＯＳＦＥＴであるが、上記第２バイアス電極と上記アノード電極とが電気的に接続されていることによってゲート−ソース間の電位Ｖｇｓが等しくなり、これによって上記の寄生するＭＯＳＦＥＴの動作を停止することができる。 According to said structure, operation | movement of MOSFET parasitically produced when comprising the said diode can be stopped. The parasitic MOSFET is a MOSFET having the diode trench portion as a gate, the highly doped anode portion as a source, and the highly doped drain portion as a drain. The second bias electrode and the anode electrode are electrically connected to each other. By being connected, the gate-source potential Vgs becomes equal, whereby the operation of the parasitic MOSFET can be stopped.
特に上記のようにダイオード列を形成している場合では、アノード電極の半導体の極性がｐ型であれば、構成するダイオード列による電圧降下によってゲートの電位の方がソースの電位より高くなり、上記の寄生するＭＯＳＦＥＴの動作を停止することができる。またアノード電極の半導体の極性がｎ型であれば、構成するダイオード列による電圧降下によってゲートの電位の方がソースの電位より低くなり、上記の寄生するＭＯＳＦＥＴの動作を停止することができる。 In particular, in the case where the diode row is formed as described above, if the polarity of the semiconductor of the anode electrode is p-type, the potential of the gate becomes higher than the potential of the source due to the voltage drop due to the constituting diode row. The operation of the parasitic MOSFET can be stopped. Further, if the polarity of the semiconductor of the anode electrode is n-type, the potential of the gate becomes lower than the potential of the source due to a voltage drop due to the diode array, and the operation of the parasitic MOSFET can be stopped.
また、本発明の電力制御装置の製造方法は、上記課題を解決するために、同一基板上に、電力制御素子となるトランジスタがトランジスタトレンチ部によって区画されて形成されており、温度センサとなるダイオードがダイオードトレンチ部によって区画されて形成されている電力制御装置の製造方法であって、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部を、この順に隣接して基板上に積層する第１積層工程と、上記トランジスタトレンチ部を形成するトランジスタトレンチ形成工程と、上記ダイオードトレンチ部を形成するダイオードトレンチ形成工程と、上記ダイオードトレンチで区画された上記基板のチャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置の一部をドープして第１の導電タイプである低ドープアノード部を形成する第２積層工程と、上記低ドープアノード部の上に第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が互いに隣接するようにドープする第３積層工程と、上記ダイオードトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置であるとともに上記低ドープアノード部が形成されずに上記チャネルボディ部が露出している位置をドープして第２の導電タイプである第２バイアス拡散部を形成する第４積層工程と、上記トランジスタトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置に第１の導電タイプであるソース拡散部を隣接して上記基板上に積層する第５積層工程とを有しており、上記トランジスタトレンチ形成工程は、上記ソース拡散部及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達するようにエッチングしてトランジスタトレンチ溝を形成する工程と、上記トランジスタトレンチ溝の表面にトランジスタゲート絶縁体を形成する工程と、上記トランジスタゲート絶縁体で囲まれる領域にトランジスタゲート電極を形成する工程と、上記トランジスタゲート電極の上に絶縁層を形成する工程とを含み、上記ダイオードトレンチ形成工程は、上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達し、かつ、上記ダイオードを形成する上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を囲むようにエッチングしてダイオードトレンチ溝を形成する工程と、上記ダイオードトレンチ溝の表面にダイオードゲート絶縁体を形成する工程と、上記ダイオードゲート絶縁体で囲まれる領域に第２バイアス電極を形成する工程と、上記第２バイアス電極の上に絶縁層を形成する工程とを含むことを特徴としている。 In addition, in order to solve the above-described problem, the power control device manufacturing method of the present invention includes a transistor serving as a power control element formed on the same substrate, partitioned by a transistor trench portion, and a diode serving as a temperature sensor. Is a method of manufacturing a power control device that is partitioned and formed by a diode trench portion, and includes a highly doped drain portion that is a first conductivity type, a low doped drain portion that is a first conductivity type, and a second conductivity. A first lamination step of laminating a channel body portion which is a type on a substrate adjacent in this order; a transistor trench formation step of forming the transistor trench portion; a diode trench formation step of forming the diode trench portion; On the channel body portion of the substrate defined by the diode trench, and A second stacking step of doping a part of the position facing the doped drain portion to form a low doped anode portion of the first conductivity type; and a high conductivity of the first conductivity type on the low doped anode portion. A third lamination step of doping so that the doped anode portion and the cathode portion of the second conductivity type are adjacent to each other; the channel body portion of the substrate defined by the diode trench; and the highly doped layer A fourth bias diffusion portion of the second conductivity type is formed by doping the position facing the drain portion and the position where the channel body portion is exposed without forming the low-doped anode portion. A stacking step and a position on the channel body portion of the substrate defined by the transistor trench and facing the highly doped drain portion. And a fifth stacking step of stacking a source diffusion portion of the first conductivity type adjacently on the substrate, wherein the transistor trench formation step passes through the source diffusion portion and the channel body portion. A step of forming a transistor trench groove by etching so as to reach the lightly doped drain portion, a step of forming a transistor gate insulator on the surface of the transistor trench groove, and a region surrounded by the transistor gate insulator Forming a transistor gate electrode and forming an insulating layer on the transistor gate electrode, wherein the diode trench forming step includes the highly doped anode portion, the cathode portion, and the second bias diffusion portion. , Penetrating through the lightly doped anode part and the channel body part, the lightly doped drain A diode trench is formed by etching so as to surround the highly doped anode part, the cathode part, the second bias diffusion part, the lowly doped anode part, and the channel body part that reach the in part and form the diode. Forming a groove; forming a diode gate insulator on a surface of the diode trench groove; forming a second bias electrode in a region surrounded by the diode gate insulator; and And a step of forming an insulating layer thereon.
上記の構成によれば、上記トランジスタ及び上記ダイオードは同一基板上に形成され、かつ、それらを同一の工程で形成することができる。即ち、製造するための工程を単純にすることができる。 According to said structure, the said transistor and the said diode are formed on the same board | substrate, and they can be formed in the same process. That is, the manufacturing process can be simplified.
本発明の電力制御装置は、以上のように、上記トランジスタは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して積層された半導体基板上に、上記ソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するトランジスタトレンチ部が設けられており、上記トランジスタトレンチ部によってトランジスタ領域が区画されており、上記ダイオードは、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプである第１バイアス拡散部、第１の導電タイプである低ドープアノード部が、この順に隣接して積層されるとともに、上記第１バイアス拡散部の一部は上記低ドープアノード部を貫通して表面に露出するように形成され、上記低ドープアノード部上には、第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が隣接するように形成され、上記露出した上記第１バイアス拡散部上には、第２の導電タイプである第２バイアス拡散部が形成され、上記高ドープアノード部、カソード部、低ドープアノード部、及び上記第１バイアス拡散部を貫通し前記低ドープドレイン部に達するダイオードトレンチ部が設けられており、上記高ドープアノード部にアノード電極が設けられ、上記カソード層にカソード電極が設けられ、上記バイアス拡散部に第１バイアス電極が設けられ、上記ダイオードトレンチ部に第２バイアス電極が設けられており、上記ダイオードトレンチ部によってダイオード領域を区画されており、上記トランジスタと上記ダイオードは隣接して形成されるが、電気的には絶縁されている。 As described above, in the power control device of the present invention, the transistor includes a highly doped drain portion that is the first conductivity type, a low doped drain portion that is the first conductivity type, and a channel body that is the second conductivity type. And a transistor trench part that penetrates the source part and the channel body part and reaches the low-doped drain part on the semiconductor substrate in which the source part and the source part of the first conductivity type are stacked adjacently in this order. The transistor region is partitioned by the transistor trench portion, and the diode includes a highly doped drain portion that is a first conductivity type, a low doped drain portion that is a first conductivity type, and a second conductivity type. A first bias diffusion portion and a low-doped anode portion of the first conductivity type are stacked adjacent to each other in this order. A part of the first bias diffusion part is formed so as to penetrate the lightly doped anode part and be exposed to the surface, and on the lightly doped anode part, a highly doped anode part of a first conductivity type and a first doped part are formed. A second conductive diffusion type second cathode diffusion portion is formed on the exposed first bias diffusion portion, and the highly doped anode portion is formed on the exposed first bias diffusion portion. , A cathode portion, a lightly doped anode portion, and a diode trench portion that penetrates the first bias diffusion portion and reaches the lightly doped drain portion, an anode electrode is provided on the highly doped anode portion, and the cathode layer Are provided with a cathode electrode, a first bias electrode is provided in the bias diffusion portion, and a second bias electrode is provided in the diode trench portion. Cage is partitioned diode region by the diode trench portion, the transistor and the diode is formed adjacent to the electrically insulated.
また、本発明の電力制御装置の製造方法は、以上のように、第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部を、この順に隣接して基板上に積層する第１積層工程と、上記トランジスタトレンチ部を形成するトランジスタトレンチ形成工程と、上記ダイオードトレンチ部を形成するダイオードトレンチ形成工程と、上記ダイオードトレンチで区画された上記基板のチャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置の一部をドープして第１の導電タイプである低ドープアノード部を形成する第２積層工程と、上記低ドープアノード部の上に第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が互いに隣接するようにドープする第３積層工程と、上記ダイオードトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置であるとともに上記低ドープアノード部が形成されずに上記チャネルボディ部が露出している位置をドープして第２の導電タイプである第２バイアス拡散部を形成する第４積層工程と、上記トランジスタトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置に第１の導電タイプであるソース拡散部を隣接して上記基板上に積層する第５積層工程とを有しており、上記トランジスタトレンチ形成工程は、上記ソース拡散部及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達するようにエッチングしてトランジスタトレンチ溝を形成する工程と、上記トランジスタトレンチ溝の表面にトランジスタゲート絶縁体を形成する工程と、上記トランジスタゲート絶縁体で囲まれる領域にトランジスタゲート電極を形成する工程と、上記トランジスタゲート電極の上に絶縁層を形成する工程とを含み、上記ダイオードトレンチ形成工程は、上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達し、かつ、上記ダイオードを形成する上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を囲むようにエッチングしてダイオードトレンチ溝を形成する工程と、上記ダイオードトレンチ溝の表面にダイオードゲート絶縁体を形成する工程と、上記ダイオードゲート絶縁体で囲まれる領域に第２バイアス電極を形成する工程と、上記第２バイアス電極の上に絶縁層を形成する工程とを含んでいる構成である。 In addition, as described above, the method for manufacturing the power control device of the present invention includes a highly doped drain portion that is the first conductivity type, a low doped drain portion that is the first conductivity type, and a channel that is the second conductivity type. A first laminating step of laminating a body portion on the substrate adjacent in this order; a transistor trench forming step of forming the transistor trench portion; a diode trench forming step of forming the diode trench portion; and the diode trench. A second stacking step of forming a low-doped anode portion of the first conductivity type by doping a part of a position on the channel body portion of the partitioned substrate and facing the highly-doped drain portion; On the lightly doped anode part, a highly doped anode part as a first conductivity type and a cathode part as a second conductivity type are mutually connected. A third stacking step of doping so as to be adjacent to the channel body portion of the substrate partitioned by the diode trench, and a position facing the highly doped drain portion, and the low doped anode portion A fourth stacking step of doping a position where the channel body portion is exposed without being formed to form a second bias diffusion portion of the second conductivity type; and the substrate of the substrate partitioned by the transistor trench A fifth stacking step of stacking the source diffusion portion of the first conductivity type on the substrate adjacent to the highly doped drain portion on the channel body portion, and on the substrate. The transistor trench forming step etches through the source diffusion portion and the channel body portion and reaches the lightly doped drain portion. Forming a transistor trench groove, forming a transistor gate insulator on the surface of the transistor trench groove, forming a transistor gate electrode in a region surrounded by the transistor gate insulator, and the transistor Forming a dielectric layer on the gate electrode, wherein the diode trench forming step includes the highly doped anode part, the cathode part, the second bias diffusion part, the lowly doped anode part, and the channel body part. , And reaches the low-doped drain portion and surrounds the high-doped anode portion, the cathode portion, the second bias diffusion portion, the low-doped anode portion, and the channel body portion forming the diode. Etching to form a diode trench groove, and Forming a diode gate insulator on the surface of the diode trench, forming a second bias electrode in a region surrounded by the diode gate insulator, and forming an insulating layer on the second bias electrode; It is the structure which contains.
上記の構成によれば、上記の電力制御素子及び上記温度センサはそれぞれ上記のトランジスタトレンチ及びダイオードトレンチで囲まれた部分を単位として上記基板上で組み合わせることができるため、上記温度センサの配置を自由に行うことができる。 According to the above configuration, the power control element and the temperature sensor can be combined on the substrate in units of portions surrounded by the transistor trench and the diode trench, respectively. Can be done.
また、上記ダイオードは、その下に形成されているチャネルボディ部及び上記ダイオードトレンチに囲まれて形成されている。上記バイアス拡散部には第１バイアス電極が設けられており、上記第１バイアス電極に電位を与えてバイアスすることにより、上記のように構成されるダイオードが基板に形成されているトランジスタ及び他のダイオードからの電位変動を受けないように構成することができる。 The diode is formed so as to be surrounded by the channel body portion and the diode trench formed under the diode. The bias diffusion portion is provided with a first bias electrode. By applying a potential to the first bias electrode and biasing, the transistor having the diode configured as described above is formed on the substrate, and other transistors It can be configured not to be subjected to potential fluctuations from the diode.
また、上記の電力制御装置では、従来のように熱伝導性の劣るLOCOS膜を用いて上記トランジスタとダイオードとを区画せず、熱の伝導性に優れる上記トランジスタトレンチ及び上記ダイオードトレンチによって区画することができる。つまり上記トランジスタから上記ダイオードへの熱の伝導性に優れた構成とすることができる。特に上記ダイオードを温度センサとして用いる場合には、上記電力制御装置の温度変化に対する感受性が高い温度センサを実現することができる。 Further, in the above power control device, the transistor and the diode are not partitioned by using the LOCOS film having a poor thermal conductivity as in the prior art, but are partitioned by the transistor trench and the diode trench having excellent thermal conductivity. Can do. That is, a structure having excellent heat conductivity from the transistor to the diode can be obtained. In particular, when the diode is used as a temperature sensor, it is possible to realize a temperature sensor that is highly sensitive to temperature changes of the power control device.
また上記の構成によれば、上記トランジスタ及び上記ダイオードは同一基板上に形成され、かつ、それらを同一の工程で形成することができる。即ち、製造するための工程を単純にすることができる。特にトランジスタを垂直トレンチ型ＭＯＳＦＥＴとして形成すると、上記製造工程をさらに単純に構成することができる。 Further, according to the above configuration, the transistor and the diode can be formed on the same substrate and can be formed in the same process. That is, the manufacturing process can be simplified. In particular, when the transistor is formed as a vertical trench MOSFET, the above manufacturing process can be further simplified.
それゆえ、温度制御を高感度でおこなうことができる温度センサを組み込んだ電力制御装置を提供することができるという効果を奏する。 Therefore, there is an effect that it is possible to provide a power control device incorporating a temperature sensor capable of performing temperature control with high sensitivity.
本発明の一実施形態について図１〜図９に基づいて説明すれば、以下の通りである。 An embodiment of the present invention will be described below with reference to FIGS.
本実施の形態では、トレンチ型ダイオードデバイスの詳細について記載する。また、本実施の形態のトレンチ型ダイオードデバイスを有する温度センサ、及び上記温度センサとトレンチ型ＭＯＳＦＥＴとで構成される電力制御装置について記載する。 In this embodiment, details of a trench diode device will be described. In addition, a temperature sensor having the trench type diode device of the present embodiment and a power control device including the temperature sensor and the trench type MOSFET will be described.
図１は、本発明のトレンチ型ダイオードデバイスを用いた電力制御装置の実施の一形態を示す見取り図であり、本実施の形態でのトレンチ型ＭＯＳＦＥＴと温度センサとの構造を示す断面の見取り図である。 FIG. 1 is a sketch showing an embodiment of a power control apparatus using a trench diode device of the present invention, and is a sectional view showing a structure of a trench MOSFET and a temperature sensor in the present embodiment. .
また、図２は、図１のトレンチ型ダイオードデバイスの一つを拡大した断面の見取り図である。 FIG. 2 is an enlarged cross-sectional view of one of the trench type diode devices of FIG.
本実施の形態の温度センサは、トレンチ型ダイオードデバイス１３を１個用いたダイオートまたは複数直列に接続したダイオード列で構成される。温度の変化はダイオードによる電圧降下の大きさを基にして測定する。特にダイオード列を用いて温度センサを構成すると、温度変化による電圧降下の大きさが単一のダイオードによって生じる電圧降下よりも大きくなるので、電力制御装置の温度の変化を高感度に検出することができる。
The temperature sensor of the present embodiment is configured by a diode auto using one trench
本実施の形態のトレンチ型ダイオードデバイス１３の構造は、図１に示すようにトレンチ型ＭＯＳＦＥＴ１２の構造と似ている。
The structure of the
まず、本実施の形態でのトレンチ型ＭＯＳＦＥＴ１２の構成を図１を用いて説明する。
First, the configuration of the
本実施の形態でのトレンチ型ＭＯＳＦＥＴ１２では、高密度にドープされた基板１及びエピタキシャル層２である半導体層とＭＯＳＦＥＴの第１バイアス拡散層３’である半導体層とを有する。上記基板１の上に上記エピタキシャル層２が形成され、さらに上記エピタキシャル層２の上に第１バイアス拡散層３’が形成される。上記エピタキシャル層２は基板１よりも低密度にドープされた部位であり、ドリフト部を形成している。また、上記第１バイアス拡散層３’の上には、ソース拡散層７’が形成される。上記第１バイアス拡散層３’の上に、第２ボディ拡散層８’がソース拡散層７’に隣り合うように設けられていてもよい。
The
上記基板1、エピタキシャル層２、及びソース拡散層７’の極性（第1の極性）と第１バイアス拡散層３’及び第２ボディ拡散層８’の極性（第２の極性）とは反対であり、本実施の形態では第1の極性をｐ型として記載している。上記極性は設計によって適宜変更できるものであり、上記第1の極性をｎ型として実施することも可能である。
The polarity of the
また、本実施の形態でのトレンチ型ＭＯＳＦＥＴ１２では、ゲート電極６’とゲート電極の周囲に設けられているゲート絶縁体５’とは、ソース拡散層７’、第２ボディ拡散層８’及び第１バイアス拡散層３’を貫通し、エピタキシャル層２の一部に到達するトレンチ４’を形成している。また、ゲート電極６’はゲート電極Ｇに接続されている。また、本実施の形態のゲート電極６’は、ポリシリコンで形成されていることが好ましい。
In the
そして、ソース拡散層７’及び第２ボディ拡散層８’は図示しないトップの金属被覆に接続され、ソース電極Ｓを形成する。また、上記基板１の底部には金属被覆９が形成され、ドレイン電極Ｄが形成される。
The
本実施の形態のトレンチ型ＭＯＳＦＥＴ１２では、ソース拡散層７’に印加している電位よりも低い電位をゲート電極６’に印加すると、上記トレンチ４’が第１バイアス拡散層３’へチャネルを形成し、反転層を形成する。そのためソース拡散層７’とエピタキシャル層２との間に電流を流すことができる。つまり、ＭＯＳＦＥＴ１２の電気の伝導を制御することができる。即ち、これらは従来のトレンチ型ＭＯＳＦＥＴの構造と同じ構造である。
In the
次に、本実施の形態のトレンチ型ダイオードデバイス１３の構成を図１を用いて説明する。
Next, the configuration of the trench
本実施の形態でのトレンチ型ダイオードデバイス１３では、高密度にドープされた基板1及びエピタキシャル層２である半導体層とＭＯＳＦＥＴの第１バイアス拡散層３である半導体層とを有する。上記基板１の上に上記エピタキシャル層２が形成され、さらに上記エピタキシャル層２の上に第１バイアス拡散層３が形成される。上記エピタキシャル層２は基板１よりも低密度にドープされた部位であり、ドリフト部を形成している。
The trench
また、本実施の形態でのトレンチ型ダイオードデバイス１３では、上記第１バイアス拡散層３の上部に低密度にドープされた低ドープアノード層１０が形成され、それらの上部に高ドープアノード層７、カソード層８、第２バイアス拡散層１１、カソード層８を電気的に分離する為の分離用拡散層１９、及び第２バイアス拡散層１１が形成される。高ドープアノード層７及びカソード層８は、隣り合うように形成される。そして第２バイアス拡散層１１は上記高ドープアノード層７及びカソード層８とは分離用拡散層１９を挟んで形成されている。高ドープアノード層７、カソード層８、及び分離用拡散層１９は低ドープアノード層１０の上に形成されるが、第２バイアス拡散層１１は後述するように第１バイアス拡散層３の上部に形成される。低ドープアノード層１０、カソード層８、及び第２バイアス拡散層１１については後に詳しく記載する。
Further, in the trench
上記基板1、エピタキシャル層２、高ドープアノード層７、及び低ドープアノード層１０の極性（第1の極性）と第１バイアス拡散層３、カソード層８、及び第２バイアス拡散層１１の極性（第２の極性）とは反対であり、本実施の形態では第1の極性をｐ型として記載している。上記極性は設計によって適宜変更できるものであり、上記第1の極性をｎ型として実施することも可能である。
The polarity of the
また、本実施の形態でのトレンチ型ダイオードデバイス１３では、ゲート電極６とゲート電極の周囲に設けられているゲート絶縁体５とは、高ドープアノード層７、カソード層８、分離用拡散層１９、第２バイアス拡散層１１、低ドープアノード層１０、及び第１バイアス拡散層３を貫通し、エピタキシャル層２の一部に到達するトレンチ４を形成している。またトレンチ４は、上記の高ドープアノード層７、カソード層８、分離用拡散層１９、第２バイアス拡散層１１、低ドープアノード層１０、第１バイアス拡散層３、及びエピタキシャル層２の一部（以降、ダイオード要素と記載）を取り囲むように形成される。そのため、本実施の形態でのトレンチ型ダイオードデバイス１３では、それぞれのダイオード要素がトレンチ４によって隔てられて形成されている。
Further, in the trench
また、本実施の形態のゲート電極６は、ポリシリコンで形成されていることが好ましい。ゲート電極６がポリシリコンで形成されていることにより、本実施の形態での複数のトレンチ型ダイオードデバイス１３を隔てているトレンチ４の熱伝導効率を高くすることができる。また、トレンチ型ＭＯＳＦＥＴ１２のトレンチ４’のゲート電極６’もポリシリコンで形成されていると、トレンチ型ＭＯＳＦＥＴ１２で発生した熱がトレンチ型ダイオードデバイス１３に伝導する効率を高めることができる。即ち、トレンチ型ＭＯＳＦＥＴ１２とトレンチ型ダイオードデバイス１３との熱結合を高めることができる。
Further, the
そして、高ドープアノード層７は図示しないトップの金属被覆に接続される。また金属被覆９はデバイスの底部に金属被覆を形成しており、ドレイン電極Ｄを形成している。
The highly doped
また、本実施の形態のトレンチ型ダイオードデバイス１３では、図２に示すように、上記第２の極性である第１バイアス拡散層３が第1の極性をもつ低ドープアノード層１０を取り囲むように覆っている。また、トレンチ４の近くにある第１バイアス拡散層３の一部は低ドープアノード層１０とトレンチ４の間から基板１とは反対側へ伸展しており、第２の極性を持つ第２バイアス拡散層１１に接続している。上記第２バイアス拡散層１１は第１バイアス電極ＶＢに接続している。第１バイアス電極ＶＢは、エピタキシャル層２と上記ダイオード要素との電気的な接続の影響を抑えるためのバイアス電位ＶＢを印加する電極である。バイアス電位ＶＢを印加することによる動作の詳細については後述する。
Further, in the trench
低ドープアノード層１０の上部には、第1の極性をもつ高ドープアノード層７と第２の極性をもつカソード層８とが形成される。本実施の形態では、高ドープアノード層７と低ドープアノード層１０とはトレンチ型ダイオードデバイス１３のアノード（Ａ）を構成し、カソード層８はカソード（Ｋ）を構成する。上記高ドープアノード層７及びカソード層８はそれぞれアノード電極ＥＡ及びカソード電極ＥＡに接続されている。
On top of the lightly doped
また、本実施の形態のトレンチ型ダイオードデバイス１３のトレンチ４は、本実施の形態のトレンチ型ＭＯＳＦＥＴ１２のトレンチ４’とは別に形成されており、それぞれに形成されるゲート電極６’及びゲート電極６は独立しており、電気的にも接続されていない。トレンチ型ダイオードデバイス１３のゲート電極６は、第２バイアス電極ＤＧに接続されている。第２バイアス電極ＤＧに電圧を印加し、本実施の形態のトレンチ型ダイオードデバイス１３に寄生するＭＯＳＦＥＴの動作を抑える作用については後述する。
Further, the
一般的に、トレンチ型ＭＯＳＦＥＴを構成する第１バイアス拡散層３のドーピング密度は３×１０１６〜４×１０１７〔ａｔ／ｃｍ３〕であり、第１バイアス拡散層３の層の厚さＸｊｎは１〜４〔μｍ〕である。また低ドープアノード層１０のドーピング密度は１×１０１６〜１×１０１８〔ａｔ／ｃｍ３〕であり、低ドープアノード層１０の厚さＸｊｐは０．５〜３〔μｍ〕である。また高ドープアノード層７のドーピング密度は約１×１０２０〔ａｔ／ｃｍ３〕であり、高ドープアノード層７の厚さＸｊｐ＋は０．１〜０．５〔μｍ〕である。また、カソード層８の厚さＸｊｎ＋は０．１〜０．５〔μｍ〕である。
Generally, the doping density of the first
本実施の形態でのトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３でも、上記の構成は特に限定されない。また、本実施の形態のトレンチ型ダイオードデバイス１３は順方向領域で使用されるため、上記構成であってもブレイクダウンをおこすことはない。
In the
本実施の形態のトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３は、例えば、図１に示すように、トレンチ型ＭＯＳＦＥＴ１２のすぐ隣に本実施の形態のトレンチ型ダイオードデバイス１３を形成することができる。上記のように構成することにより、トレンチ型ＭＯＳＦＥＴ１２で発生した熱を本実施の形態のトレンチ型ダイオードデバイス１３に速やかに伝達することができる。また従来のポリシリコン型ダイオードとトレンチ型ＭＯＳＦＥＴとを組み合わせる構成と比較すると、LOCOSを形成することなくダイオードを形成することができるため、トレンチ型ＭＯＳＦＥＴからダイオードへの熱伝導が向上するとともに、LOCOSを構成するための基板領域を新たに設ける必要がなく、トレンチ型ＭＯＳＦＥＴとダイオードによる温度センサとを備える電力制御装置を小型に構成することができる。
For example, as shown in FIG. 1, the trench
図１では、トレンチ型ＭＯＳＦＥＴ１２とトレンチ型ダイオードデバイス１３とがそれぞれ近くにまとめられて、トレンチ型ＭＯＳＦＥＴ群とトレンチ型ダイオードデバイス群とが隣り合う構成となっているが、上記のトレンチ型ＭＯＳＦＥＴ１２とトレンチ型ダイオードデバイス１３との配置はこれには限定されない。即ち、目的とする装置の構成によって適宜自由に設定することができる。例えば、上記トレンチ型ＭＯＳＦＥＴ１２とトレンチ型ダイオードデバイス１３とが交互、または必要に応じて入り混じって配置される構成などとすることができる。即ち、電力制御素子であるパワーＭＯＳＦＥＴの近くにＰＮジャンクション型のダイオードを有する電力制御装置を構成することができる。
In FIG. 1, the
尚、本発明の温度センサと組み合わせて電力制御装置を構成するパワーＭＯＳＦＥＴは、本実施の形態のようにトレンチ型ＭＯＳＦＥＴ１２であることが好ましいが、例えばプレーナ型のＭＯＳＦＥＴと組み合わせて構成することも可能である。例えば、図３のようにソースＳ’’、ゲートＧ’’、及びドレインＤ’’を有するプレーナ型ＭＯＳＦＥＴ１２’’が、トレンチ４を挟んで本実施の形態のトレンチ型ダイオードデバイス１３と組み合わされるような電力制御装置を構成することができる。この場合には、プレーナ型ＭＯＳＦＥＴ１２’’と上記温度センサとの間がトレンチ４によって隔てられる構成となるため、従来のようにLOCOSによる熱の伝達の阻害は発生せず、またＭＯＳＦＥＴのすぐそばに温度センサを設けることができるため、電力制御装置の温度制御を高感度で行うことができる。
The power MOSFET that constitutes the power control device in combination with the temperature sensor of the present invention is preferably a
次に、本実施の形態のトレンチ型ダイオードデバイス１３の動作について記載する。
Next, operation | movement of the trench
本実施の形態のトレンチ型ダイオードデバイス１３は、第1の極性をもつ層と第２の極性をもつ層とが積層することによって、図２及び図４に図示するような等価回路として実現されている。
The trench
即ち、本実施の形態のトレンチ型ダイオードデバイス１３では、カソード層８をエミッタとし、高ドープアノード層７及び低ドープアノード層１０をベースとし、第１バイアス拡散層３をコレクタとする、トレンチ４によって囲われている領域の中に形成されるＮＰＮバイポーラトランジスタＱが形成されている。上記ＮＰＮバイポーラトランジスタＱは、順方向のエミッタ−ベース接合によってダイオードとして機能するように構成されている。上記高ドープアノード層７及びカソード層８はそれぞれアノード電極ＥＡ及びカソード電極ＥＡに接続されており、上記第１バイアス拡散層３は第２バイアス拡散層１１を経由して電極Ｂに接続されている。
That is, in the trench
また、本実施の形態のトレンチ型ダイオードデバイス１３では、低ドープアノード層１０をエミッタとし、第１バイアス拡散層３をベースとし、エピタキシャル層２をコレクタとする、寄生するＰＮＰバイポーラトランジスタＱｐも形成されている。上記低ドープアノード層１０は高ドープアノード層７を経由してアノード電極ＥＡに接続し、上記第１バイアス拡散層３は第２バイアス拡散層１１を経由して電極Ｂに接続し、上記エピタキシャル層２は基板１及び金属被覆９を経由してドレイン電極Ｄに接続している。
In addition, in the trench
さらに、本実施の形態のトレンチ型ダイオードデバイス１３では、図４に図示するような等価回路で示されるＭＯＳＦＥＴのＴｒｐが寄生している。上記の寄生するＭＯＳＦＥＴのＴｒｐでは、トレンチ４のゲート電極６がゲートを構成し、高ドープアノード層７及び低ドープアノード層１０がソースを構成し、エピタキシャル層２がドレインを構成している。上記ソース及びドレインの間には第１バイアス拡散層３が挟み込まれており、トレンチ型のＭＯＳＦＥＴを構成している。尚、上記ゲート電極６は第２バイアス電極ＤＧに接続し、上記高ドープアノード層７はアノード電極ＥＡに接続し、上記エピタキシャル層２は基板１及び金属被覆９を経由してドレイン電極Ｄに接続している。
Further, in the trench
特に、上記の寄生するＭＯＳＦＥＴのＴｒｐは、トレンチ４がゲートとして機能し、第１バイアス拡散層３に反転層を形成すると、本実施の形態のトレンチ型ダイオードデバイスのアノード（Ａ）とエピタキシャル層２とを電気的に接続してしまう。すなわち、上記の寄生するＭＯＳＦＥＴのＴｒｐを動作させると、本実施の形態でのトレンチ型ダイオードデバイス１３の動作が不安定になる可能性を有している。
In particular, in the Trp of the parasitic MOSFET, when the
そのため、本実施の形態のトレンチ型ダイオードデバイス１３では、上記トレンチ４のゲート電極６が適当な電位に接続されることによって上記問題を解消している。たとえば、図５に示す回路図のように、本実施の形態のトレンチ型ダイオードデバイス１３では、トレンチ４のゲートの第２バイアス電極ＤＧがダイオードのアノード（Ａ）に接続される。
Therefore, in the trench
上記のように接続することによって、上記の寄生するＭＯＳＦＥＴのＴｒｐではゲート−ソース間の電位Ｖｇｓが等しくなり、寄生するＭＯＳＦＥＴのＴｒｐはＯＦＦの状態になる。即ち上記寄生するＭＯＳＦＥＴのＴｒｐ自体の動作を停止することができ、本実施の形態でのトレンチ型ダイオードデバイスの動作を安定させることができる。 By connecting as described above, the gate-source potential Vgs is equal in the parasitic MOSFET Trp, and the parasitic MOSFET Trp is turned off. That is, the operation of the parasitic MOSFET Trp itself can be stopped, and the operation of the trench diode device in the present embodiment can be stabilized.
また、本実施の形態のトレンチ型ダイオードデバイス１３では、第１バイアス電極ＶＢにバイアス電位ＶＢを印加することにより、上記のそれぞれのダイオード要素の動作をエピタキシャル層２などによる電気的な動作から切り離すことができる。即ち、上記トレンチ４と、第１バイアス拡散層３に印加されるバイアス電位ＶＢとによって、それぞれのトレンチ型ダイオードデバイス１３は周囲のトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３から、機械的、電気的に隔離される。
Further, in the trench
さらに、寄生するＰＮＰバイポーラトランジスタＱｐは、エミッタ−ベース電位をＶＥＢ≦０とすることによってＯＦＦの状態とすることができる。例えば図６に示す回路図のように、本実施の形態のトレンチ型ダイオードデバイス１３のアノード電極ＥＡと第１バイアス拡散層３から伸びる第１バイアス電極ＶＢとを電気的に接続し、電位ＶＢをアノードの電位と等しくしてしまっても良い。このように接続することによって、少なくともＶＥＢ＝０とすることができるため、上記Ｑｐを動作させることなく、本実施の形態のトレンチ型ダイオードデバイス１３を動作させることができる。
Furthermore, the parasitic PNP bipolar transistor Qp can be turned off by setting the emitter-base potential to V EB ≦ 0. For example, as shown in the circuit diagram of FIG. 6, the anode electrode EA of the trench
また、上記トレンチ型ダイオードデバイス１３のアノード（Ａ）とカソード（Ｋ）とを直列につなぎ、ダイオード列を形成することもできる。図７に本実施の形態のトレンチ型ダイオードデバイス１３を直列につないだダイオード列２００の一例を示す。図７に示すダイオード列２００では、本実施の形態のトレンチ型ダイオードデバイス１３を複数個設け、１番目のトレンチ型ダイオードデバイス１３のカソード電極ＥＡと２番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡとを接続し、ダイオード列要素１３’とする。同様に接続していき、ｉ番目のトレンチ型ダイオードデバイス１３までを接続したダイオード列要素１３’の端のカソード電極ＥＡとｉ＋１番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡとを接続し、Ｎ個のダイオードを直列に接続する。
The anode (A) and the cathode (K) of the trench
それぞれのトレンチ型ダイオードデバイス１３に寄生するＭＯＳＦＥＴのＴｒｐ及びＰＮＰバイポーラトランジスタＱｐは、例えば以下のように電極を接続することによって動作を停止させることができる。
The operation of the MOSFET Trp and the PNP bipolar transistor Qp parasitic on the respective
まず、図１のように形成された複数のトレンチ型ダイオードデバイス１３では、それぞれのドレイン電極Ｄは共通であるので接続されている。次に、それぞれのトレンチ型ダイオードデバイス１３の第１バイアス電極ＶＢを上記１番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡに接続する。また、それぞれのトレンチ型ダイオードデバイス１３の第２バイアス電極ＤＧを上記１番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡに接続する。本実施の形態では、上記のように接続した１番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡをアノードとし、Ｎ番目のトレンチ型ダイオードデバイス１３のカソード電極ＥＡをカソードとするダイオード列を形成している。
First, in the plurality of trench
上記のように接続すると、寄生するＰＮＰバイポーラトランジスタＱｐのベース電位が全て１番目のトレンチ型ダイオードデバイス１３のアノードの電位に固定される。また、寄生するＭＯＳＦＥＴのＴｒｐのゲート電位が全て１番目のトレンチ型ダイオードデバイス１３のアノードの電位に固定される。
When connected as described above, the base potential of the parasitic PNP bipolar transistor Qp is all fixed at the anode potential of the first
２番目以降ｉ番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡｉは一つ前のトレンチ型ダイオードデバイス１３のカソード電極ＥＡｉ−１に接続されるため、ｉ番目のトレンチ型ダイオードデバイス１３のアノードの電位は１番目のアノードの電位と比較して、ｉ−１個のダイオード列での電圧降下に相当する電圧だけ電位が降下している。即ちｉ番目のトレンチ型ダイオードデバイス１３に寄生するＰＮＰバイポーラトランジスタＱｐｉのエミッタ電位は、ｉ−１個のダイオード列での電圧降下に相当する電圧だけ電位が降下している。また、ｉ番目のトレンチ型ダイオードデバイス１３に寄生するＭＯＳＦＥＴのＴｒｐｉのソース電位は、ｉ−１個のダイオード列での電圧降下に相当する電圧だけ電位が降下している。
Since the anode electrode EA i of the second and subsequent i-th
一方、ｉ番目のＰＮＰバイポーラトランジスタＱｐｉのベース電位は、１番目のトレンチ型ダイオードデバイス１３のアノードの電位に固定されている。このため、寄生するＰＮＰバイポーラトランジスタＱｐのエミッタにかかる電位をベースにかかる電位よりも低くすることができる。即ち、寄生するＰＮＰバイポーラトランジスタＱｐｉの動作を停止させることができる。
On the other hand, the base potential of the i-th PNP bipolar transistor Qp i is fixed to the potential of the anode of the first trench
また、ｉ番目のＭＯＳＦＥＴのＴｒｐｉのゲート電位は、１番目のトレンチ型ダイオードデバイス１３のアノードの電位に固定されている。このため、寄生するＭＯＳＦＥＴのＴｒｐのゲートにかかる電位をソースにかかる電位よりも高くすることができる。即ち、寄生するＭＯＳＦＥＴのＴｒｐｉの動作を停止させることができる。
The gate potential of Trp i of the i-th MOSFET is fixed to the anode potential of the first
尚、上記では半導体の第１の極性がｐ型である場合について記載したが、第１の極性がｎ型である場合であっても同様にダイオード列に寄生するＮＰＮバイポーラトランジスタＱｐｉ’及びＭＯＳＦＥＴのＴｒｐｉ’の動作を停止させることができる。半導体の第１の極性がｎ型の場合には、ＮＰＮバイポーラトランジスタＱｐｉ’では構成するダイオード列による電圧降下によって、エミッタにかかる電位がベースにかかる電位よりも高くなるため、上記の寄生するバイポーラトランジスタの動作を停止することができる。また、ＭＯＳＦＥＴのＴｒｐｉ’では、構成するダイオード列による電圧降下によってゲートの電位の方がソースの電位より低くなり、上記の寄生するＭＯＳＦＥＴの動作を停止することができる。 In the above description, the case where the first polarity of the semiconductor is the p-type has been described. However, even when the first polarity is the n-type, the NPN bipolar transistor Qp i ′ and the MOSFET that are also parasitic in the diode array are similarly applied. The operation of Trp i 'can be stopped. When the first polarity of the semiconductor is n-type, the potential applied to the emitter becomes higher than the potential applied to the base due to the voltage drop caused by the diode array that constitutes the NPN bipolar transistor Qp i ′. The operation of the transistor can be stopped. Further, in the Trp i ′ of the MOSFET, the potential of the gate becomes lower than the potential of the source due to a voltage drop caused by the diode array, and the operation of the parasitic MOSFET can be stopped.
本実施の形態のトレンチ型ダイオードデバイス１３は、上記のような構成をとり、寄生するＭＯＳＦＥＴのＴｒｐ及びＰＮＰバイポーラトランジスタＱｐの動作を停止させることができる。また、各トレンチ型ダイオードデバイス１３は、トレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３から機械的、電気的に隔離されており、かつ、上記トレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３はトレンチ４，４’を隔てた位置に隣接して配置することができる。上記トレンチ４，４’はゲート電極６、６’とゲート絶縁体５、５’とによって構成されており、ゲート電極６、６’がポリシリコンで構成されているので、熱の伝導性がよい。即ちトレンチ型ＭＯＳＦＥＴ１２で発生した熱は速やかにトレンチ型ダイオードデバイス１３に伝達される。
The trench
次に、本実施の形態でのトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３の製造方法を、図８に基づいて説明する。図８の（ａ）〜（ｇ）は、本実施の形態のトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３の製造方法の各段階での状態を示す断面の見取り図である。本実施の形態では、トレンチ型ＭＯＳＦＥＴ１２を図８（ａ）〜（ｇ）の左側、トレンチ型ダイオードデバイス１３を図８（ａ）〜（ｇ）の右側に形成する場合について説明する。トレンチ型ＭＯＳＦＥＴ１２とトレンチ型ダイオードデバイス１３とを設ける個数及び形成する位置などは、目的とする装置の構成によって適宜自由に設定することができる。尚、本実施の形態では、第１の極性がｐ型のトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３の製造方法について記載するが、上記極性は設計によって適宜変更できるものであり、上記第1の極性をｎ型として実施することも可能である。
Next, a method for manufacturing the
まず、図８（ａ）のように、高密度にドープされたｐ型の極性を持つ基板１を形成する。典型的な例として、その抵抗率が０．０１〔Ω・ｃｍ〕以下となるようにｐ型に高密度にドープされている。
First, as shown in FIG. 8A, a
次に、上記基板１の上に、当該基板１より低密度にドープされたｐ型の層をエピタキシャル成長させてエピタキシャル層２を形成する。このように形成されるエピタキシャル層２の抵抗率及び層の厚さは、目的とする半導体装置の電気的な特性によって設定することができる。例えば、製造する半導体装置が縦型のｐ型ＭＯＳＦＥＴであり、そのＭＯＳＦＥＴのＶｄｓｓが約４０〔Ｖ〕である半導体装置を製造する場合には、上記エピタキシャル層２の有する抵抗率は１．５〜３〔Ω・ｃｍ〕であることが好ましく、また上記エピタキシャル層２の層の厚さは５〜１０〔μｍ〕であることが好ましい。
Next, an
次に、上記エピタキシャル層２の上に、ＭＯＳＦＥＴの第１バイアス拡散層３’及びトレンチ型ダイオードデバイスの第１バイアス拡散層３を形成する。
Next, the first
上記第１バイアス拡散層３，３’は、ｎ型の極性を有する物質を上記基板１と反対の方向から打ち込むことによって形成する。例えばリン原子などをドーパントとして用いることができる。また、上記第１バイアス拡散層３，３’の層の厚さ（Ｘｊｎ）及びドープする密度は目的とする半導体装置の電気的な特性によって設定することができる。例えば層の厚さを１．５〔μｍ〕とし、ドープする密度は第１バイアス拡散層３，３’の表面において１×１０１７〜３×１０１７〔ａｔ/ｃｍ３〕であるように形成してもよい。
The first
尚、本実施の形態の図８では、トレンチ型ＭＯＳＦＥＴ１２の図７に示す切断面から遠い領域１４には第１バイアス拡散層３’を形成していないが、領域１４においても第１バイアス拡散層３’を形成してもよい。上記の領域１４に第１バイアス拡散層３’を形成しない場合には、上記領域１４をレジストなどによってマスクした後、第１バイアス拡散層３’のドープを行えばよい。
In FIG. 8 of the present embodiment, the first
次に、図８（ｂ）のように、第１バイアス拡散層３，３’の上側に酸化膜１５を形成する。さらにフォトレジスト剤１６を酸化膜１５の上に設けた後に、トレンチ４，４’を形成する位置のパターニングを行い、さらにトレンチ４，４’を形成する部分のフォトレジスト剤１６を除去する。これらのパターン形成は、公知の方法で行うことができる。
Next, as shown in FIG. 8B, an
次に、図８（ｃ）のように、上記のパターンをエッチングマスクとして用い、上記積層された基板をエッチングする。エッチングは公知の方法を用いることができる、例えばドライエッチングなどの方法を用いることができる。 Next, as shown in FIG. 8C, the stacked substrate is etched using the pattern as an etching mask. For the etching, a known method can be used. For example, a method such as dry etching can be used.
エッチングは上記積層された基板の基板１とは反対側の表面から行い、酸化膜１５及び第１バイアス拡散層３，３’を貫通し、エピタキシャル層２の一部に到達するようにトレンチ４，４’を形成する。
Etching is performed from the surface of the laminated substrate opposite to the
上記トレンチ４，４’の深さＸｔは第１バイアス拡散層３，３’の層の厚さＸｊｎよりも深く形成される。例えば、トレンチ４，４’の深さＸｔは２〜３．５〔μｍ〕としてもよい。
The depth Xt of the
次に、トレンチ４，４’を形成し、酸化膜１５及びフォトレジスト剤１６を除去した後、図８（ｄ）のように上記トレンチ４，４’の表面に２０〜５０〔ｎｍ〕の酸化膜１７を熱形成などによって形成し、さらにウエットエッチングによって上記酸化膜１７を除去する。
Next, the
上記の工程によって、トレンチ４，４’の側壁がスムースになり、また上記ドライエッチングの工程によって生じたトレンチ４，４’表面のダメージを取り除くことができる。
By the above process, the sidewalls of the
酸化膜１７を除去した後、図８（ｅ）のようにゲート絶縁体５，５’を形成する。ゲート絶縁体５，５’は、例えばトレンチ４，４’の側壁を酸化して成長させてもよい。ゲート絶縁体５，５’の厚さは、目的とする半導体装置の電気的な特性によって決定すればよい。例えば上記のｐ型ＭＯＳＦＥＴを製造する場合には、ゲート絶縁体５，５’の厚さを３０〜１００〔ｎｍ〕とすればよい。
After removing the
そして、トレンチ４，４’のゲート絶縁体５，５’に囲まれた領域にポリシリコンを充填し、ゲート電極６，６’を形成する。上記ゲート電極６，６’はｎ型のドーパントを用いてドーピングされる。ドーピングの密度は、例えば５×１０１９〔ａｔ／ｃｍ３〕より高い密度であることが好ましい。そして、ゲート電極６，６’の上にＣＶＤ酸化物を堆積させ、ゲート電極６，６’を孤立化させる。
Then, the region surrounded by the
そして、フォトレジスト剤１８を上記の積層された基板の基板１とは反対側の表面に設け、図８（ｆ）のようにトレンチ型ダイオードデバイス１３の第１バイアス拡散層３の位置位置のパターニングを行う。さらに第１バイアス拡散層３を形成する位置のフォトレジスト剤１８を除去する。これらのパターニングは、公知の方法で行うことができる。
Then, a
次に、図８（ｇ）のように１１Ｂ＋イオンを１×１０１３〜３×１０１３〔ａｔ／ｃｍ３〕の密度でドーピングし、ｐ型の低ドープアノード層１０を形成する。ｐ型の低ドープアノード層１０の層の厚さＸｊｐは、例えば０．７〜１〔μｍ〕とすればよい。
Next, as shown in FIG. 8G, 11 B + ions are doped at a density of 1 × 10 13 to 3 × 10 13 [at / cm 3 ] to form a p-type low-doped
続けて、公知の方法などによって、低ドープアノード層１０の露出している表面であり、かつ、高ドープアノード層７を形成する領域及び第１バイアス拡散層３の露出している表面であり、かつ、ソース拡散層７’を形成する領域にｐ型のドーパントをドープし、高ドープアノード層７及びソース拡散層７’を形成する。また、低ドープアノード層１０の露出している表面であり、かつ、カソード層８を形成する領域、第１バイアス拡散層３の露出している表面であり、かつ、第２バイアス拡散層１１を形成する領域、及び第１バイアス拡散層３’の露出している表面であり、かつ、カソード層８を形成する領域にｎ型のドーパントをドープし、カソード層８、第２バイアス拡散層１１、及びカソード層８を形成する。カソード層８と第２バイアス拡散層１１との間には、公知の方法によってバイアス分離用拡散層１９が形成される。
Subsequently, the exposed surface of the low-doped
そして、公知の方法を用いて、トレンチ型ＭＯＳＦＥＴ１２のソース拡散層７’にソース電極Ｓを形成し、ゲート電極６’にゲート電極Ｇを形成し、基板１の底面に金属被覆９を形成し、ドレイン電極Ｄを形成する。
Then, using a known method, the source electrode S is formed on the
また、公知の方法を用いて、トレンチ型ダイオードデバイス１３の高ドープアノード層７にアノード電極ＥＡを形成し、カソード層８にカソード電極ＥＡを形成し、第２バイアス拡散層１１に第１バイアス電極ＶＢを形成し、ゲート電極６に第２バイアス電極ＤＧを形成する。
Also, using a known method, the anode electrode EA is formed on the highly doped
上記のように、本実施の形態のトレンチ型ＭＯＳＦＥＴ１２及びトレンチ型ダイオードデバイス１３は、公知の方法によって製造することができる。
As described above, the
即ち、これらは従来のトレンチ型ＭＯＳＦＥＴの構造と似た構造及びプロセスで形成することができる。即ち、本実施の形態のトレンチ型ダイオードデバイス１３は、従来のトレンチ型ＭＯＳＦＥＴと同じプロセスを用いて形成することができ、同じ基板上に形成することができる。
That is, they can be formed by a structure and process similar to the structure of a conventional trench MOSFET. That is, the trench
次に、図９を用いて上記トレンチ型ダイオードデバイス１３を用いた温度センサについて説明する。即ち、本実施の形態では、上記のトレンチ型ダイオードデバイス１３が温度センサとして動作する。
Next, a temperature sensor using the
図９は、本実施の形態でのシャットダウン回路３００について記載している回路図である。本実施の形態のシャットダウン回路３００は、パワーＭＯＳＦＥＴ３０１に発生する熱によってシャットダウン回路３００の温度が温度Ｔｃまで上昇するとシャットダウンする回路である。尚、図９の温度センサ３０５が、図１に記載されたトレンチ型ダイオードデバイス１３を直列に接続したダイオード列である。
FIG. 9 is a circuit diagram illustrating the
本実施の形態のダイオード列では、上記トレンチ型ダイオードデバイス１３がＮ個直列に接続されている。実施の形態１では、図７のようにダイオード列が、ＮＰＮバイポーラトランジスタＱ、寄生するＭＯＳＦＥＴのＴｒｐ、及び寄生するＰＮＰバイポーラトランジスタＱｐによって形成される回路図で示した。本実施の形態では、上記のように図７の説明で示した方法によって上記の寄生するＭＯＳＦＥＴのＴｒｐ及び寄生するＰＮＰバイポーラトランジスタＱｐの動作を停止させることができることを示したので、便宜上寄生するＭＯＳＦＥＴのＴｒｐは記載していない。また、図９のパワーＭＯＳＦＥＴ３０１は、図１に記載されたトレンチ型ＭＯＳＦＥＴ１２によってアレイ状に形成されたパワーＭＯＳＦＥＴを示している。
In the diode array of the present embodiment, N
上記のパワーＭＯＳＦＥＴ３０１は、ゲート端子がパワーＭＯＳＦＥＴ３０１の制御信号を入力するゲート電極３０２と、シャットダウン制御信号を出力するトランジスタ３０８のドレイン端子とに接続している。また、上記のパワーＭＯＳＦＥＴ３０１のソース端子は電極３０３に接続しており、供給電圧Ｖｄｄが印加されている。また、パワーＭＯＳＦＥＴ３０１のドレイン端子とアース端子との間には、電力の負荷回路３０４が接続されている。
The
上記に示したとおり、本実施の形態でのダイオード列はエピタキシャル層２及びカソード層８をエミッタとし、高ドープアノード層７及び低ドープアノード層１０をベースとし、第１バイアス拡散層３をコレクタとする、トレンチ４によって囲われている領域の中に形成されているＮＰＮバイポーラトランジスタＱの順方向のエミッタ−ベース接合によって実現されており、ｉ番目（ｉは１≦ｉ＜Ｎの自然数）のＮＰＮバイポーラトランジスタＱｉのエミッタ端子がｉ＋１番目のＮＰＮバイポーラトランジスタＱｉ＋１のベース端子に接続されるように配線される。即ち、ｉ番目のトレンチ型ダイオードデバイス１３のカソード電極ＥＡｉが、ｉ＋１番目のトレンチ型ダイオードデバイス１３のアノード電極ＥＡｉ＋１に接続されている。Ｎ番目のＮＰＮバイポーラトランジスタＱＮのエミッタが出力する電位、即ち上記ダイオード列のカソード（Ｋ）が出力する電位をＶＧ１とする。尚、Ｎ＝１の場合であってもよく、その場合にはＮＰＮバイポーラトランジスタＱ１のエミッタが出力する電位を上記ダイオード列のカソード（Ｋ）が出力する電位をＶＧ１とすればよい。
As described above, the diode array in the present embodiment has the
本実施の形態では、上記トレンチ型ダイオードデバイス１３によるダイオード列のアノード（Ａ）、即ち１番目のＮＰＮバイポーラトランジスタＱ１のベースが電極３０３から供給される供給電圧Ｖｄｄに接続している。また、上記ダイオード列のカソード（Ｋ）、即ちＮ番目のＮＰＮバイポーラトランジスタＱＮのエミッタがトランジスタ３０６のゲートに接続している。
In the present embodiment, the anode (A) of the diode row by the
トランジスタ３０６は、パワーＭＯＳＦＥＴ３０１をシャットダウンするための閾値電位ＶＴＯと、上記ダイオード列のカソード（Ｋ）によって出力される電圧降下量とを検出するコンパレータ（比較測定器）である。図９ではトランジスタ３０６はｐ型のトランジスタとして記載したが、同様の機能をもつ素子であればいずれであっても用いることができる。
上記トランジスタ３０６のソース端子は電極３０３から供給される供給電圧Ｖｄｄに接続しており、ドレイン端子はラッチ３０７に接続している。またラッチ３０７は、トランジスタ３０８にも接続している。ラッチ３０７は、トランジスタ３０６からの入力がある限りトランジスタ３０８に対して供給電圧Ｖｄｄを出力する一方、トランジスタ３０６からの入力がなくなるとトランジスタ３０８に対する出力を停止する回路である。
The source terminal of the
また、トランジスタ３０９と電圧分圧用抵抗器３１０〜３１５とは、回路をバイアスするための電圧の基準値を形成するように動作する。
The
次に、本実施の形態のダイオード列を用いた温度センサの動作について説明する。 Next, the operation of the temperature sensor using the diode array of this embodiment will be described.
まず、パワーＭＯＳＦＥＴ３０１の温度が上昇する場合について考える。パワーＭＯＳＦＥＴ３０１と温度センサ３０５とは、図１及び実施の形態１に示すようにお互い近くに設けられており、熱の伝導効率が高い、即ち熱伝導係数Ｇｃが大きくなるように構成されている。
First, consider the case where the temperature of the
パワーＭＯＳＦＥＴ３０１によって電力制御がおこなわれると、パワーＭＯＳＦＥＴ３０１の中で大きな電力が消費され、上記パワーＭＯＳＦＥＴ３０１の温度Ｔｃｈが上昇する。すると、パワーＭＯＳＦＥＴ３０１の温度Ｔｃｈが上昇し、上記の熱が温度センサ３０５に伝導する。温度センサ３０５では、伝わってきた熱によって温度センサ３０５の温度が上昇する。
When power control is performed by the
温度センサ３０５では、温度が上昇するのに伴い、温度センサ３０５を構成するそれぞれのダイオードでの順方向電圧（ＶＦ）が小さくなる。温度による順方向電圧（ＶＦ）の減少する割合は、ダイオードの種類によって定められており、ＴＣＤとして定義されている。本実施の形態での温度センサ３０５を構成するトレンチ型ダイオードデバイスは、ＰＮジャンクション型の接合によって形成されているため、ダイオードの温度係数（ＴＣＤ）の絶対値が大きい。即ち、温度センサとしての感度が高い。
In the
本実施の形態では、温度センサ３０５はＮ個のダイオード列によって構成されるため、温度センサ３０５全体での電圧降下は、
ＶＤ＝Ｎ×ＶＦ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１）
と記載することができる。
In the present embodiment, since the
VD = N x VF (1)
Can be described.
上記のように、温度センサ３０５の温度が上昇すると、温度センサ３０５を構成するそれぞれのダイオードでの順方向電圧（ＶＦ）が小さくなる。すると、数式（１）に従って、ダイオード列の順方向電圧の値ＶＤも小さくなる。そのため、ダイオード列のカソード（Ｋ）の電位ＶＧ１が上昇する。
As described above, when the temperature of the
ＶＧ１が上昇すると、トランジスタ３０６のゲートの電位は上昇してＶｄｄに近づき、トランジスタ３０６のゲート−ソース間電位が減少する。
When V G1 rises, the gate potential of the
パワーＭＯＳＦＥＴ３０１のシャットダウン温度Ｔｃでは、トランジスタ３０６のゲート−ソース間電位がさらに減少し、トランジスタ３０６がＯＮ状態からＯＦＦ状態に変化する。トランジスタ３０６からの入力が途絶えると、ラッチ３０７はトランジスタ３０８に対する出力を停止する。
At the shutdown temperature Tc of the
この結果、トランジスタ３０８のゲート−ソース間電位はＶｄｄとなり、トランジスタ３０８はＯＮ状態となる。トランジスタ３０８がＯＮ状態となると、パワーＭＯＳＦＥＴ３０１のゲート端子にはＶｄｄが印加される。つまり、この状態ではパワーＭＯＳＦＥＴ３０１のゲート−ソース間電位の差がなくなる。その結果、パワーＭＯＳＦＥＴ３０１は動作を停止（シャットダウン）する。
As a result, the gate-source potential of the
ここで、温度センサ３０５に用いられたダイオード列を形成している全てのダイオード要素が同じ順方向電圧降下ＶＦ及び温度係数ＴＣＤを持ち、トランジスタ３０６が閾値電位ＶＴＯと温度係数ＴＣＴｒを持っていると仮定する（第一近似）。パワーＭＯＳＦＥＴ３０１がシャットダウンする温度Ｔｃでは、ダイオード列及びトランジスタ３０６は、温度Ｔｃで動作することになる。このとき、Ｎ個のダイオード列での電圧降下は
Ｎ×｛１−ＴＣＤ×（Ｔｃ−Ｔ０）｝×ＶＦＴ０・・・・・・・・・・・・・・・・（２）
と表現できる。また、トランジスタ３０６の閾値電位の変化は
｛１−ＴＣＴｒ×（Ｔｃ−Ｔ０）｝×ＶＴ０・・・・・・・・・・・・・・・・・・（３）
と表現することができる。ここにＴ０は基準となる環境の温度であり、ＶＦＴ０はＴ０での本実施の形態でのダイオードの順方向電圧降下であり、ＶＴ０はＴ０でのトランジスタ３０６の閾値電位である。
Here, it has all diodes elements have the same forward voltage drop VF and the temperature coefficient TCD forming the diode array used in the
Can be expressed. The change in the threshold potential of the
It can be expressed as Here, T 0 is the temperature of the reference environment, VF T0 is the forward voltage drop of the diode in this embodiment at T 0 , and V T0 is the threshold potential of
本実施の形態では、トランジスタ３０６のゲート端子には供給電圧Ｖｄｄから数式（２）で求められる電圧降下した電位が入力される。一方、ソース端子には供給電圧Ｖｄｄが入力される。トランジスタ３０６では、該トランジスタ３０６の動作を入切する閾値電位が式（３）のように温度に依存している。トランジスタ３０６は、該トランジスタ３０６のソース端子に印加される供給電圧Ｖｄｄから数式（３）で求められる閾値電位を差し引いた電位（ソース実効電位）が、ゲート端子に入力される電位に対して高い場合に動作を行うのであるが、上記ソース実効電位とゲート端子に入力される電位とが等しいか、ソース実行電位がゲートに入力される電位に対して低くなる場合に動作を停止する。
In this embodiment, a potential obtained by dropping the voltage obtained from Expression (2) from the supply voltage Vdd is input to the gate terminal of the
即ち、上記の式（２）及び式（３）の値がほぼ等しくなる場合にトランジスタ３０６は動作を停止する。即ち、次の関係式（４）を解くことによってＴｃと上記係数との関係式を導くことができる。
Ｎ｛１−ＴＣＤ×（Ｔｃ−Ｔ０）｝×ＶＦＴ０≒｛１−ＴＣＴｒ（Ｔｃ−Ｔ０）｝×ＶＴ０・・・・・（４）
上記式（４）をＴｃについて解くと、
Ｔｃ≒Ｔ０＋（ＮＶＦＴ０−ＶＴ０）／（ＮＶＦＴ０×ＴＣＤ−ＶＴ０×ＴＣＴｒ）・・（５）
が得られる。
In other words, the
N {1-TCD × (Tc−T 0 )} × VF T0 ≈ {1-TCTr (Tc−T 0 )} × V T0 (4)
Solving the above equation (4) for Tc,
Tc≈T 0 + (NVF T0 −V T0 ) / (NVF T0 × TCD−V T0 × TCTr) (5)
Is obtained.
〔比較例〕
本実施の形態の温度センサと従来の温度センサとの熱伝導係数Ｇｃについて比較する。
[Comparative Example]
The thermal conductivity coefficient Gc between the temperature sensor of the present embodiment and the conventional temperature sensor will be compared.
従来の温度センサの例として、図１４に記載するトレンチ型ＭＯＳＦＥＴに組み込まれた温度センサを考える。 As an example of a conventional temperature sensor, consider a temperature sensor incorporated in a trench MOSFET shown in FIG.
熱伝導係数Ｇｃは、パワーＭＯＳＦＥＴから温度センサへの熱の伝わり易さを示す係数であり、上記係数は大きいほど熱が伝わり易いことを示す。 The heat conduction coefficient Gc is a coefficient indicating the ease of heat transfer from the power MOSFET to the temperature sensor. The larger the coefficient, the easier the heat is transferred.
理解を単純化するために、本実施の形態の図１と従来の図１４とに記載するトレンチ型ＭＯＳＦＥＴの大きさ及び材質が同じ構成であると仮定する。LOCOSはシリコン酸化膜であるのでＳｉＯ２である。 In order to simplify the understanding, it is assumed that the trench MOSFETs described in FIG. 1 of the present embodiment and the conventional FIG. 14 have the same size and material. Since LOCOS is a silicon oxide film, it is SiO 2 .
本実施の形態のパワーＭＯＳＦＥＴ１２と温度センサとは、同じトレンチ構造をしているため、パワーＭＯＳＦＥＴで発生した熱はトレンチ４，４’を伝わって温度センサ、即ち本実施の形態のトレンチ型ダイオードデバイス１３に到達する。このとき、本実施の形態での熱伝導係数ＧｃＴＤは、トレンチを構成するシリコン（Ｓｉ）の熱伝導係数κＳｉに比例し、トレンチの幅ｗＴに反比例すると考えられる。
Since the
一方、従来の図１４に記載する温度センサは、パワーＭＯＳＦＥＴの近くの基板上に設けられたLOCOS上に形成される。即ち、パワーＭＯＳＦＥＴで発生した熱は、パワーＭＯＳＦＥＴと温度センサとが設けられる距離をＳｉ基板内で伝導した後、さらにLOCOS層を伝導して到達することになる。LOCOSを形成するＳｉＯ２の熱伝導係数κｏｘは、Ｓｉの熱伝導係数κＳｉと比較して小さい。例えばκＳｉ／κｏｘ＝１０３．５７である。そのため、従来の構成では、熱伝導係数Ｇｃは主にLOCOS層を通過する熱の伝導効率によって決定される。 On the other hand, the conventional temperature sensor shown in FIG. 14 is formed on a LOCOS provided on a substrate near the power MOSFET. That is, the heat generated in the power MOSFET is conducted through the LOCOS layer after conducting the distance where the power MOSFET and the temperature sensor are provided in the Si substrate. The thermal conductivity coefficient κ ox of SiO 2 forming LOCOS is smaller than the thermal conductivity coefficient κ Si of Si . For example, κ Si / κ ox = 103.57. Therefore, in the conventional configuration, the heat conduction coefficient Gc is mainly determined by the conduction efficiency of heat passing through the LOCOS layer.
つまり、従来の図１４に記載する温度センサでは、熱伝導係数Ｇｃｋｎｏｗｎは、ＬＯＣＯＳ層を構成するＳｉＯ２の熱伝導係数κｏｘに比例し、LOCOS層の厚さｄに反比例すると考えることができる。 That is, in the conventional temperature sensor shown in FIG. 14, it can be considered that the thermal conductivity coefficient Gc known is proportional to the thermal conductivity coefficient κ ox of SiO 2 constituting the LOCOS layer and inversely proportional to the thickness d of the LOCOS layer. .
本実施の形態の熱伝導係数ＧｃＴＤと従来の図１４に記載する温度センサの熱伝導係数Ｇｃｋｎｏｗｎとは、上記のように構成されるので、その比をとると、
ＧｃＴＤ／Ｇｃｋｎｏｗｎ＝（κＳｉ／κｏｘ）×（ｄ／ｗＴ）・・・・・・・・・・・・（６）
と記載することができる。
Since the thermal conductivity coefficient Gc TD of the present embodiment and the thermal conductivity coefficient Gc known of the conventional temperature sensor shown in FIG. 14 are configured as described above,
Gc TD / Gc known = (κ Si / κ ox ) × (d / w T ) (6)
Can be described.
一般的には、トレンチの幅及びLOCOS層の厚さはそれぞれ０．５〔μｍ〕程度であるので、上記熱伝導係数はκＳｉ／κｏｘにのみ依存し、本実施の形態のパワーＭＯＳＦＥＴと温度センサとの熱伝導係数ＧｃＴＤは、従来の図１４に記載する温度センサに対して約１００倍大きいことがわかる。 Generally, the width of the trench and the thickness of the LOCOS layer are about 0.5 [μm], respectively. Therefore, the thermal conductivity coefficient depends only on κ Si / κ ox , and the power MOSFET of the present embodiment It can be seen that the thermal conductivity coefficient Gc TD with the temperature sensor is about 100 times larger than that of the conventional temperature sensor shown in FIG.
また、図１３及び図１５に記載するような従来の温度センサでは、パワーＭＯＳＦＥＴと温度センサとを電気的に分離するために、上記温度センサは上記パワーＭＯＳＦＥＴから離れた位置に形成されている。即ち、熱結合が弱くなると考えられる。 Further, in the conventional temperature sensor as shown in FIGS. 13 and 15, the temperature sensor is formed at a position away from the power MOSFET in order to electrically isolate the power MOSFET and the temperature sensor. That is, it is considered that the thermal coupling is weakened.
以上のように、本発明の電力制御装置の温度センサは、従来のトレンチ型ＭＯＳＦＥＴと同じプロセスを用いて形成することができ、同じ基板上に形成することができる。 As described above, the temperature sensor of the power control apparatus of the present invention can be formed using the same process as that of a conventional trench MOSFET, and can be formed on the same substrate.
また、本発明の電力制御装置の温度センサは、温度感受性の高いダイオードによって構成されており、かつ、上記温度センサはトレンチ型ＭＯＳＦＥＴと同様の製造工程で製造することができる。即ち、電力制御装置を製造するための工程を単純にすることができる。 Moreover, the temperature sensor of the power control apparatus of the present invention is configured by a diode having high temperature sensitivity, and the temperature sensor can be manufactured by the same manufacturing process as that of the trench MOSFET. That is, the process for manufacturing the power control apparatus can be simplified.
また、上記の温度センサはパワーＭＯＳＦＥＴの近くに熱伝導効率の高いトレンチを挟んだ状態で形成することができるので、パワーＭＯＳＦＥＴと温度センサとの熱結合を向上させることができ、パワーＭＯＳＦＥＴの動作の信頼性を向上させることができる。 In addition, since the temperature sensor can be formed with a trench having high heat conduction efficiency sandwiched between the power MOSFET, the thermal coupling between the power MOSFET and the temperature sensor can be improved, and the operation of the power MOSFET Reliability can be improved.
尚、本発明の温度センサと組み合わせて電力制御装置を構成するパワーＭＯＳＦＥＴは、本実施の形態のようにトレンチ型のパワーＭＯＳＦＥＴであることが好ましいが、プレーナ型のＭＯＳＦＥＴと組み合わせて構成することも可能である。 The power MOSFET constituting the power control device in combination with the temperature sensor of the present invention is preferably a trench type power MOSFET as in the present embodiment, but may also be constituted in combination with a planar type MOSFET. Is possible.
また、本発明の電力制御装置の温度センサは、トレンチ構造によってパワーＭＯＳＦＥＴと温度測定用のダイオード列とを電気的に分離することができる。 Further, the temperature sensor of the power control apparatus of the present invention can electrically separate the power MOSFET and the temperature measuring diode array by the trench structure.
さらに本発明の電力制御装置の温度センサは、トレンチ構造によって生じる、寄生ＭＯＳＦＥＴのＴｒｐの動作を停止することができ、また寄生するＰＮＰバイポーラトランジスタＱｐの動作を停止することができるので、漏れ電流を減らすことができる。 Furthermore, the temperature sensor of the power control apparatus of the present invention can stop the operation of the parasitic MOSFET Trp caused by the trench structure, and can stop the operation of the parasitic PNP bipolar transistor Qp. Can be reduced.
また、本発明の電力制御装置の温度センサは、PNジャンクション型のダイオードを用いて構成することができるので、温度感受性を向上させることができる。特に従来のＰｏｌｙＳｉのダイオードと比較して、パワーＭＯＳＦＥＴと温度センサとを離れた位置に形成する必要がないため、温度感受性を向上させることができる。 Moreover, since the temperature sensor of the power control apparatus of the present invention can be configured using a PN junction type diode, temperature sensitivity can be improved. In particular, compared with a conventional PolySi diode, it is not necessary to form the power MOSFET and the temperature sensor at positions apart from each other, so that temperature sensitivity can be improved.
即ち、上記の構成によって、トレンチ型パワーＭＯＳＦＥＴにさらなる効果を与えることができる。 That is, according to the above configuration, a further effect can be given to the trench type power MOSFET.
なお本発明は、以上説示した各構成に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、異なる実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 The present invention is not limited to the configurations described above, and various modifications can be made within the scope of the claims, and the technical means disclosed in different embodiments are appropriately combined. The obtained embodiment is also included in the technical scope of the present invention.
以上のように、本発明では、トレンチ型ダイオードがトレンチ型ＭＯＳＦＥＴなどのトランジスタの近くにトレンチを介して組み込まれる構成であるため、ＭＯＳＦＥＴの温度制御を高感度でおこなうことが可能となる。そのため、本発明は、パワーＭＯＳＦＥＴに代表される各種トレンチ構造を有する電力制御装置や温度制御機構が必要な半導体装置の分野に利用することができる。 As described above, according to the present invention, since the trench diode is incorporated in the vicinity of a transistor such as a trench MOSFET via a trench, the temperature control of the MOSFET can be performed with high sensitivity. Therefore, the present invention can be used in the field of power control devices having various trench structures represented by power MOSFETs and semiconductor devices requiring a temperature control mechanism.
１ 基板（高ドープドレイン部）
２ エピタキシャル層（低ドープドレイン部）
３ 第１バイアス拡散層（チャネルボディ部）
３’ 第１バイアス拡散層（チャネルボディ部、第１バイアス拡散部）
４ トレンチ（ダイオードトレンチ部、ダイオードトレンチ溝）
４’ トレンチ（トランジスタトレンチ部、トランジスタトレンチ溝）
５ ゲート絶縁体（ダイオードゲート絶縁体）
５’ ゲート絶縁体（トランジスタゲート絶縁体）
６ ゲート電極（ダイオードゲート電極）
６’ ゲート電極（トランジスタゲート電極）
７ 高ドープアノード層（高ドープアノード部）
７’ ソース拡散層（ソース部）
８ カソード層（カソード部）
８’ 第２ボディ拡散層（第２高ドープボディ部）
１０ 低ドープアノード層（低ドープアノード部）
１１ 第２バイアス拡散層（第２バイアス拡散部）
１２ トレンチ型ＭＯＳＦＥＴ（トランジスタ）
１３ トレンチ型ダイオードデバイス（ダイオード）
１３’ ダイオード列要素
１９ 分離用拡散層
１００ 電力制御装置
２００ ダイオード列
３００ シャットダウン回路
３０１ パワーＭＯＳＦＥＴ
３０５ 温度センサ
ＥＡ アノード電極
ＥＢ カソード電極
Ｄ ドレイン電極（ドレイン電極またはソース電極）
ＤＧ 第２バイアス電極
Ｇ ゲート電極
Ｓ ソース電極（ソース電極またはドレイン電極）
ＶＢ 第１バイアス電極
1 Substrate (Highly doped drain)
2 Epitaxial layer (low doped drain)
3 First bias diffusion layer (channel body part)
3 ′ first bias diffusion layer (channel body portion, first bias diffusion portion)
4 Trench (diode trench, diode trench)
4 'trench (transistor trench, transistor trench)
5 Gate insulator (diode gate insulator)
5 'gate insulator (transistor gate insulator)
6 Gate electrode (diode gate electrode)
6 'gate electrode (transistor gate electrode)
7 Highly doped anode layer (highly doped anode part)
7 'Source diffusion layer (source part)
8 Cathode layer (cathode part)
8 'second body diffusion layer (second highly doped body part)
10 Low doped anode layer (low doped anode part)
11 Second bias diffusion layer (second bias diffusion portion)
12 Trench MOSFET (transistor)
13 Trench type diode device (diode)
13 '
305 Temperature sensor EA Anode electrode EB Cathode electrode D Drain electrode (drain electrode or source electrode)
DG Second bias electrode G Gate electrode S Source electrode (source electrode or drain electrode)
VB first bias electrode
Claims (10)
上記トランジスタは、
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して積層された半導体基板上に、上記ソース部及び上記チャネルボディ部を貫通し上記低ドープドレイン部に達するトランジスタトレンチ部が設けられており、 上記トランジスタトレンチ部によってトランジスタ領域が区画されており、
上記ダイオードは、
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプである第１バイアス拡散部、第１の導電タイプである低ドープアノード部が、この順に隣接して積層されるとともに、上記第１バイアス拡散部の一部は上記低ドープアノード部を貫通して表面に露出するように形成され、
上記低ドープアノード部上には、第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が隣接するように形成され、
上記露出した上記第１バイアス拡散部上には、第２の導電タイプである第２バイアス拡散部が形成され、
上記高ドープアノード部、カソード部、低ドープアノード部、及び上記第１バイアス拡散部を貫通し前記低ドープドレイン部に達するダイオードトレンチ部が設けられており、
上記高ドープアノード部にアノード電極が設けられ、上記カソード層にカソード電極が設けられ、上記バイアス拡散部に第１バイアス電極が設けられ、上記ダイオードトレンチ部に第２バイアス電極が設けられており、
上記ダイオードトレンチ部によってダイオード領域を区画されており、
上記トランジスタと上記ダイオードは隣接して形成されるが、電気的には絶縁されていることを特徴とする電力制御装置。 A power control device in which a transistor serving as a power control element and a diode serving as a temperature sensor are formed on the same substrate,
The transistor
A highly doped drain portion that is the first conductivity type, a low doped drain portion that is the first conductivity type, a channel body portion that is the second conductivity type, and a source portion that is the first conductivity type are adjacent in this order. A transistor trench portion that penetrates the source portion and the channel body portion and reaches the lightly doped drain portion is provided on the stacked semiconductor substrate, and a transistor region is partitioned by the transistor trench portion,
The diode is
A highly doped drain portion that is a first conductivity type, a low doped drain portion that is a first conductivity type, a first bias diffusion portion that is a second conductivity type, and a low doped anode portion that is a first conductivity type, Stacked adjacent to each other in this order, a part of the first bias diffusion part is formed so as to penetrate the lightly doped anode part and be exposed on the surface,
On the lightly doped anode part, a highly doped anode part that is a first conductivity type and a cathode part that is a second conductivity type are formed adjacent to each other,
A second bias diffusion part of a second conductivity type is formed on the exposed first bias diffusion part,
A diode trench part is provided that penetrates the highly doped anode part, the cathode part, the lightly doped anode part, and the first bias diffusion part and reaches the lightly doped drain part;
An anode electrode is provided in the highly doped anode portion, a cathode electrode is provided in the cathode layer, a first bias electrode is provided in the bias diffusion portion, and a second bias electrode is provided in the diode trench portion;
The diode region is partitioned by the diode trench part,
The power control apparatus, wherein the transistor and the diode are formed adjacent to each other, but are electrically insulated.
上記ダイオード列は、
第１個目の上記ダイオードの上記高ドープアノード部が上記ダイオード列のアノード電極として形成されており、
第１個目の上記ダイオードの上記カソード部と次の上記ダイオードの上記高ドープアノード部とが電気的に接続され、ダイオード列要素が形成されており、
さらに上記ダイオード列要素の端の上記カソード部と次の上記ダイオードの上記高ドープアノード部とが電気的に接続され、あらたにダイオード列要素が形成されるダイオード列要素の電気的な接続が繰り返し形成されており、
最後の上記ダイオード列要素に電気的に接続された上記ダイオードの上記カソード部が上記ダイオード列のカソード電極として形成されており、
上記ダイオード列が、上記温度センサであることを特徴とする請求項１に記載の電力制御装置。 A plurality of the diodes are formed on the same substrate, a diode row is formed,
The diode array is
The highly doped anode portion of the first diode is formed as an anode electrode of the diode array;
The cathode part of the first diode and the highly doped anode part of the next diode are electrically connected to form a diode array element;
Further, the cathode part at the end of the diode array element is electrically connected to the highly doped anode part of the next diode, and the electrical connection of the diode array element in which the diode array element is newly formed is repeatedly formed. Has been
The cathode portion of the diode electrically connected to the last diode row element is formed as a cathode electrode of the diode row;
The power control apparatus according to claim 1, wherein the diode array is the temperature sensor.
第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部を、この順に隣接して基板上に積層する第１積層工程と、
上記トランジスタトレンチ部を形成するトランジスタトレンチ形成工程と、
上記ダイオードトレンチ部を形成するダイオードトレンチ形成工程と、
上記ダイオードトレンチで区画された上記基板のチャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置の一部をドープして第１の導電タイプである低ドープアノード部を形成する第２積層工程と、
上記低ドープアノード部の上に第１の導電タイプである高ドープアノード部及び第２の導電タイプであるカソード部が互いに隣接するようにドープする第３積層工程と、
上記ダイオードトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置であるとともに上記低ドープアノード部が形成されずに上記チャネルボディ部が露出している位置をドープして第２の導電タイプである第２バイアス拡散部を形成する第４積層工程と、
上記トランジスタトレンチで区画された上記基板の上記チャネルボディ部上であり、かつ、上記高ドープドレイン部に対向する位置に第１の導電タイプであるソース拡散部を隣接して上記基板上に積層する第５積層工程とを有しており、
上記トランジスタトレンチ形成工程は、
上記ソース拡散部及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達するようにエッチングしてトランジスタトレンチ溝を形成する工程と、
上記トランジスタトレンチ溝の表面にトランジスタゲート絶縁体を形成する工程と、
上記トランジスタゲート絶縁体で囲まれる領域にトランジスタゲート電極を形成する工程と、
上記トランジスタゲート電極の上に絶縁層を形成する工程とを含み、
上記ダイオードトレンチ形成工程は、
上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を貫通し、上記低ドープドレイン部に到達し、かつ、上記ダイオードを形成する上記高ドープアノード部、上記カソード部、上記第２バイアス拡散部、上記低ドープアノード部、及び上記チャネルボディ部を囲むようにエッチングしてダイオードトレンチ溝を形成する工程と、
上記ダイオードトレンチ溝の表面にダイオードゲート絶縁体を形成する工程と、
上記ダイオードゲート絶縁体で囲まれる領域に第２バイアス電極を形成する工程と、
上記第２バイアス電極の上に絶縁層を形成する工程とを含むことを特徴とする電力制御装置の製造方法。 A method of manufacturing a power control device in which a transistor serving as a power control element is partitioned and formed by a transistor trench on the same substrate, and a diode serving as a temperature sensor is partitioned and formed by a diode trench. ,
A first stacking step of stacking a highly doped drain portion that is the first conductivity type, a low doped drain portion that is the first conductivity type, and a channel body portion that is the second conductivity type on the substrate adjacent to each other in this order. When,
A transistor trench forming step for forming the transistor trench portion;
A diode trench forming step for forming the diode trench portion;
A first portion of the first conductivity type is formed by doping a part of the position on the channel body portion of the substrate defined by the diode trench and facing the highly doped drain portion. Two lamination steps;
A third stacking step of doping the highly doped anode portion as the first conductivity type and the cathode portion as the second conductivity type on the lightly doped anode portion so as to be adjacent to each other;
The channel body portion is exposed on the channel body portion of the substrate defined by the diode trench and at a position facing the highly doped drain portion and the low doped anode portion is not formed. A fourth stacking step of forming a second bias diffusion portion of the second conductivity type by doping the existing position;
A source diffusion portion of the first conductivity type is stacked on the substrate adjacent to the channel body portion of the substrate defined by the transistor trenches and at a position facing the highly doped drain portion. A fifth lamination step,
The transistor trench formation step includes
Etching through the source diffusion portion and the channel body portion and reaching the lightly doped drain portion to form a transistor trench groove;
Forming a transistor gate insulator on the surface of the transistor trench groove;
Forming a transistor gate electrode in a region surrounded by the transistor gate insulator;
Forming an insulating layer on the transistor gate electrode,
The diode trench formation step includes
The high doping anode part, the cathode part, the second bias diffusion part, the low doping anode part, and the channel body part, reach the low doping drain part, and form the diode. Etching the doped anode part, the cathode part, the second bias diffusion part, the low doped anode part, and the channel body part to form a diode trench groove;
Forming a diode gate insulator on the surface of the diode trench groove;
Forming a second bias electrode in a region surrounded by the diode gate insulator;
And a step of forming an insulating layer on the second bias electrode.
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