JP4987787B2 - 配置検証装置 - Google Patents
配置検証装置 Download PDFInfo
- Publication number
- JP4987787B2 JP4987787B2 JP2008102229A JP2008102229A JP4987787B2 JP 4987787 B2 JP4987787 B2 JP 4987787B2 JP 2008102229 A JP2008102229 A JP 2008102229A JP 2008102229 A JP2008102229 A JP 2008102229A JP 4987787 B2 JP4987787 B2 JP 4987787B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- circuit
- group
- block
- arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
図1に、本実施の形態に係る配置検証装置のブロック図を示す。図1に示す配置検証装置では、回路仕様に基づき、ブロック回路をフロアに配置するフロアプラン生成部1が図示されている。回路仕様には、半導体装置を構成するブロック回路及び制御回路を規定する情報が記述されており、例えばブロック回路のフロアでの配置情報や、制御回路の階層情報などである。また、本発明に係る配置検証装置が対象とする半導体装置はメモリに限定されないが、半導体装置がメモリである場合、ブロック回路はメモリブロックで制御回路は当該メモリブロックを制御するメモリ制御回路となる。
本実施の形態に係る配置検証装置では、実施の形態1と異なり、グルーピング生成部2が、ドメインを考慮してブロック回路のグループ化する。半導体装置には、1つのフロアに駆動電源の異なるドメインが形成される場合がある。この場合、駆動電源の異なるドメインに含まれるそれぞれのブロック回路同士をグループ化することはできないため、当該ドメインを考慮して配置検証装置で処理しなければならない。なお、半導体装置において形成される他のドメインとしては、動作クロックの異なるドメインや機能の異なるドメイン等がある。
Claims (4)
- 半導体装置を構成する制御対象のブロック回路と、前記ブロック回路を制御する制御回路とを所定のフロアに配置し、前記制御回路の配置に対して良否判定を行う配置検証装置であって、
回路仕様に基づき、前記ブロック回路を前記フロアに配置するフロアプラン生成部と、
前記フロアに配置した前記ブロック回路、及び前記回路仕様に記載の前記制御回路を、所定の基準に基づき階層的にグループ化し、グループツリーを生成するグルーピング生成部と、
所定の条件及び前記グルーピング生成部で生成した前記グループツリーに基づき、前記制御回路を前記フロアに配置する制御回路配置部と、
前記制御回路配置部による前記制御回路の配置に対して良否判定を行う良否判定部とを備える配置検証装置。 - 請求項1に記載の配置検証装置であって、
前記グルーピング生成部は、階層毎に前記所定の基準を設定することが可能であることを特徴とする配置検証装置。 - 請求項1又は請求項2に記載の配置検証装置であって、
前記グルーピング生成部は、ドメインを考慮して前記ブロック回路をグループ化することを特徴とする配置検証装置。 - 請求項1乃至請求項3のいずれか1つに記載の配置検証装置であって、
前記制御回路配置部における前記所定の条件は、前記ブロック回路と前記制御回路との間、又は前記制御回路と前記制御回路との間の制御信号数に応じて前記制御回路の配置位置を決定することを特徴とする配置検証装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008102229A JP4987787B2 (ja) | 2008-04-10 | 2008-04-10 | 配置検証装置 |
US12/401,408 US8122416B2 (en) | 2008-04-10 | 2009-03-10 | Arrangement verification apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008102229A JP4987787B2 (ja) | 2008-04-10 | 2008-04-10 | 配置検証装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009252134A JP2009252134A (ja) | 2009-10-29 |
JP2009252134A5 JP2009252134A5 (ja) | 2011-04-14 |
JP4987787B2 true JP4987787B2 (ja) | 2012-07-25 |
Family
ID=41165024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008102229A Active JP4987787B2 (ja) | 2008-04-10 | 2008-04-10 | 配置検証装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8122416B2 (ja) |
JP (1) | JP4987787B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5375689B2 (ja) * | 2010-03-16 | 2013-12-25 | 株式会社リコー | フロアプランデータ生成装置及び方法 |
JP5630870B2 (ja) * | 2011-02-18 | 2014-11-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト方法及びプログラム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3761661B2 (ja) * | 1996-08-14 | 2006-03-29 | シャープ株式会社 | フロアプラン方法及びその装置 |
US6523157B1 (en) * | 1999-04-30 | 2003-02-18 | Matsushita Electric Industrial Co., Ltd. | Method for designing integrated circuit device and database for design of integrated circuit device |
US6571786B2 (en) * | 2001-08-09 | 2003-06-03 | Gregory E. Summers | Adjustable back tension rope release |
US6865726B1 (en) * | 2001-10-22 | 2005-03-08 | Cadence Design Systems, Inc. | IC layout system employing a hierarchical database by updating cell library |
US6751786B2 (en) * | 2002-01-09 | 2004-06-15 | Cadence Design Systems, Inc. | Clock tree synthesis for a hierarchically partitioned IC layout |
JP2004086682A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | 機能ブロック設計方法および機能ブロック設計装置 |
US7146583B1 (en) * | 2004-08-06 | 2006-12-05 | Xilinx, Inc. | Method and system for implementing a circuit design in a tree representation |
JP4624166B2 (ja) | 2005-04-18 | 2011-02-02 | 三菱電機株式会社 | レイアウト適正確認装置及びプログラム |
US7509611B2 (en) * | 2006-02-07 | 2009-03-24 | International Business Machines Corporation | Heuristic clustering of circuit elements in a circuit design |
US8214775B2 (en) * | 2007-09-14 | 2012-07-03 | Luminescent Technologies, Inc. | System for determining repetitive work units |
US7873928B2 (en) * | 2007-10-31 | 2011-01-18 | Springsoft Usa, Inc. | Hierarchical analog IC placement subject to symmetry, matching and proximity constraints |
-
2008
- 2008-04-10 JP JP2008102229A patent/JP4987787B2/ja active Active
-
2009
- 2009-03-10 US US12/401,408 patent/US8122416B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2009252134A (ja) | 2009-10-29 |
US8122416B2 (en) | 2012-02-21 |
US20090259978A1 (en) | 2009-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7159202B2 (en) | Methods, apparatus and computer program products for generating selective netlists that include interconnection influences at pre-layout and post-layout design stages | |
JP2009038072A (ja) | 半導体集積回路及びその開発方法 | |
TW201514742A (zh) | 產生積體電路佈局的方法 | |
JP2009009247A (ja) | 半導体集積回路の自動遅延調整方法 | |
US20100275168A1 (en) | Design method of semiconductor integrated circuit device and program | |
JP4495557B2 (ja) | 半導体集積回路のレイアウト装置、半導体集積回路のレイアウトプログラムおよび半導体集積回路のレイアウトシステム | |
JP4987787B2 (ja) | 配置検証装置 | |
JP2006155524A (ja) | 半導体集積回路の検証方法、検証装置および検証プログラム | |
KR100486274B1 (ko) | 집적회로 장치 설계용 네트리스트 작성 방법 | |
JP2005235804A (ja) | 半導体装置の設計方法及びプログラム | |
US9293450B2 (en) | Synthesis of complex cells | |
JP2007011957A (ja) | 回路設計装置およびプログラム | |
US20080224321A1 (en) | Cell data for spare cell, method of designing a semiconductor integrated circuit, and semiconductor integrated circuit | |
US7401312B2 (en) | Automatic method for routing and designing an LSI | |
JP2009140216A (ja) | 回路解析方法、回路解析プログラム、及び回路解析装置 | |
JP4855283B2 (ja) | 半導体集積回路の設計装置 | |
JP2004013821A (ja) | 半導体集積回路設計方法および設計装置 | |
JP4668974B2 (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
JP2009205449A (ja) | マクロ内端子配線を考慮したネットリストによって信号の遅延時間を予測する設計方法、及び、プログラム | |
JP2010073728A (ja) | 半導体集積回路レイアウト設計方法及び半導体集積回路レイアウト設計装置 | |
JP2009003723A (ja) | 半導体集積回路のレイアウト設計方法、半導体集積回路の自動レイアウト設計装置、半導体集積回路のレイアウト設計補助システム、フォトマスク、フォトマスクの製造方法、半導体集積回路、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 | |
JP2010165135A (ja) | デバイスシミュレーションモデル生成装置およびデバイスシミュレーションモデル生成方法 | |
JP4496055B2 (ja) | 多電源レイアウト用回路データ作成装置及びその回路データ作成方法 | |
JP2002251424A (ja) | レイアウト設計方法、装置、プログラム及び記録媒体 | |
JP2009283657A (ja) | 半導体集積回路のレイアウト生成装置およびレイアウト設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110228 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110228 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120409 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120417 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120425 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4987787 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |