JP4984054B2 - フレーム同期装置およびフレーム同期方法 - Google Patents

Description

本発明は、フレーム化された受信データの同期をとるためのフレーム同期装置およびフレーム同期方法に係わり、特にフレームごとにその同期パタンが変化する場合に好適なフレーム同期装置およびフレーム同期方法に関する。

光ファイバによる高速伝送技術として米国で開発された同期光通信網（Synchronous Optical NETwork：ＳＯＮＥＴ）技術を基礎として、多重化に必要な同期クロックを網として供給する網同期方式である同期デジタル・ハイアラーキ（Synchronous Digital Hierarchy：以下、ＳＤＨと略す。）技術が、国際電気通信連合電気通信標準化部門（International Telecommunication Union-Telecommunication：ＩＴＵ−Ｔ）で標準化されている。このＳＤＨ技術による伝送システムで送受信されるＳＤＨ信号は、フレーム化構成されるようになっている。フレーム化構成されたＳＤＨ信号は、送信側でフレームの特定位置に固定のフレーム同期パタンが配置され、受信側でこのフレーム同期パタンを認識してフレームの同期検出を行うことでフレーム位相を正確に認識し、所定フォーマットの信号の送受信を行うようにしている。

ところで、たとえば４０Ｇｂ／ｓ（ギガビット／秒）といった高速の光信号を光ファイバを用いて伝送する通信システムでは、この光信号を受信して電気信号として処理する受信側装置でそのままの速度で電気的な処理を行うことが困難となる。そこで、このような通信システムでは、この高速の信号をより低速のパラレル信号に分解して電気的な処理を行うようになっている（たとえば特許文献１参照）。

図８は、このような従来の通信システムの一例を表わしたものである。通信システム１００を構成する送信装置１０１と受信装置１０２は、光ファイバ１０３により接続されている。送信装置１０１から受信装置１０２には、光ファイバ１０３を使用して４０Ｇｂ／ｓの通信速度で光信号１０４が送られてくる。

受信装置１０２では受信側光モジュール１１１がこの光信号１０４を電気信号に変換し、第０〜第１５の信号１１２₀〜１１２₁₅からなるパラレルデータ１１３として信号処理部１１４に伝送する。このとき、第０〜第１５の信号１１２₀〜１１２₁₅のそれぞれについてフレーム単位で同期をとるためのデスキュー信号１１５が受信側光モジュール１１１内で生成される。このデスキュー信号１１５は、パラレルデータ１１３の位相ずれの補正のための信号であり、受信側光モジュール１１１が受信した信号の一部をそれぞれ抽出した信号である。デスキュー信号１１５は、信号処理部１１４に送信される。

信号処理部１１４では、受信した第０〜第１５の信号１１２₀〜１１２₁₅を、デスキュー信号１１５を基にしたフレーム同期パタンとフレーム単位で比較するようになっている。そして、パタンの一致がとれた場合には直ちに同期が確立したものとせず、複数のフレームで連続してフレームの一致が検出されたときに初めて同期を確立するようにしている。ここで、連続してａフレーム（ただしａは２以上の正の整数）の一致が検出されたとき同期を確立させるとすると、これを同期確立保護段数がａ段であると表現する。たとえば同期確立保護段数が２段であるということは、一例として第１５の信号１１２₁₅における２つのフレームで連続してフレーム同期パタンが一致することを意味する。
特開２００４−１１２１２３号公報（第０００２段落、第０００７段落、図１）

ところで、図８に示したような通信システム１００で、送信装置１０１に電源が投入された初期段階や受信装置１０２内の受信側光モジュール１１１に電源が投入された初期段階を考えてみる。このようにシステム的に不安定な段階では、第０〜第１５の信号１１２₀〜１１２₁₅について、フレーム同期パタンを構成するビット長が少なくともオール「０」あるいはオール「１」となったビット列が発生する可能性が高い。光ファイバ１０３が切断されて光信号１０４が一時的に受信装置１０２に伝達されなくなった場合のような何らかの障害が発生した場合も同様である。

信号処理部１１４がデスキュー信号１１５によってフレーム同期パタンをフレーム単位で次々と変化させてパタンの一致の有無の監視を行うと、このようにシステムが正常に立ち上がっていない状態で、フレーム同期パタンがたとえば前記したオール「０」となる可能性は高くなる。また、この状態で、第０〜第１５の信号１１２₀〜１１２₁₅のフレームにオール「０」のビットが連続する確率も高い。したがって、このような場合にはフレームの同期が誤って検出される可能性が高くなる。

フレームの同期が一度誤って検出されると、同期はずれから同期確立に至る場合と同様に、同期確立から同期はずれにいたる場合にも保護段数が設定されているのが一般的である。同期はずれについての段数をｂ段（ただし、ｂは２以上の正の整数）とする。たとえば同期はずれ保護段数が３段であるということは、一例として第１５の信号１１２₁₅における３つのフレームで連続してフレーム同期パタンが不一致となることを意味する。

図８における信号処理部１１４内の図示しないフレーム同期装置が誤同期に入った場合、正常なフレーム同期パタンを受信してから、正常な同期引き込みが完了するまでには、ｂ段の同期はずれ保護段数と、その後のａ段の同期確立保護段数の和（ｂ＋ａ）だけのフレームが受信装置１０２で受信される必要がある。すなわち、従来ではシステムが正常でない状態でフレームの同期が誤って検出される場合があり、この場合には回線断からシステムが正常に復帰するまでに比較的長時間を要するといった問題があった。これは、特に厳しい回線品質が要求されるＳＯＮＥＴ／ＳＤＨ装置のような装置では、大きな不具合となる。

以上、ＳＯＮＥＴ／ＳＤＨ装置における性能の劣化について説明したが、一般に、送信側から送られてきた信号の一部を抽出してなるフレーム同期パタンを用いてフレームの同期をとるフレーム同期装置およびフレーム同期方法については同様の問題があった。

そこで本発明の目的は、順次変化するフレーム同期パタンを使用してフレームの同期を図る際に、誤動作を防止することのできるフレーム同期装置およびフレーム同期方法を提供することにある。

請求項１記載の発明では、（イ）２以上のビット長からなる任意の組のビットパタンを禁止固定パタンとして予め設定しておく禁止固定パタン設定手段と、（ロ）前記したビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信手段と、（ハ）フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンがフレーム同期用パタン受信手段の受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合手段と、（ニ）このフレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき照合の対象となったフレーム同期用パタンが禁止固定パタン設定手段に設定された禁止固定パタンのいずれにも一致しないことをもって該当するフレームの同期を検出するフレーム同期検出手段とをフレーム同期装置に具備させる。

すなわち本発明では、禁止固定パタン記憶手段に禁止固定パタンを１組あるいは２組以上登録しておき、フレーム同期用パタンを逐次受信してその内容を更新したとき、それが禁止固定パタンに該当した場合にはフレーム同期のチェックのためのフレーム同期用パタンとしては使用しないことにしている。禁止固定パタンの例としては、オール「０」のビットパタンや、オール「１」のビットパタンのようにシステムが正常でない状態で現われる可能性のあるパタンを挙げることができる。したがって、本発明では、フレーム同期のチェックのためのフレーム同期用パタンとして不適切なものを同期のチェックの際に排除することができ、受信装置の同期処理の誤動作を防止することができる。

請求項２記載の発明では、（イ）２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信手段と、（ロ）フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンが前記フレーム同期用パタン受信手段の受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合手段と、（ハ）このフレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき照合の対象となった前記フレーム同期用パタンを構成する１ビットとこれを所定のビット長だけシフトさせたもの同士がそれぞれ一致するかを判別する禁止用照合手段と、（ニ）前記フレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき前記禁止用照合手段ですべて一致すると判別しなったことをもって該当するフレームの同期を検出するフレーム同期検出手段とをフレーム同期装置に具備させる。

すなわち本発明では、フレーム同期をチェックする際に、照合の対象となるフレーム同期用パタンを構成する１ビットとこれを所定のビット長だけシフトさせたもの同士がそれぞれ一致するかを判別する禁止用照合手段を用意して、フレーム同期用パタン照合手段でフレーム同期がとれたと判別される際も禁止用照合手段の照合結果で一致が見られる場合はフレーム同期が成立しないものとして、システムが正常でない状態におけるフレーム同期の誤動作を排除し、受信装置の同期処理の誤動作を防止している。

このような請求項１または請求項２記載の発明では、連続して所定回数だけフレーム同期が判別されたときに同期が確立するようにしてもよいし、反対に同期が確立した後では連続して所定回数だけフレーム同期が検出されなかったときにフレームの同期はずれを判別するようにしてもよい。これにより、システムの安定性を高めることができる。

請求項９記載の発明では、（イ）２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信ステップと、（ロ）フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンがフレーム同期用パタン受信ステップで受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合ステップと、（ハ）このフレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき照合の対象となったフレーム同期用パタンが、予め設定した前記した２以上のビット長からなる任意の組の禁止固定パタンのいずれにも一致しないかを判別する禁止固定パタン一致無判別ステップと、（ニ）この禁止固定パタン一致無判別ステップで禁止固定パタンのいずれにも一致しないと判別したとき該当するフレームの同期を検出するフレーム同期検出ステップとをフレーム同期方法に具備させる。

すなわち本発明では、請求項１記載の発明と同様の技術思想をフレーム同期方法として実現している。

請求項１０記載の発明では、（イ）２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信ステップと、（ロ）フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンがフレーム同期用パタン受信ステップで受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合ステップと、（ハ）このフレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき照合の対象となったフレーム同期用パタンを構成する１ビットとこれを所定のビット長だけシフトさせたもの同士がそれぞれ一致するかを判別する禁止用照合ステップと、（ニ）フレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき禁止用照合ステップですべて一致すると判別しなったことをもって該当するフレームの同期を検出するフレーム同期検出ステップとをフレーム同期方法に具備させる。

すなわち本発明では、請求項２記載の発明と同様の技術思想をフレーム同期方法として実現している。特定のフレーム同期パタンにおける同期引き込みを禁止することで、システム立ち上げ時等のシステムが安定していない場合に異常なフレーム同期パタンで誤同期に入ることを防ぎ、結果的に正常フレーム同期パタンを受信した際の同期引き込みを早めることができる。

以上説明したように本発明によれば、フレーム同期用パタンを無作為で順次受信してこれを用いてフレームの同期を図るようなシステムでも、フレーム同期用パタンとしてふさわしくないもの、あるいはシステムが安定していないときに生じる可能性のあるフレーム同期用パタンによるフレームの同期の判断を禁止することができる。したがって、送信側の装置で対処できない伝送路や中継装置の障害発生にも有効に対処して受信装置の同期処理の誤動作を有効に防止することができる。

以下実施例につき本発明を詳細に説明する。

図１は、本発明の一実施例におけるフレーム同期装置を備えた通信システムの一例を表わしたものである。本実施例の通信システム２００を構成する送信装置２０１と受信装置２０２は、光ファイバ２０３により接続されている。送信装置２０１から受信装置２０２には、光ファイバ２０３を使用して４０Ｇｂ／ｓの通信速度で光信号２０４が送られてくる。

受信装置２０２では受信側光モジュール２１１がこの光信号２０４を電気信号に変換し、第０〜第１５チャネルに対応した第０〜第１５の信号２１２₀〜２１２₁₅からなるパラレルデータ２１３として信号処理部２１４に伝送する。このとき、第０〜第１５の信号２１２₀〜２１２₁₅のそれぞれについてフレーム単位で同期をとるためのデスキュー信号２１５が受信側光モジュール２１１内で生成される。このデスキュー信号２１５は、パラレルデータ２１３の位相ずれの補正のための信号であり、受信側光モジュール２１１が受信した信号の一部をそれぞれ抽出した信号である。デスキュー信号２１５は、信号処理部２１４に送信される。なお、送信装置２０１および受信装置２０２内の受信側光モジュール２１１の構成は、図８に示した従来における送信装置１０１および受信装置１０２内の受信側光モジュール１１１と同一でよい。

信号処理部２１４内のフレーム同期装置２１６では、受信した第０〜第１５の信号２１２₀〜２１２₁₅を、デスキュー信号２１５を基にしたフレーム同期パタンとフレーム単位で比較するようになっている。そして、パタンの一致がとれた場合には直ちに同期が確立したものとせず、複数のフレームで連続してフレームの一致が検出されたときに初めて同期を確立するようにしている。本実施例では、同期確立保護段数であるａ段が２段となっている。また、同期はずれ保護段数であるｂ段は３段となっている。

図２は、フレーム同期装置の構成を表わしたものである。フレーム同期装置２１６は、デスキュー信号２１５を入力して第０〜第１５チャネルに対応した第０〜第１５の同期パタン２２１₀〜２２１₁₅を出力する同期パタン分離回路２２２と、第０〜第１５の信号２１２₀〜２１２₁₅のそれぞれ対応するものを入力して同期確立の処理を行う第０〜第１５の同期処理部２２３₀〜２２３₁₅を備えている。

第０の同期処理部２２３₀は、第０の信号２１２₀のフレームに対して第０の同期パタン２２１₀の検出を行う第０の同期パタン検出回路２３１₀と、これから出力される第０の同期パタン検出信号２３２₀を入力して、同期に適合するパタンの検出が行われたかどうかを判別する第０の同期検出回路２３３₀と、これから出力される第０の同期検出信号２３４₀を入力する第０の同期保護回路２３５₀と、これら３つの回路２３１₀、２３３₀、２３５₀にタイミングを制御するクロック２３６₀、２３７₀、２３８₀を供給する第０のタイミング制御回路２３９₀から構成されている。第０の同期保護回路２３５₀からは、同期が確立したことを示す第０の同期確立信号２４０₀が出力されることになる。

第１〜第１５の同期処理部２２３₁〜２２３₁₅は、第０の同期処理部２２３₀と同一の構成となっている。そこで、第１〜第１５の同期処理部２２３₁〜２２３₁₅の各部については、第０の同期処理部２２３₀の各部を示す符号に添えられた数字「０」を数字「１」〜「１５」のうちの対応するものに置き換えて、これらの説明は省略する。

図３は、図２における第０の同期処理部の要部を具体的に示したものである。第０の同期処理部２２３₀は、第０の信号２１２₀をクロック２３６₀に同期して順次シフトさせる第０〜第７のフリップフロップ回路２５０〜２５７からなるシフトレジスタと、第０〜第７のフリップフロップ回路２５０〜２５７のそれぞれの出力端子Ｑの出力を比較用の一方の入力端子に入力する第０〜第７の一致回路２６０〜２６７を備えている。

第０の同期パタン２２１₀は、図２に示した同期パタン分離回路２２２から供給される合計８ビットの第０〜第７の同期ビット２７０〜２７７から構成されている。これら第０〜第７の同期ビット２７０〜２７７は、第０〜第７の一致回路２６０〜２６７のうちの対応するものの比較用の他方の入力端子に入力されると共に、第０の同期検出回路２３３₀（図２）の一部を構成するオール「０」検出回路２８１に入力されるようになっている。

オール「０」検出回路２８１は、パラレルに入力された合計８ビットの第０〜第７の同期ビット２７０〜２７７がすべて信号「０」となっている状態を検出する回路で構成されている。これは、たとえば各入力の論理を反転させる８個のインバータと、これらのインバータの出力を入力する８入力アンド回路で構成することができる。したがって、第０〜第７の同期ビット２７０〜２７７がすべて信号「０」になると、このときのみオール「０」検出回路２８１は信号「１」となるオール「０」検出信号２８２を出力することになる。

このオール「０」検出信号２８２は、第０の同期検出回路２３３₀（図２）の一部を構成するインバータ２８３と第１のアンド回路２８４のうちのインバータ２８３に入力されて論理を反転される。したがって、インバータ２８３の出力２８５は、第０〜第７の同期ビット２７０〜２７７がすべて信号「０」となっている状態でのみ信号「０」となる。この出力２８５は、２入力の第１のアンド回路２８４の一方の入力となる。この結果、第１のアンド回路２８４は第０〜第７の同期ビット２７０〜２７７がすべて信号「０」となったときには他方の入力端子の論理状態に係らず同期パタン検出信号２８６として同期でない状態を示す信号「０」を出力することになる。

一方、第０〜第７の一致回路２６０〜２６７はそれぞれコンパレータで構成されている。これらのコンパレータは、たとえば２入力ＥＯＲ（Exclusive OR：排他的論理和）回路とその出力側に配置された論理反転用のインバータによって構成することができる。したがって、第０〜第７の一致回路２６０〜２６７はそれぞれ２つの入力が同一の論理状態のときにのみ、信号「１」となる一致結果信号２９０〜２９７を出力する。これらの一致結果信号２９０〜２９７は第２のアンド回路２８８に入力される。第２のアンド回路２８８は８入力のアンド回路であり、一致結果信号２９０〜２９７がすべて同時に信号「１」となったときのみ信号「１」となる禁止前同期パタン検出信号２８９を出力する。この禁止前同期パタン検出信号２８９は、２入力の第１のアンド回路２８４の他方の入力となる。

したがって、第２のアンド回路２８８は、１フレーム分の第０の信号２１２₀がクロック２３６₀によって１ビットずつ、第０〜第７のフリップフロップ回路２５０〜２５７を順にシフトしている状態で第０の同期パタン２２１₀と一致している８ビットのビット列が存在する場合これを検出する。そして、たとえば第０の同期パタン２２１₀が「１０１１１０１０」といったビット列で構成されており、これと同一のビット列がフレームを構成する第０の信号２１２₀中に存在した場合には、その検出時点で第２のアンド回路２８８が信号「１」となる禁止前同期パタン検出信号２８９を出力することになる。この例の場合、オール「０」検出回路２８１は第０の同期パタン２２１₀がオール「０」となっていないので、オール「０」を検知していない。したがってオール「０」検出信号２８２は信号「０」であり、インバータ２８３の出力２８５は信号「１」となる。このため、第１のアンド回路２８４の２つの入力は共に信号「１」となって、同期パタン検出信号２８６が信号「１」となって該当するフレームにフレーム同期パタンが存在することが検出される。

これに対して、たとえば第０の同期パタン２２１₀が「００００００００」といったオール「０」のビット列で構成されている場合、オール「０」検出信号２８２が信号「１」となる。したがって、第０の同期パタン２２１₀に「００００００００」といったオール「０」のビット列が存在した場合には第２のアンド回路２８８の禁止前同期パタン検出信号２８９は「１」となるが、インバータ２８３の出力２８５が「０」に反転する。このため、第１のアンド回路２８４の出力としての同期パタン検出信号２８６は同期でない状態を示す信号「０」となり、同期が検出されないことになる。

図４は、以上のような構成の受信装置におけるフレーム同期の制御の様子を説明するためのものである。ここでは図３に示した第０の同期処理部２２３₀を中心に説明を行う。ここでは、同期確立保護段数ａを２段としている。また、図４の横軸は時間軸をあらわしているが、説明の都合上、時間軸の縮尺は場所によって変化している。

図４（ａ）は、図２に示した第０のタイミング制御回路２３９₀から出力されるクロック２３６₀を表わしている。図４（ｂ）は図２に示した第０〜第１５の同期パタン２２１₀〜２２１₁₅を示している。図２に示したデスキュー信号２１５がクロック２３６₀に同期して８ビットずつに区切られて同期パタン２２１₀〜２２１₁₅が生成されることが分かる。

図４（ｃ）は、図２に示した第０の同期パタン検出回路２３１₀が第０の同期パタン２２１₀をフレームごとに順に保持する様子を表わしている。各フレームはそれぞれ等しい時間長となっているが、ここでは、「＊（アスタリスク）１」で示した最初の第０の同期パタン２２１₀を説明の都合上、他のフレームよりも時間を拡大して示している。この「＊１」で示した最初の第０の同期パタン２２１₀（＊１）がオール「０」のフレーム同期パタンであると仮定し、他の第０の同期パタン２２１₀（＊２）および第０の同期パタン２２１₀（＊３）等の後続の第０の同期パタン２２１₀はオール「０」のフレーム同期パタンでないものと仮定する。

図４（ｄ）は、図３に示した第２のアンド回路２８８が禁止前同期パタン検出信号２８９を出力するタイミングの一例を表わしたものである。図３に示す１フレーム分の第０の信号２１２₀（＊１）の中に最低８ビット以上、信号「０」が続く区間があったとする。すると、これを検出したタイミングで、禁止前同期パタン検出信号２８９（＊１）が信号「１」になる。他のフレームの第０の信号２１２₀（＊２）、第０の信号２１２₀（＊３）等の後続の信号についても、第０の同期パタン２２１₀（＊２）、第０の同期パタン２２１₀（＊３）等の後続の第０の同期パタン２２１₀と一致がとられたとすると、それぞれの一致がとられた時点で禁止前同期パタン検出信号２８９（＊２）、禁止前同期パタン検出信号２８９（＊３）等の後続の禁止前同期パタン検出信号２８９が同様に信号「１」になる。

図４（ｅ）は、図３に示したオール「０」検出回路２８１の出力するオール「０」検出信号２８２の論理状態を示している。図４（ｃ）の最初の第０の同期パタン２２１₀（＊１）ではオール「０」検出回路２８１がオール「０」を検出するのでオール「０」検出信号２８２はこの１フレームの区間で信号「１」となる。これに対して、後続の第０の同期パタン２２１₀（＊２）、第０の同期パタン２２１₀（＊３）、……ではオール「０」を検出しない。そこで、これらのフレームの区間ではオール「０」検出信号２８２が共に「０」となる。

図４（ｆ）は、第１のアンド回路２８４の出力状態を表わしたものである。オール「０」の検出を行った第０の同期パタン２２１₀（＊１）では、図３に示すインバータ２８３の出力２８５が信号「０」となっている。したがって、このフレームの区間では第１のアンド回路２８４から出力される同期パタン検出信号２８６が信号「０」のままである。これ以後のフレームでは、第０の同期パタン２２１₀（＊２）、第０の同期パタン２２１₀（＊３）、……に対してそれぞれ信号「１」となった同期パタン検出信号２８６（＊２）、同期パタン検出信号２８６（＊３）、……が出力されている。

図４（ｇ）は、図２に示した第０の同期保護回路２３５₀の働きを示している。図４(ｆ）に示した同期パタン検出信号２８６（＊２）で１段目の正しいフレーム同期パタンが検出され、続いて同期パタン検出信号２８６（＊３）で２段目の正しいフレーム同期パタンが検出されたので、この２段目の正しいフレーム同期パタンが検出された時点で第０の同期保護回路２３５₀は同期を確立させる。この結果、この時点から第０の同期確立信号２４０₀が信号「１」に変化することになる。図４（ｈ）は同期保護２段目で第０の同期確立信号２４０₀が信号「１」に変化することを図示している

図４（ｉ）は、比較的長時間の同期保護確立の様子と同期はずれの様子を観察するために、図４（ｃ）に示した各フレームごとの第０の同期パタン２２１₀を時間軸を圧縮して示している。ここでは、これらの第０の同期パタン２２１₀のフレームごとの変化をアスタリスクで（＊１）、（＊２）、……のように表わしている。

図４（ｊ）は、図４（ｄ）と対応するもので、図３に示した第２のアンド回路２８８が禁止前同期パタン検出信号２８９を出力するタイミングを表わしている。また、図４（ｋ）は、図４（ｅ）と対応するもので、図３に示したオール「０」検出回路２８１の出力するオール「０」検出信号２８２を表わしている。禁止前同期パタン検出信号２８９およびオール「０」検出信号２８２がこれらの図で示すような状態で発生すると、図３の第１のアンド回路２８４から出力される同期パタン検出信号２８６は図４（ｌ）で示すようになる。

この場合、図２の第０の同期検出信号２３４₀は、図４（ｍ）で示すようになる。すなわち、同図（ｋ）のオール「０」検出信号２８２で同期確立を禁止した区間解除後の同図（ｌ）の２番目の同期パタン検出信号２８６（＊３）から第０の同期検出信号２３４₀が信号「１」に変化して、同期が確立する。

図４（ｎ）は、同期保護方向と同期はずれ方向のそれぞれの段数を表わしたものである。図４（ｍ）に示した最初の第０の同期検出信号２３４₀が信号「１」に変化して同期が確立するのは同期保護の確立方向に動作が進行しているときの同期保護が２段目をクリアしたときとなる。

次に、一旦、同期が確立した後の同期はずれの制御について考察する。本実施例ではすでに説明したように同期はずれの方向については３段目をクリアしたとき、すなわちフレーム同期が連続して３回成立しないときに同期はずれとしており、この場合にもオール「０」検出信号２８２の検出結果を無視することにしている。図４（ｌ）では、同期確立後にオール「０」検出信号２８２が発生していない状況（（＊６）〜（＊９））の下で、同期はずれが３回（３段）連続して発生するタイミングで同期はずれを成立させている。仮に、この過程でオール「０」検出回路２８１がオール「０」を検出すれば、その分だけ同期はずれが成立するまでの区間が延ばされることになる。

このように本実施例では、システム立ち上げ時等のシステムが正常でない場合に出現する可能性の高いオール「０」のパタンを予め用意しておき、このパタンがフレーム内のビット列と一致する場合に同期の引き込みを禁止した。このため、正常な同期パタンに対しては同期引き込みを直ちに開始することができ、システムの立ち上げに要する時間を最小に抑えることができる。

＜発明の第１の変形例＞

図５は、本発明の第１の変形例における第０の同期処理部の要部を具体的に示したものであり、実施例の図３に対応するものである。そこで、図５で図３と同一部分には同一の符号を付しており、これらの説明を適宜省略する。

この第１の変形例の第０の同期処理部２２３Ａ₀では、図３に示したオール「０」検出回路２８１の代わりにオール「１」検出回路３０１を備えている。オール「１」検出回路３０１は、パラレルに入力された合計８ビットの第０〜第７の同期ビット２７０〜２７７がすべて信号「１」となっている状態を検出する回路で構成されている。これは、たとえば８入力アンド回路で構成することができる。

このオール「１」検出信号３０２は、第０の同期検出回路２３３Ａ₀の一部を構成するインバータ２８３と第１のアンド回路２８４のうちのインバータ２８３に入力されて論理を反転される。したがって、インバータ２８３の出力２８５は、第０〜第７の同期ビット２７０〜２７７がすべて信号「１」となっている状態でのみ信号「０」となる。この出力２８５Ａは、２入力の第１のアンド回路２８４の一方の入力となる。この結果、第１のアンド回路２８４は第０〜第７の同期ビット２７０〜２７７がすべて信号「１」となったときには他方の入力端子の論理状態に係らず同期パタン検出信号２８６として同期でない状態を示す信号「０」を出力することになる。

したがって、第２のアンド回路２８８は、１フレーム分の第０の信号２１２₀がクロック２３６₀によって１ビットずつ、第０〜第７のフリップフロップ回路２５０〜２５７を順にシフトしている状態で第０の同期パタン２２１₀と一致している８ビットのビット列が存在する場合これを検出する。そして、たとえば第０の同期パタン２２１₀が「１０１１１０１０」といったビット列で構成されており、これと同一のビット列がフレームを構成する第０の信号２１２₀中に存在した場合には、その検出時点で第２のアンド回路２８８が信号「１」となる禁止前同期パタン検出信号２８９を出力することになる。この例の場合、オール「１」検出回路３０１は第０の同期パタン２２１₀がオール「１」となっていないので、オール「１」を検知していない。したがってオール「１」検出信号３０２は信号「０」であり、インバータ２８３の出力２８５は信号「１」となる。このため、第１のアンド回路２８４の２つの入力は共に信号「１」となって、同期パタン検出信号２８６が信号「１」となって該当するフレームにフレーム同期パタンが存在することが検出される。

これに対して、たとえば第０の同期パタン２２１₀が「１１１１１１１１」といったオール「１」のビット列で構成されている場合、オール「１」検出信号３０２が信号「１」となる。したがって、第０の同期パタン２２１₀に「１１１１１１１１」といったオール「１」のビット列が存在した場合には第２のアンド回路２８８の禁止前同期パタン検出信号２８９は「１」となるが、インバータ２８３の出力２８５が「０」に反転する。このため、第１のアンド回路２８４の出力としての同期パタン検出信号２８６Ａは同期でない状態を示す信号「０」となり、同期が検出されないことになる。

以上説明した第１の変形例では、システムの異常等の原因でフレーム中にオール「１」が存在するような場合に同期パタンとの一致処理を禁止することができる。したがって、実施例でオール「０」が存在した場合と同様に、このパタンがフレーム内のビット列と一致する場合に同期の引き込みを禁止した。このため、オール「０」の信号パタンと異なる正常な同期パタンに対しては同期引き込みを直ちに開始することができ、システムの立ち上げに要する時間を最小に抑えることができる。

＜発明の第２の変形例＞

図６は、本発明の第２の変形例における第０の同期処理部の要部を具体的に示したものであり、実施例の図３に対応するものである。そこで、図６で図３と同一部分には同一の符号を付しており、これらの説明を適宜省略する。

この第２の変形例における第０の同期処理部２２３₀Ｂは、図３に示したオール「０」検出回路２８１の代わりに１ビットシフト一致回路３２１を備えている。１ビットシフト一致回路３２１は、同期パタンとこの同期パタンを１ビットシフトしたものとの一致を比較する回路であり、第０〜第７の一致回路３３０〜３３７と、これらの一致結果３４０〜３４７の論理積をとる第３のアンド回路３２２を備えている。

第０の一致回路３３０は、第０の信号２１２₀と、第０の同期パタン２２１₀を構成する第０の同期ビット２７０との信号の一致を検出するようになっている。第１の一致回路３３１は、第０の同期パタン２２１₀を構成する前記した第０の同期ビット２７０と、第１の同期ビット２７１との信号の一致を検出するようになっている。第２の一致回路３３２は、第０の同期パタン２２１₀を構成する前記した第１の同期ビット２７１と、第２の同期ビット２７２との信号の一致を検出するようになっている。以下同様にして、第７の一致回路３３７は、第０の同期パタン２２１₀を構成する第６の同期ビット２７６と、第７の同期ビット２７７との信号の一致を検出するようになっている。

第３のアンド回路３２２は、第０〜第７の一致回路３３０〜３３７がすべて同時に一致を検出したとき、１ビットシフト一致検出信号３２３を信号「１」の状態とし、それ以外の場合には信号「０」の状態とする。１ビットシフト一致検出信号３２３は、インバータ２８３によって論理を反転され、その出力２８５Ｂが禁止前同期パタン検出信号２８９と共に第１のアンド回路２８４で論理積がとられるようになっている。第１のアンド回路２８４からは同期パタン検出信号２８６Ｂが出力される。

このような第２の変形例の第０の同期処理部２３３Ｂ₀では、たとえばオール「０」やオール「１」といった隣接するビット同士の信号の論理状態が等しい同期パタンのように同期パタンの１ビット後まで固定パタンが続いている場合を１ビットシフト一致回路３２１が検出する。そして、これらの同期パタンとの一致処理を禁止することができる。したがって、１ビットシフト一致回路３２１が検出するこれら以外の同期パタンとしての正常な同期パタンに対しては、同期引き込みを直ちに開始することができ、システムの立ち上げに要する時間を最小に抑えることができる。

＜発明の第３の変形例＞

図７は、本発明の第３の変形例における第０の同期処理部の要部を具体的に示したものであり、実施例の図３に対応するものである。そこで、図７で図３および図６と同一部分には同一の符号を付しており、これらの説明を適宜省略する。

この第３の変形例における第０の同期処理部２２３₀Ｃは、図３に示したオール「０」検出回路２８１の代わりに２ビットシフト一致回路３６１を備えている。２ビットシフト一致回路３６１は、同期パタンとこの同期パタンを２ビットシフトしたものとの一致を比較する回路であり、第０〜第７の一致回路３３０〜３３７と、これらの一致結果３４０〜３４７の論理積をとる第３のアンド回路３２２を備えている点で第２の変形例の１ビットシフト一致回路３２１と同一の回路構成となっている。

この第３の変形例の第０の同期処理部２２３₀Ｃでは、第０〜第７のフリップフロップ回路２５０〜２５７の他に、第０のフリップフロップ回路２５０の一段前に第（−１）のフリップフロップ回路２４９を接続した構造のシフトレジスタを使用している。これは、同期パタンとこの同期パタンを２ビットシフトしたものとの一致を比較するためである。

ここで第０の一致回路３３０は、第（−１）のフリップフロップ回路２４９のデータ入力端子Ｄと、第０の同期パタン２２１₀を構成する第０の同期ビット２７０との信号の一致を検出するようになっている。第１の一致回路３３１は、第０の信号２１２₀をクロック２３６₀によって１ビットシフトした第０のフリップフロップ回路２５０のデータ入力端子Ｄに入力される第０の信号２１２₀と、第０の同期パタン２２１₀を構成する第１の同期ビット２７１との信号の一致を検出するようになっている。第２の一致回路３３２は、第０の同期パタン２２１₀を構成する前記した第０の同期ビット２７０と、第２の同期ビット２７２との信号の一致を検出するようになっている。第３の一致回路３３３は、第０の同期パタン２２１₀を構成する前記した第１の同期ビット２７１と、第３の同期ビット２７３との信号の一致を検出するようになっている。以下同様にして、第７の一致回路３３７は、第０の同期パタン２２１₀を構成する第５の同期ビット２７５と、第７の同期ビット２７７との信号の一致を検出するようになっている。

第３のアンド回路３２２は、第０〜第７の一致回路３３０〜３３７がすべて同時に一致を検出したとき、２ビットシフト一致検出信号３６３を信号「１」の状態とし、それ以外の場合には信号「０」の状態とする。２ビットシフト一致検出信号３６３は、インバータ２８３によって論理を反転され、その出力２８５Ｃが禁止前同期パタン検出信号２８９と共に第１のアンド回路２８４で論理積がとられるようになっている。第１のアンド回路２８４からは同期パタン検出信号２８６Ｃが出力される。

このような第３の変形例の第０の同期処理部２３３Ｂ₀では、たとえばオール「０」やオール「１」といった１ビット置きでも信号の論理状態が等しい同期パタンが指定された場合の他に、第２の変形例では検出が不可能な「１０」が交番した固定パタン（「１０１０１０」や「０１０１０１」）を検出することができ、これらの同期パタンとの一致処理を禁止することができる。すなわち、図６に示した１ビットシフト一致回路３２１が検出する以外の同期パタンとしての正常な同期パタンに対しては同期引き込みを直ちに開始することができ、システムの立ち上げに要する時間を最小に抑えることができる。

更に、図示は省略するが、同期パタンと同期パタンを３ビットシフトしたものの一致の比較を行うことも可能である。この手法によって、同期パタンの３ビット後まで固定パタンが続いている場合にもその確認が可能になり、明らかに同期パタンに適さないパタンを同期の対象から除外することができる。たとえば、「１０１１０１１０１」のように、同期パタン幅が３の倍数の場合には、２ビットのシフトでは検出できない３ビットの繰り返しの固定パタンを検出することができる。

同様に、更にビットのシフト量を大きくすることも可能である。一般には符号ｐを任意の正の整数とすると、ｐビットのシフト構成を採ることで、ｐビット単位の繰り返しパタンの検出を行うことができる。すなわち、正常時以外に発生する可能性のあるパタンを同期パタンから除外することによって、正常な同期パタンに対する同期引き込みを直ちに開始することができ、システムの立ち上げに要する時間を最小に抑えることができる。

なお、以上説明した実施例および変形例では、オール「０」検出信号２８２等の特定の同期パタンが出現したときには常にこれらの同期パタンを同期の対象から除外することにしたが、この同期パタンの検出禁止機能を有効にするタイミングを設定できるようにしてもよい。たとえば、この同期パタンの検出禁止機能を、同期はずれ状態、同期引き込み段数カウント状態、同期引き込み確立状態あるいは同期はずれ段数カウント状態のいずれかの状態に合わせる形でオン・オフするようにすることも可能である。また、通常の伝送システムでは、同期引き込み状態に一旦遷移した後に、異常パタンが連続して発生することを想定しないでよい場合が多い。そこで、このような伝送システムでは、同期引き込み状態に遷移したら、特定の同期パタンの検出禁止機能をオフにするようにしてもよい。また、同期はずれ状態にあるときは、少なくとも特定の同期パタンの検出禁止機能をオンにするように運用することも有効な場合が多い。

また、実施例または第１の変形例では禁止固定パタンをオール「０」またはオール「１」の１組用意することにしたが、これらの検出回路を併用する形で複数の禁止固定パタンを検出対象としてもよい。

本発明の一実施例におけるフレーム同期装置を備えた通信システムの一例を表わしたシステム構成図である。 本実施例のフレーム同期装置の構成を表わしたブロック図である。 図２における第０の同期処理部の要部を具体的に示したブロック図である。 本実施例でフレーム同期の制御の様子を示したタイミング図である。 本発明の第１の変形例における第０の同期処理部の要部を具体的に示したブロック図である。 本発明の第２の変形例における第０の同期処理部の要部を具体的に示したブロック図である。 本発明の第３の変形例における第０の同期処理部の要部を具体的に示したブロック図である。 従来の通信システムの一例を表わしたシステム構成図である。

符号の説明

２１１ 受信側光モジュール
２１２ 信号
２１５ デスキュー信号
２１６ フレーム同期装置
２２１ 同期パタン
２２２ 同期パタン分離回路
２２３ 同期処理部
２３１ 同期パタン検出回路
２３３ 同期検出回路
２３５ 同期保護回路
２５０〜２５７ フリップフロップ回路
２６０〜２６７、３３０〜３３７ 一致回路
２８１ オール「０」検出回路
２８３ インバータ
２８４ 第１のアンド回路
２８６、２８６Ａ、２８６Ｂ、２８６Ｃ 同期パタン検出信号
２８８ 第２のアンド回路
３０１ オール「１」検出回路
３２１ １ビットシフト一致回路
３２２ 第３のアンド回路
３６１ ２ビットシフト一致回路

Claims (10)

1. ２以上のビット長からなる任意の組のビットパタンを禁止固定パタンとして予め設定しておく禁止固定パタン設定手段と、
   前記ビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信手段と、
   フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンが前記フレーム同期用パタン受信手段の受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合手段と、
   このフレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき照合の対象となった前記フレーム同期用パタンが前記禁止固定パタン設定手段に設定された禁止固定パタンのいずれにも一致しないことをもって該当するフレームの同期を検出するフレーム同期検出手段
   とを具備することを特徴とするフレーム同期装置。
2. ２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信手段と、
   フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンが前記フレーム同期用パタン受信手段の受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合手段と、
   このフレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき照合の対象となった前記フレーム同期用パタンを構成する１ビットとこれを所定のビット長だけシフトさせたもの同士がそれぞれ一致するかを判別する禁止用照合手段と、
   前記フレーム同期用パタン照合手段で同一のビット列を含むと判別されたとき前記禁止用照合手段ですべて一致すると判別しなったことをもって該当するフレームの同期を検出するフレーム同期検出手段
   とを具備することを特徴とするフレーム同期装置。
3. 前記フレーム同期検出手段が予め定めた複数段のフレームに対して連続してフレームの同期を検出したときフレーム単位で送られてくる前記信号のフレーム同期を確立する同期確立保護手段を具備することを特徴とする請求項１または請求項２記載のフレーム同期装置。
4. 前記同期確立保護手段でフレーム同期が確立した後、前記フレーム同期検出手段が予め定めた複数段のフレームに対して連続してフレームの同期を検出しなかったとき、前記信号のフレーム同期はずれを判別する同期はずれ保護手段を具備することを特徴とする請求項３記載のフレーム同期装置。
5. 前記禁止固定パタン設定手段に設定された禁止固定パタンは、前記２以上のビットがオール「０」となったビットパタンの組を含むことを特徴とする請求項１記載のフレーム同期装置。
6. 前記禁止固定パタン設定手段に設定された禁止固定パタンは、前記２以上のビットがオール「１」となったビットパタンの組を含むことを特徴とする請求項１記載のフレーム同期装置。
7. 前記禁止用照合手段は、前記フレーム同期用パタンのそれぞれのビットとこれらのビットを１ビットずつ特定方向にシフトしたものとをそれぞれ照合するものであることを特徴とする請求項２記載のフレーム同期装置。
8. 前記禁止用照合手段は、前記フレーム同期用パタンのそれぞれのビットとこれらのビットを２ビットずつ特定方向にシフトしたものとをそれぞれ照合するものであることを特徴とする請求項２記載のフレーム同期装置。
9. ２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信ステップと、
   フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンが前記フレーム同期用パタン受信ステップで受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合ステップと、
   このフレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき照合の対象となった前記フレーム同期用パタンが、予め設定した前記２以上のビット長からなる任意の組の禁止固定パタンのいずれにも一致しないかを判別する禁止固定パタン一致無判別ステップと、
   この禁止固定パタン一致無判別ステップで前記禁止固定パタンのいずれにも一致しないと判別したとき該当するフレームの同期を検出するフレーム同期検出ステップ
   とを具備することを特徴とするフレーム同期方法。
10. ２以上のビット長からなるビットパタンをフレーム同期用パタンとして逐次受信してその内容を新しく受信したフレーム同期用パタンに順次切り替えるフレーム同期用パタン受信ステップと、
    フレーム単位で信号を順次受信してそれぞれのフレームを構成するビットシリアルなパタンが前記フレーム同期用パタン受信ステップで受信し内容を切り替えた後のフレーム同期用パタンと同一のビット列を含むかを判別するフレーム同期用パタン照合ステップと、
    このフレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき照合の対象となった前記フレーム同期用パタンを構成する１ビットとこれを所定のビット長だけシフトさせたもの同士がそれぞれ一致するかを判別する禁止用照合ステップと、
    前記フレーム同期用パタン照合ステップで同一のビット列を含むと判別されたとき前記禁止用照合ステップですべて一致すると判別しなったことをもって該当するフレームの同期を検出するフレーム同期検出ステップ
    とを具備することを特徴とするフレーム同期方法。

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