JP4979329B2 - Circuit configuration information generation device, control device, circuit verification system, circuit verification method, circuit configuration information generation program, and control program - Google Patents

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Description

本発明は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）又はＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等の論理回路を構成することができるプログラマブル素子を備える回路検証装置を用いて回路動作の検証を行う回路検証システム及び回路検証方法、並びに回路の検証を行う際に回路検証装置と共に用いる回路構成情報生成装置、制御装置、回路構成情報生成プログラム及び制御プログラムに関する。   The present invention relates to a circuit verification system and a circuit for verifying circuit operation using a circuit verification device including a programmable element that can constitute a logic circuit such as a field programmable gate array (FPGA) or a complex programmable logic device (CPLD). The present invention relates to a verification method, a circuit configuration information generation device, a control device, a circuit configuration information generation program, and a control program used together with a circuit verification device when verifying a circuit.

従来、デジタル回路の設計者は、ＶＨＤＬ又はＶｅｒｉｌｏｇ−ＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ、ハードウェア記述言語）を用いてデジタル回路の設計を行っている。設計者がＨＤＬにより記述したデジタル回路はＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）の回路と呼ばれ、ＲＴＬの回路を論理合成ツールを用いて論理合成することによりゲートレベルの回路を生成し、ゲートレベルの回路を基に自動配置配線ツールを用いて回路のレイアウトを作成することができる。このレイアウトを基に半導体ＩＣの製造を行うことができるため、上述の方法により回路の設計から半導体ＩＣの製造までの期間を短縮できるという利点がある。   Conventionally, a designer of a digital circuit designs a digital circuit using HDL (Hardware Description Language, hardware description language) such as VHDL or Verilog-HDL. The digital circuit described by the designer in HDL is called an RTL (Register Transfer Level) circuit, and a gate level circuit is generated by synthesizing the RTL circuit using a logic synthesis tool. Based on this, it is possible to create a circuit layout using an automatic placement and routing tool. Since the semiconductor IC can be manufactured based on this layout, there is an advantage that the period from the circuit design to the manufacture of the semiconductor IC can be shortened by the above-described method.

また、設計者はＲＴＬの回路及びゲートレベルの回路を作成した後、これらの回路の動作検証をシミュレータを用いて行う必要がある。しかし、回路規模の増大に伴ってシミュレーション時間が増大し、限られた設計期間の中で十分な回路検証を行うことができないという問題があった。そこで、近年ではＦＰＧＡ又はＣＰＬＤ等のプログラマブル素子を備える回路検証装置を用いて回路の動作検証を行うことが必須となっている。この場合、設計者は、設計したＲＴＬの回路をプログラマブル素子に構成して入力信号を与えることにより、回路を動作させて動作検証を行うことができ、プログラマブル素子に構成した回路は実時間で動作させることが可能であるため、動作検証の時間を短縮することができる。また、回路の動作は、プログラマブル素子の出力端子から出力される信号をロジックアナライザなどの観測装置を用いて観測することで確認することができる。   In addition, after the designer creates the RTL circuit and the gate level circuit, it is necessary to verify the operation of these circuits using a simulator. However, as the circuit scale increases, the simulation time increases, and there is a problem that sufficient circuit verification cannot be performed within a limited design period. Therefore, in recent years, it has become essential to perform circuit operation verification using a circuit verification apparatus including a programmable element such as FPGA or CPLD. In this case, the designer can operate the circuit and verify the operation by configuring the designed RTL circuit into a programmable element and giving an input signal. The circuit configured as the programmable element operates in real time. Therefore, the operation verification time can be shortened. The operation of the circuit can be confirmed by observing a signal output from the output terminal of the programmable element using an observation device such as a logic analyzer.

しかし、シミュレータを用いて回路の動作検証を行う場合には、回路の内部信号を容易にディスプレイなどに表示して動作を確認することができるが、プログラマブル素子に構成した回路の内部信号を観測することは容易でなく、設計者はプログラマブル素子の出力端子から回路の内部信号を出力するようにＲＴＬの回路の記述を若干変更する必要がある。プログラマブル素子の出力端子の数は限られているため、観測する内部信号を変更する場合にはＲＴＬの回路の記述を再度変更する必要があり、変更後には論理合成及び配置・配線を行ってプログラマブル素子に回路を再構成する必要がある。よって、回路規模の増大に伴って論理合成及び配置・配線に必要な時間が増大するため、回路の動作検証時間が増大するという問題がある。なお、以後の記載においては、論理合成及び配置・配線を行ってプログラマブル素子に構成するための回路情報（ネットリスト）を作成する処理をコンパイルと呼称する。   However, when verifying the operation of a circuit using a simulator, the internal signal of the circuit can be easily displayed on a display or the like to check the operation, but the internal signal of the circuit configured as a programmable element is observed. This is not easy, and the designer needs to slightly change the description of the RTL circuit so that the internal signal of the circuit is output from the output terminal of the programmable element. Since the number of output terminals of the programmable element is limited, it is necessary to change the description of the RTL circuit again when changing the observed internal signal. It is necessary to reconfigure the circuit in the element. Therefore, as the circuit scale increases, the time required for logic synthesis and placement / wiring increases, and there is a problem that the operation verification time of the circuit increases. In the following description, the process of creating circuit information (net list) for performing logic synthesis and placement / wiring to form a programmable element is referred to as compilation.

この問題に対し、プログラマブル素子内のメモリを利用して内部信号の値を記憶し、記憶した複数の内部信号の値をプログラマブル素子の出力端子からシリアル出力する内部信号観測ツールがある（非特許文献１参照）。この内部信号観測ツールでは、内部信号の値をシリアル出力するため、プログラマブル素子の出力端子数以上の内部信号を観測することができるという利点がある。なお、この内部信号観測ツールを利用する場合、トリガ条件に応じてメモリに内部信号を記憶させる処理及びメモリに記憶した値をシリアルデータとして出力する処理等を行うための専用回路をプログラマブル素子内に追加する必要がある。また、この内部信号観測ツールでは、プログラマブル素子へ与えるコンパイル後の回路データを直接的に設計者が変更することによって、観測する内部信号を変更することができるようにしてある。これにより、コンパイルを再度行うことなく観測する内部信号を変更することができる。
”ＦＰＧＡ内部信号観測ツールを活用する”、デザイン ウエブ マガジン（Design Wave Magazine）、2003 March、p.51-59 In order to solve this problem, there is an internal signal observation tool for storing internal signal values using a memory in a programmable element and serially outputting the stored values of the plurality of internal signals from an output terminal of the programmable element (Non-Patent Document). 1). Since this internal signal observation tool serially outputs the value of the internal signal, there is an advantage that internal signals exceeding the number of output terminals of the programmable element can be observed. When using this internal signal observation tool, a dedicated circuit for performing processing for storing the internal signal in the memory according to the trigger condition, processing for outputting the value stored in the memory as serial data, and the like is provided in the programmable element. Need to add. In this internal signal observation tool, the designer can change the internal signal to be observed by directly changing the circuit data after compilation to be applied to the programmable element. Thereby, the internal signal to be observed can be changed without recompiling.
“Utilizing FPGA internal signal observation tools”, Design Wave Magazine, March 2003, p.51-59

しかしながら、プログラマブル素子内のメモリの容量には限界があるため、非特許文献１の内部信号観測ツールの場合、メモリに値を記憶することができる内部信号の数にも限度がある。設計者が検証を行う回路の規模が大きいほど内部信号の数も多く、観測する必要がある内部信号の数が増大するため、プログラマブル素子内のメモリのみでこれらの内部信号を全て記憶しておくことは不可能である。このため、いくつかの内部信号を選択的にメモリに記憶させることしかできず、メモリに記憶していない内部信号を観測するためには設定を変更して再度コンパイルを行うか、又はコンパイル後の回路データを設計者が直接的に変更して出力する内部信号を変更する必要がある。コンパイルを再度行う場合、上述のようにコンパイルには回路規模に応じた時間を必要とするため、回路の動作検証に費やす時間が増大する。また、設計者がコンパイル後の回路データを直接的に変更する場合、コンパイルを再度行う時間と比較すると少ない時間であるが、回路データを変更するための時間及び変更した回路データをプログラマブル素子へ与えて回路を構成する時間等の時間が必要となり、また、設計者がコンパイル後の回路データを直接的に変更することは容易な作業ではない。   However, since the capacity of the memory in the programmable element is limited, in the case of the internal signal observation tool of Non-Patent Document 1, the number of internal signals that can store values in the memory is also limited. Since the number of internal signals increases as the scale of the circuit to be verified by the designer increases, the number of internal signals that need to be observed increases. Therefore, all these internal signals are stored only in the memory in the programmable element. It is impossible. For this reason, some internal signals can only be selectively stored in the memory. To observe internal signals that are not stored in the memory, change the settings and compile again, or after compiling It is necessary to change the internal signal output by the designer by directly changing the circuit data. When compiling again, the time required for circuit operation verification increases because the compiling requires time corresponding to the circuit scale as described above. In addition, when the designer directly changes the circuit data after compiling, it is less time than the time for compiling again, but the time for changing the circuit data and the changed circuit data are given to the programmable element. Thus, it takes time such as the time to configure the circuit, and it is not easy for the designer to change the compiled circuit data directly.

また、非特許文献１の内部信号観測ツールでは、プログラマブル素子の出力端子からシリアル出力された信号をＰＣ（パーソナルコンピュータ）にて取得し、取得したシリアルの信号をパラレルの信号に変換して、ＰＣのディスプレイ上に波形として表示することができるが、表示された各波形に信号名として付されるラベルは、例えばＳｉｇｎａｌ＿００１、Ｓｉｇｎａｌ＿００２…のように、ＰＣが自動的に作成した名称であり、設計者が回路の設計時に付した名称ではない。このため、設計者は表示された波形がどの内部信号に対応するものであるかを判別し難く、検証が行い難いという問題がある。設計者が手動で各波形に付されたラベルを変更することもできるが、観測する信号の数が多い場合には非常に手間のかかる作業である。   In the internal signal observation tool of Non-Patent Document 1, a signal serially output from the output terminal of the programmable element is acquired by a PC (personal computer), and the acquired serial signal is converted into a parallel signal. The labels given as signal names to the displayed waveforms are names automatically created by the PC, such as Signal_001, Signal_002, and the like. Is not the name given when designing the circuit. For this reason, there is a problem that it is difficult for the designer to determine which internal signal corresponds to the displayed waveform, and it is difficult to perform verification. Although the designer can manually change the label attached to each waveform, it is a very laborious operation when the number of signals to be observed is large.

本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、設計者が検証を行う被検証回路の構成に関する情報を有する例えばＲＴＬのソースファイルなどの回路構成情報を取得すると共に、外部に出力させて観測を行う内部信号の例えば信号名などの識別子、及びこの内部信号を出力する例えばプログラマブル素子の出力端子番号などの出力位置の対応関係が記された対応情報を取得して、観測を行う複数の内部信号から出力可能な数の信号を選択するマルチプレクサなどの選択回路と、この選択回路の選択を規定する規定情報を記憶するレジスタなどの規定情報記憶部とを被検証回路に自動的に付与し、被検証回路、選択回路及び規定情報記憶部を含む検証用回路の回路構成情報を生成して出力する構成とすることにより、検証用回路の回路構成情報を基にプログラマブル素子に回路を構成して回路検証を行って、規定情報記憶部の規定情報を変更するのみで出力する内部信号を変更でき、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する内部信号を変更することが可能な回路構成情報を生成できる回路構成情報生成装置を提供することにある。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide circuit configuration information such as an RTL source file having information on the configuration of a circuit to be verified that is to be verified by a designer. Acquires correspondence information in which the correspondence between the output position such as an identifier of an internal signal to be output and output to the outside is observed, for example, an identifier such as a signal name, and an output terminal number of the programmable element that outputs the internal signal. A selection circuit such as a multiplexer that selects a number of signals that can be output from a plurality of internal signals that are acquired and observed, and a regulation information storage unit such as a register that stores regulation information that regulates selection of the selection circuit A configuration that automatically assigns to a circuit to be verified and generates and outputs circuit configuration information of a circuit for verification including a circuit to be verified, a selection circuit, and a specified information storage unit Based on the circuit configuration information of the verification circuit, it is possible to change the internal signal to be output simply by changing the specified information in the specified information storage unit by configuring the circuit in the programmable element and performing the circuit verification, and recompiling. It is another object of the present invention to provide a circuit configuration information generating apparatus capable of generating circuit configuration information that can change an internal signal to be observed without directly changing the compiled circuit configuration information.

また本発明の他の目的とするところは、被検証回路が階層的に複数の回路ブロックが設けられた構造であり、観測を行う内部信号が最上位階層ではない下位階層の回路ブロックの内部信号である場合に、この内部信号を下位階層の回路ブロックから順に上位階層の回路ブロックへ出力し、最上位階層の回路ブロックから出力して選択回路へ入力する構成の検証用回路の回路構成情報を生成する構成とすることにより、下位階層の回路ブロック内の内部信号であっても、確実に外部へ出力して観測を行うことが可能な回路構成情報を生成できる回路構成情報生成装置を提供することにある。   Another object of the present invention is a structure in which the circuit to be verified is provided with a plurality of circuit blocks hierarchically, and the internal signal to be observed is an internal signal of a circuit block in a lower layer that is not the highest layer In this case, the internal signal is output from the lower layer circuit block to the upper layer circuit block in order, output from the highest layer circuit block, and input to the selection circuit. Provided is a circuit configuration information generation device capable of generating circuit configuration information that can be reliably output to the outside and observed even with an internal signal in a lower-level circuit block by adopting a configuration to generate. There is.

また本発明の他の目的とするところは、取得する対応情報に含まれる内部信号の識別子を、最上位階層の回路ブロックからこの内部信号を有する回路ブロックまでの各回路ブロックに付されたインスタンス名などの識別子と、内部信号の信号名などの識別子との組み合わせで構成された識別子とすることにより、設計者が被検証回路を設計した際に各回路ブロック及び内部信号に付した識別子を用いて、観測を行う内部信号を指定することができる回路構成情報生成装置を提供することにある。   Another object of the present invention is that the identifier of the internal signal included in the correspondence information to be acquired is the instance name given to each circuit block from the highest level circuit block to the circuit block having the internal signal. By using the identifier attached to each circuit block and the internal signal when the designer designs the circuit to be verified, the identifier is configured by combining the identifier such as the signal name of the internal signal. Another object of the present invention is to provide a circuit configuration information generating apparatus capable of designating an internal signal to be observed.

また本発明の他の目的とするところは、選択回路が選択した内部信号をプログラマブル素子の複数の出力端子からパラレル出力する場合、取得する対応情報に含まれる内部信号の出力位置を、内部信号を出力する出力端子にそれぞれ対応付けられた番号とすることにより、観測する内部信号が出力される出力端子を設計者が容易に指定することができ、パラレル出力される内部信号の観測をより確実に行うことができる回路構成情報生成装置を提供することにある。   Another object of the present invention is to output the internal signal output position included in the correspondence information to be acquired when the internal signal selected by the selection circuit is output in parallel from a plurality of output terminals of the programmable element. By setting the number associated with each output terminal to be output, the designer can easily specify the output terminal from which the internal signal to be observed is output, and the observation of the internal signal output in parallel can be more reliably performed. An object of the present invention is to provide a circuit configuration information generating apparatus that can be used.

また本発明の他の目的とするところは、選択回路が選択した内部信号をプログラマブル素子の出力端子からシリアル出力する場合、取得する対応情報に含まれる内部信号の出力位置を、シリアル出力の出力順位に対応付けられた番号とすることにより、観測する内部信号が出力される順位を設計者が容易に指定することができ、シリアル出力される内部信号の観測をより確実に行うことができる回路構成情報生成装置を提供することにある。   Another object of the present invention is that when the internal signal selected by the selection circuit is serially output from the output terminal of the programmable element, the output position of the internal signal included in the correspondence information to be acquired is determined based on the output order of the serial output. A circuit configuration that allows the designer to easily specify the order in which the internal signals to be output are output, and more reliably observe the internal signals that are serially output. The object is to provide an information generating apparatus.

また本発明の他の目的とするところは、選択回路が選択した信号を記憶する選択信号記憶部を更に含む検証用回路の回路構成情報を生成する構成とすることにより、選択信号記憶部に被検証回路の内部信号の値をまず蓄積し、その後に蓄積した内部信号の値をプログラマブル素子の外部に出力して検証を行うことができる検証用回路の回路構成情報を生成する回路構成情報生成装置を提供することにある。   Another object of the present invention is to generate circuit configuration information of a verification circuit that further includes a selection signal storage unit that stores a signal selected by the selection circuit, so that the selection signal storage unit is covered. A circuit configuration information generation device for generating circuit configuration information of a verification circuit capable of first storing the value of the internal signal of the verification circuit and then outputting the stored internal signal value to the outside of the programmable element for verification Is to provide.

また本発明の他の目的とするところは、上述の回路構成情報生成装置が生成した回路構成情報の回路をプログラマブル素子に構成した回路検証装置の動作を制御する場合に、回路検証装置との間で通信を行う通信手段を設けて、プログラマブル素子の外部に出力する内部信号の選択を受け付け、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を通信手段を介して更新する構成とすることにより、プログラマブル素子内の選択回路の選択を切り替えて、選択された内部信号を出力させることができる制御装置を提供することにある。   Another object of the present invention is to control the operation of the circuit verification device in which the circuit of the circuit configuration information generated by the circuit configuration information generation device described above is configured as a programmable element. The communication means for performing communication is provided, the selection of the internal signal to be output to the outside of the programmable element is accepted, and the regulation information stored in the regulation information storage unit in the programmable element is received via the communication means according to the accepted selection. An object of the present invention is to provide a control device that can switch the selection of a selection circuit in a programmable element and output a selected internal signal by adopting an update configuration.

また本発明の他の目的とするところは、プログラマブル素子から出力された内部信号を通信手段を介して取得する構成とすることにより、取得した内部信号を波形として表示する又はファイルに記録してシミュレーション結果と比較する等の処理を容易に行うことができる制御装置を提供することにある。   Another object of the present invention is that the internal signal output from the programmable element is acquired via the communication means, so that the acquired internal signal is displayed as a waveform or recorded in a file for simulation. It is an object of the present invention to provide a control device that can easily perform processing such as comparison with results.

また本発明の他の目的とするところは、回路構成情報生成装置が取得した対応情報に含まれる被検証回路の内部信号の識別子を表示し、表示した識別子から一又は複数の内部信号の選択を受け付ける構成とすることにより、設計者が多数の内部信号から観測する信号を容易に選択して出力させることができる制御装置を提供することにある。   Another object of the present invention is to display the identifier of the internal signal of the circuit to be verified included in the correspondence information acquired by the circuit configuration information generating device, and select one or more internal signals from the displayed identifier. An object of the present invention is to provide a control device that allows a designer to easily select and output a signal observed from a large number of internal signals by adopting a receiving configuration.

また本発明の他の目的とするところは、プログラマブル素子を有する回路検証装置と、上述の回路構成情報生成装置及び制御装置とを備えて、回路構成情報生成装置が生成した回路構成情報に係る回路をプログラマブル素子に構成し、制御装置を用いて回路検証装置の動作を制御してプログラマブル素子に構成された回路の動作検証を行う構成とすることにより、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する被検証回路の内部信号を設計者が容易に切り替えて動作検証を行うことができる回路検証システムを提供することにある。   Another object of the present invention is to provide a circuit relating to circuit configuration information generated by a circuit configuration information generation device, comprising a circuit verification device having a programmable element, and the above-described circuit configuration information generation device and control device. Is configured as a programmable element, and the operation of the circuit verification device is controlled by using a control device to perform the operation verification of the circuit configured in the programmable element, without compiling again and after the compilation. It is an object of the present invention to provide a circuit verification system that allows a designer to easily switch an internal signal of a circuit to be verified to perform operation verification without directly changing the circuit configuration information.

また本発明の他の目的とするところは、被検証回路の構成に関する情報を有する回路構成情報を取得すると共に、外部に出力させて観測を行う内部信号の識別子及び出力位置の対応関係が記された対応情報を取得して、観測を行う複数の内部信号から出力可能な数の信号を選択する選択回路と、この選択回路の選択を規定する規定情報を記憶するレジスタなどの規定情報記憶部とを被検証回路に自動的に付与した検証用回路の回路構成情報を生成し、生成した回路構成情報に係る回路をプログラマブル素子に構成して被検証回路の動作検証を行うことにより、規定情報記憶部の規定情報を変更するのみで出力する内部信号を変更でき、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する内部信号を変更することができる回路検証方法を提供することにある。   Another object of the present invention is to obtain circuit configuration information having information related to the configuration of the circuit to be verified, and to describe the correspondence between identifiers and output positions of internal signals to be output to the outside and observed. A selection circuit that selects the number of signals that can be output from a plurality of internal signals to be observed, and a regulation information storage unit such as a register that stores regulation information that regulates selection of the selection circuit; By generating circuit configuration information of a verification circuit automatically assigned to the circuit to be verified, configuring the circuit related to the generated circuit configuration information as a programmable element, and performing operation verification of the circuit to be verified. The internal signal to be output can be changed simply by changing the specified information of the part, and it is possible to observe without compiling again and without directly changing the circuit configuration information after compilation. It is to provide a circuit verification method capable of changing the internal signal.

また本発明の他の目的とするところは、被検証回路が階層的に複数の回路ブロックが設けられた構造であり、観測を行う内部信号が最上位階層ではない下位階層の回路ブロックの内部信号である場合に、この内部信号を下位階層の回路ブロックから順に上位階層の回路ブロックへ出力し、最上位階層の回路ブロックから出力して選択回路へ入力する構成の検証用回路の回路構成情報を生成することにより、下位階層の回路ブロック内の内部信号であっても、確実に外部へ出力して観測を行うことができる回路検証方法を提供することにある。   Another object of the present invention is a structure in which the circuit to be verified is provided with a plurality of circuit blocks hierarchically, and the internal signal to be observed is an internal signal of a circuit block in a lower layer that is not the highest layer In this case, the internal signal is output from the lower layer circuit block to the upper layer circuit block in order, output from the highest layer circuit block, and input to the selection circuit. An object of the present invention is to provide a circuit verification method capable of reliably outputting and observing even an internal signal in a circuit block in a lower layer by generating.

また本発明の他の目的とするところは、取得した対応情報に含まれる内部信号の識別子から、外部に出力して観測を行う内部信号の選択を受け付け、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新して、選択に応じた内部信号を出力させることにより、観測する内部信号を設計者が容易に切り替えて出力させることができる回路検証方法を提供することにある。   Another object of the present invention is to accept selection of an internal signal to be output and observed from the identifier of the internal signal included in the acquired correspondence information, and in the programmable element according to the accepted selection. Provided is a circuit verification method in which a designer can easily switch and output an internal signal to be observed by updating the regulation information stored in the regulation information storage unit and outputting an internal signal according to the selection. There is.

また本発明の他の目的とするところは、観測を行う内部信号の識別子及び出力位置の対応関係が記された対応情報を取得し、観測を行う複数の内部信号から出力可能な数の信号を選択するマルチプレクサなどの選択回路と、この選択回路の選択を規定する規定情報を記憶するレジスタなどの規定情報記憶部とを、取得した回路構成情報に係る被検証回路に自動的に付与し、被検証回路、選択回路及び規定情報記憶部を含む検証用回路の回路構成情報を生成する構成とすることにより、生成した検証用回路の回路構成情報を基にプログラマブル素子に回路を構成して回路検証を行うことで、規定情報記憶部の規定情報を変更するのみで出力する内部信号を変更でき、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する内部信号を変更することが可能な回路構成情報を生成できる回路構成情報生成プログラムを提供することにある。   Another object of the present invention is to obtain correspondence information in which the correspondence between identifiers and output positions of internal signals to be observed is recorded, and to output a number of signals that can be output from a plurality of internal signals to be observed. A selection circuit such as a multiplexer to be selected and a regulation information storage unit such as a register that stores regulation information that regulates selection of the selection circuit are automatically given to the circuit to be verified related to the acquired circuit configuration information, By configuring the circuit configuration information of the verification circuit including the verification circuit, the selection circuit, and the defined information storage unit, the circuit is configured by configuring the circuit in the programmable element based on the circuit configuration information of the generated verification circuit. The internal signal to be output can be changed simply by changing the regulation information in the regulation information storage unit, and the circuit configuration information after compilation can be directly changed without recompiling. Without modification to provide a circuit configuration information generation program that can generate a circuit configuration information capable of changing the internal signal to be observed.

また本発明の他の目的とするところは、上述の回路構成情報生成プログラムにより生成された回路構成情報の回路をプログラマブル素子に構成した回路検証装置の動作を制御する場合に、プログラマブル素子の外部に出力する内部信号の選択を受け付け、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を通信手段を介して更新する構成とすることにより、プログラマブル素子内の選択回路の選択を切り替えて、選択された内部信号を出力させることができる制御プログラムを提供することにある。   Another object of the present invention is that when controlling the operation of the circuit verification apparatus in which the circuit of the circuit configuration information generated by the above-described circuit configuration information generation program is configured as a programmable element, it is external to the programmable element. By receiving the selection of the internal signal to be output and updating the regulation information stored in the regulation information storage unit in the programmable element according to the accepted selection through the communication means, the selection circuit in the programmable element It is an object of the present invention to provide a control program capable of switching selection and outputting a selected internal signal.

第１発明に係る回路構成情報生成装置は、回路動作を検証する被検証回路のＲＴＬ（Register Transfer Level）ソースファイルを基に、論理回路を構成することが可能なプログラマブル素子に前記被検証回路を構成するための回路構成情報を生成する生成手段を備え、プログラマブル素子及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置にて、前記被検証回路を前記プログラマブル素子に構成して回路動作の検証を行うための回路構成情報を生成する回路構成情報生成装置であって、前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得する対応情報取得手段を備え、前記生成手段は、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成するようにしてあり、前記対応情報取得手段が取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成する制御情報生成手段を更に備えることを特徴とする。 According to a first aspect of the present invention, there is provided a circuit configuration information generating apparatus including: comprises a generating means for generating circuits configuration information for configuring the internal signal of the logic circuit formed in the programmable element and said programmable element in circuit verification apparatus having an output unit for outputting to the outside of said programmable element, A circuit configuration information generating apparatus configured to generate circuit configuration information for verifying circuit operation by configuring the circuit to be verified as the programmable element, wherein the output means includes the verification target configured in the programmable element. One or more internal signals of the circuit can be output and output to the outside of the programmable element Corresponding information acquisition means for acquiring correspondence information in which an identifier of an internal signal of the circuit to be verified and an output position by the output means are associated, and the generation means outputs the verification target to the outside of the programmable element A selection circuit that selects a signal of the number of signals output by the output means from a plurality of internal signals of the circuit to be verified when the number of signals of the internal signals of the circuit is larger than the number of signals output by the output means; and A regulation information storage unit that stores regulation information that regulates selection of the selection circuit is included together with the circuit to be verified, and an internal signal output by the output unit is changed by updating the regulation information stored in the regulation information storage unit The circuit configuration information of the verification circuit configured to be able to be generated is generated, and the identifier of the internal signal of the correspondence information acquired by the correspondence information acquisition means When includes correspondence information between specified information to be stored in the definition information storage unit in order to output to select the internal signal to the selection circuit, to update the specified information stored in the definition information storage unit Control information generating means for generating control information for controlling switching of an internal signal output to the outside of the programmable element .

本発明においては、回路構成情報生成装置が、まず、検証を行う被検証回路の構成に関する回路構成情報と、外部に出力させて観測を行う内部信号の識別子及び出力位置の対応情報とを取得する。被検証回路の回路構成情報は、例えばＨＤＬにより記述されたＲＴＬの回路のソースファイルを用いることができるが、Ｃ言語で記述された回路又は実際の回路図等であってもよく、設計者が設計した開発ターゲットとなる回路の構成に関する情報を有するものである。対応情報は、識別子として例えば被検証回路の内部信号の信号名と、出力位置として例えばプログラマブル素子が３２ビットの信号を出力することができる場合に内部信号を出力するビット位置を０〜３１の番号で指定したものとを対応付けて、これを設計者が予めテキストファイルなどに記述したものを用いることができる。回路構成情報生成装置はこれらを取得して、指定された複数の内部信号から、プログラマブル素子が出力可能な信号数の内部信号を選択するマルチプレクサなどの選択回路と、選択回路の選択を規定する規定情報を記憶するための規定情報記憶部とを被検証回路に追加し、被検証回路、選択回路及び規定情報記憶部を有する検証用回路の回路構成情報を生成して出力する。生成した回路構成情報を基に、被検証回路、選択回路及び規定情報記憶部をプログラマブル素子に構成することによって、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、被検証回路の内部信号を選択回路で選択して外部に出力し、観測することができる。出力する内部信号を変更する際に、コンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, the circuit configuration information generation apparatus first acquires circuit configuration information related to the configuration of the circuit to be verified that is to be verified, and identifiers and output position correspondence information of internal signals that are output to the outside for observation. . As the circuit configuration information of the circuit to be verified, for example, a source file of an RTL circuit described in HDL can be used. However, a circuit described in C language or an actual circuit diagram may be used. It has information about the configuration of the designed development target circuit. Corresponding information includes, for example, the signal name of the internal signal of the circuit to be verified as an identifier, and the bit position where the internal signal is output when the programmable element can output a 32-bit signal, for example, as the output position It is possible to use what the designer has previously described in a text file or the like by associating it with the one designated by. The circuit configuration information generation device acquires these and selects a selection circuit such as a multiplexer that selects the number of signals that can be output by the programmable element from a plurality of designated internal signals, and a specification that defines selection of the selection circuit A regulation information storage unit for storing information is added to the circuit to be verified, and circuit configuration information of the verification circuit having the circuit to be verified, the selection circuit, and the regulation information storage unit is generated and output. Based on the generated circuit configuration information, the circuit to be verified, the selection circuit, and the regulation information storage unit are configured as programmable elements, so that the regulation information stored in the regulation information storage unit can be changed by simple processing. The internal signal of the verification circuit can be selected by the selection circuit, output to the outside, and observed. When changing the internal signal to be output, it is not necessary to compile again, and it is not necessary to directly change the circuit configuration information after compilation.

また、第２発明に係る回路構成情報生成装置は、ＲＴＬソースファイルに含まれる被検証回路が、階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が、前記被検証回路の最上位階層でない回路ブロックの内部信号である場合に、前記生成手段は、前記内部信号を最上位階層の回路ブロックから出力して前記選択回路に入力する構成の検証用回路の回路構成情報を生成することを特徴とする。 In the circuit configuration information generating device according to the second aspect of the present invention, the circuit to be verified included in the RTL source file has a circuit structure in which a plurality of circuit blocks are hierarchically provided, and the identifier included in the correspondence information When the internal signal is an internal signal of a circuit block that is not the highest hierarchy of the circuit to be verified, the generation means outputs the internal signal from the circuit block of the highest hierarchy and inputs it to the selection circuit Circuit configuration information of a configuration verification circuit is generated.

本発明においては、取得した回路構成情報に係る被検証回路が階層的に複数の回路ブロックが設けられた回路構造であり、取得した対応情報により観測する信号として指定された内部信号が最上位階層でない下位階層の回路ブロックの内部信号である場合、この内部信号を下位階層の回路ブロックから上位階層の回路ブロックへ順に出力し、最上位階層の回路ブロックから出力して選択回路へ入力する。回路構成情報生成装置は、この構成の検証用回路に係る回路構成情報を生成して出力する。出力された検証用回路の回路構成情報を基にコンパイルを行ってプログラマブル素子に構成することによって、下位階層の回路ブロック内の内部信号であっても外部へ出力して観測することができる。   In the present invention, the circuit to be verified related to the acquired circuit configuration information has a circuit structure in which a plurality of circuit blocks are provided hierarchically, and an internal signal designated as a signal to be observed by the acquired correspondence information is the highest layer When the internal signal is not an internal signal of a lower hierarchy circuit block, the internal signal is sequentially output from the lower hierarchy circuit block to the upper hierarchy circuit block, output from the highest hierarchy circuit block, and input to the selection circuit. The circuit configuration information generation device generates and outputs circuit configuration information related to the verification circuit having this configuration. By compiling on the basis of the circuit configuration information of the output verification circuit and configuring it as a programmable element, even an internal signal in a lower-level circuit block can be output to the outside and observed.

また、第３発明に係る回路構成情報生成装置は、ＲＴＬソースファイルに含まれる被検証回路が、階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が、前記被検証回路の最上位階層でない回路ブロックの内部信号である場合に、前記対応情報に含まれる内部信号の識別子は、各回路ブロックを一意的に識別することができ、最上位階層の回路ブロックから前記内部信号を有する回路ブロックまでの各回路ブロックにそれぞれ付された複数の識別子と、前記内部信号を有する回路ブロック内にて前記内部信号を識別する識別子との組み合わせで識別するようにしてあることを特徴とする。 In the circuit configuration information generating device according to the third aspect of the present invention, the circuit to be verified included in the RTL source file has a circuit structure in which a plurality of circuit blocks are hierarchically provided, and the identifier included in the correspondence information When the internal signal is an internal signal of a circuit block that is not the highest layer of the circuit to be verified, the identifier of the internal signal included in the correspondence information can uniquely identify each circuit block, A combination of a plurality of identifiers assigned to each circuit block from the highest level circuit block to the circuit block having the internal signal, and an identifier for identifying the internal signal in the circuit block having the internal signal It is characterized by being identified.

本発明においては、回路構成情報生成装置が取得する対応情報に含まれる内部信号の識別子を、最上位階層の回路ブロックからこの内部信号を有する回路ブロックまでの各回路ブロックに付されたインスタンス名など、各回路ブロックを一意に特定することができる識別子と、内部信号の信号名など、回路ブロック内で信号を一意に特定することができる識別子とを組み合わせた構成とする。回路ブロックのインスタンス名などの識別子は設計者が自ら付すものであり、また、回路ブロック内の信号名は設計者が自ら付すものであるため、設計者は容易に観測する信号を指定することができる。   In the present invention, the identifier of the internal signal included in the correspondence information acquired by the circuit configuration information generating device is the instance name given to each circuit block from the highest level circuit block to the circuit block having the internal signal, etc. The configuration is such that an identifier that can uniquely identify each circuit block and an identifier that can uniquely identify a signal within the circuit block, such as a signal name of an internal signal. An identifier such as an instance name of a circuit block is assigned by the designer, and a signal name in the circuit block is assigned by the designer. Therefore, the designer may designate a signal to be easily observed. it can.

また、第４発明に係る回路構成情報生成装置は、前記出力手段が、前記選択回路が選択した複数の内部信号を前記プログラマブル素子に設けられた複数の出力端子からパラレル出力するようにしてあり、前記対応情報に含まれる前記出力位置は、複数の前記出力端子にそれぞれ対応付けられた番号であることを特徴とする。   Further, in the circuit configuration information generating device according to the fourth invention, the output means outputs a plurality of internal signals selected by the selection circuit in parallel from a plurality of output terminals provided in the programmable element, The output position included in the correspondence information is a number associated with each of the plurality of output terminals.

本発明においては、選択回路が選択した内部信号がプログラマブル素子の複数の出力端子からパラレル出力される構成の場合、対応情報に含まれる内部信号の出力位置を、内部信号を出力する出力端子にそれぞれ対応付けられた番号とする。例えばプログラマブル素子が内部信号の出力に利用可能な出力端子を３２個有しており、３２の内部信号を３２ビットのパラレル信号として出力することができる場合、内部信号の出力位置としてパラレル信号のビット位置を０〜３１の番号で指定する。これにより、設計者は出力位置を容易に指定することが可能となる。   In the present invention, when the internal signal selected by the selection circuit is output in parallel from a plurality of output terminals of the programmable element, the output position of the internal signal included in the correspondence information is set to the output terminal that outputs the internal signal, respectively. The associated number. For example, if the programmable element has 32 output terminals that can be used to output an internal signal and 32 internal signals can be output as a 32-bit parallel signal, the bit of the parallel signal can be used as the output position of the internal signal. The position is designated by a number from 0 to 31. As a result, the designer can easily specify the output position.

また、第５発明に係る回路構成情報生成装置は、前記出力手段が、前記選択回路が選択した複数の内部信号を前記プログラマブル素子に設けられた出力端子からシリアル出力するようにしてあり、前記対応情報に含まれる前記出力位置は、シリアル出力を行う際の出力順位に対応付けられた番号であることを特徴とする。   In the circuit configuration information generating device according to a fifth aspect of the invention, the output means serially outputs a plurality of internal signals selected by the selection circuit from an output terminal provided in the programmable element. The output position included in the information is a number associated with an output order when serial output is performed.

本発明においては、選択回路が選択した内部信号がプログラマブル素子の出力端子からシリアル出力される構成の場合、対応情報に含まれる内部信号の出力位置を、シリアル出力される出力信号の出力順位に対応付けられた番号とする。例えばプログラマブル素子が１つの出力端子から３２ビット幅の出力信号を０ビット目から順に３１ビット目まで出力する場合、観測する内部信号を何ビット目に出力させるかを０〜３１の番号で指定する。これにより、設計者は出力位置を容易に指定することが可能となる。   In the present invention, when the internal signal selected by the selection circuit is serially output from the output terminal of the programmable element, the output position of the internal signal included in the correspondence information corresponds to the output order of the serially output signals. It is the number assigned. For example, when the programmable element outputs an output signal having a 32-bit width from one output terminal to the 31st bit in order from the 0th bit, it is designated by a number from 0 to 31 to which bit the internal signal to be observed is output. . As a result, the designer can easily specify the output position.

また、第６発明に係る回路構成情報生成装置は、前記生成手段は、前記選択回路が選択した信号を記憶する選択信号記憶部を更に含む検証用回路の回路構成情報を生成するようにしてあり、前記出力手段は、前記選択信号記憶部に記憶された信号を出力するようにしてあることを特徴とする。   In the circuit configuration information generating apparatus according to the sixth aspect of the invention, the generating means generates circuit configuration information of a verification circuit further including a selection signal storage unit that stores a signal selected by the selection circuit. The output means outputs the signal stored in the selection signal storage unit.

本発明においては、選択回路が選択した信号を記憶する選択信号記憶部を更に含む検証用回路の回路構成情報を生成する。これにより、被検証回路の内部信号の値を選択信号記憶部にまず蓄積して、その後に蓄積した内部信号の値をプログラマブル素子の外部に出力することが可能となる。例えば、プログラマブル素子の内部の回路と外部の回路とでは動作速度が異なる場合などであっても、プログラマブル素子の外部の回路が被検証回路の内部信号を確実に取得することができる。   In the present invention, circuit configuration information of a verification circuit that further includes a selection signal storage unit that stores a signal selected by the selection circuit is generated. Accordingly, it is possible to first accumulate the value of the internal signal of the circuit to be verified in the selection signal storage unit and output the value of the internal signal accumulated thereafter to the outside of the programmable element. For example, even when the operation speed differs between the circuit inside the programmable element and the external circuit, the circuit outside the programmable element can reliably acquire the internal signal of the circuit to be verified.

また、第７発明に係る制御装置は、上述のいずれか１つの回路構成情報生成装置が生成した回路構成情報の回路が前記プログラマブル素子に構成された回路検証装置の動作を制御する制御装置であって、前記回路検証装置との間で通信を行う通信手段と、前記プログラマブル素子に構成された被検証回路の複数の内部信号から、外部に出力する内部信号の選択を受け付ける受付手段と、該受付手段が受け付けた選択に応じて、前記プログラマブル素子に構成された規定情報記憶部に記憶された規定情報を前記通信手段を介して更新する更新手段とを備えることを特徴とする。   A control device according to a seventh aspect of the present invention is a control device that controls the operation of the circuit verification device in which the circuit of the circuit configuration information generated by any one of the circuit configuration information generation devices described above is configured as the programmable element. Communication means for communicating with the circuit verification device; reception means for receiving selection of an internal signal to be output to the outside from a plurality of internal signals of the circuit to be verified configured in the programmable element; And updating means for updating the regulation information stored in the regulation information storage unit configured in the programmable element via the communication means in accordance with the selection accepted by the means.

本発明においては、上述の回路構成情報生成装置が生成した回路構成情報の回路を、回路検証装置のプログラマブル素子に構成し、回路検証装置との間で通信を行うことができる制御装置を用いて被検証回路の動作検証を行う。制御装置は、プログラマブル素子の外部にいずれの内部信号を出力するかに係る選択を設計者から受け付けて、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新する。これにより、プログラマブル素子内の選択回路の選択が切り替わり、出力される内部信号が切り替わる。よって、出力する内部信号を変更するためにコンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, the circuit of the circuit configuration information generated by the above-described circuit configuration information generation device is configured as a programmable element of the circuit verification device, and a control device capable of communicating with the circuit verification device is used. The operation of the circuit to be verified is verified. The control device accepts a selection related to which internal signal is output to the outside of the programmable element from the designer, and updates the regulation information stored in the regulation information storage unit in the programmable element according to the accepted selection. . Thereby, the selection of the selection circuit in the programmable element is switched, and the output internal signal is switched. Therefore, it is not necessary to compile again to change the internal signal to be output, and it is not necessary to directly change the circuit configuration information after compilation.

また、第８発明に係る制御装置は、前記出力手段が出力した内部信号を、前記通信手段を介して取得する内部信号取得手段を備えることを特徴とする。   The control device according to an eighth aspect of the present invention includes an internal signal acquisition unit that acquires the internal signal output by the output unit via the communication unit.

本発明においては、制御装置がプログラマブル素子から出力された内部信号を通信手段を介して取得する。制御装置は、取得した内部信号をシミュレーション結果と比較して誤りを検出したり、又は取得した内部信号を波形として表示したりすることが可能となる。これにより、設計者は回路の動作検証を容易に行うことが可能となる。   In this invention, a control apparatus acquires the internal signal output from the programmable element via a communication means. The control device can detect the error by comparing the acquired internal signal with the simulation result, or can display the acquired internal signal as a waveform. Thus, the designer can easily verify the operation of the circuit.

また、第９発明に係る制御装置は、前記回路構成情報生成装置が取得した前記対応情報に含まれる被検証回路の内部信号の識別子を表示する表示手段を備え、前記受付手段は、前記表示手段により表示された識別子から一又は複数の内部信号の選択を受け付けるようにしてあることを特徴とする。   The control device according to a ninth aspect of the present invention further comprises display means for displaying an identifier of an internal signal of the circuit to be verified included in the correspondence information acquired by the circuit configuration information generation device, and the reception means is the display means. The selection of one or a plurality of internal signals is received from the identifier displayed by the above.

本発明においては、回路構成情報生成装置は設計者から対応情報を取得し、これに応じて選択回路及び規定情報記憶部等を追加する。制御装置は、出力可能な内部信号と選択回路及び規定情報記憶部が記憶する規定情報との対応関係を、回路構成情報生成装置から取得するか、又は回路構成情報生成装置が出力した検証用回路の回路構成情報を解析するかして得ることができ、これにより対応情報にて指定された出力可能な内部信号の識別子を表示することができる。出力可能な内部信号の識別子を表示することによって、設計者はプログラマブル素子から出力させる内部信号を容易に選択することが可能となる。制御装置は、表示した内部信号の識別子から一又は複数の内部信号の選択を設計者から受け付けて、規定情報記憶部に記憶された規定情報を更新する。   In the present invention, the circuit configuration information generation apparatus acquires correspondence information from the designer, and adds a selection circuit, a regulation information storage unit, and the like accordingly. The control device acquires the correspondence relationship between the internal signal that can be output and the specification information stored in the selection circuit and the specification information storage unit from the circuit configuration information generation device, or the verification circuit output from the circuit configuration information generation device By analyzing the circuit configuration information, the identifier of the internal signal that can be output designated by the correspondence information can be displayed. By displaying the identifier of the internal signal that can be output, the designer can easily select the internal signal to be output from the programmable element. The control device accepts selection of one or a plurality of internal signals from the displayed identifier of the internal signal from the designer, and updates the regulation information stored in the regulation information storage unit.

また、第１０発明に係る回路検証システムは、論理回路を構成することが可能なプログラマブル素子、及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置と、上述のいずれか１つの回路構成情報生成装置と、上述のいずれか１つの制御装置とを備え、前記回路構成情報生成装置が生成した回路構成情報に係る回路を、前記回路検証装置の前記プログラマブル素子に構成し、前記制御装置により前記回路検証装置の動作を制御して回路の動作検証を行うようにしてあることを特徴とする。   According to a tenth aspect of the present invention, there is provided a circuit verification system comprising: a programmable element capable of configuring a logic circuit; and output means for outputting an internal signal of the logic circuit configured in the programmable element to the outside of the programmable element. A circuit verification device, any one of the circuit configuration information generation devices described above, and any one of the control devices described above, and a circuit related to the circuit configuration information generated by the circuit configuration information generation device, the circuit verification The programmable element of the apparatus is configured, and the operation of the circuit verification device is controlled by the control device so as to verify the operation of the circuit.

本発明においては、プログラマブル素子を有する回路検証装置と、上述の回路構成情報生成装置及び制御装置とを備えて、回路構成情報生成装置が生成した回路構成情報に係る回路をプログラマブル素子に構成し、制御装置を用いて回路検証装置の動作を制御してプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新することによって、プログラマブル素子から外部へ出力する被検証回路の内部信号の切り替えを行う。これらの３つの装置を用いることによって、コンパイルを繰り返し行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、被検証回路の内部信号を切り替えて出力させて観測し、回路の動作検証を行うことができる。   In the present invention, comprising a circuit verification device having a programmable element, the circuit configuration information generation device and the control device described above, a circuit related to the circuit configuration information generated by the circuit configuration information generation device is configured as a programmable element, Switching the internal signal of the circuit to be verified to be output from the programmable element to the outside by controlling the operation of the circuit verification apparatus using the control device and updating the regulation information stored in the regulation information storage unit in the programmable element. Do. By using these three devices, the internal signal of the circuit to be verified is switched and observed without repeatedly compiling and without directly changing the circuit configuration information after compilation. Can be verified.

また、第１１発明に係る回路検証方法は、論理回路を構成することが可能なプログラマブル素子と、該プログラマブル素子に構成された回路の内部信号を該プログラマブル素子の外部に出力する出力手段とを備える回路検証装置を用いて、被検証回路を前記プログラマブル素子に構成し、該被検証回路の回路動作を検証する回路検証方法であって、前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、前記被検証回路のＲＴＬソースファイルを取得し、前記出力手段により前記プログラマブル素子の外部に出力させる前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得し、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成し、取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成し、前記検証用回路を前記プログラマブル素子に構成し、前記制御情報に基づいて規定情報の更新を行って、前記被検証回路の回路動作を検証することを特徴とする。 A circuit verification method according to an eleventh aspect of the invention includes a programmable element capable of configuring a logic circuit, and output means for outputting an internal signal of a circuit configured in the programmable element to the outside of the programmable element. A circuit verification method using a circuit verification device to configure a circuit to be verified as the programmable element and verify a circuit operation of the circuit to be verified, wherein the output means includes the verification target configured as the programmable element. One or more internal signals of the circuit can be output, an RTL source file of the circuit to be verified is acquired, and the internal signal of the circuit to be verified is output to the outside of the programmable element by the output means The correspondence information in which the output position by the identifier and the output means is associated is acquired, and the outside of the programmable element When the number of signals of the internal signal output from the circuit to be verified is larger than the number of signals output from the output means, a signal having the number of signals output from the output means is selected from the plurality of internal signals of the circuit to be verified. A selection circuit and a regulation information storage unit that stores regulation information that regulates the selection of the selection circuit are included together with the circuit to be verified, and the output means outputs by updating the regulation information stored in the regulation information storage unit generating circuit configuration information of the configured validation circuit so as to be able to change the internal signal to the identifier of the internal signals of the acquired corresponding information is output by selecting the internal signals to said selection circuit includes correspondence information between specified information to be stored in the definition information storing unit in order, among which outputs to the outside of the programmable device to update the specified information stored in the definition information storage unit Generates control information for controlling the switching of the signal, the verification circuitry configured to the programmable device, performs updating of the specified information based on the control information, to verify the circuit operation of the circuit to be verified It is characterized by that.

本発明においては、まず、検証を行う被検証回路の構成に関する情報を有する回路構成情報と、外部に出力させて観測を行う内部信号の識別子及び出力位置の対応情報とを取得する。取得したこれらの情報を基に、複数の内部信号からプログラマブル素子が出力可能な信号数の内部信号を選択する選択回路と、選択回路の選択を規定する規定情報を記憶するための規定情報記憶部とを被検証回路に追加し、被検証回路、選択回路及び規定情報記憶部の回路構成に関する情報を含む検証用回路の回路構成情報を生成して出力する。検証用回路の回路構成情報を基に、被検証回路、選択回路及び規定情報記憶部をプログラマブル素子に構成して回路の動作検証を行うことにより、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、被検証回路の内部信号を選択回路で選択して外部に出力し、観測することができる。出力する内部信号を変更する際に、コンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, first, circuit configuration information having information related to the configuration of a circuit to be verified to be verified, and identifiers of internal signals to be output to the outside and correspondence information of output positions are acquired. Based on the acquired information, a selection circuit for selecting the number of internal signals that can be output by the programmable element from a plurality of internal signals, and a specification information storage unit for storing specification information for specifying selection of the selection circuit Are added to the circuit to be verified, and circuit configuration information of the verification circuit including information on the circuit configuration of the circuit to be verified, the selection circuit, and the specified information storage unit is generated and output. Based on the circuit configuration information of the verification circuit, the specified information stored in the specified information storage unit is changed by configuring the circuit to be verified, the selection circuit, and the specified information storage unit as programmable elements and performing circuit operation verification. With a simple process, the internal signal of the circuit to be verified can be selected by the selection circuit and output to the outside for observation. When changing the internal signal to be output, it is not necessary to compile again, and it is not necessary to directly change the circuit configuration information after compilation.

また、第１２発明に係る回路検証方法は、前記被検証回路が階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が最上位階層でない回路ブロックの内部信号の場合に、前記内部信号を最上位階層の回路ブロックから出力して前記選択回路に入力する構成の検証用回路の回路構成情報を生成することを特徴とする。   The circuit verification method according to a twelfth aspect of the present invention is the circuit structure in which the circuit to be verified is provided with a plurality of circuit blocks hierarchically, and the internal signal related to the identifier included in the correspondence information is the highest layer. In the case of an internal signal of a circuit block that is not, the circuit configuration information of a verification circuit configured to output the internal signal from a circuit block in the highest hierarchy and input the signal to the selection circuit is generated.

本発明においては、取得した回路構成情報に係る被検証回路が階層的に複数の回路ブロックが設けられた回路構造であり、取得した対応情報により観測する信号として指定された内部信号が最上位階層でない下位階層の回路ブロックの内部信号である場合、この内部信号を下位階層の回路ブロックから上位階層の回路ブロックへ順に出力し、最上位階層の回路ブロックから出力して選択回路へ入力した回路構成の検証用回路の回路構成情報を生成する。検証用回路の回路構成情報を基にコンパイルを行ってプログラマブル素子に構成することによって、下位階層の回路ブロック内の内部信号であっても外部へ出力して観測することができる。   In the present invention, the circuit to be verified related to the acquired circuit configuration information has a circuit structure in which a plurality of circuit blocks are provided hierarchically, and an internal signal designated as a signal to be observed by the acquired correspondence information is the highest layer If the internal signal is not a lower layer circuit block, the internal signal is output from the lower layer circuit block to the upper layer circuit block in order, output from the highest layer circuit block and input to the selection circuit. Circuit configuration information of the verification circuit is generated. By compiling on the basis of the circuit configuration information of the verification circuit and configuring it as a programmable element, even an internal signal in a lower-level circuit block can be output to the outside and observed.

また、第１３発明に係る回路検証方法は、前記対応情報に含まれる内部信号の識別子から、外部に出力する内部信号の選択を受け付け、受け付けた選択に応じて、前記プログラマブル素子に構成された前記規定情報記憶部に記憶された規定情報を更新して、受け付けた選択に応じた内部信号を前記出力手段により出力させることを特徴とする。   The circuit verification method according to a thirteenth aspect of the present invention is configured to accept selection of an internal signal to be output from the identifier of the internal signal included in the correspondence information, and to configure the programmable element according to the accepted selection. The regulation information stored in the regulation information storage unit is updated, and an internal signal corresponding to the accepted selection is output by the output means.

本発明においては、プログラマブル素子の外部にいずれの内部信号を出力するかに係る選択を設計者から受け付けて、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新する。これにより、プログラマブル素子内の選択回路の選択が切り替わり、出力される内部信号を切り替えることができる。よって、出力する内部信号を変更するためにコンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, a selection relating to which internal signal is output to the outside of the programmable element is accepted from the designer, and the regulation information stored in the regulation information storage unit in the programmable element is updated according to the accepted selection. To do. Thereby, the selection of the selection circuit in the programmable element is switched, and the output internal signal can be switched. Therefore, it is not necessary to compile again to change the internal signal to be output, and it is not necessary to directly change the circuit configuration information after compilation.

また、第１４発明に係る回路構成情報生成プログラムは、コンピュータに、回路動作を検証する被検証回路のＲＴＬソースファイルを基に、論理回路を構成することが可能なプログラマブル素子に前記被検証回路を構成するための回路構成情報を生成させるステップを含み、プログラマブル素子及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置にて、前記被検証回路を前記プログラマブル素子に構成して回路動作の検証を行うための回路構成情報を生成させる回路構成情報生成プログラムであって、前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得させるステップを含み、前記回路構成情報を生成させるステップにて、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成させ、取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成させるステップを更に含むことを特徴とする。 According to a fourteenth aspect of the present invention, there is provided a circuit configuration information generation program that stores a circuit to be verified as a programmable element capable of configuring a logic circuit based on an RTL source file of a circuit to be verified for verifying circuit operation. wherein the step of generating the circuits configuration information for configuring the internal signal of the logic circuit formed in the programmable element and said programmable element in circuit verification apparatus having an output unit for outputting to the outside of the programmable elements, the A circuit configuration information generation program for generating circuit configuration information for configuring a circuit to be verified as the programmable element and verifying circuit operation, wherein the output means includes the circuit to be verified configured in the programmable element. One or a plurality of internal signals can be output, and the programmable Wherein the step of acquiring the correspondence information in which the internal signals of the circuit to be verified identifier, and the output position by said output means associated to output to the outside of the child, in step of generating the pre Machinery path configuration information, A signal output from the plurality of internal signals of the circuit to be verified when the number of signals of the internal signal of the circuit to be verified output to the outside of the programmable element is larger than the number of signals output from the output means. Including a selection circuit that selects a number of signals and a regulation information storage unit that stores regulation information that regulates selection of the selection circuit together with the circuit to be verified, and updates the regulation information stored in the regulation information storage unit to generate a circuit configuration information of the configured validation circuit so as to be able to change the internal signal output by the output means by the internal signal of the acquired corresponding information And Besshi, the internal signal includes correspondence information between specified information to be stored in the definition information storage unit in order to output the selected to the selection circuit, the prescribed information stored in the definition information storage unit The method further includes the step of generating control information for controlling switching of an internal signal to be updated and output to the outside of the programmable element .

本発明においては、プログラマブル素子の外部に出力させて観測を行う内部信号の識別子及び出力位置の対応情報を取得する。対応情報にて指定された複数の内部信号から、プログラマブル素子が出力可能な信号数の内部信号を選択するマルチプレクサなどの選択回路と、選択回路の選択を規定する規定情報を記憶するための規定情報記憶部とを被検証回路に自動的に付与し、この被検証回路、選択回路及び規定情報記憶部を含む検証用回路の回路構成情報を生成する。生成した回路構成情報を基に、被検証回路、選択回路及び規定情報記憶部をプログラマブル素子に構成することによって、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、被検証回路の内部信号を選択回路で選択して外部に出力し、観測することができる。出力する内部信号を変更する際に、コンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, the identifier of the internal signal to be output and output from the programmable element and the corresponding information of the output position are acquired. Selection information such as a multiplexer for selecting the number of internal signals that can be output by the programmable element from a plurality of internal signals specified by the correspondence information, and specification information for storing selection information for specifying selection of the selection circuit The storage unit is automatically assigned to the circuit to be verified, and circuit configuration information of the verification circuit including the circuit to be verified, the selection circuit, and the specified information storage unit is generated. Based on the generated circuit configuration information, the circuit to be verified, the selection circuit, and the regulation information storage unit are configured as programmable elements, so that the regulation information stored in the regulation information storage unit can be changed by simple processing. The internal signal of the verification circuit can be selected by the selection circuit, output to the outside, and observed. When changing the internal signal to be output, it is not necessary to compile again, and it is not necessary to directly change the circuit configuration information after compilation.

また、第１５発明に係る制御プログラムは、上述の回路構成情報生成プログラムがコンピュータに生成させた回路構成情報の回路を前記プログラマブル素子に構成した回路検証装置の動作を、コンピュータに制御させる制御プログラムであって、コンピュータに、前記プログラマブル素子に構成された被検証回路の複数の内部信号から、外部に出力する内部信号の選択を受け付けさせるステップと、受け付けた選択に応じて、前記プログラマブル素子に構成された規定情報記憶部に記憶された規定情報を更新させるステップとを含むことを特徴とする。   A control program according to the fifteenth aspect of the present invention is a control program for causing a computer to control the operation of a circuit verification device in which a circuit having the circuit configuration information generated by the above-described circuit configuration information generation program is configured in the programmable element. A step of causing a computer to accept selection of an internal signal to be output to the outside from a plurality of internal signals of a circuit to be verified configured in the programmable element, and the programmable element is configured in accordance with the accepted selection. Updating the regulation information stored in the regulation information storage unit.

本発明においては、上述の回路構成情報生成プログラムにより生成された回路構成情報の回路を、回路検証装置のプログラマブル素子に構成し、制御プログラムにより回路検証装置を制御して被検証回路の動作検証を行う。制御プログラムは、プログラマブル素子の外部にいずれの内部信号を出力するかに係る選択を設計者から受け付けて、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新する。これにより、プログラマブル素子内の選択回路の選択が切り替わり、出力される内部信号が切り替わる。よって、出力する内部信号を変更するためにコンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もない。   In the present invention, the circuit of the circuit configuration information generated by the above-described circuit configuration information generation program is configured as a programmable element of the circuit verification device, and the circuit verification device is controlled by the control program to verify the operation of the circuit to be verified. Do. The control program accepts a selection related to which internal signal is output to the outside of the programmable element from the designer, and updates the regulation information stored in the regulation information storage unit in the programmable element according to the accepted selection. . Thereby, the selection of the selection circuit in the programmable element is switched, and the output internal signal is switched. Therefore, it is not necessary to compile again to change the internal signal to be output, and it is not necessary to directly change the circuit configuration information after compilation.

第１発明による場合は、設計者が検証を行う被検証回路の回路構成情報を取得すると共に、観測を行う内部信号の識別子及び出力位置の対応関係が記された対応情報を取得して、観測を行う複数の内部信号から出力可能な数の信号を選択する選択回路と、この選択回路の選択を規定する規定情報を記憶する規定情報記憶部とを被検証回路に自動的に付与し、被検証回路、選択回路及び規定情報記憶部を含む検証用回路の回路構成情報を生成して出力する構成とすることにより、検証用回路の回路構成情報を基に、被検証回路、選択回路及び規定情報記憶部をプログラマブル素子に構成し、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、被検証回路の内部信号を選択回路で選択して外部に出力し、観測することができる。出力する内部信号を変更する際にコンパイルを再度行う必要がなく、また、コンパイル後の回路構成情報を直接的に変更する必要もないため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   According to the first aspect of the invention, the circuit configuration information of the circuit to be verified to be verified is acquired by the designer, and the correspondence information in which the correspondence between the identifier of the internal signal to be observed and the output position is recorded is A selection circuit that selects a number of signals that can be output from a plurality of internal signals and a regulation information storage unit that stores regulation information that regulates selection of the selection circuit are automatically given to the circuit to be verified, The circuit configuration information of the verification circuit including the verification circuit, the selection circuit, and the definition information storage unit is generated and output, so that the circuit to be verified, the selection circuit, and the specification are defined based on the circuit configuration information of the verification circuit. By configuring the information storage unit as a programmable element, simply changing the regulation information stored in the regulation information storage unit, the internal signal of the circuit to be verified is selected by the selection circuit, output to the outside, and observed be able toIt is not necessary to compile again when changing the internal signal to be output, and it is not necessary to change the circuit configuration information after compilation directly, so the time spent for verifying the circuit to be verified can be shortened. It becomes possible to perform verification with more test patterns. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

また、第２発明による場合は、被検証回路が階層的に複数の回路ブロックが設けられた構造であり、観測を行う内部信号が最上位階層でない下位階層の回路ブロックの内部信号である場合に、この内部信号を下位階層の回路ブロックから順に上位階層の回路ブロックへ出力し、最上位階層の回路ブロックから出力して選択回路へ入力する構成の検証用回路の回路構成情報を生成する構成とすることにより、生成された検証用回路の回路構成情報を基にコンパイルを行ってプログラマブル素子に構成することによって、下位階層の回路ブロック内の内部信号であっても確実に外部へ出力して観測することができる。よって、確実に且つ容易に被検証回路の動作検証を行うことができる。   According to the second invention, when the circuit to be verified has a structure in which a plurality of circuit blocks are provided hierarchically, and the internal signal to be observed is an internal signal of a circuit block in a lower layer that is not the highest layer A configuration for generating circuit configuration information of a verification circuit configured to output the internal signal in order from a circuit block in a lower hierarchy to a circuit block in an upper hierarchy, output from the circuit block in the highest hierarchy, and input to a selection circuit; By compiling based on the circuit configuration information of the generated verification circuit and configuring it as a programmable element, even internal signals in lower-level circuit blocks can be reliably output to the outside and observed can do. Therefore, the operation verification of the circuit to be verified can be surely and easily performed.

また、第３発明による場合は、回路構成情報生成装置が取得する対応情報に含まれる内部信号の識別子を、最上位階層の回路ブロックからこの内部信号を有する回路ブロックまでの各回路ブロックを一意に特定することができる識別子と、回路ブロック内で信号を一意に特定することができる識別子とを組み合わせた構成とすることにより、設計者が被検証回路を設計した際に各回路ブロック及び内部信号に付した識別子を用いて観測を行う内部信号を指定することができるため、回路構成情報生成装置の利便性を高めることができ、被検証回路の動作検証を容易に行うことができる。   Further, in the case of the third invention, the identifier of the internal signal included in the correspondence information acquired by the circuit configuration information generating device is uniquely assigned to each circuit block from the circuit block having the internal signal to the circuit block having the internal signal. By combining the identifier that can be specified and the identifier that can uniquely specify the signal within the circuit block, when the designer designs the circuit to be verified, each circuit block and internal signal Since the internal signal to be observed can be specified using the assigned identifier, the convenience of the circuit configuration information generation device can be improved, and the operation verification of the circuit to be verified can be easily performed.

また、第４発明による場合は、選択回路が選択した内部信号をプログラマブル素子の複数の出力端子からパラレル出力する場合、取得する対応情報に含まれる内部信号の出力位置を、内部信号を出力する出力端子にそれぞれ対応付けられた番号とすることにより、観測する内部信号の出力位置を設計者が容易に指定することができるため、回路構成情報生成装置の利便性を高めることができ、被検証回路の動作検証を容易に行うことができる。   According to the fourth aspect of the invention, when the internal signal selected by the selection circuit is output in parallel from the plurality of output terminals of the programmable element, the output position of the internal signal included in the acquired correspondence information is output to output the internal signal. By using the numbers associated with the terminals, the designer can easily specify the output position of the internal signal to be observed. Therefore, the convenience of the circuit configuration information generation device can be improved, and the circuit to be verified Can be easily verified.

また、第５発明による場合は、選択回路が選択した内部信号をプログラマブル素子の出力端子からシリアル出力する場合、取得する対応情報に含まれる内部信号の出力位置を、シリアル出力の出力順位に対応付けられた番号とすることにより、観測する内部信号の出力位置を設計者が容易に指定することができるため、回路構成情報生成装置の利便性を高めることができ、被検証回路の動作検証を容易に行うことができる。   According to the fifth aspect, when the internal signal selected by the selection circuit is serially output from the output terminal of the programmable element, the output position of the internal signal included in the acquired correspondence information is associated with the output order of the serial output. By using the assigned number, the designer can easily specify the output position of the internal signal to be observed, so the convenience of the circuit configuration information generation device can be improved and the operation verification of the circuit to be verified is easy. Can be done.

また、第６発明による場合は、選択回路が選択した信号を記憶する選択信号記憶部を更に含む検証用回路の回路構成情報を生成する構成とすることにより、被検証回路の内部信号の値を選択信号記憶部にまず蓄積して、その後に蓄積した内部信号の値をプログラマブル素子の外部に出力することができ、例えば、プログラマブル素子の内部の回路と外部の回路とでは動作速度が異なる場合などであっても、プログラマブル素子の外部の回路が被検証回路の内部信号を確実に取得することができるため、回路検証装置を用いた被検証回路の動作検証を容易に且つ確実に行うことができる。   According to the sixth aspect of the invention, the circuit configuration information of the verification circuit further including a selection signal storage unit that stores the signal selected by the selection circuit is generated, so that the value of the internal signal of the circuit to be verified is It is possible to first accumulate in the selection signal storage unit and output the value of the accumulated internal signal to the outside of the programmable element, for example, when the operation speed differs between the circuit inside the programmable element and the external circuit, etc. Even so, since the circuit outside the programmable element can reliably acquire the internal signal of the circuit to be verified, the operation verification of the circuit to be verified using the circuit verification device can be performed easily and reliably. .

また、第７発明による場合は、上述の回路構成情報生成装置が生成した回路構成情報の回路を回路検証装置のプログラマブル素子に構成し、回路検証装置との間で通信を行うことができる制御装置を用いてプログラマブル素子の外部に出力する内部信号の選択を受け付け、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新する構成とすることにより、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更する必要もないため、観測する被検証回路の内部信号を変更することができるため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   Further, in the case of the seventh invention, a control device capable of communicating with the circuit verification device by configuring the circuit of the circuit configuration information generated by the circuit configuration information generation device as a programmable element of the circuit verification device. Is used to accept the selection of an internal signal to be output to the outside of the programmable element and to update the regulation information stored in the regulation information storage unit in the programmable element in accordance with the accepted selection, and then compile again In addition, since it is not necessary to directly change the circuit configuration information after compilation, the internal signal of the circuit to be verified to be observed can be changed, so that the time spent for verifying the circuit to be verified can be shortened. It is possible to perform verification with more test patterns. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

また、第８発明による場合は、プログラマブル素子から出力された内部信号を通信手段を介して取得する構成とすることにより、取得した内部信号をシミュレーション結果と比較して誤りを検出する又は取得した内部信号を波形として表示する等の処理を制御装置が行うことができるため、制御装置の利便性を向上することができ、被検証回路の動作検証を容易に行うことができる。   Further, in the case of the eighth invention, the internal signal output from the programmable element is acquired through the communication means, so that the acquired internal signal is compared with the simulation result to detect an error or acquired. Since the control device can perform processing such as displaying a signal as a waveform, the convenience of the control device can be improved and the operation of the circuit to be verified can be easily verified.

また、第９発明による場合は、回路構成情報生成装置が取得した対応情報に含まれる被検証回路の内部信号の識別子を表示し、表示した識別子から一又は複数の内部信号の選択を受け付ける構成とすることにより、設計者がプログラマブル素子から出力させる内部信号を容易に選択することが可能となるため、制御装置の利便性をより向上することができ、被検証回路の動作検証をより容易に行うことができる。   According to the ninth aspect of the invention, the identifier of the internal signal of the circuit to be verified included in the correspondence information acquired by the circuit configuration information generation device is displayed, and the selection of one or a plurality of internal signals is received from the displayed identifier. This makes it possible for the designer to easily select an internal signal to be output from the programmable element, so that the convenience of the control device can be further improved and the operation verification of the circuit to be verified can be performed more easily. be able to.

また、第１０発明による場合は、プログラマブル素子を有する回路検証装置と、上述の回路構成情報生成装置及び制御装置とを備えて、回路構成情報生成装置が生成した回路構成情報に係る回路をプログラマブル素子に構成し、制御装置を用いて回路検証装置の動作を制御してプログラマブル素子に構成された被検証回路の動作検証を行う構成とすることにより、コンパイルを繰り返し行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、被検証回路の内部信号を切り替えて出力させて観測し、回路の動作検証を行うことができるため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   According to the tenth aspect of the invention, a circuit verification apparatus having a programmable element, the circuit configuration information generation apparatus and the control apparatus described above, and a circuit related to the circuit configuration information generated by the circuit configuration information generation apparatus are programmable elements. And the operation of the circuit verification device is controlled by using the control device to perform the operation verification of the circuit to be verified that is configured in the programmable element. Without changing the circuit configuration information directly, the internal signal of the circuit to be verified can be switched and output for observation and the operation of the circuit can be verified. It is possible to perform verification with more test patterns. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

また、第１１発明による場合は、被検証回路の回路構成情報を取得すると共に、外部に出力させて観測を行う内部信号の識別子及び出力位置の対応関係が記された対応情報を取得して、観測を行う複数の内部信号から出力可能な数の信号を選択する選択回路と、この選択回路の選択を規定する規定情報を記憶するレジスタなどの規定情報記憶部とを被検証回路に自動的に付与した構成の検証用回路の回路構成情報を生成し、生成した回路構成情報に係る回路をプログラマブル素子に構成して被検証回路の動作検証を行うことにより、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、被検証回路の内部信号を選択回路で選択して外部に出力して観測することができるため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   Further, in the case of the eleventh invention, the circuit configuration information of the circuit to be verified is acquired, and the correspondence information in which the correspondence between the identifier and the output position of the internal signal to be output to the outside is recorded is acquired, A selection circuit that selects the number of signals that can be output from a plurality of internal signals to be observed and a regulation information storage unit such as a register that stores regulation information that regulates the selection of the selection circuit are automatically provided to the circuit to be verified. The specification stored in the specification information storage unit is generated by generating circuit configuration information of the verification circuit having the assigned configuration, configuring the circuit related to the generated circuit configuration information as a programmable element, and performing operation verification of the circuit to be verified. A simple process that only changes information, without recompiling, and without directly changing the circuit configuration information after compilation, the internal signal of the circuit to be verified is selected by the selection circuit. It is possible to observe and output to the outside, it is possible to shorten the time spent on the verification of the circuit to be verified, it is possible to verify with more test patterns. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

また、第１２発明による場合は、被検証回路が階層的に複数の回路ブロックが設けられた構造であり、観測を行う内部信号が最上位階層でない下位階層の回路ブロックの内部信号である場合に、この内部信号を下位階層の回路ブロックから順に上位階層の回路ブロックへ出力し、最上位階層の回路ブロックから出力して選択回路へ入力する構成の検証用回路の回路構成情報を生成することにより、この回路構成情報を基にコンパイルを行ってプログラマブル素子に構成することによって、下位階層の回路ブロック内の内部信号であっても外部へ出力して観測することができるため、確実に且つ容易に被検証回路の動作検証を行うことができる。   According to the twelfth aspect of the invention, the circuit to be verified has a structure in which a plurality of circuit blocks are provided hierarchically, and the internal signal to be observed is an internal signal of a circuit block in a lower hierarchy that is not the highest hierarchy By generating this internal signal in order from the circuit block of the lower hierarchy to the circuit block of the upper hierarchy, outputting from the circuit block of the highest hierarchy and inputting to the selection circuit, circuit configuration information of the verification circuit is generated. By compiling on the basis of this circuit configuration information and configuring it as a programmable element, even internal signals in lower-level circuit blocks can be output to the outside and observed, so surely and easily Operation verification of the circuit to be verified can be performed.

また、第１３発明による場合は、取得した対応情報に含まれる内部信号の識別子から外部に出力して観測を行う内部信号の選択を受け付けて、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を更新し、選択に応じた内部信号を出力させることにより、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する被検証回路の内部信号を変更することができるため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   According to the thirteenth aspect of the invention, the selection of the internal signal to be output to the outside from the internal signal identifier included in the acquired correspondence information is received, and the prescribed information storage in the programmable element is received according to the received selection. By updating the regulation information stored in the unit and outputting an internal signal according to the selection, it is possible to observe the object without compiling again and without directly changing the circuit configuration information after compilation. Since the internal signal of the verification circuit can be changed, the time spent for verification of the circuit to be verified can be shortened, and verification can be performed with more test patterns. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

また、第１４発明による場合は、観測を行う内部信号の識別子及び出力位置の対応関係が記された対応情報を取得し、観測を行う複数の内部信号から出力可能な数の信号を選択するマルチプレクサなどの選択回路と、この選択回路の選択を規定する規定情報を記憶するレジスタなどの規定情報記憶部とを、取得した回路構成情報に係る被検証回路に自動的に付与し、被検証回路、選択回路及び規定情報記憶部を含む検証用回路の回路構成情報を生成する構成とすることにより、検証用回路の回路構成情報を基に、被検証回路、選択回路及び規定情報記憶部をプログラマブル素子に構成し、規定情報記憶部に記憶された規定情報を変更するのみの簡単な処理で、被検証回路の内部信号を選択回路で選択して外部に出力し、観測することができる。よって、出力する内部信号を変更する際にコンパイルを再度行う必要はなく、また、コンパイル後の回路構成情報を直接的に変更する必要もないため、被検証回路の検証に費やす期間を短縮することがでる。   According to the fourteenth aspect of the invention, a multiplexer that acquires correspondence information in which the correspondence between the identifiers of the internal signals to be observed and the output positions is recorded, and selects a number of signals that can be output from the plurality of internal signals to be observed. And a regulation information storage unit such as a register that stores regulation information that regulates selection of the selection circuit are automatically given to the circuit to be verified related to the acquired circuit configuration information, Based on the circuit configuration information of the verification circuit, the circuit to be verified, the selection circuit, and the definition information storage unit are programmable elements by generating the circuit configuration information of the verification circuit including the selection circuit and the definition information storage unit. The internal signal of the circuit to be verified can be selected by the selection circuit, output to the outside, and observed with a simple process of simply changing the regulation information stored in the regulation information storage unit.Therefore, it is not necessary to compile again when changing the internal signal to be output, and it is not necessary to directly change the circuit configuration information after compilation, so the time spent for verifying the circuit to be verified can be shortened. I get out.

また、第１５発明による場合は、上述の回路構成情報生成プログラムにより生成された回路構成情報の回路をプログラマブル素子に構成した回路検証装置の動作を制御する場合に、プログラマブル素子の外部に出力する内部信号の選択を受け付け、受け付けた選択に応じてプログラマブル素子内の規定情報記憶部に記憶された規定情報を通信手段を介して更新する構成とすることにより、コンパイルを再度行うことなく、また、コンパイル後の回路構成情報を直接的に変更することなく、観測する被検証回路の内部信号を変更することができるため、被検証回路の検証に費やす期間を短縮することができ、より多くのテストパタンで検証を行うことが可能となる。よって、検証の精度を高めることができると共に、被検証回路の信頼性を高めることができる。   According to the fifteenth aspect of the present invention, when controlling the operation of the circuit verification device configured with the circuit of the circuit configuration information generated by the above-described circuit configuration information generation program as a programmable element, the internal output to the outside of the programmable element It is possible to compile without recompiling by adopting a configuration in which selection of a signal is accepted and the regulation information stored in the regulation information storage unit in the programmable element is updated via the communication means in accordance with the accepted selection. Since the internal signal of the circuit to be verified to be observed can be changed without directly changing the circuit configuration information later, the time spent for verifying the circuit to be verified can be shortened and more test patterns can be obtained. It becomes possible to perform verification with. Therefore, the accuracy of verification can be increased and the reliability of the circuit to be verified can be increased.

（実施の形態１）
以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図１は、本発明に係る回路検証システムの構成を示すブロック図である。図において１は、設計者が設計した論理回路（被検証回路）を構成することができるＦＰＧＡ２が搭載された回路検証装置であり、設計者が操作するＰＣ２０に通信ケーブルを介して接続され、設計者の操作によりＰＣ２０から与えられる命令に応じてＦＰＧＡ２内に構成された被検証回路を動作させるものである。回路検証装置１にて動作した被検証回路の動作結果はＰＣ２０へ送信するようにしてあり、設計者はＰＣ２０にて被検証回路の動作が正しいか否かを検証することができるようにしてある。 (Embodiment 1)
Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof. FIG. 1 is a block diagram showing a configuration of a circuit verification system according to the present invention. In the figure, reference numeral 1 denotes a circuit verification apparatus equipped with an FPGA 2 that can constitute a logic circuit (circuit to be verified) designed by a designer, which is connected to a PC 20 operated by the designer via a communication cable. The circuit to be verified configured in the FPGA 2 is operated in accordance with a command given from the PC 20 by the user's operation. The operation result of the circuit to be verified operated by the circuit verification apparatus 1 is transmitted to the PC 20, and the designer can verify whether or not the operation of the circuit to be verified is correct by the PC 20. .

回路検証装置１は、回路基板上に配設されたＦＰＧＡ２、メモリ３、メモリ４、ＣＰＵ５及び通信用デバイス６等を有し、これらはバスを介して相互にデータの授受を行うことができるように接続されている。ＦＰＧＡ２、メモリ３、メモリ４及び通信用デバイス６等は、１つのアドレス空間内の資源としてＣＰＵ５又はＣＰＵ５にて実行されるプログラムからアクセスすることが可能となるように管理されている。   The circuit verification apparatus 1 includes an FPGA 2, a memory 3, a memory 4, a CPU 5, a communication device 6 and the like disposed on a circuit board, and these can exchange data with each other via a bus. It is connected to the. The FPGA 2, the memory 3, the memory 4, the communication device 6, and the like are managed so as to be accessible from the CPU 5 or a program executed by the CPU 5 as a resource in one address space.

メモリ３は、ＦＰＧＡ２へ入力する入力データを一時的に蓄えるためのバッファとして用いられ、入力データはＰＣ２０から通信用デバイス６を介して与えられるようにしてある。メモリ４は、ＦＰＧＡ２から出力された出力データを一時的に蓄えるためのバッファとして用いられ、出力データは通信用デバイス６を介してＰＣ２０へ与えるようにしてある。なお、図１においてはメモリ３及びメモリ４の２つのメモリを設けてあるが、メモリ３及びメモリ４を１つのメモリで代用することも可能である。   The memory 3 is used as a buffer for temporarily storing input data to be input to the FPGA 2, and the input data is given from the PC 20 via the communication device 6. The memory 4 is used as a buffer for temporarily storing the output data output from the FPGA 2, and the output data is provided to the PC 20 via the communication device 6. In FIG. 1, two memories, ie, the memory 3 and the memory 4, are provided. However, the memory 3 and the memory 4 can be replaced with one memory.

通信用デバイス６は、ＵＳＢケーブル又はＬＡＮケーブル等の通信ケーブルに接続され、通信規約に基づいてＰＣ２０との間でデータの送受信を行うものである。ＰＣ２０から受信したデータはメモリ３へ蓄えるようにしてあり、ＰＣ２０へデータを送信する場合はメモリ４に蓄えられたデータを読み出して送信するようにしてある。   The communication device 6 is connected to a communication cable such as a USB cable or a LAN cable, and transmits / receives data to / from the PC 20 based on a communication protocol. The data received from the PC 20 is stored in the memory 3, and when data is transmitted to the PC 20, the data stored in the memory 4 is read and transmitted.

ＦＰＧＡ２は、ＳＲＡＭ技術を利用した記憶素子を備えるプログラマブル素子であり、記憶素子に記憶された回路構成情報を変更することにより、ＦＰＧＡ２の内部に構成される回路を変更することが可能にしてある。ＳＲＡＭ技術を用いているため、回路検証装置１の電源投入直後のＦＰＧＡ２内には論理回路は構成されておらず、電源投入後にＰＣ２０から回路構成情報を回路検証装置１へ送信することによって、ＦＰＧＡ２内に論理回路が構成されるようにしてある。なお、回路構成情報を記憶したＲＯＭを回路検証装置１内に配設し、電源投入後にこのＲＯＭから回路構成情報を読み出す構成とすることもできる。また、ＦＰＧＡ２は、内部に構成した論理回路の内部信号を出力する出力手段として、一又は複数の出力端子を有しており、この出力端子から出力された内部信号がメモリ４にデータとして蓄えられるようにしてある。   The FPGA 2 is a programmable element including a storage element using SRAM technology, and a circuit configured in the FPGA 2 can be changed by changing circuit configuration information stored in the storage element. Since the SRAM technology is used, no logic circuit is configured in the FPGA 2 immediately after the circuit verification device 1 is turned on, and the circuit configuration information is transmitted from the PC 20 to the circuit verification device 1 after the power is turned on. A logic circuit is configured in the inside. Note that a ROM storing circuit configuration information may be arranged in the circuit verification device 1 so that the circuit configuration information is read from the ROM after power is turned on. The FPGA 2 has one or a plurality of output terminals as output means for outputting the internal signals of the logic circuit configured therein, and the internal signals output from the output terminals are stored as data in the memory 4. It is like that.

ＰＣ２０は、回路検証装置１を制御する制御装置として動作すると共に、回路検証装置１のＦＰＧＡ２へ与える回路構成情報を生成する回路構成情報生成装置として動作するものである。ＰＣ２０は、メモリ２１、ＣＰＵ２２、通信Ｉ／Ｆ（インタフェース）２３及びハードディスク２４等がバスを介して相互に接続された構成であり、所謂、汎用のコンピュータの構成である。また、図示は省略するが、ＰＣ２０は液晶ディスプレイ又はＣＲＴディスプレイ等の表示装置と、キーボード及びマウス等の入力装置とを備えている。また、通信Ｉ／Ｆ２３は、ＵＳＢケーブル又はＬＡＮケーブル等の通信ケーブルを接続する接続ポートを有しており、回路検証装置１の通信用デバイス６と通信ケーブルを介して接続し、データの送受信を行うことができるようにしてある。   The PC 20 operates as a control device that controls the circuit verification device 1 and also operates as a circuit configuration information generation device that generates circuit configuration information to be given to the FPGA 2 of the circuit verification device 1. The PC 20 has a configuration in which a memory 21, a CPU 22, a communication I / F (interface) 23, a hard disk 24, and the like are connected to each other via a bus, and is a so-called general-purpose computer configuration. Although not shown, the PC 20 includes a display device such as a liquid crystal display or a CRT display, and input devices such as a keyboard and a mouse. The communication I / F 23 has a connection port for connecting a communication cable such as a USB cable or a LAN cable. The communication I / F 23 is connected to the communication device 6 of the circuit verification apparatus 1 via the communication cable to transmit / receive data. So that you can do it.

ハードディスク２４は、図示しないオペレーティングシステム及びデバイスドライバ等のソフトウェアプログラムが記憶してあると共に、回路検証装置１を用いて被検証回路の検証を行う際に用いる変換ツール２５、コンパイルツール２６及び検証ツール２７のソフトウェアプログラムが記憶してある。変換ツール２５及びコンパイルツール２６は、回路検証装置１のＦＰＧＡ２へ与える回路構成情報を生成するためのソフトウェアプログラムであり、これらのソフトウェアプログラムがＣＰＵ２２にて実行されることによって、ＰＣ２０は回路構成情報生成装置として動作する。また、検証ツール２７は、ＦＰＧＡ２に被検証回路を構成した後、回路検証装置１へ動作命令及び入力データ等を与えると共に、被検証回路の動作結果を回路検証装置１から受信するなど、回路検証装置１の動作を制御するソフトウェアプログラムであり、このソフトウェアプログラムがＣＰＵ２２にて実行されることによって、ＰＣ２０は制御装置として動作する。   The hard disk 24 stores an operating system and a software program such as a device driver (not shown), and also includes a conversion tool 25, a compile tool 26, and a verification tool 27 that are used when verifying a circuit to be verified using the circuit verification apparatus 1. The software program is stored. The conversion tool 25 and the compile tool 26 are software programs for generating circuit configuration information to be given to the FPGA 2 of the circuit verification apparatus 1. When these software programs are executed by the CPU 22, the PC 20 generates circuit configuration information. Operates as a device. Further, the verification tool 27 configures the circuit to be verified in the FPGA 2, then gives an operation command, input data, and the like to the circuit verification device 1 and receives the operation result of the circuit to be verified from the circuit verification device 1. It is a software program that controls the operation of the apparatus 1. When this software program is executed by the CPU 22, the PC 20 operates as a control apparatus.

図２は、本発明に係る回路検証システムにおいてＦＰＧＡ２へ与える回路構成情報を生成する手順を説明するための模式図である。ＰＣ２０にて動作する変換ツール２５は、ＲＴＬソースファイル４０及び観測信号設定ファイル４１の２つの情報を読み込んで取得するようにしてある。ＲＴＬソースファイル４０は、設計者が設計し、回路検証装置１を用いて検証を行う被検証回路の回路構成情報がＨＤＬにより記述されたファイルである。ＲＴＬソースファイル４０に回路構成情報が記述された被検証回路は、設計者がシミュレーションにて動作検証を十分に行ったものであることが好ましい。   FIG. 2 is a schematic diagram for explaining a procedure for generating circuit configuration information to be given to the FPGA 2 in the circuit verification system according to the present invention. The conversion tool 25 operating on the PC 20 reads and acquires two pieces of information of the RTL source file 40 and the observation signal setting file 41. The RTL source file 40 is a file in which circuit configuration information of a circuit to be verified designed by a designer and verified using the circuit verification apparatus 1 is described in HDL. The circuit to be verified in which the circuit configuration information is described in the RTL source file 40 is preferably one in which the designer has sufficiently verified the operation by simulation.

図３は、ＲＴＬソースファイル４０に回路構成情報が記述された被検証回路の一例を示す模式図である。設計者が設計する被検証回路は、複数の回路ブロックが階層構造をなしている場合が多い。図３に示す例においては、被検証回路が３階層の階層構造を有する場合を図示してある。なお、設計者が回路をＨＤＬ（特に、Ｖｅｒｉｌｏｇ−ＨＤＬ）により設計した場合、各回路ブロックにはモジュール名及びインスタンス名が付されている。以降の図において、回路ブロックのモジュール名をＭ？（？＝Ａ、Ｂ、Ｃ、Ｄ…）で示し、回路ブロックのインスタンス名をＩ？（？＝０、１、２、３、４…）で示す。また、モジュール名がＭ？であり、インスタンス名がＩ？である回路ブロックを「回路ブロックＭ？：Ｉ？」と表記する。モジュール名は回路ブロックの回路構成に対して付される名称であり、被検証回路内に同じモジュール名の回路ブロックが複数含まれている場合には、同じ構成の回路が複数存在している。これに対してインスタンス名は、回路ブロックの実体に対して付される名称であり、回路ブロックを一意に識別することが可能な名称であるため、同一のインスタンス名を有する回路ブロックが同じ階層の回路ブロック内に存在することはない。   FIG. 3 is a schematic diagram illustrating an example of a circuit to be verified in which circuit configuration information is described in the RTL source file 40. A circuit to be verified designed by a designer often has a plurality of circuit blocks having a hierarchical structure. In the example shown in FIG. 3, the case where the circuit to be verified has a three-level hierarchical structure is illustrated. When a designer designs a circuit by HDL (particularly Verilog-HDL), a module name and an instance name are given to each circuit block. In the following figures, the module name of the circuit block is M? (? = A, B, C, D ...), and the instance name of the circuit block is I? (? = 0, 1, 2, 3, 4...) Also, the module name is M? And the instance name is I? The circuit block is expressed as “circuit block M?: I?”. The module name is a name given to the circuit configuration of the circuit block. When a plurality of circuit blocks having the same module name are included in the circuit to be verified, a plurality of circuits having the same configuration exist. On the other hand, an instance name is a name given to an entity of a circuit block, and is a name that can uniquely identify a circuit block. Therefore, circuit blocks having the same instance name have the same hierarchy. It does not exist in the circuit block.

図３に例示した被検証回路は、最上位階層の回路ブロックＭＡ：Ｉ０が回路ブロックＭＢ：Ｉ１及びＭＣ：Ｉ２の２つの回路ブロックを有し、更に回路ブロックＭＢ：Ｉ１が同一構成の２つの回路ブロックＭＤ：Ｉ３及びＭＤ：Ｉ４を有する３階層の階層構造を有する回路である。回路ブロックＭＤ：Ｉ３及びＭＤ：Ｉ４は回路構成は同じであるため、信号名が”ｘ”の内部信号を共に有している。   In the circuit to be verified illustrated in FIG. 3, the circuit block MA: I0 in the highest hierarchy has two circuit blocks, the circuit block MB: I1 and MC: I2, and the circuit block MB: I1 has two circuit blocks having the same configuration. This is a circuit having a three-level hierarchical structure having circuit blocks MD: I3 and MD: I4. Since the circuit blocks MD: I3 and MD: I4 have the same circuit configuration, they both have an internal signal whose signal name is “x”.

図４は、観測信号設定ファイル４１に記載される観測信号名の一例を示す模式図である。なお、以降の図及び説明における回路検証システムは、ＦＰＧＡ２が１２８本の観測用の信号をパラレル出力することが可能であり、設計者は１０２４本の内部信号を観測する信号として指定することができる構成とする。また、設計者は、ＦＰＧＡ２が１２８本の観測用の信号をパラレル出力するために有する１２８個の出力端子のうち、指定した内部信号をいずれの出力端子から出力させるか、即ち指定した内部信号と出力されるパラレル信号のビット位置との対応を指定することができる。このとき、１つの出力端子に最大で８本の内部信号を割り当てることができるものとする。ただし、本発明に係る回路検証システムの構成がこれらの構成に限られるものではない。   FIG. 4 is a schematic diagram showing an example of observation signal names described in the observation signal setting file 41. In the circuit verification system in the following figures and description, the FPGA 2 can output 128 signals for observation in parallel, and the designer can designate the signals as observing 1024 internal signals. The configuration. In addition, the designer can output the designated internal signal from which output terminal among the 128 output terminals that the FPGA 2 has for outputting 128 observation signals in parallel, that is, the designated internal signal and The correspondence with the bit position of the output parallel signal can be designated. At this time, it is assumed that a maximum of eight internal signals can be assigned to one output terminal. However, the configuration of the circuit verification system according to the present invention is not limited to these configurations.

設計者は、観測信号設定ファイル４１に、被検証回路に含まれる内部信号の信号名を”観測信号名”として記載し、この内部信号を出力する出力ビット位置を”出力ビット位置”として０〜１２７の番号で指定することによって、変換ツール２５に対する設定を行うことができる。”観測信号名”は、被検証回路の最上位階層の回路ブロックのインスタンス名から、観測を行う内部信号が存在する回路ブロックのインスタンス名までを順に”.”などの記号を用いて連結し、最後に信号名を連結したものを用いることができる。インスタンス名は回路ブロックを一意に識別することができる識別子であるため、これにより被検証回路内の信号を一意に識別することが可能である。例えば、図３に示す被検証回路の回路ブロックＭＤ：Ｉ３内に存在する内部信号ｘは、”I0.I1.I3.x”のように指定することができ、回路ブロックＭＤ：Ｉ４内に存在する内部信号ｘと区別することが可能である。なお、図４においては、”観測信号名”及び”出力ビット位置”を表として示してあるが、観測信号設定ファイル４１がテキストファイルの場合、例えばテキストファイルの１行に１つの”観測信号名”と”出力ビット位置”とをスペース又は”、”等の記号で隔てて記載するのみなどの簡単な構成でよい。なお、本実施の形態においては、観測を行う被検証回路の内部信号を指定するために、観測信号設定ファイル４１に“観測信号名”として内部信号を記載する方法を用いているが、これに限るものではなく、例えば被検証回路の回路図を表示するツールを利用して、観測を行う信号を回路図上で指定するなどの他の方法を用いてもよい。   The designer describes the signal name of the internal signal included in the circuit to be verified as “observation signal name” in the observation signal setting file 41, and sets the output bit position for outputting this internal signal as “output bit position”. By specifying with the number 127, the setting for the conversion tool 25 can be performed. "Observation signal name" is the connection from the instance name of the circuit block in the highest layer of the circuit to be verified to the instance name of the circuit block where the internal signal to be observed exists, using symbols such as "." Finally, the concatenated signal names can be used. Since the instance name is an identifier that can uniquely identify the circuit block, it is possible to uniquely identify the signal in the circuit to be verified. For example, the internal signal x existing in the circuit block MD: I3 of the circuit to be verified shown in FIG. 3 can be specified as “I0.I1.I3.x” and exists in the circuit block MD: I4. It can be distinguished from the internal signal x. In FIG. 4, “observation signal name” and “output bit position” are shown as a table. However, when the observation signal setting file 41 is a text file, for example, one “observation signal name” per line of the text file. A simple configuration may be employed such that “and“ output bit position ”are separated by a space or a symbol such as“, ”or the like. In this embodiment, in order to specify the internal signal of the circuit to be verified to be observed, a method of describing the internal signal as “observation signal name” in the observation signal setting file 41 is used. For example, another method may be used such as designating a signal to be observed on the circuit diagram using a tool for displaying a circuit diagram of the circuit to be verified.

変換ツール２５は、上述のようなＲＴＬソースファイル４０及び観測信号設定ファイル４１を読み取って取得し、観測信号設定ファイル４１に設定された内部信号が外部にて観測可能となるように被検証回路の変更及びその他の回路の追加等を行って、検証用ＲＴＬソースファイル４２を生成し、出力するようにしてある。図５は、検証用ＲＴＬソースファイル４２に回路構成情報が記述された検証用回路の一例を示す模式図である。   The conversion tool 25 reads and acquires the RTL source file 40 and the observation signal setting file 41 as described above, and allows the internal signal set in the observation signal setting file 41 to be observed externally. The verification RTL source file 42 is generated and output by changing and adding other circuits. FIG. 5 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in the verification RTL source file 42.

変換ツール２５は、観測信号設定ファイル４１に”観測信号名”として設定された内部信号を、被検証回路の最上位階層の回路ブロックから出力信号として出力するように、被検証回路の変更を行う。図示の例では、回路ブロックＭＤ：Ｉ３の内部信号ｘが観測信号として指定された場合、まず、回路ブロックＭＤ：Ｉ３に内部信号ｘを出力する出力端子１０１を設けて内部信号ｘを出力する。次いで、回路ブロックＭＤ：Ｉ３を有する回路ブロックＭＢ：Ｉ１に出力端子１０２を設けて、回路ブロックＭＤ：Ｉ３の出力端子１０１から出力された信号を出力端子１０２から出力する。更に、同様にして回路ブロックＭＢ：Ｉ１を有する最上位階層の回路ブロックＭＡ：Ｉ０に出力端子１０３を設けて、回路ブロックＭＢ：Ｉ１の出力端子１０２から出力された信号を出力端子１０３から出力する。このとき、信号名が重複することがないように、内部信号ｘの信号名を被検証回路内の他の信号の名称とは異なる名称、例えば”ｄｂｇ＿Ｉ０＿Ｉ１＿Ｉ３＿ｘ”のような名称に変更する。図示は省略するが、変換ツール２５は、観測信号設定ファイル４１に設定された全ての内部信号に関して同様の処理を行い、被検証回路の最上位階層の回路ブロックＭＡ：Ｉ０から設定された全ての内部信号を出力するように、被検証回路を変更する。   The conversion tool 25 changes the circuit to be verified so that the internal signal set as “observation signal name” in the observation signal setting file 41 is output as an output signal from the circuit block at the highest layer of the circuit to be verified. . In the illustrated example, when the internal signal x of the circuit block MD: I3 is designated as the observation signal, first, the output terminal 101 that outputs the internal signal x is provided in the circuit block MD: I3 to output the internal signal x. Next, an output terminal 102 is provided in the circuit block MB: I1 having the circuit block MD: I3, and a signal output from the output terminal 101 of the circuit block MD: I3 is output from the output terminal 102. Further, similarly, an output terminal 103 is provided in the uppermost layer circuit block MA: I0 having the circuit block MB: I1, and a signal output from the output terminal 102 of the circuit block MB: I1 is output from the output terminal 103. . At this time, the signal name of the internal signal x is changed to a name different from the names of other signals in the circuit to be verified, for example, “dbg_I0_I1_I3_x” so that the signal names do not overlap. Although illustration is omitted, the conversion tool 25 performs the same processing on all internal signals set in the observation signal setting file 41, and performs all processing set from the circuit block MA: I0 in the highest hierarchy of the circuit to be verified. The circuit to be verified is changed so as to output an internal signal.

被検証回路の変更が終了した後、変換ツール２５は、ＦＰＧＡ２から観測する信号として出力可能な信号数（本図の例では１２８）のマルチプレクサ（以下、ＭＵＸ？（？＝０、１…１２７）と表記する）を追加する。ＭＵＸ０〜ＭＵＸ１２７はそれぞれ８本の入力信号から１本の信号を選択して出力するものであり、ＭＵＸ０〜ＭＵＸ１２７の各出力信号がＦＰＧＡ２の出力端子から出力される信号となる。変換ツール２５は、観測信号設定ファイル４１に記載された”出力ビット位置”を基にして、被検証回路から出力した内部信号をＭＵＸ０〜ＭＵＸ１２７の入力端子に接続するようにしてあり、ＭＵＸ０〜ＭＵＸ１２７の出力信号を検証用回路の出力信号として出力手段をなすＦＰＧＡ２の対応する出力端子からそれぞれ出力できるように接続する。また、ＭＵＸ０〜ＭＵＸ１２７は３ビットの制御信号（ｓｅｌ）が与えられており、この制御信号に応じて信号の選択を行うようにしてある。   After the change of the circuit to be verified is completed, the conversion tool 25 uses a multiplexer (hereinafter referred to as MUX? (? = 0, 1,..., 127) of the number of signals that can be output as signals to be observed from the FPGA 2 (128 in this example). Added). MUX0 to MUX127 each select and output one signal from eight input signals, and the output signals of MUX0 to MUX127 are signals output from the output terminal of FPGA2. The conversion tool 25 connects the internal signals output from the circuit to be verified to the input terminals of MUX0 to MUX127 based on the “output bit position” described in the observation signal setting file 41, and MUX0 to MUX127. Are connected so that they can be output from the corresponding output terminals of the FPGA 2 serving as output means as the output signals of the verification circuit. MUX0 to MUX127 are given a 3-bit control signal (sel), and the signal is selected in accordance with the control signal.

このため、変換ツール２５は、ＭＵＸ０〜ＭＵＸ１２７の選択を制御する制御信号を出力する制御レジスタ１１０を回路に追加する。制御レジスタ１１０は、３ビット幅のレジスタが１２８個並べられたものであり、１２８個のレジスタに記憶された３ビットのレジスタ値がＭＵＸ０〜ＭＵＸ１２７へそれぞれ制御信号として与えられるように、変換ツール２５は制御レジスタ１１０とＭＵＸ０〜ＭＵＸ１２７とを接続するようにしてある。制御レジスタ１１０のレジスタ値は回路検証装置１のＣＰＵ５が直接的に更新することができるようにしてある。   Therefore, the conversion tool 25 adds a control register 110 that outputs a control signal for controlling selection of the MUX0 to MUX127 to the circuit. The control register 110 is an array of 128 3-bit wide registers, and the conversion tool 25 so that the 3-bit register values stored in the 128 registers are respectively supplied to the MUX0 to MUX127 as control signals. The control register 110 is connected to MUX0 to MUX127. The register value of the control register 110 can be directly updated by the CPU 5 of the circuit verification device 1.

このように、変換ツール２５は、被検証回路の変更を行って、ＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を追加し、回路検証装置１を用いて検証を行うための検証用ＲＴＬソースファイル４２を生成して出力する。また、変換ツール２５は、追加したＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を制御するための制御情報を有する制御情報ファイル４３を出力するようにしてある。図６は、制御情報ファイル４３に含まれる制御情報の一例を示す模式図である。   In this way, the conversion tool 25 changes the circuit to be verified, adds MUX0 to MUX127 and the control register 110, and generates the verification RTL source file 42 for performing verification using the circuit verification apparatus 1. Output. Also, the conversion tool 25 outputs a control information file 43 having control information for controlling the added MUX0 to MUX127 and the control register 110. FIG. 6 is a schematic diagram illustrating an example of control information included in the control information file 43.

制御情報ファイル４３の制御情報に含まれる”観測信号名”及び”出力ビット位置”に係る情報は、観測信号設定ファイル４１に含まれる”観測信号名”及び”出力ビット位置”と同じものである。更に、制御情報ファイル４３は、ＭＵＸ０〜ＭＵＸ１２７による内部信号の選択を規定する”選択規定値”に関する情報を有している。”選択規定値”は、ＭＵＸ０〜ＭＵＸ１２７に制御信号（ｓｅｌ）としてそれぞれ与えられる３ビットの値であり、制御レジスタ１１０に記憶させる値である。よって、”観測信号名”に対応する”選択規定値”を対応する制御レジスタ１１０に記憶させることによって、ＭＵＸ０〜ＭＵＸ１２７の選択を切り替え、”観測信号名”に対応する内部信号をＦＰＧＡ２の外部に出力させて観測することが可能となる。   The information related to “observation signal name” and “output bit position” included in the control information of the control information file 43 is the same as the “observation signal name” and “output bit position” included in the observation signal setting file 41. . Further, the control information file 43 has information on “selection specified values” that specify selection of internal signals by the MUX0 to MUX127. The “selection specified value” is a 3-bit value given as a control signal (sel) to each of MUX0 to MUX127, and is a value stored in the control register 110. Therefore, by storing “selection specified value” corresponding to “observation signal name” in the corresponding control register 110, the selection of MUX0 to MUX127 is switched, and the internal signal corresponding to “observation signal name” is moved outside of FPGA2. It is possible to output and observe.

変換ツール２５が出力した検証用ＲＴＬソースファイル４２は、回路検証装置１のＦＰＧＡ２に回路として構成するため、ＦＰＧＡ２のハードウェア構成に適した回路構成情報に変換する必要がある。よって、設計者はコンパイルツール２６を用いてこの変換、即ちコンパイルを行う。コンパイルツール２６は、検証用ＲＴＬソースファイル４２を読み取って取得すると共に、図示しないＦＰＧＡ２のハードウェア構成に係る情報を取得してコンパイルを行い、ＦＰＧＡ用ネットリスト４４を生成して出力するようにしてある。   Since the verification RTL source file 42 output from the conversion tool 25 is configured as a circuit in the FPGA 2 of the circuit verification apparatus 1, it is necessary to convert it into circuit configuration information suitable for the hardware configuration of the FPGA 2. Therefore, the designer uses the compilation tool 26 to perform this conversion, that is, compilation. The compilation tool 26 reads and acquires the verification RTL source file 42, acquires information related to the hardware configuration of the FPGA 2 (not shown), compiles it, and generates and outputs the FPGA netlist 44. is there.

図７は、ＦＰＧＡ用ネットリスト４４に回路構成情報が記述された検証用回路の一例を示す模式図である。被検証回路とＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０等を含む検証用回路は、コンパイルツール２６によりコンパイルされた場合、図示のように階層構造を有しない、即ち１階層の回路構成に変換されて、論理回路を構成するためのＦＰＧＡ２内の回路要素を配線で接続した回路構成となる。   FIG. 7 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in the FPGA netlist 44. When the circuit to be verified and the verification circuit including MUX0 to MUX127 and the control register 110 are compiled by the compile tool 26, the verification circuit does not have a hierarchical structure as shown in FIG. The circuit configuration is such that circuit elements in the FPGA 2 for configuring the circuit are connected by wiring.

設計者は、コンパイルツール２６が生成したＦＰＧＡ用ネットリスト４４をＰＣ２０から回路検証装置１へ送信してＦＰＧＡ２へ与え、ＦＰＧＡ２に図７に示した検証用の回路を構成させる。その後、ＰＣ２０にて検証ツール２７を起動し、検証ツール２７を用いてＦＰＧＡ２に構成された被検証回路への入力信号の入力及び出力信号の取得等を行い、被検証回路の動作が正しいか否かを検証することができるようにしてある。   The designer transmits the FPGA netlist 44 generated by the compilation tool 26 from the PC 20 to the circuit verification apparatus 1 and gives it to the FPGA 2, and configures the verification circuit shown in FIG. 7 in the FPGA 2. Thereafter, the verification tool 27 is activated on the PC 20, and the verification tool 27 is used to input an input signal to the verification target circuit configured in the FPGA 2 and acquire an output signal. It can be verified.

検証ツール２７は、例えば、予め設計者が作成した入力信号のテストパタンをＰＣ２０から回路検証装置１のメモリ３へ送信し、メモリ３からＦＰＧＡ２内に構成された被検証回路へテストパタンを入力することができる。また、ＦＰＧＡ２から出力されてメモリ４に記憶された被検証回路の出力信号及び内部信号を通信用デバイス６を介して取得し、ＰＣ２０にてテキストファイル又はバイナリファイル等に保存して設計者が予め用意した期待値ファイルとの比較を行う、又は取得した内部信号を波形として表示する等の処理を行うことができる。また、設計者は、検証ツール２７を用いてＦＰＧＡ２から出力される被検証回路の内部信号、即ち観測信号の切り替えを行うことができる。   For example, the verification tool 27 transmits a test pattern of an input signal created in advance by a designer from the PC 20 to the memory 3 of the circuit verification apparatus 1 and inputs the test pattern from the memory 3 to the circuit to be verified configured in the FPGA 2. be able to. Further, the output signal and the internal signal of the circuit to be verified output from the FPGA 2 and stored in the memory 4 are acquired via the communication device 6 and stored in a text file or a binary file by the PC 20 so that the designer can Processing such as comparison with the prepared expected value file or displaying the acquired internal signal as a waveform can be performed. Further, the designer can switch the internal signal of the circuit to be verified, that is, the observation signal output from the FPGA 2 using the verification tool 27.

図８は、検証ツール２７による観測信号の選択画面の一例を示す模式図であり、検証ツール２７がＰＣ２０のディスプレイ上に表示する選択画面である。設計者は、観測信号を選択して切り替える場合には、検証ツール２７に図示のような観測信号選択ウィンドウを表示させ、このウィンドウに一覧表示される観測信号名から所望の信号を選択することにより観測信号を切り替えることができるようにしてある。検証ツール２７は、変換ツール２５が出力した制御情報ファイル４３を読み込んで取得することにより、制御情報ファイル４３の”観測信号名”及び”出力ビット位置”を観測信号選択ウィンドウに一覧として表示すると共に、一覧表示した信号毎にトグル的に選択／非選択を行うことができるチェックボックスを”選択フラグ”として表示するようにしてある。   FIG. 8 is a schematic diagram showing an example of an observation signal selection screen by the verification tool 27, which is a selection screen displayed on the display of the PC 20 by the verification tool 27. When the designer selects and switches the observation signal, the verification tool 27 displays an observation signal selection window as shown in the figure, and selects a desired signal from the observation signal names displayed in a list in this window. The observation signal can be switched. The verification tool 27 reads and acquires the control information file 43 output from the conversion tool 25, thereby displaying the “observation signal name” and “output bit position” of the control information file 43 as a list in the observation signal selection window. A check box that can be toggled on / off for each signal displayed as a list is displayed as a “selection flag”.

設計者はチェックボックスをチェックすることで観測信号を選択できるようにしてあり、検証ツール２７は、設計者が一のチェックボックスをチェックして観測信号を選択した場合、選択された信号の“出力ビット位置”の値を調べて、この値と“出力ビット位置”が同じ値の他の信号全てについてチェックボックスのチェックを外して、他の信号を非選択とするようにしてある。   The designer can select the observation signal by checking the check box, and the verification tool 27 checks the “output” of the selected signal when the designer checks the check box and selects the observation signal. The value of “bit position” is checked, and the check box is unchecked for all other signals having the same value as this value and “output bit position”, and the other signals are not selected.

設計者はチェックボックスをチェックした後、観測信号選択ウィンドウの更新ボタンを操作することにより選択を確定させることができ、検証ツール２７は設計者の選択に応じて、制御情報ファイル４３の対応する”選択規定値”を取得し、回路検証装置１のＦＰＧＡ２内の制御レジスタ１１０へ”選択規定値”を記憶させることにより、ＭＵＸ０〜ＭＵＸ１２７による信号の選択を切り替え、設計者が選択した被検証回路の内部信号をＦＰＧＡ２外へ出力させるようにしてある。   After checking the check box, the designer can confirm the selection by operating the update button of the observation signal selection window, and the verification tool 27 corresponds to the control information file 43 according to the designer's selection. By acquiring the “selection specified value” and storing the “selection specified value” in the control register 110 in the FPGA 2 of the circuit verification device 1, the selection of signals by the MUX 0 to MUX 127 is switched, and the circuit to be verified selected by the designer An internal signal is output outside the FPGA 2.

図９は、検証ツール２７による観測信号の切り替え処理の手順を示すフローチャートであり、設計者が観測信号選択ウィンドウを表示させた後からの処理について図示してある。検証ツール２７は、観測信号選択ウィンドウに設けられた更新ボタンが操作されたか否かを調べ（ステップＳ１）、更新ボタンが操作されていない場合には（Ｓ１：ＮＯ）、更新ボタンが操作されるまで待機する。   FIG. 9 is a flowchart showing the procedure of the observation signal switching process by the verification tool 27, and shows the process after the designer displays the observation signal selection window. The verification tool 27 checks whether or not the update button provided in the observation signal selection window has been operated (step S1). If the update button has not been operated (S1: NO), the update button is operated. Wait until.

更新ボタンが操作された場合（Ｓ１：ＹＥＳ）、制御情報ファイル４３から制御情報を読み出して（ステップＳ２）、選択された信号に対応する”選択規定値”を調べることにより、制御レジスタ１１０に記憶させるレジスタ値を決定し（ステップＳ３）、決定したレジスタ値を回路検証装置１へ送信する（ステップＳ４）。これにより、回路検証装置１では受信したレジスタ値をＦＰＧＡ２内の制御レジスタ１１０に記憶させるため、ＭＵＸ０〜ＭＵＸ１２７による信号の選択がレジスタ値に応じて切り替わり、出力される内部信号が切り替わる。   When the update button is operated (S1: YES), the control information is read from the control information file 43 (step S2), and stored in the control register 110 by examining the “selection specified value” corresponding to the selected signal. The register value to be determined is determined (step S3), and the determined register value is transmitted to the circuit verification device 1 (step S4). Thereby, in the circuit verification apparatus 1, since the received register value is stored in the control register 110 in the FPGA 2, selection of signals by the MUX0 to MUX127 is switched according to the register value, and the output internal signal is switched.

以上の構成の回路検証システムにおいては、設計者が設計した被検証回路に、変換ツール２５がＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を自動的に追加して検証用ＲＴＬソースファイル４２を出力するため、設計者は設計した被検証回路の回路構成情報を有するＲＴＬソースファイル４０と、観測する内部信号の信号名を記述した観測信号設定ファイル４１とを用意するのみでよいため、回路検証を容易に行うことができる。また、ＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を用いることにより、コンパイルを繰り返し行うことなく、外部で観測する信号を切り替えることができるため、検証期間を短縮することができる。また、観測信号設定ファイル４１に被検証回路の回路ブロックのインスタンス名及び信号名を連ねた識別子を”観測信号名”として記述することができ、検証ツール２７にて同じ”観測信号名”を表示して設計者に信号の選択を行わせることができるため、設計者にとって使い勝手のよい回路検証システムを提供することができる。   In the circuit verification system having the above configuration, the conversion tool 25 automatically adds MUX0 to MUX127 and the control register 110 to the circuit to be verified designed by the designer and outputs the verification RTL source file 42. Since the person only needs to prepare the RTL source file 40 having the circuit configuration information of the designed circuit to be verified and the observation signal setting file 41 describing the signal name of the internal signal to be observed, the circuit verification can be easily performed. Can do. Further, by using the MUX0 to MUX127 and the control register 110, it is possible to switch signals to be observed externally without repeatedly compiling, so that the verification period can be shortened. In addition, an identifier obtained by connecting the instance name and signal name of the circuit block of the circuit to be verified can be described as “observation signal name” in the observation signal setting file 41, and the same “observation signal name” is displayed in the verification tool 27. Thus, the designer can select a signal, so that a circuit verification system that is easy for the designer to use can be provided.

なお、本実施の形態においては、１つのＰＣ２０内に変換ツール２５、コンパイルツール２６及び検証ツール２７等のソフトウェアプログラムが記憶してある構成としたが、これに限るものではなく、それぞれが別のＰＣにて動作する構成としてもよい。また、変換ツール２５及びコンパイルツール２６を別のソフトウェアプログラムとしたが、これに限るものではなく、変換ツール２５の機能をコンパイルツール２６が備える（又はコンパイルツール２６の機能を変換ツール２５が備える）構成として、１つのソフトウェアプログラムとしてもよい。この場合、検証用ＲＴＬソースファイル４２を生成する必要はなく、ＲＴＬソースファイル４０から直接的にＦＰＧＡ用ネットリスト４４を作成してもよい。また、図３に示した被検証回路の構成は一例であって、これに限るものではない。また、被検証回路の内部信号をＭＵＸ０〜ＭＵＸ１２７にて選択し、ＦＰＧＡ２の出力端子から出力してメモリ４に記憶させる構成としたが、これに限るものではなく、ＦＰＧＡ２内にメモリを設けてＭＵＸ０〜ＭＵＸ１２７の出力信号を記憶する構成としてもよく、ＦＰＧＡ２の出力端子から出力された信号を通信用デバイス６から直接的にＰＣ２０へ送信し、ＰＣ２０のメモリに記憶する構成としてもよく、その他の構成であってもよい。   In this embodiment, software programs such as the conversion tool 25, the compilation tool 26, and the verification tool 27 are stored in one PC 20. However, the present invention is not limited to this, and each of the software programs is different. It is good also as a structure which operate | moves with PC. The conversion tool 25 and the compilation tool 26 are separate software programs. However, the present invention is not limited to this, and the compilation tool 26 has the function of the conversion tool 25 (or the conversion tool 25 has the function of the compilation tool 26). As a configuration, one software program may be used. In this case, it is not necessary to generate the verification RTL source file 42, and the FPGA net list 44 may be created directly from the RTL source file 40. Further, the configuration of the circuit to be verified shown in FIG. 3 is an example, and the present invention is not limited to this. In addition, the internal signal of the circuit to be verified is selected by MUX0 to MUX127, output from the output terminal of FPGA2, and stored in the memory 4. However, the present invention is not limited to this. A memory is provided in FPGA2, and MUX0 is provided. The output signal of the MUX 127 may be stored, the signal output from the output terminal of the FPGA 2 may be transmitted directly from the communication device 6 to the PC 20, and stored in the memory of the PC 20, or other configurations It may be.

（実施の形態２）
図１０は、本発明の実施の形態２に係る回路検証システムの変換ツール２５が生成した検証用ＲＴＬソースファイル４２に回路構成情報が記述された検証用回路の一例を示す模式図である。実施の形態１の場合、ＭＵＸ０〜ＭＵＸ１２７は８本の信号から１本の信号を選択する同じ構成のマルチプレクサとしたが（図５参照）、実施の形態２はＭＵＸ０〜ＭＵＸ１２７がそれぞれ異なる構成のマルチプレクサを含む場合である。 (Embodiment 2)
FIG. 10 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in the verification RTL source file 42 generated by the conversion tool 25 of the circuit verification system according to the second embodiment of the present invention. In the first embodiment, MUX0 to MUX127 are multiplexers having the same configuration for selecting one signal from eight signals (see FIG. 5), but in the second embodiment, multiplexers having different configurations for MUX0 to MUX127. Is included.

例えば、図示の例では、ＭＵＸ１２７は８本の信号から１本の信号を選択するマルチプレクサであり、ＭＵＸ１２６は４本の信号から１本の信号を選択するマルチプレクサであり、ＭＵＸ１２５は５本の信号から１本の信号を選択するマルチプレクサであり、ＭＵＸ１２４は１１本の信号から１本の信号を選択するマルチプレクサであり、ＭＵＸ０は６本の信号から１本の信号を選択するマルチプレクサである。よって、各ＭＵＸ０〜ＭＵＸ１２７の選択を規定する制御信号のビット幅は、ＭＵＸ０〜ＭＵＸ１２７毎に異なるため、制御レジスタ１１０のレジスタ長もこれに合わせて可変長とするか、又は最大長のものに合わせて固定長とする。   For example, in the illustrated example, MUX 127 is a multiplexer that selects one signal from eight signals, MUX 126 is a multiplexer that selects one signal from four signals, and MUX 125 is a multiplexer that selects five signals. A multiplexer that selects one signal, MUX 124 is a multiplexer that selects one signal from eleven signals, and MUX0 is a multiplexer that selects one signal from six signals. Therefore, since the bit width of the control signal that defines the selection of each MUX0 to MUX127 is different for each MUX0 to MUX127, the register length of the control register 110 is also variable according to this, or is adjusted to the maximum length. And fixed length.

このように、各ＭＵＸの大きさを可変とすることにより、設計者は出力ビット位置に割り当てる観測信号の信号数を意識することなく観測信号設定ファイル４１の”出力ビット位置”に番号を記述することができるため、回路検証システムの利便性を向上することができると共に、ＦＰＧＡ２内の資源を効率よく利用することができる。   In this way, by making the size of each MUX variable, the designer describes the number in the “output bit position” of the observation signal setting file 41 without being aware of the number of observation signals assigned to the output bit position. Therefore, the convenience of the circuit verification system can be improved and resources in the FPGA 2 can be used efficiently.

なお、実施の形態２に係る回路検証システムのその他の構成は、実施の形態１に係る回路検証システムの構成と同様であるため、対応する箇所には同じ符号を付して詳細な説明を省略する。   Since the other configuration of the circuit verification system according to the second embodiment is the same as the configuration of the circuit verification system according to the first embodiment, the corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted. To do.

（実施の形態３）
図１１は、本発明の実施の形態３に係る回路検証システムの変換ツール２５が生成した検証用ＲＴＬソースファイル４２に回路構成情報が記述された検証用回路の一例を示す模式図である。実施の形態１及び実施の形態２の場合、ＭＵＸ０〜ＭＵＸ１２７により選択された１２８本の信号をＦＰＧＡ２の１２８個の出力端子から出力する構成としたが、実施の形態３の場合は、ＭＵＸ０〜ＭＵＸ１２７により選択された１２８本の信号をＦＰＧＡ２の１個の出力端子からシリアル出力する構成である。 (Embodiment 3)
FIG. 11 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in the verification RTL source file 42 generated by the conversion tool 25 of the circuit verification system according to the third embodiment of the present invention. In the first embodiment and the second embodiment, 128 signals selected by the MUX0 to MUX127 are output from 128 output terminals of the FPGA 2, but in the case of the third embodiment, the MUX0 to MUX127 are output. The 128 signals selected by the above are serially output from one output terminal of the FPGA 2.

変換ツール２５は、設計者が予め用意したＲＴＬソースファイル４０及び観測信号設定ファイル４１を読み込んで取得し、ＲＴＬソースファイル４０に回路構成情報が記載された被検証回路にＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を追加すると共に、パラレル−シリアル変換回路３１５を追加するようにしてある。パラレル−シリアル変換回路３１５は、ＦＰＧＡ２の出力端子と共に被検証回路の内部信号を外部に出力するための本発明の出力手段をなし、ＭＵＸ０〜ＭＵＸ１２７が出力する１２８本の出力信号をサンプリングして、例えばＭＵＸ１２７の出力信号の値からＭＵＸ０の出力信号の値までを順にＦＰＧＡ２の出力端子から出力するものである。この場合、観測信号設定ファイル４１に記載された”出力ビット位置”は、シリアル信号として順に出力される１２８個の値のうちの何番目に出力される値であるか、即ち出力順位に相当する。   The conversion tool 25 reads and acquires the RTL source file 40 and the observation signal setting file 41 prepared in advance by the designer, and MUX0 to MUX127 and the control register 110 are added to the circuit to be verified whose circuit configuration information is described in the RTL source file 40. And a parallel-serial conversion circuit 315 are added. The parallel-serial conversion circuit 315 constitutes the output means of the present invention for outputting the internal signal of the circuit to be verified to the outside together with the output terminal of the FPGA 2, and samples 128 output signals output from the MUX0 to MUX127, For example, the value from the output signal of MUX127 to the value of the output signal of MUX0 are sequentially output from the output terminal of FPGA2. In this case, the “output bit position” described in the observation signal setting file 41 corresponds to the output value of the 128 values sequentially output as a serial signal, that is, the output order. .

このように、ＭＵＸ０〜ＭＵＸ１２７が選択して出力した１２８本の出力信号をシリアル信号に変換して出力する構成とすることにより、ＦＰＧＡ２の出力端子の数が少ない場合であっても、被検証回路の内部信号をより多く観測することができる。なお、パラレル−シリアル変換回路３１５が出力するシリアル信号は０〜１２７の出力信号の値をＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、最上位ビット）から出力してもよく、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ、最下位ビット）から出力してもよく、又は設計者が予め定めた順序で出力してもよい。また、パラレル−シリアル変換回路３１５は１２８本の出力信号を１本のシリアル信号に変換する構成としたが、これに限るものではなく、２本以上のシリアル信号に変換する構成としてもよい。この場合、設計者が観測信号設定ファイル４１の出力ビット位置として何本目のシリアル信号の何番目のビットに出力するかを指定するようにすればよい。   As described above, the 128 output signals selected and output by the MUX0 to MUX127 are converted into serial signals and output, so that even if the number of output terminals of the FPGA 2 is small, the circuit to be verified More internal signals can be observed. Note that the serial signal output from the parallel-serial conversion circuit 315 may be output from the MSB (Most Significant Bit, most significant bit) as an output signal value of 0 to 127, or LSB (Least Significant Bit, least significant bit). Or may be output in a predetermined order by the designer. The parallel-serial conversion circuit 315 is configured to convert 128 output signals into one serial signal, but is not limited thereto, and may be configured to convert into two or more serial signals. In this case, the designer may specify what bit of the serial signal to output as the output bit position of the observation signal setting file 41.

なお、実施の形態３係る回路検証システムのその他の構成は、実施の形態１に係る回路検証システムの構成と同様であるため、対応する箇所には同じ符号を付して詳細な説明を省略する。   Since the other configuration of the circuit verification system according to the third embodiment is the same as the configuration of the circuit verification system according to the first embodiment, the corresponding portions are denoted by the same reference numerals and detailed description thereof is omitted. .

（実施の形態４）
図１２は、本発明の実施の形態４に係る回路検証システムの変換ツール２５が生成した検証用ＲＴＬソースファイル４２に回路構成情報が記述された検証用回路の一例を示す模式図である。実施の形態１及び実施の形態２の場合、ＭＵＸ０〜ＭＵＸ１２７により選択された１２８本の信号を直接的にＦＰＧＡ２の１２８個の出力端子から出力する構成としたが、実施の形態４の場合は、ＭＵＸ０〜１２７により選択された信号を一時的にメモリ４１５に記憶する構成である。 (Embodiment 4)
FIG. 12 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in the verification RTL source file 42 generated by the conversion tool 25 of the circuit verification system according to the fourth embodiment of the present invention. In the case of the first embodiment and the second embodiment, 128 signals selected by the MUX0 to MUX127 are directly output from the 128 output terminals of the FPGA 2, but in the case of the fourth embodiment, In this configuration, the signals selected by the MUX0 to 127 are temporarily stored in the memory 415.

変換ツール２５は、設計者が予め用意したＲＴＬソースファイル４０及び観測信号設定ファイル４１を読み込んで取得し、ＲＴＬソースファイル４０に回路構成情報が記載された被検証回路にＭＵＸ０〜ＭＵＸ１２７及び制御レジスタ１１０を追加すると共に、メモリ４１５を追加するようにしてある。メモリ４１５は、ＦＰＧＡ２の出力端子と共に被検証回路の内部信号を外部に出力するための本発明の出力手段をなし、ＭＵＸ０〜ＭＵＸ１２７が出力する１２８本の出力信号の値を記憶するようにしてある。メモリ４１５に記憶された値は、回路検証装置１のＣＰＵ５から読み出すことができるようにしてあり、ＣＰＵ５は読み出した値をメモリ４に記憶するか、又は通信用デバイス６を介してＰＣ２０へ送信するようにしてある。   The conversion tool 25 reads and acquires the RTL source file 40 and the observation signal setting file 41 prepared in advance by the designer, and MUX0 to MUX127 and the control register 110 are added to the circuit to be verified whose circuit configuration information is described in the RTL source file 40. And a memory 415 are added. The memory 415 constitutes the output means of the present invention for outputting the internal signal of the circuit to be verified to the outside together with the output terminal of the FPGA 2, and stores the values of 128 output signals output from the MUX0 to MUX127. . The value stored in the memory 415 can be read from the CPU 5 of the circuit verification device 1, and the CPU 5 stores the read value in the memory 4 or transmits it to the PC 20 via the communication device 6. It is like that.

なお、ＣＰＵ５がメモリ４１５から一度に読み出すデータサイズ、即ちメモリ４１５がＦＰＧＡ２から出力する出力信号の数は、ＭＵＸの数である１２８に等しくする必要はなく、これ以上であっても以下であってもよい。また、実施の形態３のようにパラレル−シリアル変換回路３１５を用いる場合には、メモリ４１５をＭＵＸ０〜ＭＵＸ１２７とパラレル−シリアル変換回路３１５との間、又はパラレル−シリアル変換回路３１５と出力端子との間に設ければよい。   Note that the data size that the CPU 5 reads from the memory 415 at one time, that is, the number of output signals that the memory 415 outputs from the FPGA 2 does not need to be equal to 128, which is the number of MUXs. Also good. When the parallel-serial conversion circuit 315 is used as in the third embodiment, the memory 415 is connected between the MUX0 to MUX127 and the parallel-serial conversion circuit 315 or between the parallel-serial conversion circuit 315 and the output terminal. What is necessary is just to provide in between.

なお、実施の形態４係る回路検証システムのその他の構成は、実施の形態１に係る回路検証システムの構成と同様であるため、対応する箇所には同じ符号を付して詳細な説明を省略する。   In addition, since the other structure of the circuit verification system which concerns on Embodiment 4 is the same as that of the circuit verification system which concerns on Embodiment 1, the same code | symbol is attached | subjected to a corresponding location and detailed description is abbreviate | omitted. .

本発明に係る回路検証システムの構成を示すブロック図である。It is a block diagram which shows the structure of the circuit verification system which concerns on this invention. 本発明に係る回路検証システムにおいてＦＰＧＡへ与える回路構成情報を生成する手順を説明するための模式図である。It is a schematic diagram for demonstrating the procedure which produces | generates the circuit configuration information given to FPGA in the circuit verification system which concerns on this invention. ＲＴＬソースファイルに回路構成情報が記述された被検証回路の一例を示す模式図である。It is a schematic diagram showing an example of a circuit to be verified in which circuit configuration information is described in an RTL source file. 観測信号設定ファイルに記載される観測信号名の一例を示す模式図である。It is a schematic diagram which shows an example of the observation signal name described in an observation signal setting file. 検証用ＲＴＬソースファイルに回路構成情報が記述された検証用回路の一例を示す模式図である。It is a schematic diagram showing an example of a verification circuit in which circuit configuration information is described in a verification RTL source file. 制御情報ファイルに含まれる制御情報の一例を示す模式図である。It is a schematic diagram which shows an example of the control information contained in a control information file. ＦＰＧＡ用ネットリストに回路構成情報が記述された検証用回路の一例を示す模式図である。FIG. 3 is a schematic diagram illustrating an example of a verification circuit in which circuit configuration information is described in an FPGA netlist. 検証ツールによる観測信号の選択画面の一例を示す模式図でありIt is a schematic diagram which shows an example of the selection screen of the observation signal by a verification tool 検証ツールによる観測信号の切り替え処理の手順を示すフローチャートである。It is a flowchart which shows the procedure of the switching process of the observation signal by a verification tool. 本発明の実施の形態２に係る回路検証システムの変換ツールが生成した検証用ＲＴＬソースファイルに回路構成情報が記述された検証用回路の一例を示す模式図である。It is a schematic diagram which shows an example of the verification circuit by which circuit configuration information was described in the verification RTL source file which the conversion tool of the circuit verification system concerning Embodiment 2 of this invention produced | generated. 本発明の実施の形態３に係る回路検証システムの変換ツールが生成した検証用ＲＴＬソースファイルに回路構成情報が記述された検証用回路の一例を示す模式図である。It is a schematic diagram which shows an example of the verification circuit by which circuit structure information was described in the verification RTL source file which the conversion tool of the circuit verification system concerning Embodiment 3 of this invention produced | generated. 本発明の実施の形態４に係る回路検証システムの変換ツールが生成した検証用ＲＴＬソースファイルに回路構成情報が記述された検証用回路の一例を示す模式図である。It is a schematic diagram which shows an example of the verification circuit by which circuit structure information was described in the verification RTL source file which the conversion tool of the circuit verification system concerning Embodiment 4 of this invention produced | generated.

符号の説明Explanation of symbols

１ 回路検証装置
２ ＦＰＧＡ（プログラマブル素子）
３、４ メモリ
５ ＣＰＵ
６ 通信用デバイス
２０ ＰＣ（回路構成情報生成装置、回路構成情報取得手段、生成手段、対応情報取得手段、制御装置、受付手段、更新手段、内部信号取得手段、表示手段）
２１ メモリ
２２ ＣＰＵ
２３ 通信Ｉ／Ｆ（通信手段）
２４ ハードディスク
２５ 変換ツール（回路構成情報生成プログラム）
２６ コンパイルツール
２７ 検証ツール（制御プログラム）
４０ ＲＴＬソースファイル（被検証回路の回路構成情報）
４１ 観測信号設定ファイル（対応情報）
４２ 検証用ＲＴＬソースファイル（検証用回路の回路構成情報）
４３ 制御情報ファイル
４４ ＦＰＧＡ用ネットリスト
１０１、１０２、１０３ 出力端子
１１０ 制御レジスタ（規定情報記憶部）
３１５ パラレル−シリアル変換回路
４１５ メモリ
ＭＵＸ０〜ＭＵＸ１２７ マルチプレクサ（選択回路） DESCRIPTION OF SYMBOLS 1 Circuit verification apparatus 2 FPGA (programmable element)
3, 4 memory 5 CPU
6 communication device 20 PC (circuit configuration information generation device, circuit configuration information acquisition means, generation means, correspondence information acquisition means, control device, reception means, update means, internal signal acquisition means, display means)
21 Memory 22 CPU
23 Communication I / F (communication means)
24 hard disk 25 conversion tool (circuit configuration information generation program)
26 Compile tool 27 Verification tool (control program)
40 RTL source file (circuit configuration information of the circuit to be verified)
41 Observation signal setting file (correspondence information)
42 RTL source file for verification (circuit configuration information of verification circuit)
43 Control Information File 44 FPGA Netlist 101, 102, 103 Output Terminal 110 Control Register (Regulation Information Storage Unit)
315 Parallel-serial conversion circuit 415 Memory MUX0 to MUX127 Multiplexer (selection circuit)

Claims (15)

回路動作を検証する被検証回路のＲＴＬ（Register Transfer Level）ソースファイルを基に、論理回路を構成することが可能なプログラマブル素子に前記被検証回路を構成するための回路構成情報を生成する生成手段を備え、プログラマブル素子及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置にて、前記被検証回路を前記プログラマブル素子に構成して回路動作の検証を行うための回路構成情報を生成する回路構成情報生成装置であって、
前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、
前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得する対応情報取得手段を備え、
前記生成手段は、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成するようにしてあり、
前記対応情報取得手段が取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成する制御情報生成手段を更に備えること
を特徴とする回路構成情報生成装置。 Generating for generating circuits configuration information for configuring based on RTL (Register Transfer Level) source files of the verification circuit for verifying the circuit operation, the circuit being verified programmable element capable of constituting a logic circuit And a circuit verification device having output means for outputting an internal signal of a programmable element and a logic circuit configured in the programmable element to the outside of the programmable element, wherein the circuit to be verified is configured as the programmable element. A circuit configuration information generation device that generates circuit configuration information for verifying circuit operation,
The output means is configured to output one or a plurality of internal signals of the circuit to be verified configured in the programmable element,
An identifier of an internal signal of the circuit to be verified that is output to the outside of the programmable element, and correspondence information acquisition means for acquiring correspondence information associated with an output position by the output means,
The generation means outputs the output from a plurality of internal signals of the circuit to be verified when the number of signals of the internal signal of the circuit to be verified that is output to the outside of the programmable element is larger than the number of signals output by the output means. A regulation circuit that selects a signal of the number of signals output by the means, and a regulation information storage unit that stores regulation information that regulates selection of the selection circuit together with the circuit to be verified, and a regulation stored in the regulation information storage unit The circuit configuration information of the verification circuit configured to be able to change the internal signal output by the output means by updating the information is generated,
Includes correspondence information between the identifier of the internal signals of the corresponding information mapping-information acquiring unit has acquired, defines information to be stored in the definition information storage unit in order to output an internal signal is selected to the selection circuit And further comprising control information generating means for generating control information for controlling switching of an internal signal to be output to the outside of the programmable element by updating the regulation information stored in the regulation information storage unit. Circuit configuration information generation device. ＲＴＬソースファイルに含まれる被検証回路が、階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が、前記被検証回路の最上位階層でない回路ブロックの内部信号である場合に、
前記生成手段は、前記内部信号を最上位階層の回路ブロックから出力して前記選択回路に入力する構成の検証用回路の回路構成情報を生成する請求項１に記載の回路構成情報生成装置。 The circuit to be verified included in the RTL source file has a circuit structure in which a plurality of circuit blocks are hierarchically provided, and the internal signal related to the identifier included in the correspondence information is the highest layer of the circuit to be verified Is an internal signal of a circuit block that is not
2. The circuit configuration information generation device according to claim 1, wherein the generation unit generates circuit configuration information of a verification circuit configured to output the internal signal from a circuit block of the highest hierarchy and input the internal signal to the selection circuit. ＲＴＬソースファイルに含まれる被検証回路が、階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が、前記被検証回路の最上位階層でない回路ブロックの内部信号である場合に、
前記対応情報に含まれる内部信号の識別子は、
各回路ブロックを一意的に識別することができ、最上位階層の回路ブロックから前記内部信号を有する回路ブロックまでの各回路ブロックにそれぞれ付された複数の識別子と、
前記内部信号を有する回路ブロック内にて前記内部信号を識別する識別子と
の組み合わせで識別するようにしてある請求項１又は請求項２に記載の回路構成情報生成装置。 The circuit to be verified included in the RTL source file has a circuit structure in which a plurality of circuit blocks are hierarchically provided, and the internal signal related to the identifier included in the correspondence information is the highest layer of the circuit to be verified Is an internal signal of a circuit block that is not
The identifier of the internal signal included in the correspondence information is
Each circuit block can be uniquely identified, and a plurality of identifiers attached to each circuit block from the highest level circuit block to the circuit block having the internal signal,
3. The circuit configuration information generation device according to claim 1, wherein the circuit configuration information generation device is identified by a combination with an identifier for identifying the internal signal in a circuit block having the internal signal. 前記出力手段は、前記選択回路が選択した複数の内部信号を前記プログラマブル素子に設けられた複数の出力端子からパラレル出力するようにしてあり、
前記対応情報に含まれる前記出力位置は、複数の前記出力端子にそれぞれ対応付けられた番号である請求項１乃至請求項３のいずれか１つに記載の回路構成情報生成装置。 The output means outputs a plurality of internal signals selected by the selection circuit in parallel from a plurality of output terminals provided in the programmable element,
4. The circuit configuration information generation device according to claim 1, wherein the output position included in the correspondence information is a number associated with each of the plurality of output terminals. 5. 前記出力手段は、前記選択回路が選択した複数の内部信号を前記プログラマブル素子に設けられた出力端子からシリアル出力するようにしてあり、
前記対応情報に含まれる前記出力位置は、シリアル出力を行う際の出力順位に対応付けられた番号である請求項１乃至請求項３のいずれか１つに記載の回路構成情報生成装置。 The output means serially outputs a plurality of internal signals selected by the selection circuit from an output terminal provided in the programmable element,
The circuit configuration information generation device according to any one of claims 1 to 3, wherein the output position included in the correspondence information is a number associated with an output order when serial output is performed. 前記生成手段は、前記選択回路が選択した信号を記憶する選択信号記憶部を更に含む検証用回路の回路構成情報を生成するようにしてあり、
前記出力手段は、前記選択信号記憶部に記憶された信号を出力するようにしてある請求項１乃至請求項５のいずれか１つに記載の回路構成情報生成装置。 The generation means generates circuit configuration information of a verification circuit further including a selection signal storage unit that stores a signal selected by the selection circuit,
6. The circuit configuration information generation device according to claim 1, wherein the output unit outputs a signal stored in the selection signal storage unit. 請求項１乃至請求項６のいずれか１つに記載の回路構成情報生成装置が生成した回路構成情報の回路が前記プログラマブル素子に構成された回路検証装置の動作を制御する制御装置であって、
前記回路検証装置との間で通信を行う通信手段と、
前記プログラマブル素子に構成された被検証回路の複数の内部信号から、外部に出力する内部信号の選択を受け付ける受付手段と、
該受付手段が受け付けた選択に応じて、前記プログラマブル素子に構成された規定情報記憶部に記憶された規定情報を前記通信手段を介して更新する更新手段と
を備えることを特徴とする制御装置。 A circuit configuration information generated by the circuit configuration information generation device according to any one of claims 1 to 6, wherein the circuit configuration information circuit is a control device that controls the operation of the circuit verification device configured in the programmable element,
A communication means for communicating with the circuit verification device;
Accepting means for receiving selection of an internal signal to be output to the outside from a plurality of internal signals of a circuit to be verified configured in the programmable element;
A control device comprising: an updating unit that updates the regulation information stored in the regulation information storage unit configured in the programmable element via the communication unit in accordance with the selection accepted by the acceptance unit. 前記出力手段が出力した内部信号を、前記通信手段を介して取得する内部信号取得手段を備える請求項７に記載の制御装置。   The control device according to claim 7, further comprising an internal signal acquisition unit that acquires the internal signal output by the output unit via the communication unit. 前記回路構成情報生成装置が取得した前記対応情報に含まれる被検証回路の内部信号の識別子を表示する表示手段を備え、
前記受付手段は、前記表示手段により表示された識別子から一又は複数の内部信号の選択を受け付けるようにしてある請求項７又は請求項８に記載の制御装置。 A display unit for displaying an identifier of an internal signal of the circuit to be verified included in the correspondence information acquired by the circuit configuration information generation device;
The control device according to claim 7 or 8, wherein the reception unit is configured to receive selection of one or a plurality of internal signals from the identifier displayed by the display unit. 論理回路を構成することが可能なプログラマブル素子、及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置と、
請求項１乃至請求項６のいずれか１つに記載の回路構成情報生成装置と、
請求項７乃至請求項９のいずれか１つに記載の制御装置と
を備え、
前記回路構成情報生成装置が生成した回路構成情報に係る回路を、前記回路検証装置の前記プログラマブル素子に構成し、前記制御装置により前記回路検証装置の動作を制御して回路の動作検証を行うようにしてあることを特徴とする回路検証システム。 A circuit verification apparatus having a programmable element capable of configuring a logic circuit, and an output means for outputting an internal signal of the logic circuit configured in the programmable element to the outside of the programmable element;
The circuit configuration information generation device according to any one of claims 1 to 6,
A control device according to any one of claims 7 to 9, and
The circuit related to the circuit configuration information generated by the circuit configuration information generation device is configured in the programmable element of the circuit verification device, and the operation of the circuit verification device is controlled by the control device to perform circuit operation verification. A circuit verification system characterized by that. 論理回路を構成することが可能なプログラマブル素子と、該プログラマブル素子に構成された回路の内部信号を該プログラマブル素子の外部に出力する出力手段とを備える回路検証装置を用いて、被検証回路を前記プログラマブル素子に構成し、該被検証回路の回路動作を検証する回路検証方法であって、
前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、
前記被検証回路のＲＴＬソースファイルを取得し、
前記出力手段により前記プログラマブル素子の外部に出力させる前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得し、
前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成し、
取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成し、
前記検証用回路を前記プログラマブル素子に構成し、前記制御情報に基づいて規定情報の更新を行って、前記被検証回路の回路動作を検証すること
を特徴とする回路検証方法。 A circuit verification apparatus comprising: a programmable element capable of configuring a logic circuit; and an output unit that outputs an internal signal of the circuit configured in the programmable element to the outside of the programmable element. A circuit verification method for configuring a programmable element and verifying the circuit operation of the circuit to be verified,
The output means is configured to output one or a plurality of internal signals of the circuit to be verified configured in the programmable element,
Obtain an RTL source file of the circuit to be verified,
An identifier of an internal signal of the circuit to be verified to be output to the outside of the programmable element by the output means, and correspondence information associated with an output position by the output means;
A signal output from the plurality of internal signals of the circuit to be verified when the number of signals of the internal signal of the circuit to be verified output to the outside of the programmable element is larger than the number of signals output from the output means. Including a selection circuit that selects a number of signals and a regulation information storage unit that stores regulation information that regulates selection of the selection circuit together with the circuit to be verified, and updates the regulation information stored in the regulation information storage unit To generate circuit configuration information of a verification circuit configured to be able to change the internal signal output by the output means,
Includes an identifier of the internal signals of the acquired correspondence information, the correspondence information of the prescribed information to be stored in the definition information storage unit in order to output to select the internal signal to said selection circuit, wherein the specification information storage unit Generating control information for controlling the switching of the internal signal to be output to the outside of the programmable element by updating the regulation information stored in
A circuit verification method comprising: configuring the verification circuit as the programmable element, updating regulation information based on the control information, and verifying a circuit operation of the circuit to be verified. 前記被検証回路が階層的に複数の回路ブロックが設けられた回路構造であり、且つ、前記対応情報に含まれる識別子に係る内部信号が最上位階層でない回路ブロックの内部信号の場合に、
前記内部信号を最上位階層の回路ブロックから出力して前記選択回路に入力する構成の検証用回路の回路構成情報を生成する請求項１１に記載の回路検証方法。 In the case where the circuit to be verified has a circuit structure in which a plurality of circuit blocks are provided hierarchically, and the internal signal related to the identifier included in the correspondence information is an internal signal of a circuit block that is not the highest hierarchy,
12. The circuit verification method according to claim 11, wherein circuit configuration information of a verification circuit configured to output the internal signal from a circuit block at the highest hierarchy and input the internal signal to the selection circuit is generated. 前記対応情報に含まれる内部信号の識別子から、外部に出力する内部信号の選択を受け付け、
受け付けた選択に応じて、前記プログラマブル素子に構成された前記規定情報記憶部に記憶された規定情報を更新して、
受け付けた選択に応じた内部信号を前記出力手段により出力させる請求項１１又は請求項１２に記載の回路検証方法。 From the identifier of the internal signal included in the correspondence information, accept selection of the internal signal to be output to the outside,
In accordance with the accepted selection, update the regulation information stored in the regulation information storage unit configured in the programmable element,
The circuit verification method according to claim 11 or 12, wherein the output means outputs an internal signal corresponding to the accepted selection. コンピュータに、回路動作を検証する被検証回路のＲＴＬソースファイルを基に、論理回路を構成することが可能なプログラマブル素子に前記被検証回路を構成するための回路構成情報を生成させるステップを含み、プログラマブル素子及び該プログラマブル素子に構成された論理回路の内部信号を該プログラマブル素子の外部に出力する出力手段を有する回路検証装置にて、前記被検証回路を前記プログラマブル素子に構成して回路動作の検証を行うための回路構成情報を生成させる回路構成情報生成プログラムであって、
前記出力手段は、前記プログラマブル素子に構成された前記被検証回路の一又は複数の内部信号を出力することができるようにしてあり、
前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の識別子、及び前記出力手段による出力位置が対応付けられた対応情報を取得させるステップを含み、
前記回路構成情報を生成させるステップにて、前記プログラマブル素子の外部に出力する前記被検証回路の内部信号の信号数が、前記出力手段の出力する信号数より多い場合に、前記被検証回路の複数の内部信号から前記出力手段が出力する信号数の信号を選択する選択回路、及び該選択回路の選択を規定する規定情報を記憶する規定情報記憶部を前記被検証回路と共に含み、前記規定情報記憶部に記憶された規定情報を更新することによって前記出力手段が出力する内部信号を変更することが可能なように構成された検証用回路の回路構成情報を生成させ、
取得した対応情報の内部信号の識別子と、該内部信号を前記選択回路に選択させて出力させるために前記規定情報記憶部に記憶すべき規定情報との対応情報を含み、前記規定情報記憶部に記憶された規定情報を更新して前記プログラマブル素子の外部へ出力する内部信号の切り替えを制御するための制御情報を生成させるステップを更に含むこと
を特徴とする回路構成情報生成プログラム。 The computer includes the step of generating the circuits configuration information for configuring based on RTL source files of the verification circuit for verifying the circuit operation, the circuit being verified programmable element capable of constituting a logic circuit In a circuit verification device having an output means for outputting an internal signal of a programmable element and a logic circuit configured to the programmable element to the outside of the programmable element, the circuit to be verified is configured to be the programmable element by performing circuit operation. A circuit configuration information generation program for generating circuit configuration information for verification,
The output means is configured to output one or a plurality of internal signals of the circuit to be verified configured in the programmable element,
Including an identifier of an internal signal of the circuit to be verified to be output to the outside of the programmable element, and a correspondence information associated with an output position by the output unit,
At step of generating a pre Machinery path configuration information, wherein when the number of signals of the internal signal of the circuit to be verified to be output to the outside of the programmable element is greater than the number of signals output by the output means, the circuit to be verified A selection circuit that selects a signal of the number of signals output from the output means from a plurality of internal signals, and a regulation information storage unit that stores regulation information that regulates selection of the selection circuit, together with the circuit to be verified, Generating circuit configuration information of a verification circuit configured to be able to change the internal signal output by the output means by updating the regulation information stored in the information storage unit;
Includes an identifier of the internal signals of the acquired correspondence information, the correspondence information of the prescribed information to be stored in the definition information storage unit in order to output to select the internal signal to said selection circuit, wherein the specification information storage unit A circuit configuration information generation program further comprising the step of generating control information for controlling switching of an internal signal to be output to the outside of the programmable element by updating the regulation information stored in the program. 請求項１４に記載の回路構成情報生成プログラムがコンピュータに生成させた回路構成情報の回路を前記プログラマブル素子に構成した回路検証装置の動作を、コンピュータに制御させる制御プログラムであって、
コンピュータに、
前記プログラマブル素子に構成された被検証回路の複数の内部信号から、外部に出力する内部信号の選択を受け付けさせるステップと、
受け付けた選択に応じて、前記プログラマブル素子に構成された規定情報記憶部に記憶された規定情報を更新させるステップと
を含むことを特徴とする制御プログラム。 A control program for causing a computer to control the operation of a circuit verification device configured to configure the programmable element in the circuit configuration information generated by the circuit configuration information generation program according to claim 14.
On the computer,
Receiving a selection of internal signals to be output to the outside from a plurality of internal signals of a circuit to be verified configured in the programmable element;
Updating the regulation information stored in the regulation information storage unit configured in the programmable element in accordance with the accepted selection.
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