JP4573328B2

JP4573328B2 - Semiconductor device, semiconductor design apparatus and semiconductor design method

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Publication number: JP4573328B2
Application number: JP2005141133A
Authority: JP
Inventors: 修小早川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-05-13
Filing date: 2005-05-13
Publication date: 2010-11-04
Anticipated expiration: 2025-05-13
Also published as: JP2006318266A

Description

本発明は、半導体デバイス、半導体設計装置および半導体設計方法に関し、特にＰＬＤ（Programmable Logic Device）の設計装置、ＰＬＤの設計方法およびその設計装置で設計されるＰＬＤに関する。 The present invention relates to a semiconductor device, a semiconductor design apparatus, and a semiconductor design method, and more particularly to a PLD (Programmable Logic Device) design apparatus, a PLD design method, and a PLD designed by the design apparatus.

ユーザが任意に論理を書き込むことにより、ユーザ側で様々なランダム・ロジック回路を実現できる半導体デバイスを総称してＰＬＤ（Programmable Logic Device）と呼び、近年、急速に大規模化し、有力なＡＳＩＣ開発手法として認知されつつある。特に、ここ数年においては、新しいＰＬＤとして、ＦＰＧＡ（Field Programmable Gate Array）が開発され、広く普及してきている。ＦＰＧＡは、セルベースＩＣなどのセミカスタムＬＳＩとは異なり、チップの製造後、ユーザがプログラムして使用するものである。 Semiconductor devices that can implement various random logic circuits on the user's side by arbitrarily writing logic are called PLDs (Programmable Logic Devices). In recent years, they have rapidly become large-scale and have a powerful ASIC development method. It is being recognized as. In particular, in recent years, an FPGA (Field Programmable Gate Array) has been developed and widely spread as a new PLD. Unlike semi-custom LSIs such as cell-based ICs, FPGAs are programmed and used by the user after chip manufacture.

ＦＰＧＡを採用する半導体デバイス（以下、ＦＰＧＡデバイスと呼ぶ）を開発する場合、そのデバイスは複数の工程を経て開発される。工程は一般的には、システム仕様に基づいて論理回路を設計する論理設計工程と、設計された論理回路からネットリスト（回路の接続状態を表現したデータ）を生成する論理合成工程と、ネットリストに基づいてロジックセルの配置・配線処理を行う配置・配線工程と、実際のデバイスにプログラミングを行うプログラミング工程とがある。 When developing a semiconductor device that employs an FPGA (hereinafter referred to as an FPGA device), the device is developed through a plurality of steps. The process generally includes a logic design process for designing a logic circuit based on a system specification, a logic synthesis process for generating a netlist (data expressing circuit connection state) from the designed logic circuit, and a netlist. There are an arrangement / wiring process for performing logic cell arrangement / wiring processing based on the above, and a programming process for programming an actual device.

論理設計工程では、設計した論理回路をテキストエディタなどを用いてＨＤＬ（Hardware Description Language；ハードウェア記述言語）で記述する。論理合成工程では、ＥＤＡ（Electronic Design Automation：半導体設計向け電子設計自動化ソフトウェア）ツール（例えば、論理合成ツール）を用いて、ＨＤＬで記述された回路情報に基づいてネットリストを生成する。配置・配線工程において、作成されたネットリストに基づいて、ＥＤＡツール（例えば配置・配線ツール）を用いて、配置・配線処理が行われる。ＦＰＧＡには、基本論理機能を提供する論理素子が、予め多数配置されている。配置・配線工程において、ＥＤＡツールは、ロジックセルをその論理素子にマッピングする。さらに、マッピングされたセル間の配線を行う。この配置・配線処理が完了した後、配線遅延などを検証するシミュレーションを行い、動作タイミングなどの検証を行う。動作検証により設計された回路が仕様を満たすと判断された場合、プログラミング工程において、実デバイスに回路情報が入力される。この工程で実際のＦＰＧＡデバイスが形成される。 In the logic design process, the designed logic circuit is described in HDL (Hardware Description Language) using a text editor or the like. In the logic synthesis process, an EDA (Electronic Design Automation: electronic design automation software for semiconductor design) tool (for example, a logic synthesis tool) is used to generate a netlist based on circuit information described in HDL. In the placement / wiring process, placement / wiring processing is performed using an EDA tool (for example, placement / wiring tool) based on the created netlist. In the FPGA, a large number of logic elements that provide basic logic functions are arranged in advance. In the placement / wiring process, the EDA tool maps a logic cell to its logic element. Further, wiring between the mapped cells is performed. After the placement / wiring process is completed, a simulation for verifying the wiring delay is performed, and the operation timing is verified. When it is determined that the circuit designed by the operation verification satisfies the specifications, circuit information is input to the actual device in the programming process. In this process, an actual FPGA device is formed.

上述したように、ＦＰＧＡは、基本論理機能をもつ論理素子を備えている。ユーザは、その論理素子を複数組み合わせて、ランダム・ロジックを実現することができる。ユーザによるプログラミングが行われた後、そのプログラムの書き換え作業が必要になる場合がある。そのような場合に内部レジスタの書き換えを行うことでプログラムを書き換える技術が知られている（例えば、特許文献１参照。）。 As described above, the FPGA includes a logic element having a basic logic function. The user can realize random logic by combining a plurality of the logic elements. After programming by the user, it may be necessary to rewrite the program. In such a case, a technique for rewriting a program by rewriting an internal register is known (for example, see Patent Document 1).

従来、ＦＰＧＡ内部レジスタの書き換え機能を実現するには、例えば、ハードウェアエミュレータでは、ＨＤＬによって記述される回路を、論理を追加した専用ＦＦにマッピングした後に、ＦＰＧＡプリミティブ（”白紙”状態のＦＰＧＡ）にマッピングしている。また、書き換え対象のＦＰＧＡとは別に、書き換え用の制御ＣＰＵを構成した場合、デバッグ対象のＦＰＧＡのレジスタを、その制御ＣＰＵを用いて読み書きすることで書き換えを実行している。 Conventionally, in order to realize a function of rewriting an FPGA internal register, for example, in a hardware emulator, a circuit described in HDL is mapped to a dedicated FF to which logic is added, and then an FPGA primitive (an FPGA in a “blank” state) Is mapped. When a rewrite control CPU is configured separately from the rewrite target FPGA, the rewrite is executed by reading and writing the debug target FPGA register using the control CPU.

特開平３−２０１１４１号公報JP-A-3-2011141

上述したように、レジスタ書き換えの用の専用のハードウェアを追加することで、レジスタの書き換えが可能なＦＰＧＡデバイスを構成することができるが、専用のハードウェアの追加は、ＦＰＧＡ回路規模の増大につながっている。 As described above, an FPGA device capable of register rewriting can be configured by adding dedicated hardware for register rewriting, but the addition of dedicated hardware increases the scale of the FPGA circuit. linked.

また、ＦＰＧＡは、セルベースＩＣなどのセミカスタムＬＳＩと比べ開発期間が短いこと、標準品であるため少量生産用途に向いていること、特に多額の初期費用（マスク設計・製作費等）が不要であることがメリットである。しかしながら、一般的に、生産数量が多くなるとＦＰＧＡよりセミカスタムＬＳＩの方がゲートあたりの単価のうえで有利となる。したがって、製品機器の生産数量の増加に伴って、ＦＰＧＡに変えてセルベースＩＣなどのセミカスタムＬＳＩで搭載する半導体デバイスを構成することで、製品機器のコストを削減することができる。また、ＡＳＩＣ（例えばセルベースＩＣ）の開発において、開発プロセスにおけるプロトタイピングにＦＰＧＡを用いて開発を進める場合がある。 FPGAs have a shorter development period than semi-custom LSIs such as cell-based ICs, and are standard products, making them suitable for low-volume production applications. Especially, there is no need for large initial costs (mask design / manufacturing costs, etc.) It is a merit. However, generally, when the production quantity increases, the semi-custom LSI is more advantageous in terms of unit price per gate than the FPGA. Therefore, as the production quantity of the product equipment increases, the cost of the product equipment can be reduced by configuring a semiconductor device mounted with a semi-custom LSI such as a cell-based IC instead of the FPGA. Further, in the development of an ASIC (for example, a cell-based IC), development may be advanced using FPGA for prototyping in the development process.

このように、ＦＰＧＡで構成していた半導体デバイスをセミカスタムＬＳＩで構成する場合や、プロトタイピングにＦＰＧＡを用いて開発を行う場合に、セミカスタムＬＳＩへ実装する回路構成と、ＦＰＧＡ実装時に実現していた回路構成との差分が大きいと、相互の回路で等価性が保たれず、ＦＰＧＡでは正常動作していた回路がセルベースＩＣでは不安定になってしまう場合がある。 As described above, when a semiconductor device configured with an FPGA is configured with a semi-custom LSI, or when development is performed using an FPGA for prototyping, the circuit configuration to be mounted on the semi-custom LSI and the implementation at the time of FPGA mounting are realized. If there is a large difference from the circuit configuration that has been used, the equivalence between the circuits cannot be maintained, and a circuit that normally operates in the FPGA may become unstable in the cell-based IC.

本発明が解決しようとする課題は、ＦＰＧＡデバイスによって実現される回路を、セミカスタムＬＳＩで構成するときに、相互の回路間における等価性を保つことができる回路構成を有するＦＰＧＡデバイス、および、そのＦＰＧＡデバイスを設計することができるＥＤＡを提供することにある。 The problem to be solved by the present invention is an FPGA device having a circuit configuration capable of maintaining equivalence between circuits when a circuit realized by the FPGA device is configured by a semi-custom LSI, and the It is to provide an EDA capable of designing an FPGA device.

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 The means for solving the problem will be described below using the numbers used in [Best Mode for Carrying Out the Invention]. These numbers are added to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

上記課題を解決するために、ユーザが任意に論理を書き込むことにより所定のロジック回路を構成する半導体（ＦＰＧＡ）の設計を支援するプログラムを以下のように構成する。そのプログラムは、
［ａ］回路設計ＥＤＡ（Electronic Design Automation）が、半導体デバイスの論理設計モデルに基づいて第１ＲＴＬ（Resister Transfer Level）記述モデルを生成するステップと、
［ｂ］回路変更ＥＤＡが、前記第１ＲＴＬ記述モデルを第２ＲＴＬ記述モデルに変換するステップと、
［ｃ］論理合成ツールが、前記第２ＲＴＬ記述モデルをＦＰＧＡプリミティブにマッピングするステップ
を具備する方法をコンピュータに実行させるためのプログラムであることが好ましい。 In order to solve the above problems, a program for supporting the design of a semiconductor (FPGA) that constitutes a predetermined logic circuit by arbitrarily writing logic by a user is configured as follows. The program is
[A] a step in which a circuit design EDA (Electronic Design Automation) generates a first RTL (Resister Transfer Level) description model based on a logic design model of a semiconductor device;
[B] a circuit change EDA converting the first RTL description model into a second RTL description model;
[C] Preferably, the logic synthesis tool is a program for causing a computer to execute a method including the step of mapping the second RTL description model to an FPGA primitive.

ここで、そのプログラムにおいて、前記［ａ］ステップは、前記半導体デバイスの内部の記憶回路を特定し、前記記憶回路のリセット回路を構成して前記第１ＲＴＬ記述モデルを生成するステップを含むものであることが好ましい。
また、前記［ｂ］ステップは、前記第１ＲＴＬ記述モデルに、前記記憶回路の書き換え値を受ける書き換え値入力端と、前記記憶回路が保持する値を受ける記憶値供給端とを生成するステップを含むものであることが好ましい。
さらに、前記［ｃ］ステップは、前記第２ＲＴＬ記述モデルに基づいて、論理合成を実行してＦＰＧＡ用ネットリストを生成し、前記ＦＰＧＡ用ネットリストに基づいてマッピングを実行するステップを含むものであることがこのましい。これらのステップを具備する方法をコンピュータに実行させる。
さらに、前記［ｂ］ステップは、外部から供給される前記書き換え値を受ける第１端子と、前記記憶値供給端に接続される第２端子と、前記第１端子と前記第２端子との一方を介して供給される値を前記書き換え値入力端に提供するスイッチとを備える書き換え回路モデルを生成するステップと、前記スイッチの出力端と前記書き換え値入力端とを接続して前記第２ＲＴＬ記述モデルを生成するステップを含むものであっても良い。 Here, in the program, the step [a] includes a step of specifying a storage circuit in the semiconductor device, forming a reset circuit of the storage circuit, and generating the first RTL description model. preferable.
The step [b] includes a step of generating, in the first RTL description model, a rewrite value input terminal for receiving a rewrite value of the memory circuit and a memory value supply terminal for receiving a value held by the memory circuit. It is preferable.
Further, the step [c] includes a step of executing logic synthesis based on the second RTL description model to generate an FPGA netlist, and executing mapping based on the FPGA netlist. This is true. A computer is caused to execute a method including these steps.
Further, the [b] step includes one of a first terminal that receives the rewritten value supplied from the outside, a second terminal connected to the stored value supply terminal, and the first terminal and the second terminal. Generating a rewrite circuit model comprising a switch for providing a value supplied via the rewrite value input terminal, and connecting the output terminal of the switch and the rewrite value input terminal to the second RTL description model May be included.

書き換え回路（３１）は、デバッグ時には、第１端子から供給される書き換え値を記憶回路（レジスタ）側に供給する。また、書き換えを行なわない記憶回路がある場合には、スイッチ（３１）の接続を切り替えて、記憶回路の出力が再び同じ記憶回路に戻るような閉回路（３６→３７→４２→４１）を構成することで、記憶回路の値を保持し続ける。また、デバッグが完了した後は、デバッグ時に供給していた書き換え値に変えてリセット値を供給することで、通常のリセット回路として作用させる。 The rewrite circuit (31) supplies the rewrite value supplied from the first terminal to the memory circuit (register) side during debugging. When there is a memory circuit that is not rewritten, the closed circuit (36 → 37 → 42 → 41) is configured so that the connection of the switch (31) is switched and the output of the memory circuit returns to the same memory circuit again. As a result, the value of the memory circuit is kept. In addition, after the debugging is completed, a reset value is supplied instead of the rewritten value supplied at the time of debugging, so that the circuit operates as a normal reset circuit.

本発明によると、ＦＰＧＡで構成された回路を、セルベースＩＣなどのセミカスタムＬＳＩで構成するときに、回路の等価性を保つことができるＦＰＧＡデバイス、および、そのＦＰＧＡデバイスを生成するＥＤＡを提供することが可能になる。 According to the present invention, there is provided an FPGA device capable of maintaining circuit equivalence when a circuit configured with an FPGA is configured with a semi-custom LSI such as a cell-based IC, and an EDA for generating the FPGA device. It becomes possible to do.

以下に、図面を参照して本発明を実施の形態について説明を行う。以下の実施の形態において、ＲＴＬ（Resister Transfer Level：回路をフリップフロップ＋組み合わせ論理回路で表現したレベル）記述で回路構成（回路モデル）が記述され、開発対象の回路を実装する半導体デバイスがＦＰＧＡである場合を例示して説明を行う。また、本実施の形態において、ＦＰＧＡとの等価性が要求されるセミカスタムＬＳＩがセルベースＩＣであるものとして説明を行う。 Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, a circuit configuration (circuit model) is described in RTL (Resister Transfer Level: a level in which a circuit is expressed by a flip-flop + combinational logic circuit), and a semiconductor device on which a circuit to be developed is mounted is an FPGA. A case will be described as an example. In the present embodiment, a description will be given assuming that a semi-custom LSI that requires equivalence with an FPGA is a cell-based IC.

図１は、本発明の半導体開発手法の概要を示すブロック図である。図１（ａ）は、本発明の半導体開発手法の概要を示し、図１（ｂ）は、本願発明との比較のために従来の半導体開発手法の概要を示している。 FIG. 1 is a block diagram showing an outline of the semiconductor development method of the present invention. FIG. 1 (a) shows an outline of a semiconductor development method of the present invention, and FIG. 1 (b) shows an outline of a conventional semiconductor development method for comparison with the present invention.

図１（ａ）を参照すると、本発明による半導体開発では、システム仕様に基づいた論理設計を行い、ＲＴＬ記述によって基本となる論理回路を構成する（以下、基本回路構成と呼ぶ。）。基本回路構成データは、回路変更ＥＤＡに読み込まれ、論理修正処理が実行される。回路変更ＥＤＡは、プログラミング可能なように基本回路構成を修正する。論理修正処理により生成される論理回路（以下、修正後回路構成と呼ぶ）は、論理合成ツールで読み込まれ、ＦＰＧＡ用ネットリストが生成される。生成されたＦＰＧＡ用ネットリストは、ＦＰＧＡ開発ツールに送られ、実デバイスによる回路の形成が行われる。 Referring to FIG. 1A, in semiconductor development according to the present invention, logic design based on system specifications is performed, and a basic logic circuit is configured by RTL description (hereinafter referred to as a basic circuit configuration). The basic circuit configuration data is read into the circuit change EDA, and logic correction processing is executed. The circuit change EDA modifies the basic circuit configuration so that it can be programmed. A logic circuit generated by the logic correction process (hereinafter referred to as a post-correction circuit configuration) is read by a logic synthesis tool, and an FPGA netlist is generated. The generated FPGA netlist is sent to the FPGA development tool, and a circuit is formed by an actual device.

また、図１（ｂ）を参照すると、従来の半導体開発では、レジスタの書き換え機能を実現するための専用ＦＦを用意し、その専用ＦＦにマッピングした後、ＦＰＧＡにマッピングを行っている。ここで、図１（ａ）および図１（ｂ）に示されているように、基本回路構成に対応するセルベースＩＣを構成する場合、セルベースＩＣ用ネットリストを生成する。セルベースＩＣ用ネットリストはレイアウト・ツールに読み込まれ、セルベースＩＣへのレイアウト作業が実行される。 Referring to FIG. 1B, in the conventional semiconductor development, a dedicated FF for realizing a register rewriting function is prepared, mapped to the dedicated FF, and then mapped to the FPGA. Here, as shown in FIGS. 1A and 1B, when a cell-based IC corresponding to the basic circuit configuration is configured, a cell-based IC netlist is generated. The cell-based IC netlist is read by the layout tool, and layout work for the cell-based IC is executed.

前述したように、セルベースＩＣへ実装する回路構成と、ＦＰＧＡデバイスで実現していた回路構成との差分が大きいと、その回路構成をセルベースＩＣへ実装したときに不具合が発生することがある。本実施の形態の半導体開発装置は、上述した回路変更ＥＤＡを備え、その回路変更ＥＤＡが、適切な論理修正処理を実行することで、プログラミング（レジスタの書き換え）が可能な回路を構成している。本実施の形態の詳細な構成、動作に関して以下に説明を行っていく。本実施の形態において、開発対称となる半導体回路は、コンピュータを用いて設計された後、実ＦＰＧＡデバイスへのプログラミングが行われる。 As described above, if the difference between the circuit configuration mounted on the cell base IC and the circuit configuration realized by the FPGA device is large, a problem may occur when the circuit configuration is mounted on the cell base IC. . The semiconductor development apparatus according to the present embodiment includes the circuit change EDA described above, and the circuit change EDA constitutes a circuit capable of programming (register rewriting) by executing an appropriate logic correction process. . The detailed configuration and operation of the present embodiment will be described below. In this embodiment, a semiconductor circuit that is symmetrical to development is designed using a computer, and then programming to an actual FPGA device is performed.

図２は、本実施の形態の半導体設計装置の構成を例示するブロック図である。図２を参照すると、本実施の形態の半導体設計装置は、回路設計コンピュータ１と、回路設計コンピュータ１に情報を入力する入力装置２と、回路設計コンピュータ１から出力される出力データに基づいて情報の出力を行う出力装置３とで構成されている。回路設計コンピュータ１は、半導体デバイスの設計を実行する情報処理装置である。図２に示されているように、回路設計コンピュータ１は、ＣＰＵ４とメモリ５と大容量記憶装置６とを備えて構成され、それらはバス７を介して接続されている。ＣＰＵ４は、各種装置の制御や入出力されるデータの処理を行う演算処理装置である。メモリ５は、ＣＰＵ４が処理するデータを記憶する記憶装置である。大容量記憶装置６は、半導体設計に用いられる各種ツールや半導体設計に用いられるデータを保持する記憶装置である。 FIG. 2 is a block diagram illustrating the configuration of the semiconductor design apparatus of this embodiment. Referring to FIG. 2, the semiconductor design apparatus of the present embodiment includes information based on a circuit design computer 1, an input device 2 for inputting information to the circuit design computer 1, and output data output from the circuit design computer 1. And an output device 3 for performing the output. The circuit design computer 1 is an information processing apparatus that performs design of a semiconductor device. As shown in FIG. 2, the circuit design computer 1 includes a CPU 4, a memory 5, and a mass storage device 6, which are connected via a bus 7. The CPU 4 is an arithmetic processing unit that controls various devices and processes input / output data. The memory 5 is a storage device that stores data processed by the CPU 4. The mass storage device 6 is a storage device that holds various tools used for semiconductor design and data used for semiconductor design.

図２に示されるように、大容量記憶装置６は、ＥＤＡツール群８と、設計データ９と、回路データ記憶領域１０と、ＦＰＧＡ論理素子データ１１と、デバッガプログラム１２とを備えている。ＥＤＡツール群８は、半導体デバイスの開発を支援するコンピュータソフトウェアである。複数のＥＤＡ(Electronic Design Automation)ツールを含んで構成されている。図２を参照すると、ＥＤＡツール群８は、回路変更ＥＤＡ１３と、論理合成ツール１４と、エディタ１５と、回路設計ＥＤＡ１８とを含んでいる。設計データ９は、システムの仕様に基づいて設計される半導体デバイスの設計データである。以下に述べる本実施の形態の基本回路データ１６および修正後回路データ１７は、設計データ９に基づいて生成される。 As shown in FIG. 2, the large-capacity storage device 6 includes an EDA tool group 8, design data 9, a circuit data storage area 10, FPGA logic element data 11, and a debugger program 12. The EDA tool group 8 is computer software that supports development of a semiconductor device. A plurality of EDA (Electronic Design Automation) tools are included. Referring to FIG. 2, the EDA tool group 8 includes a circuit change EDA 13, a logic synthesis tool 14, an editor 15, and a circuit design EDA 18. The design data 9 is design data of a semiconductor device designed based on system specifications. The basic circuit data 16 and the corrected circuit data 17 of the present embodiment described below are generated based on the design data 9.

回路データ記憶領域１０は、基本回路データ１６と、修正後回路データ１７とを保持する記憶領域である。基本回路データ１６は、リセット回路を有するレジスタの回路構成を示すデータである。また、修正後回路データ１７は、その基本回路データ１６に基づいて論理修正を実行した場合に生成される回路構成を示すデータである。ここで、各々の回路構成の詳細は後述するものとする。 The circuit data storage area 10 is a storage area for holding basic circuit data 16 and corrected circuit data 17. The basic circuit data 16 is data indicating a circuit configuration of a register having a reset circuit. The post-correction circuit data 17 is data indicating a circuit configuration generated when a logical correction is executed based on the basic circuit data 16. Here, details of each circuit configuration will be described later.

ＦＰＧＡ論理素子データ１１は、白紙状態のＦＰＧＡが有するゲートの構成を示すデータである。また、デバッガプログラム１２は、ＦＰＧＡデバイスのデバッガ時に使用されるコンピュータソフトウェアである。ここで、上述の回路設計コンピュータ１を用いる場合における、本実施の形態の動作を例示する。 The FPGA logic element data 11 is data indicating the configuration of the gate of the blank-state FPGA. The debugger program 12 is computer software used when the FPGA device is debugged. Here, the operation of the present embodiment when using the circuit design computer 1 described above will be exemplified.

図３は、本実施の形態における、回路設計の全体的な動作を例示するフローチャートである。図３を参照すると、ステップＳ１０１において、システムの仕様に基づいて論理設計が行われる。 FIG. 3 is a flowchart illustrating the overall operation of the circuit design in this embodiment. Referring to FIG. 3, in step S101, logic design is performed based on system specifications.

ステップＳ１０２において、設計された回路の構成をエディタを用いてＲＴＬ記述によって記述することで、仕様に沿った論理回路を構成する。回路設計ＥＤＡ１８は、ＲＴＬ記述で構成される設計データ９から、論理回路を構成しているレジスタを特定する。レジスタを特定した回路設計ＥＤＡは、そのレジスタに保持される値をリセットするためのリセット部を構成し、そのリセット部とレジスタとを接続して基本回路データ１６を生成する。回路変更ＥＤＡ１３は、生成する基本回路データ１６を、回路データ記憶領域１０に格納する。 In step S102, a logic circuit conforming to the specification is configured by describing the configuration of the designed circuit in an RTL description using an editor. The circuit design EDA 18 specifies a register constituting the logic circuit from the design data 9 constituted by the RTL description. The circuit design EDA specifying the register forms a reset unit for resetting a value held in the register, and connects the reset unit and the register to generate basic circuit data 16. The circuit change EDA 13 stores the basic circuit data 16 to be generated in the circuit data storage area 10.

ステップＳ１０３において、回路変更ＥＤＡ１３は回路データ記憶領域１０から基本回路データ１６を読み出す。回路変更ＥＤＡ１３は、読み出した基本回路データ１６に基づいて、その基本回路の論理修正を実行する。ここで、回路変更ＥＤＡ１３が実行する論理修正処理に関する動作の詳細は、後述するものとする。ステップＳ１０４において、回路変更ＥＤＡ１３は、修正後の回路の構成をＲＴＬ記述によって構成し、その修正後回路データ１７として回路データ記憶領域１０に格納する。 In step S103, the circuit change EDA 13 reads the basic circuit data 16 from the circuit data storage area 10. The circuit change EDA 13 executes logic correction of the basic circuit based on the read basic circuit data 16. Here, the details of the operation relating to the logic correction process executed by the circuit change EDA 13 will be described later. In step S <b> 104, the circuit change EDA 13 configures the modified circuit configuration by RTL description, and stores the modified circuit data 17 in the circuit data storage area 10.

ステップＳ１０５において、論理合成ツール１４は、回路データ記憶領域１０から修正後回路データ１７を読み出し、論理合成を実行する。論理合成ツール１４は、ＦＰＧＡ論理素子データに基づいて、読み出した修正後回路データ１７に示される回路をＦＰＧＡプリミティブにマッピングしていく。ステップＳ１０６において、論理合成ツール１４は、マッピング完了に応答してＦＰＧＡ用ネットリストを生成し、そのＦＰＧＡ用ネットリストを大容量記憶装置６に格納する。 In step S105, the logic synthesis tool 14 reads the corrected circuit data 17 from the circuit data storage area 10 and executes logic synthesis. Based on the FPGA logic element data, the logic synthesis tool 14 maps the circuit indicated by the read corrected circuit data 17 to the FPGA primitive. In step S106, the logic synthesis tool 14 generates an FPGA netlist in response to the mapping completion, and stores the FPGA netlist in the mass storage device 6.

ステップＳ１０７において、修正後回路データ１７は、ＦＰＧＡ開発ツール（図示されず）に出力される。修正後回路データ１７が供給されたＦＰＧＡ開発ツールは、その修正後回路データ１７に基づいて実際のＦＰＧＡデバイスにプログラムを書き込み、実デバイスを製造する。 In step S107, the corrected circuit data 17 is output to an FPGA development tool (not shown). The FPGA development tool supplied with the corrected circuit data 17 writes a program to an actual FPGA device based on the corrected circuit data 17 to manufacture an actual device.

以上が、本実施の形態における全体的な構成・動作についての説明である。以下に、上述した論理修正処理に関する詳細な説明を行なう。 The above is the description of the overall configuration and operation in the present embodiment. Hereinafter, a detailed description will be given regarding the above-described logic correction processing.

図４は、上述のフローチャートにおけるステップＳ１０２で生成される基本回路構成を例示する回路図である。図４に示されている基本回路図２１は、ＲＴＬ記述で構成される基本回路データ１６を、回路記号で表示したときの回路図である。基本回路図２１に示されるように、設計データに基づいて生成される半導体デバイスには、複数のレジスタ２２が備えられている。回路変更ＥＤＡ１３は、その複数のレジスタに対応して複数の基本回路２１を生成する。なお、以下の実施の形態において、同一の符号が付されているものは、その構成・動作が同様であるので重複する説明は省略する。 FIG. 4 is a circuit diagram illustrating the basic circuit configuration generated in step S102 in the above-described flowchart. The basic circuit diagram 21 shown in FIG. 4 is a circuit diagram when the basic circuit data 16 composed of the RTL description is displayed with circuit symbols. As shown in the basic circuit diagram 21, a semiconductor device generated based on design data includes a plurality of registers 22. The circuit change EDA 13 generates a plurality of basic circuits 21 corresponding to the plurality of registers. In addition, in the following embodiment, since the structure and operation | movement with the same code | symbol are attached | subjected, the overlapping description is abbreviate | omitted.

図４を参照すると、基本回路２１は、レジスタ２２と、そのレジスタ２２の前段に備えられたセレクタ２３とを含んで構成されている。図４に示されているように、セレクタ２３は、リセット値入力信号線２４と、入力側回路内部論理信号線２５と、リセット入力信号線２６とに接続されている。セレクタ２３から出力される値はレジスタ２２に供給され、レジスタ２２は、供給されるクロックに同期して、記憶している値をレジスタ出力信号線２７を介して出力している。 Referring to FIG. 4, the basic circuit 21 includes a register 22 and a selector 23 provided in the previous stage of the register 22. As shown in FIG. 4, the selector 23 is connected to the reset value input signal line 24, the input side circuit internal logic signal line 25, and the reset input signal line 26. The value output from the selector 23 is supplied to the register 22, and the register 22 outputs the stored value via the register output signal line 27 in synchronization with the supplied clock.

リセット値入力信号線２４には、リセット時にレジスタ２２に入力されるリセット値が供給されている。セレクタ２３は、リセット入力信号線２６から供給されるリセット信号に応答して、リセット値入力信号線２４から供給されるリセット値に基づいてレジスタ２２の値をリセットする。また、図４に示されているように、セレクタ２３は、入力側回路内部論理信号線２５を介して前段の論理回路（図示されず）に接続されている。セレクタ２３は、通常動作に、入力側回路内部論理信号線２５を介して供給される値をレジスタ２２に供給している。 The reset value input signal line 24 is supplied with a reset value input to the register 22 at the time of reset. In response to the reset signal supplied from the reset input signal line 26, the selector 23 resets the value of the register 22 based on the reset value supplied from the reset value input signal line 24. Further, as shown in FIG. 4, the selector 23 is connected to a preceding logic circuit (not shown) via an input side circuit internal logic signal line 25. The selector 23 supplies the register 22 with a value supplied via the input side circuit internal logic signal line 25 in normal operation.

図５は、図３のフローチャートにおけるステップＳ１０３で生成される修正後回路構成を例示するブロック図である。図５に示されている修正後回路２８は、ＲＴＬ記述で構成される修正後回路データ１７を、回路記号で表示している。図５に示されているように、修正後回路２８は、基本回路２１と、その基本回路２１に接続される書き換え回路３１とを含んで構成されている。修正後回路２８に示されるように、基本回路２１は基本回路入力端４１と基本回路出力端４２を備え、両端子を介して書き換え回路３１に接続されている。図５を参照すると、書き換え回路３１は、スイッチ３２を備えて構成されている。スイッチ３２は、基本回路出力端４２と書き換え値入力信号線３３とに接続されている。基本回路出力端４２は、帰還入力信号線３７を介してノード３６に接続され、レジスタ２２から出力される値をスイッチ３２に供給している。 FIG. 5 is a block diagram illustrating the corrected circuit configuration generated in step S103 in the flowchart of FIG. The post-correction circuit 28 shown in FIG. 5 displays the post-correction circuit data 17 composed of RTL descriptions by circuit symbols. As shown in FIG. 5, the corrected circuit 28 includes a basic circuit 21 and a rewrite circuit 31 connected to the basic circuit 21. As shown in the corrected circuit 28, the basic circuit 21 includes a basic circuit input terminal 41 and a basic circuit output terminal 42, and is connected to the rewrite circuit 31 via both terminals. Referring to FIG. 5, the rewriting circuit 31 includes a switch 32. The switch 32 is connected to the basic circuit output terminal 42 and the rewrite value input signal line 33. The basic circuit output terminal 42 is connected to the node 36 via the feedback input signal line 37, and supplies the value output from the register 22 to the switch 32.

図５に示されているように、論理修正によって生成される回路は、切り換え信号線３４から供給される切り換え信号に応答して、スイッチ３２の接続を切り替えている。修正後回路２８に示される回路構成を有するＦＰＧＡデバイスは、書き換え回路３１を介してレジスタ２２の書き換え値を供給することが可能である。また、特定のレジスタ２２に対して、書き換えを実行しない場合には、スイッチ３２に接続を切り替えることで、レジスタ２２の値を保持し続けることが可能である。また、修正後回路２８の構成において、書き換え値入力信号線３３を介してリセット値（ＶＤＤまたはＧＮＤ）を供給することで、リセット動作を実現することができる。 As shown in FIG. 5, the circuit generated by the logic correction switches the connection of the switch 32 in response to the switching signal supplied from the switching signal line 34. The FPGA device having the circuit configuration shown in the corrected circuit 28 can supply the rewrite value of the register 22 via the rewrite circuit 31. When rewriting is not performed on a specific register 22, the value of the register 22 can be held by switching the connection to the switch 32. Further, in the configuration of the corrected circuit 28, a reset operation can be realized by supplying a reset value (VDD or GND) via the rewrite value input signal line 33.

図６は、上述した論理修正の動作（修正後回路２８を生成する動作）の詳細を例示するフローチャートである。図６を参照すると、ステップＳ２０１において、回路変更ＥＤＡ１３は基本回路データ１６の読み出しを実行する。ステップＳ２０２において、回路変更ＥＤＡ１３はリセット端子情報の入力を要求する。設計者は、その要求に応答してリセット部に接続されるリセット端子の名前をリセット端子情報として入力装置２から入力する。回路変更ＥＤＡ１３は、入力されたリセット端子情報に基づいてリセット端子を特定する。回路変更ＥＤＡ１３は、そのリセット端子に接続されるセレクタ２３およびその後段のレジスタ２２を認識することで基本回路２１を特定する。 FIG. 6 is a flowchart illustrating details of the above-described logic correction operation (operation for generating the corrected circuit 28). Referring to FIG. 6, in step S <b> 201, the circuit change EDA 13 executes reading of the basic circuit data 16. In step S202, the circuit change EDA 13 requests input of reset terminal information. In response to the request, the designer inputs the name of the reset terminal connected to the reset unit from the input device 2 as reset terminal information. The circuit change EDA 13 specifies a reset terminal based on the input reset terminal information. The circuit change EDA 13 identifies the basic circuit 21 by recognizing the selector 23 connected to the reset terminal and the subsequent register 22.

ステップＳ２０３において、回路変更ＥＤＡ１３は、特定した基本回路２１の構成と基本回路データ１６に基づいて、基本回路２１に含まれるレジスタ２２の出力端を特定する。ステップＳ２０４において、回路変更ＥＤＡ１３は、レジスタ２２の出力端の特定に応答して基本回路出力端４２を特定しノード３６から帰還入力信号線３７を介して基本回路出力端４２に接続する経路を生成する。また、回路変更ＥＤＡ１３は、特定した基本回路２１の構成と基本回路データ１６に基づいて、基本回路２１に含まれるリセット値入力信号線２６を特定する。回路変更ＥＤＡは、そのリセット値入力信号線２６に対応する基本回路入力端４１を生成し、基本回路入力端４１に接続されるリセット値入力信号線２６を書き換え値供給線３５として特定する。 In step S <b> 203, the circuit change EDA 13 specifies the output terminal of the register 22 included in the basic circuit 21 based on the specified configuration of the basic circuit 21 and the basic circuit data 16. In step S204, the circuit change EDA 13 specifies the basic circuit output terminal 42 in response to the specification of the output terminal of the register 22, and generates a path connecting from the node 36 to the basic circuit output terminal 42 via the feedback input signal line 37. To do. The circuit change EDA 13 specifies the reset value input signal line 26 included in the basic circuit 21 based on the specified configuration of the basic circuit 21 and the basic circuit data 16. The circuit change EDA generates a basic circuit input terminal 41 corresponding to the reset value input signal line 26 and specifies the reset value input signal line 26 connected to the basic circuit input terminal 41 as the rewrite value supply line 35.

ステップＳ２０５において、回路変更ＥＤＡ１３は、基本回路入力端４１および基本回路出力端４２の特定に応答して、回路設計コンピュータ１に備えられたデータ格納領域から書き換え回路３１に対応するデータを抽出する。回路変更ＥＤＡ１３は、そのデータに基づいて基本回路データ１６に書き換え回路３１に対応するＲＴＬ記述を追加して修正後回路２８を構成する。また、回路変更ＥＤＡ１３は、デバイス製造時に書き換え値が供給される入力ピン（図示されず）に接続される書き換え値入力信号線３３を特定する。そして、回路変更ＥＤＡ１３は、そのスイッチ３２の第１の入力端と書き換え値入力信号線３３とを接続し、第２の入力端と基本回路出力端４２とを接続し、さらに、スイッチ３２の出力端と基本回路入力端４１とを接続した修正後回路２８を構成する。回路変更ＥＤＡ１３は、この修正後回路２８に対応するＲＴＬ記述を修正後回路データ１７として出力する。 In step S205, the circuit change EDA 13 extracts data corresponding to the rewrite circuit 31 from the data storage area provided in the circuit design computer 1 in response to the specification of the basic circuit input terminal 41 and the basic circuit output terminal 42. The circuit change EDA 13 configures the corrected circuit 28 by adding the RTL description corresponding to the rewrite circuit 31 to the basic circuit data 16 based on the data. Further, the circuit change EDA 13 specifies a rewrite value input signal line 33 connected to an input pin (not shown) to which a rewrite value is supplied at the time of device manufacture. The circuit change EDA 13 connects the first input terminal of the switch 32 and the rewrite value input signal line 33, connects the second input terminal and the basic circuit output terminal 42, and further outputs the switch 32. The corrected circuit 28 is configured by connecting the terminal and the basic circuit input terminal 41. The circuit change EDA 13 outputs the RTL description corresponding to the corrected circuit 28 as the corrected circuit data 17.

上述したように、本実施の形態のＦＰＧＡデバイスは、ＬＳＩのリセット動作を実行するためのリセット部（２３、２６とで構成される回路）を備えて基本回路２１を構成している。書き換え回路３１は、そのリセット部を利用してレジスタ２２の書き換えを実行している。書き換え回路３１の回路面積は、従来使用されていたレジスタ値書き換え用の専用回路の回路面積よりも小さい面積である。したがって、本願発明の回路を搭載するＦＰＧＡデバイスは、従来のＦＰＧＡデバイスに比較して、回路面積の増加を抑制することが可能になる。また、ＦＰＧＡで構成された回路を、セルベースＩＣなどのセミカスタムＬＳＩで構成するときに、そのセミカスタムＬＳＩと回路の等価性を保つことができるＦＰＧＡデバイスを構成することが可能になる。 As described above, the FPGA device according to the present embodiment includes the reset unit (circuit configured by 23 and 26) for executing the reset operation of the LSI, and configures the basic circuit 21. The rewrite circuit 31 rewrites the register 22 using the reset unit. The circuit area of the rewrite circuit 31 is smaller than the circuit area of a dedicated circuit for rewriting a register value that has been conventionally used. Therefore, an FPGA device equipped with the circuit of the present invention can suppress an increase in circuit area as compared with a conventional FPGA device. In addition, when a circuit configured with an FPGA is configured with a semi-custom LSI such as a cell-based IC, it is possible to configure an FPGA device capable of maintaining the equivalent of the circuit with the semi-custom LSI.

以下に、本発明の他の実施の形態について説明を行なう。図７は、他の実施の形態の修正後回路２８の構成を例示する回路図である。図７を参照すると、他の実施の形態の修正後回路２８は、基本回路入力端４１とセレクタ２３との間に接続される入力バッファ４３と、基本回路出力端４２とノード３６との間に接続される出力バッファ４４とを備えている。図７に示されているように、他の実施の形態の修正後回路２８は、基本回路入力端４１と基本回路出力端４２を介して、ＬＳＩ外部のコンピュータ（例えば回路設計コンピュータ１）に接続可能である。修正後回路２８は、基本回路入力端４１と基本回路出力端４２とを介して回路設計コンピュータ１に接続されることで、論理を追加した専用ＦＦなどを構成することなく、レジスタの書き換えを行なうことが可能になる。 Hereinafter, other embodiments of the present invention will be described. FIG. 7 is a circuit diagram illustrating the configuration of the corrected circuit 28 according to another embodiment. Referring to FIG. 7, the modified circuit 28 of another embodiment includes an input buffer 43 connected between the basic circuit input terminal 41 and the selector 23, and between the basic circuit output terminal 42 and the node 36. And an output buffer 44 to be connected. As shown in FIG. 7, the modified circuit 28 according to another embodiment is connected to a computer outside the LSI (for example, the circuit design computer 1) via a basic circuit input terminal 41 and a basic circuit output terminal 42. Is possible. The corrected circuit 28 is connected to the circuit design computer 1 via the basic circuit input terminal 41 and the basic circuit output terminal 42, thereby rewriting the register without configuring a dedicated FF or the like to which logic is added. It becomes possible.

図１は、本発明の概要を示すブロック図である。FIG. 1 is a block diagram showing an outline of the present invention. 図２は、本実施の形態の半導体設計装置の構成を例示するブロック図である。FIG. 2 is a block diagram illustrating the configuration of the semiconductor design apparatus of this embodiment. 図３は、本実施の形態の動作を例示するフローチャートである。FIG. 3 is a flowchart illustrating the operation of the present embodiment. 図４は、基本回路の構成を例示する回路図である。FIG. 4 is a circuit diagram illustrating the configuration of the basic circuit. 図５は、修正後回路の構成を例示する回路図である。FIG. 5 is a circuit diagram illustrating the configuration of the corrected circuit. 図６は、論理修正動作の詳細を例示するフローチャートである。FIG. 6 is a flowchart illustrating details of the logic correction operation. 図７は、他の実施の形態の構成を例示する回路図である。FIG. 7 is a circuit diagram illustrating the configuration of another embodiment.

符号の説明Explanation of symbols

１…回路設計コンピュータ
２…入力装置
３…出力装置
４…ＣＰＵ
５…メモリ
６…大容量記憶装置
７…バス
８…ＥＤＡツール群
９…設計データ
１０…回路データ記憶領域
１１…ＦＰＧＡプリミティブ
１２…デバッガプログラム
１３…回路変更ＥＤＡ
１４…論理合成ツール
１５…エディタ
１６…基本回路データ
１７…修正後回路データ
１８…回路設計ＥＤＡ
２１…基本回路
２２…レジスタ
２３…セレクタ
２４…リセット値入力信号線
２５…入力側回路内部論理信号線
２６…リセット入力信号線
２７…レジスタ出力信号線
２８…修正後回路
３１…書き換え回路
３２…スイッチ
３３…書き換え値入力信号線
３４…切り換え信号線
３５…書き換え値供給線
３６…ノード
３７…帰還入力信号線
４１…基本回路入力端
４２…基本回路出力端
４３…入力バッファ
４４…出力バッファ DESCRIPTION OF SYMBOLS 1 ... Circuit design computer 2 ... Input device 3 ... Output device 4 ... CPU
DESCRIPTION OF SYMBOLS 5 ... Memory 6 ... Mass storage device 7 ... Bus 8 ... EDA tool group 9 ... Design data 10 ... Circuit data storage area 11 ... FPGA primitive 12 ... Debugger program 13 ... Circuit change EDA
DESCRIPTION OF SYMBOLS 14 ... Logic synthesis tool 15 ... Editor 16 ... Basic circuit data 17 ... Circuit data after correction 18 ... Circuit design EDA
DESCRIPTION OF SYMBOLS 21 ... Basic circuit 22 ... Register 23 ... Selector 24 ... Reset value input signal line 25 ... Input side circuit internal logic signal line 26 ... Reset input signal line 27 ... Register output signal line 28 ... Modified circuit 31 ... Rewrite circuit 32 ... Switch 33 ... Rewrite value input signal line 34 ... Switching signal line 35 ... Rewrite value supply line 36 ... Node 37 ... Feedback input signal line 41 ... Basic circuit input terminal 42 ... Basic circuit output terminal 43 ... Input buffer 44 ... Output buffer

Claims

ユーザが任意に論理を書き込むことにより所定のロジック回路を構成する半導体デバイスの設計を支援するプログラムであって、
（ａ）回路設計ＥＤＡ（Electronic Design Automation）が、前記半導体デバイスの論理設計モデルに基づいて第１ＲＴＬ（Resister Transfer Level）記述モデルを生成するステップと、
（ｂ）回路変更ＥＤＡが、前記第１ＲＴＬ記述モデルを第２ＲＴＬ記述モデルに変換するステップと、
（ｃ）論理合成ツールが、前記第２ＲＴＬ記述モデルをＦＰＧＡプリミティブにマッピングするステップ
を具備し、
前記（ａ）ステップは、
前記半導体デバイスの内部の記憶回路を特定し、前記記憶回路のリセット回路を構成して前記第１ＲＴＬ記述モデルを生成するステップを含み、
前記（ｂ）ステップは、
前記第１ＲＴＬ記述モデルに、前記記憶回路の書き換え値を受ける書き換え値入力端と、前記記憶回路が保持する値を受ける記憶値供給端とを生成するステップと、
外部から供給される前記書き換え値を受ける第１端子と、前記記憶値供給端に接続される第２端子と、前記第１端子と前記第２端子との一方を介して供給される値を前記書き換え値入力端に提供するスイッチとを備える書き換え回路モデルを生成するステップと、
前記スイッチの出力端と前記書き換え値入力端とを接続して前記第２ＲＴＬ記述モデルを生成するステップ
を含み、
前記（ｃ）ステップは、
前記第２ＲＴＬ記述モデルに基づいて、論理合成を実行してＦＰＧＡ用ネットリストを生成し、前記ＦＰＧＡ用ネットリストに基づいてマッピングを実行するステップを含む
方法をコンピュータに実行させるためのプログラム。 A program that supports design of a semiconductor device that constitutes a predetermined logic circuit by a user arbitrarily writing logic ,
(A) a circuit design EDA (Electronic Design Automation) generates a first RTL (Resister Transfer Level) description model based on the logic design model of the semiconductor device;
(B) a circuit change EDA converting the first RTL description model into a second RTL description model;
(C) the logic synthesis tool comprises the step of mapping the second RTL description model to an FPGA primitive ;
The step (a) includes:
Identifying a memory circuit inside the semiconductor device, configuring a reset circuit of the memory circuit to generate the first RTL description model,
The step (b)
Generating a rewrite value input terminal for receiving a rewrite value of the storage circuit and a storage value supply terminal for receiving a value held by the storage circuit in the first RTL description model;
A first terminal for receiving the rewritten value supplied from the outside, a second terminal connected to the stored value supply terminal, and a value supplied via one of the first terminal and the second terminal Generating a rewrite circuit model including a switch provided at a rewrite value input terminal;
Connecting the output end of the switch and the rewrite value input end to generate the second RTL description model
Including
The step (c) includes:
Performing a logic synthesis to generate an FPGA netlist based on the second RTL description model, and executing a mapping based on the FPGA netlist . program.

請求項１に記載のプログラムにおいて、
前記リセット回路は、前記記憶回路と前記記憶回路の前段に備えられる論理回路との間に設けられ、第１入力端子と第２入力端子とを有する選択回路を含み、
前記（ａ）ステップは、
前記第２入力端子と前記論理回路とを接続するステップを含み、
前記（ｂ）ステップは、
前記スイッチの出力端と前記第１入力端子とを接続し、前記第２端子と前記記憶回路の出力端とを接続した信号経路を形成して前記第２ＲＴＬ記述モデルを生成するステップ
を具備する方法をコンピュータに実行させるためのプログラム。 The program according to claim 1 ,
The reset circuit includes a selection circuit that is provided between the memory circuit and a logic circuit provided in a previous stage of the memory circuit, and includes a first input terminal and a second input terminal.
The step (a) includes:
Connecting the second input terminal and the logic circuit;
The step (b)
A method comprising: generating a second RTL description model by forming a signal path connecting the output terminal of the switch and the first input terminal and connecting the second terminal and the output terminal of the memory circuit. A program that causes a computer to execute.

ユーザが任意に論理を書き込むことにより所定のロジック回路を構成する半導体デバイスの設計を支援する半導体設計支援装置であって、
半導体デバイスの論理設計モデルに基づいて第１ＲＴＬ記述モデルを生成する回路設計装置と、
前記第１ＲＴＬ記述モデルを第２ＲＴＬ記述モデルに変換する回路変更装置と、
前記第２ＲＴＬ記述モデルをＦＰＧＡプリミティブにマッピングする論理合成装置と
を具備し、
前記回路設計装置は、
前記半導体デバイスの内部の記憶回路を特定し、前記記憶回路のリセット回路を構成して前記第１ＲＴＬ記述モデルを生成し、
前記回路変更装置は、
前記第１ＲＴＬ記述モデルに基づいて、前記記憶回路の書き換え値を受ける書き換え値入力端と、前記記憶回路が保持する値を受ける記憶値供給端とを有する前記第２ＲＴＬ記述モデルに変換し、
前記論理合成装置は、
前記第２ＲＴＬ記述モデルに基づいて、論理合成を実行してＦＰＧＡ用ネットリストを生成し、前記ＦＰＧＡ用ネットリストに基づいてマッピングを実行し、
前記回路変更装置は、
外部から供給される前記書き換え値を受ける第１端子と、前記記憶値供給端に接続される第２端子と、前記第１端子と前記第２端子との一方を介して供給される値を前記書き換え値入力端に提供するスイッチとを備える書き換え回路モデルを生成し、
前記スイッチの出力端と前記書き換え値入力端とを接続して前記第２ＲＴＬ記述モデルを生成する
半導体設計支援装置。 A semiconductor design support apparatus that supports design of a semiconductor device that constitutes a predetermined logic circuit by a user arbitrarily writing logic ,
A circuit design apparatus for generating a first RTL description model based on a logic design model of a semiconductor device;
A circuit changing device for converting the first RTL description model into a second RTL description model;
A logic synthesis device for mapping the second RTL description model to an FPGA primitive ;
The circuit design apparatus includes:
Identifying a memory circuit inside the semiconductor device, constructing a reset circuit of the memory circuit, and generating the first RTL description model;
The circuit changing device includes:
Based on the first RTL description model, the second RTL description model having a rewrite value input terminal for receiving a rewrite value of the storage circuit and a stored value supply terminal for receiving a value held by the storage circuit,
The logic synthesis device includes:
Based on the second RTL description model, logic synthesis is performed to generate an FPGA netlist, mapping is performed based on the FPGA netlist,
The circuit changing device includes:
A first terminal for receiving the rewritten value supplied from the outside, a second terminal connected to the stored value supply terminal, and a value supplied via one of the first terminal and the second terminal A rewrite circuit model including a switch provided at a rewrite value input terminal is generated,
A semiconductor design support apparatus for generating the second RTL description model by connecting an output terminal of the switch and the rewrite value input terminal .

請求項３に記載の半導体設計支援装置において、
前記リセット回路は、前記記憶回路と前記記憶回路の前段に備えられる論理回路との間に設けられ、第１入力端子と第２入力端子とを有する選択回路を含み、
前記回路設計装置は、
前記第２入力端子と前記論理回路とを接続し、
前記回路変更装置は、
前記スイッチの出力端と前記第１入力端子とを接続し、前記第２端子と前記記憶回路の出力端とを接続した信号経路を形成して前記第２ＲＴＬ記述モデルを生成する
半導体設計支援装置。 In the semiconductor design support device according to claim 3 ,
The reset circuit includes a selection circuit that is provided between the memory circuit and a logic circuit provided in a previous stage of the memory circuit, and includes a first input terminal and a second input terminal.
The circuit design apparatus includes:
Connecting the second input terminal and the logic circuit;
The circuit changing device includes:
A semiconductor design support apparatus for generating the second RTL description model by forming a signal path connecting the output terminal of the switch and the first input terminal and connecting the second terminal and the output terminal of the memory circuit.

ユーザが任意に論理を書き込むことにより所定のロジック回路を構成する半導体デバイスの製造方法であって、
（ａ）回路設計ＥＤＡが、半導体デバイスの論理設計モデルに基づいて第１ＲＴＬ記述モデルを生成するステップと、
（ｂ）回路変更ＥＤＡが、前記第１ＲＴＬ記述モデルを第２ＲＴＬ記述モデルに変換するステップと、
（ｃ）論理合成ツールが、論理合成を実行して前記第２ＲＴＬ記述モデルに対応するＦＰＧＡ用ネットリストを生成するステップと
（ｄ）前記ＦＰＧＡ用ネットリストに基づいて、実際のＦＰＧＡデバイスを製造するステップ
を具備し、
前記（ａ）ステップは、
前記半導体デバイスの内部の記憶回路を特定し、前記記憶回路のリセット回路を構成して前記第１ＲＴＬ記述モデルを生成するステップを含み、
前記（ｂ）ステップは、
前記記憶回路の書き換え値を受ける書き換え値入力端と、前記記憶回路が保持する値を受ける記憶値供給端とを有する前記第２ＲＴＬ記述モデルに変換するステップと、
外部から供給される前記書き換え値を受ける第１端子と、前記記憶値供給端に接続される第２端子と、前記第１端子と前記第２端子との一方を介して供給される値を前記書き換え値入力端に提供するスイッチとを備える書き換え回路モデルを生成するステップと、
前記スイッチの出力端と前記書き換え値入力端とを接続して前記第２ＲＴＬ記述モデルを生成するステップと
を具備する
半導体デバイスの製造方法。 A method of manufacturing a semiconductor device in which a user arbitrarily writes logic to constitute a predetermined logic circuit ,
(A) the circuit design EDA generates a first RTL description model based on the logic design model of the semiconductor device;
(B) a circuit change EDA converting the first RTL description model into a second RTL description model;
(C) a logic synthesis tool performs logic synthesis to generate an FPGA netlist corresponding to the second RTL description model; and (d) manufactures an actual FPGA device based on the FPGA netlist. Comprising steps,
The step (a) includes:
Identifying a memory circuit inside the semiconductor device, configuring a reset circuit of the memory circuit to generate the first RTL description model,
The step (b)
Converting to a second RTL description model having a rewrite value input terminal for receiving a rewrite value of the memory circuit and a memory value supply terminal for receiving a value held by the memory circuit ;
A first terminal for receiving the rewritten value supplied from the outside, a second terminal connected to the stored value supply terminal, and a value supplied via one of the first terminal and the second terminal Generating a rewrite circuit model including a switch provided at a rewrite value input terminal;
Connecting the output end of the switch and the rewrite value input end to generate the second RTL description model . A method of manufacturing a semiconductor device .

請求項５に記載の半導体デバイスの製造方法において、
前記リセット回路は、前記記憶回路の前段に備えられる論理回路と前記記憶回路との間に設けられ、第１入力端子と第２入力端子とを有する選択回路を含み、
前記（ａ）ステップは、
前記第２入力端子と前記論理回路とを接続するステップを含み、
前記（ｂ）ステップは、
前記スイッチの出力端と前記第１入力端子とを接続し、前記第２端子と前記記憶回路の出力端とを接続した信号経路を形成して前記第２ＲＴＬ記述モデルを生成するステップ
を具備する
半導体デバイスの製造方法。 In the manufacturing method of the semiconductor device according to claim 5 ,
The reset circuit includes a selection circuit that is provided between a logic circuit provided in a preceding stage of the memory circuit and the memory circuit and has a first input terminal and a second input terminal,
The step (a) includes:
Connecting the second input terminal and the logic circuit;
The step (b)
Forming a signal path connecting the output terminal of the switch and the first input terminal, and connecting the second terminal and the output terminal of the memory circuit, and generating the second RTL description model. Device manufacturing method.