JPH11308282A - Jitter correction circuit for field path transmission signal - Google Patents
Jitter correction circuit for field path transmission signalInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フィールドバス伝
送信号のジッタを補正する回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for correcting jitter of a fieldbus transmission signal.
【０００２】[0002]
【従来の技術】従来、一般的なデジタル伝送信号のジッ
タ補正方式として調歩同期方式がある。これは伝送信号
のビット周波数と同１周波数または一定比の周波数の基
準クロック信号Ｆclkにより伝送信号をサンプリングす
ることによりジッタ分を吸収してしまう方法である。図
４および図５に調歩同期方式の例およびタイムチャート
を示す。2. Description of the Related Art Conventionally, there is a start-stop synchronization method as a general digital transmission signal jitter correction method. In this method, jitter is absorbed by sampling a transmission signal using a reference clock signal Fclk having the same frequency as the bit frequency of the transmission signal or a frequency having a fixed ratio. 4 and 5 show an example of the start-stop synchronization method and a time chart.
【０００３】[0003]
【発明が解決しようとする課題】ところで、フィールド
バス（Ｈ１）の規格には、以下のように定められてい
る。 (1)伝送レート：３１.２５ｋbit/ｓ±０.２％（マンチ
ェスタコードによる） (2)最大フレーム長：２７６byte (3)最大受信ジッタ：±１４.０％nominal bit time (4)最大送信ジッタ：±２.０％nominal bit time (5)遅延時間：２nominal bit time以下By the way, the standard of the field bus (H1) is defined as follows. (1) Transmission rate: 31.25 kbit / s ± 0.2% (by Manchester code) (2) Maximum frame length: 276 bytes (3) Maximum reception jitter: ± 14.0% nominal bit time (4) Maximum transmission jitter : ± 2.0% nominal bit time (5) Delay time: less than 2 nominal bit time
【０００４】そのため、フィールドバスでは、上述した
調歩同期方式は使用できない。なぜなら、伝送信号がマ
ンチェスタコードであるためこれをサンプリングするに
は入力伝送レートの２倍の周波数のクロックを使用す
る。すなわち、周波数６２.５ｋHzの内部クロックが用
いられるが、その内部クロックの周波数が正確であって
も入力伝送信号の伝送レートの許容誤差が±０.２％認
められている。Therefore, the above-mentioned start-stop synchronization method cannot be used in the field bus. Because the transmission signal is a Manchester code, a clock having a frequency twice as high as the input transmission rate is used to sample the transmission signal. That is, although an internal clock having a frequency of 62.5 kHz is used, even if the frequency of the internal clock is accurate, an allowable error in the transmission rate of the input transmission signal is ± 0.2%.
【０００５】そのため、図５の左側に示されるように、
入力伝送信号のスタート時点でクロックの位相を最適状
態にしたとしても、時間の経過とともに許容誤差が累積
されて入力伝送信号とクロックの位相関係がずれ、図５
の右側に示されるように、ついには誤動作を発生する可
能性がある。例えば、最大フレーム長のデータ伝送の場
合、伝送信号とクロックとの時間ずれが許容誤差の最大
±０.２％の場合、２７６×８×（±０.２/１００）＝
±４bitのジッタを生じることになる。そこで本発明
は、フィールドバス（Ｈ１）の規格に対応したジッタ補
正回路を提供することを課題とする。Therefore, as shown on the left side of FIG.
Even if the phase of the clock is optimized at the start of the input transmission signal, the allowable error is accumulated with the lapse of time, and the phase relationship between the input transmission signal and the clock is shifted.
Finally, as shown on the right side of FIG. For example, in the case of data transmission of the maximum frame length, when the time lag between the transmission signal and the clock is the maximum allowable error ± 0.2%, 276 × 8 × (± 0.2 / 100) =
This results in ± 4 bit jitter. Therefore, an object of the present invention is to provide a jitter correction circuit that complies with the standard of the field bus (H1).
【０００６】[0006]
【課題を解決するための手段】そこで上記課題を解決す
るために、請求項１の発明は、入力信号をサンプリング
する際に用いる第１のクロック信号を発生するクロック
回路と、入力信号を補正して出力する際に用いる第２の
クロック信号を発生するクロック回路と、フィールドバ
スの伝送信号を第１のクロック信号でサンプリングする
サンプリング回路と、サンプリングされた伝送信号のレ
ベル変化点を検出する検出回路と、検出されたレベル変
化点とその次に検出されるレベル変化点との間隔を第１
のクロック信号のパルス数を用いて計測する計測手段
と、計測されたレベル変化点間隔と伝送信号規格を比較
してレベル変化点のジッタを算出する演算手段と、得ら
れたジッタの値からジッタを補正するための出力信号の
遅延量を算出する演算手段と、得られた遅延量を用いて
サンプリングされた伝送信号を第２のクロック信号にも
とづき前記遅延量だけ遅延させて出力する出力回路とを
備えたことを特徴とする。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, a first aspect of the present invention provides a clock circuit for generating a first clock signal used for sampling an input signal, and a circuit for correcting the input signal. Circuit for generating a second clock signal to be used when outputting the data, a sampling circuit for sampling the transmission signal of the field bus with the first clock signal, and a detection circuit for detecting a level change point of the sampled transmission signal And the interval between the detected level change point and the next detected level change point is the first
Measuring means for measuring using the number of pulses of the clock signal, calculating means for comparing the measured level change point interval with the transmission signal standard to calculate the jitter at the level change point, and measuring the jitter from the obtained jitter value. Calculating means for calculating the delay amount of the output signal for correcting the delay time, and an output circuit for delaying the transmission signal sampled using the obtained delay amount by the delay amount based on the second clock signal and outputting the delayed transmission signal. It is characterized by having.
【０００７】すなわち、この発明では、まず入力した伝
送信号をクロックＦclk1（例えば１ＭHz）でサンプリン
グする。サンプリングした入力信号のレベル変化点（Ｈ
→ＬまたはＬ→Ｈとなる点）を検出しパルス信号を出力
する。前回のレベル変化点検出パルスから今回のレベル
変化点検出パルスまでの時間（Ｔdc）をクロックＦclk1
をカウントすることにより求める。このＴdc（すなわち
ＨまたはＬが継続する時間）と伝送信号の規格からジッ
タ（Ｔjit）を求め、これを補正するための入出力間の
遅延時間（Ｔdly）を求める。上記のサンプリングした
入力信号を上記遅延時間（Ｔdly）だけクロックＦclk2
（例えば４ＭHz）を使って遅延し出力することでジッタ
補正される。That is, in the present invention, an input transmission signal is first sampled by a clock Fclk1 (for example, 1 MHz). The level change point (H) of the sampled input signal
→ L or L → H) and outputs a pulse signal. The time (Tdc) from the previous level change point detection pulse to the current level change point detection pulse is represented by clock Fclk1.
Is determined by counting. Jitter (Tjit) is obtained from Tdc (that is, the time during which H or L continues) and the standard of the transmission signal, and a delay time between input and output (Tdly) for correcting the jitter is obtained. The sampled input signal is clocked by the clock Fclk2 for the delay time (Tdly).
(For example, 4 MHz), the jitter is corrected by outputting the delay.
【０００８】請求項２の発明は、請求項１の発明におい
て、計測されたレベル変化点間隔を伝送信号の１ビット
または１/２ビット相当の時間と比較し、その差分をレ
ベル変化点のジッタとして算出する演算手段と、得られ
たジッタの値を前回算出の遅延量から差し引いてその値
を今回の遅延量とする演算手段と、得られた遅延量が予
め設定されている遅延時間範囲内にあるか否かを判別
し、範囲外である場合に第２のクロック信号のパルス幅
単位で遅延量を増減補正する補正手段とを備えたことを
特徴とする。According to a second aspect of the present invention, in the first aspect, the measured level change point interval is compared with a time corresponding to 1 bit or 1/2 bit of the transmission signal, and the difference is compared with the jitter of the level change point. Calculation means for calculating the delay amount, and calculating means for subtracting the obtained jitter value from the previously calculated delay amount to obtain the value as the current delay amount. The obtained delay amount is within a preset delay time range. And a correcting means for determining whether or not the delay is outside the range, and correcting the increase or decrease of the delay amount in units of the pulse width of the second clock signal when out of the range.
【０００９】すなわち、この発明では、フィールドバス
（Ｈ１）規格の伝送信号を想定し、レベル変化点検出パ
ルス間の時間（Ｔdc）とその理想値（１bit相当の３２
μｓまたは１/２bit相当の１６μｓ）との差からジッタ
（Ｔjit）を求める。またジッタ補正のための入出力間
の遅延時間（Ｔdly）は前回の遅延時間（Ｔdly）値から
ジッタ分差し引いた値に変更する。ここでジッタ（Ｔji
t）の極性は進み方向を−、遅れ方向を＋で考える。し
たがって遅延時間（Ｔdly）はジッタの進み方向でその
分大きくし、ジッタの遅れ方向でその分小さくする。That is, in the present invention, the transmission signal of the field bus (H1) standard is assumed, and the time (Tdc) between the level change point detection pulses and its ideal value (32 bits corresponding to 1 bit) are assumed.
The jitter (Tjit) is obtained from the difference from the value of μs or 16 μs corresponding to 1/2 bit). The delay time between input and output (Tdly) for jitter correction is changed to a value obtained by subtracting the jitter from the previous delay time (Tdly) value. Here the jitter (Tji
In the polarity of t), the leading direction is considered as-and the lagging direction is considered as +. Therefore, the delay time (Tdly) increases in the leading direction of the jitter and decreases in the delaying direction of the jitter.
【００１０】ただし、遅延時間（Ｔdly）が予め定めた
遅延時間範囲（例えば１０μｓ〜２０μｓ）を外れる場
合は、更にクロックＦclk2（例えば４ＭHz）の１周期分
の時間だけ増減する。例えば、Ｔdly＜１０μｓの場
合、遅延時間（Ｔdly）に０.２５μｓを加算する。Ｔdl
y＞２０μｓの場合、遅延時間（Ｔdly）から０.２５μ
ｓを減算する。これは入力伝送レートの許容誤差（±
０.２％）に対して遅延時間（Ｔdly）の可変範囲を限定
させる機能をもつ。以上によりフィールドバス（Ｈ１）
規格に対応した伝送信号のジッタ補正が可能になる。However, if the delay time (Tdly) is out of the predetermined delay time range (for example, 10 μs to 20 μs), the time is further increased or decreased by one cycle of the clock Fclk2 (for example, 4 MHz). For example, when Tdly <10 μs, 0.25 μs is added to the delay time (Tdly). Tdl
When y> 20 μs, the delay time (Tdly) is reduced to 0.25 μs.
Subtract s. This is the input transmission rate tolerance (±
0.2%) to limit the variable range of the delay time (Tdly). Field bus (H1)
Jitter correction of a transmission signal conforming to the standard becomes possible.
【００１１】請求項３の発明は、請求項１または請求項
２の発明において、サンプリング回路でサンプリングし
た伝送信号がレベルの変化点から予め設定されている回
数以上連続してＨまたはＬレベルであった場合に、その
信号変化を次段に送出するフィルタ回路を備えたことを
特徴とする。すなわち、この発明では、サンプリング手
段がフィルタ機能を持つことで入力信号にノイズ（短時
間のパルス）があってもそれを誤ってサンプリングする
のを防止できる。According to a third aspect of the present invention, in the first or the second aspect of the present invention, the transmission signal sampled by the sampling circuit is continuously at the H or L level for a preset number of times or more from the level change point. And a filter circuit for transmitting the signal change to the next stage in the case where the signal is changed. That is, according to the present invention, even if there is noise (short-time pulse) in the input signal, erroneous sampling of the noise can be prevented by the sampling means having the filter function.
【００１２】請求項４の発明は、請求項１または請求項
２または請求項３の発明において、フィールドバス伝送
信号が伝送される信号線の途中に接続される１対の信号
線接続端子と、ジッタ補正回路の入力端および出力端に
接続される１対の回路接続端子と、前記１対の信号線接
続端子と１対の回路接続端子との間を交互に切り換え可
能に接続する切換回路と、前記信号線中の信号の伝送方
向を検知する方向検知回路と、この方向検知回路が信号
伝送方向の反転を検知するたびに前記切換回路を作動さ
せて、常に、信号線中を伝送される信号がジッタ補正回
路の入力端から入力されて出力端から信号線中に送出さ
れるようにする切換回路駆動手段とを備えたことを特徴
とする。すなわち、この発明では、信号切り換え手段を
追加したことで半二重双方向伝送信号に対してジッタ補
正が可能になる。According to a fourth aspect of the present invention, in the first or second or third aspect of the present invention, a pair of signal line connection terminals connected in the middle of the signal line through which the field bus transmission signal is transmitted; A pair of circuit connection terminals connected to an input terminal and an output terminal of the jitter correction circuit; and a switching circuit that connects between the pair of signal line connection terminals and the pair of circuit connection terminals so as to be alternately switchable. A direction detection circuit for detecting a transmission direction of a signal in the signal line, and operating the switching circuit each time the direction detection circuit detects a reversal of the signal transmission direction, so that the signal is always transmitted in the signal line. Switching circuit driving means for inputting a signal from an input terminal of the jitter correction circuit and transmitting the signal from an output terminal to a signal line. That is, in the present invention, the addition of the signal switching means enables the jitter correction for the half-duplex bidirectional transmission signal.
【００１３】[0013]
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１に本発明の実施形態の構成を示す。
これに対応する各部のタイムチャートを図２に示す。入
力信号サンプリング部１では、図示しないクック発生回
路から出力されたクロックＦclk1（１ＭHz）で入力した
伝送信号をサンプリングする。レベル変化点検知部２で
は、サンプリングした入力信号のレベル変化点（Ｈ→Ｌ
またはＬ→Ｈとなる点）を検出しパルス信号を出力す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of the embodiment of the present invention.
FIG. 2 shows a time chart of each part corresponding to this. The input signal sampling unit 1 samples the input transmission signal with a clock Fclk1 (1 MHz) output from a cook generation circuit (not shown). The level change point detector 2 detects the level change point (H → L) of the sampled input signal.
Or a point at which L → H is detected) and a pulse signal is output.
【００１４】レベル変化点間時間測定部３では、前回の
レベル変化点検出パルスから今回のレベル変化点検出パ
ルスまでの時間（Ｔdc）をクロックＦclk1をカウントす
ることにより求める。ジッタ演算・入出力遅延量演算部
４では、上記時間Ｔdc（ＨまたはＬが継続する時間）と
伝送信号の規格からジッタ（Ｔjit）を求め、これを補
正するための入出力間の遅延時間（Ｔdly）を求める。
入力信号開始時点の初期遅延時間を１５μｓとし、ジッ
タが検出される毎に遅延時間を更新する。可変遅延部５
では、上記のサンプリングした入力信号を上記により求
めた遅延時間（Ｔdly）だけ、図示しないクック発生回
路から出力されたクロックＦclk2（４ＭHz）を使って遅
延し出力する。The inter-level change point time measuring section 3 obtains the time (Tdc) from the previous level change point detection pulse to the current level change point detection pulse by counting the clock Fclk1. The jitter calculation / input / output delay amount calculation unit 4 calculates the jitter (Tjit) from the time Tdc (time during which H or L continues) and the standard of the transmission signal, and calculates a delay time between input and output to correct the jitter (Tjit). Tdly).
The initial delay time at the start of the input signal is 15 μs, and the delay time is updated each time jitter is detected. Variable delay unit 5
Then, the sampled input signal is delayed by the delay time (Tdly) obtained as described above using a clock Fclk2 (4 MHz) output from a cook generation circuit (not shown) and output.
【００１５】次に、フィールドバス（Ｈ１）規格の伝送
信号を想定した場合の具体的な動作例を述べる。ジッタ
演算・入出力遅延量演算部４では、レベル変化点検出パ
ルス間の時間（Ｔdc）とその理想値との差からジッタ
（Ｔjit）を求める。この理想値は、必ず３２μｓ（１b
it相当）または１６μｓ（１/２bit相当）のいずれかに
なるため、それとの比較でジッタ（Ｔjit）を求める。Next, a specific operation example in the case where a transmission signal of the field bus (H1) standard is assumed will be described. The jitter calculation / input / output delay amount calculation unit 4 calculates the jitter (Tjit) from the difference between the time (Tdc) between the level change point detection pulses and its ideal value. This ideal value is always 32 μs (1b
Since it is either 16 μs (corresponding to bit bit) or 16 μs (corresponding to bit bit), the jitter (Tjit) is obtained by comparing with it.
【００１６】また、ジッタ補正のための入出力間の遅延
時間（Ｔdly）を、前回の遅延時間（Ｔdly）値からジッ
タ分差し引いた値に変更する。ここでジッタ（Ｔjit）
の極性は進み方向が−、遅れ方向が＋で考える。したが
って遅延時間（Ｔdly）はジッタが進み方向でその分大
きくし、ジッタが遅れ方向でその分小さくする。また、
設計条件として入力信号の最大ジッタ＝±７μｓ（±２
１.８％nominalbit time），伝送レートの最大誤差＝±
０.３９％を考慮して、遅延時間（Ｔdly）の可変範囲は
上記初期遅延時間を中心に１５±１０μｓすなわち５μ
ｓ〜２５μｓの範囲とする。The delay time between input and output (Tdly) for jitter correction is changed to a value obtained by subtracting the jitter from the previous delay time (Tdly) value. Where jitter (Tjit)
Is assumed to be-in the leading direction and + in the lagging direction. Therefore, the delay time (Tdly) increases in the leading direction of the jitter and decreases in the delay direction. Also,
The maximum jitter of the input signal is ± 7 μs (± 2
1.8% nominal bit time), maximum error of transmission rate = ±
Considering 0.39%, the variable range of the delay time (Tdly) is 15 ± 10 μs, ie, 5 μ
s to 25 μs.
【００１７】ここで遅延時間（Ｔdly）が予め定めた遅
延時間範囲（１０μｓ〜２０μｓ）を外れる場合は、更
にクロックＦclk2（４ＭHz）の１周期分の時間だけ増減
する。すなわち、Ｔdly＜１０μｓの場合、遅延時間
（Ｔdly）に０.２５μｓを加算する。Ｔdly＞２０μｓ
の場合、遅延時間（Ｔdly）から０.２５μｓを減算す
る。これにより入力信号の伝送レートが最大許容誤差
（±０.３９％）をもつ場合でも、出力する伝送信号は
クロックＦclk2の１周期分のジッタ（Ｆclk2＝４ＭHzで
のジッタは０.７８％bit time）で収まり、入出力間の
遅延時間は５μｓ〜２５μｓ範囲に収まる。If the delay time (Tdly) is out of the predetermined delay time range (10 μs to 20 μs), the time is further increased or decreased by one cycle of the clock Fclk2 (4 MHz). That is, when Tdly <10 μs, 0.25 μs is added to the delay time (Tdly). Tdly> 20μs
In the case of (2), 0.25 μs is subtracted from the delay time (Tdly). As a result, even when the transmission rate of the input signal has the maximum allowable error (± 0.39%), the output transmission signal has a jitter of one cycle of the clock Fclk2 (jitter at Fclk2 = 4 MHz is 0.78% bit time). ), And the delay time between input and output falls within the range of 5 μs to 25 μs.
【００１８】以上によりフィールドバス（Ｈ１）規格に
対応した伝送信号のジッタ補正が可能になる。また、入
力信号のサンプリング部１がフィルタ機能を持つ場合の
動作については次のとおりである。クロックＦclk1でサ
ンプリングした結果、予め定めた回数連続して‘Ｈ’ま
たは‘Ｌ’と判定された時点で、その結果をサンプリン
グ信号として出力する。これにより入力信号にノイズ
（短時間のパルス）があっても、そのノイズを誤ってサ
ンプリングすることを防止できる。As described above, the jitter correction of the transmission signal conforming to the field bus (H1) standard becomes possible. The operation when the input signal sampling section 1 has a filter function is as follows. As a result of sampling with the clock Fclk1, when the signal is determined to be “H” or “L” continuously for a predetermined number of times, the result is output as a sampling signal. Thereby, even if there is noise (short-time pulse) in the input signal, it is possible to prevent the noise from being erroneously sampled.
【００１９】図３は信号切換え部を追加した請求項４の
発明の実施形態を示す。ここでは、フィールドバス伝送
信号が伝送される信号線６の途中に信号切換え部７が接
続され、この信号切換え部７を介して、図１に示したジ
ッタ補正回路８が接続されている。信号切換え部７の７
１，７２は信号線接続端子であり、７３はジッタ補正回
路８の入力端に接続される回路接続端子であり、７４は
ジッタ補正回路８の出力端に接続される回路接続端子で
ある。FIG. 3 shows an embodiment of the invention according to claim 4 in which a signal switching section is added. Here, a signal switching unit 7 is connected in the middle of the signal line 6 through which the fieldbus transmission signal is transmitted, and the jitter correction circuit 8 shown in FIG. 1 is connected via the signal switching unit 7. 7 of signal switching unit 7
Reference numerals 1 and 72 are signal line connection terminals, 73 is a circuit connection terminal connected to the input terminal of the jitter correction circuit 8, and 74 is a circuit connection terminal connected to the output terminal of the jitter correction circuit 8.
【００２０】信号切換え部７の動作については次のとお
りである。図３で実線で示しているように、信号線６に
左側から右方向へ入力信号１が伝送されている場合に
は、信号切換え部７内で、接続端子７１と接続端子７３
が接続されるとともに、接続端子７２と接続端子７４が
接続されることで、入力信号１がジッタ補正回路８へ入
力され、ジッタ補正回路８の出力信号が出力信号１とし
て、信号線６に送出される。The operation of the signal switching section 7 is as follows. As shown by the solid line in FIG. 3, when the input signal 1 is transmitted from the left to the right on the signal line 6, the connection terminal 71 and the connection terminal 73 are provided in the signal switching unit 7.
Are connected and the connection terminal 72 and the connection terminal 74 are connected, so that the input signal 1 is input to the jitter correction circuit 8 and the output signal of the jitter correction circuit 8 is transmitted to the signal line 6 as the output signal 1. Is done.
【００２１】反対に、破線で示されるように信号線６に
右側から左方向へ入力信号２が伝送されている場合に
は、接続端子７１と接続端子７４が接続されるととも
に、接続端子７２と接続端子７３が接続されることで、
入力信号２がジッタ補正回路８へ入力され、ジッタ補正
回路８の出力信号が出力信号２として、信号線６に送出
されるように、信号切換え部７が切り換えられる。な
お、信号線６上での信号の伝送方向は、図示しないが、
信号切換え部７に設置されている信号の伝送方向の検知
回路によって検知され、その方向に応じて端子間の接続
が切り換えられる。これにより半二重双方向伝送信号に
対してもジッタ補正が可能になる。On the other hand, when the input signal 2 is transmitted from the right to the left on the signal line 6 as shown by the broken line, the connection terminals 71 and 74 are connected and the connection terminals 72 and By connecting the connection terminal 73,
The signal switching section 7 is switched so that the input signal 2 is input to the jitter correction circuit 8 and the output signal of the jitter correction circuit 8 is transmitted as the output signal 2 to the signal line 6. Although the signal transmission direction on the signal line 6 is not shown,
A signal transmission direction detection circuit provided in the signal switching section 7 detects the signal transmission direction, and the connection between the terminals is switched according to the direction. This makes it possible to perform jitter correction even on a half-duplex bidirectional transmission signal.
【００２２】[0022]
【発明の効果】以上述べたように請求項１および請求項
２の発明によれば、フィールドバスの入力伝送信号のジ
ッタを補正して出力するようにしたので、本発明のジッ
タ補正回路を伝送路の途中に挿入することにより劣化し
た伝送信号のジッタ特性を元に回復させることが可能に
なる。それにより、従来に比べて長距離の信号伝送がで
きるようになる。また、請求項３の発明によれば、ジッ
タ補正回路にフィルタ機能を備えたことにより、入力信
号にノイズ（短時間のパルス）がある場合でもジッタ補
正ができる。さらに、請求項４の発明によれば、ジッタ
補正回路に信号切り換え部を設けたことにより、半二重
双方向伝送信号に対してジッタ補正が可能になる。As described above, according to the first and second aspects of the present invention, the jitter of the input transmission signal of the field bus is corrected and output, so that the jitter correction circuit of the present invention is transmitted. By inserting the transmission signal in the middle of the path, the jitter characteristic of the deteriorated transmission signal can be recovered. As a result, signal transmission over a longer distance can be performed as compared with the related art. According to the third aspect of the present invention, the jitter correction circuit is provided with a filter function, so that jitter can be corrected even when the input signal has noise (short-time pulse). Furthermore, according to the fourth aspect of the present invention, the signal switching unit is provided in the jitter correction circuit, so that the jitter can be corrected for the half-duplex bidirectional transmission signal.
【図１】本発明の実施形態の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
【図２】図１の各部の動作を示すタイムチャートであ
る。FIG. 2 is a time chart showing the operation of each unit in FIG.
【図３】請求項４の発明の実施形態を示す図である。FIG. 3 is a diagram showing an embodiment of the invention of claim 4;
【図４】従来例を示す図である。FIG. 4 is a diagram showing a conventional example.
【図５】従来例の動作を示すタイムチャートである。FIG. 5 is a time chart showing the operation of the conventional example.
１ 入力信号サンプリング部 ２ レベル変化点検知部 ３ レベル変化点間時間測定部 ４ ジッタ演算・入出力遅延量演算部 ５ 可変遅延部 ６ 信号線 ７ 信号切換え部 ８ ジッタ補正回路 ７１，７２ 信号線接続端子 ７３，７４ 回路接続端子 Reference Signs List 1 input signal sampling unit 2 level change point detection unit 3 level change point time measurement unit 4 jitter calculation / input / output delay amount calculation unit 5 variable delay unit 6 signal line 7 signal switching unit 8 jitter correction circuit 71, 72 signal line connection Terminal 73, 74 Circuit connection terminal
Claims (4)
第１のクロック信号を発生するクロック回路と、 入力信号を補正して出力する際に用いる第２のクロック
信号を発生するクロック回路と、 フィールドバスの伝送信号を第１のクロック信号でサン
プリングするサンプリング回路と、 サンプリングされた伝送信号のレベル変化点を検出する
検出回路と、 検出されたレベル変化点とその次に検出されるレベル変
化点との間隔を第１のクロック信号のパルス数を用いて
計測する計測手段と、 計測されたレベル変化点間隔と伝送信号規格を比較して
レベル変化点のジッタを算出する演算手段と、 得られたジッタの値からジッタを補正するための出力信
号の遅延量を算出する演算手段と、 得られた遅延量を用いてサンプリングされた伝送信号を
第２のクロック信号にもとづき前記遅延量だけ遅延させ
て出力する出力回路と、 を備えたことを特徴とするフィールドバス伝送信号のジ
ッタ補正回路。A clock circuit that generates a first clock signal used when sampling an input signal; a clock circuit that generates a second clock signal used when correcting and outputting an input signal; A sampling circuit for sampling the transmission signal of the above with a first clock signal, a detection circuit for detecting a level change point of the sampled transmission signal, and a level change point between the detected level change point and the next detected level change point Measuring means for measuring the interval using the number of pulses of the first clock signal; calculating means for comparing the measured level change point interval with the transmission signal standard to calculate the jitter at the level change point; Calculating means for calculating the amount of delay of the output signal for correcting the jitter from the value of, and transmitting the transmission signal sampled using the obtained amount of delay. Jitter correction circuit Fieldbus transmission signal, characterized in that it includes an output circuit by the delay amount based on the second clock signal is delayed outputs, a.
のジッタ補正回路において、 計測されたレベル変化点間隔を伝送信号の１ビットまた
は１/２ビット相当の時間と比較し、その差分をレベル
変化点のジッタとして算出する演算手段と、 得られたジッタの値を前回算出の遅延量から差し引いて
その値を今回の遅延量とする演算手段と、 得られた遅延量が予め設定されている遅延時間範囲内に
あるか否かを判別し、範囲外である場合に第２のクロッ
ク信号のパルス幅単位で遅延量を増減補正する補正手段
と、 を備えたことを特徴とするフィールドバス伝送信号のジ
ッタ補正回路。2. The jitter correction circuit for a field bus transmission signal according to claim 1, wherein the measured level change point interval is compared with a time corresponding to 1 bit or 1/2 bit of the transmission signal, and the difference is compared with the level change. Calculating means for calculating the point jitter; calculating means for subtracting the obtained jitter value from the previously calculated delay amount to obtain the value as the current delay amount; and delaying the obtained delay amount in advance. Correction means for determining whether or not the time is within a time range, and when the time is out of the time range, correcting means for increasing or decreasing the delay amount in units of a pulse width of the second clock signal. Jitter correction circuit.
ドバス伝送信号のジッタ補正回路において、 サンプリング回路でサンプリングした伝送信号がレベル
の変化点から予め設定されている回数以上連続してＨま
たはＬレベルであった場合に、その信号変化を次段に送
出するフィルタ回路を備えたことを特徴とするフィール
ドバス伝送信号のジッタ補正回路。3. The jitter correction circuit for a fieldbus transmission signal according to claim 1, wherein the transmission signal sampled by the sampling circuit is continuously H or L at least a preset number of times from a level change point. A jitter correction circuit for a fieldbus transmission signal, comprising: a filter circuit for sending a signal change to a next stage when the level is a level.
記載のフィールドバス伝送信号のジッタ補正回路におい
て、 フィールドバス伝送信号が伝送される信号線の途中に接
続される１対の信号線接続端子と、 ジッタ補正回路の入力端および出力端に接続される１対
の回路接続端子と、 前記１対の信号線接続端子と１対の回路接続端子との間
を交互に切り換え可能に接続する切換回路と、 前記信号線中の信号の伝送方向を検知する方向検知回路
と、 この方向検知回路が信号伝送方向の反転を検知するたび
に前記切換回路を作動させて、常に、信号線中を伝送さ
れる信号がジッタ補正回路の入力端から入力されて出力
端から信号線中に送出されるようにする切換回路駆動手
段と、 を備えたことを特徴とするフィールドバス伝送信号のジ
ッタ補正回路。4. The method according to claim 1, 2 or 3.
In the above described jitter correction circuit for a fieldbus transmission signal, a pair of signal line connection terminals connected in the middle of a signal line through which the fieldbus transmission signal is transmitted; and an input terminal and an output terminal of the jitter correction circuit. A pair of circuit connection terminals, a switching circuit that connects between the pair of signal line connection terminals and the pair of circuit connection terminals so as to be alternately switchable, and detects a transmission direction of a signal in the signal line. A direction detection circuit, and each time the direction detection circuit detects the reversal of the signal transmission direction, the switching circuit is operated, and a signal transmitted through the signal line is always input from the input end of the jitter correction circuit and output. A switching circuit driving means for transmitting the signal from the end into the signal line; and a jitter correction circuit for a fieldbus transmission signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108380A JPH11308282A (en) | 1998-04-20 | 1998-04-20 | Jitter correction circuit for field path transmission signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108380A JPH11308282A (en) | 1998-04-20 | 1998-04-20 | Jitter correction circuit for field path transmission signal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308282A true JPH11308282A (en) | 1999-11-05 |
Family
ID=14483315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108380A Pending JPH11308282A (en) | 1998-04-20 | 1998-04-20 | Jitter correction circuit for field path transmission signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308282A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005318630A (en) * | 2004-04-30 | 2005-11-10 | Agilent Technol Inc | Method for phase-shifting bits in digital signal pattern |
| JP2008259089A (en) * | 2007-04-09 | 2008-10-23 | Nippon Telegr & Teleph Corp <Ntt> | Cdr circuit |
| JPWO2007123055A1 (en) * | 2006-04-20 | 2009-09-03 | 株式会社アドバンテスト | Test apparatus, test method, jitter filter circuit, and jitter filter method |
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| JP2011077751A (en) * | 2009-09-30 | 2011-04-14 | Renesas Electronics Corp | Data processing apparatus, and data processing system |
| JP2011199792A (en) * | 2010-03-24 | 2011-10-06 | Meidensha Corp | Dpll circuit |
-
1998
- 1998-04-20 JP JP10108380A patent/JPH11308282A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040908 |
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