JP4973359B2 - Semiconductor device - Google Patents

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Description

本発明は、トーテムポール接続されたハイサイド側のパワー素子とローサイド側のパワー素子との間に制御ＩＣを配置した半導体装置に関し、特にパッケージ化された半導体装置に関する。   The present invention relates to a semiconductor device in which a control IC is disposed between a high-side power element and a low-side power element that are totem-pole connected, and more particularly to a packaged semiconductor device.

制御ＩＣの両サイドにＭＯＳＦＥＴなどのパワー素子を配置した半導体装置は、例えばリードフレーム上のダイパッドにマウントされ、樹脂封止後に不要となったリードがカットされて使用される（例えば、特許文献１参照。）。図４はこのような制御ＩＣの両サイドにパワー素子を配置した従来の半導体装置の回路構成を示すブロック図である。   A semiconductor device in which power elements such as MOSFETs are arranged on both sides of a control IC is mounted on a die pad on a lead frame, for example, and leads that are unnecessary after resin sealing are cut (for example, Patent Document 1). reference.). FIG. 4 is a block diagram showing a circuit configuration of a conventional semiconductor device in which power elements are arranged on both sides of such a control IC.

パッケージ１０１の中に、ローサイド側のｎチャネルのＭＯＳトランジスタＱ１０１およびハイサイド側のｎチャネルのＭＯＳトランジスタＱ１０２と、それらを制御する制御ＩＣ１１０が収納されている。制御ＩＣ１１０には、高圧の起動電源用のＶＨ端子パッド、制御電源用のＶｃｃ端子パッド、ＭＯＳトランジスタＱ１０１に動作信号を出力するＯＵＴ端子パッド、ＧＮＤ端子（接地端子）パッドなどが設けられている。また外部端子として、ＶＨ端子パッドと接続されるＶＨ端子、Ｖｃｃ端子パッドと接続されるＶｃｃ端子、ＧＮＤ端子パッドと接続されるＧＮＤ端子などが設けられている。   The package 101 houses a low-side n-channel MOS transistor Q101, a high-side n-channel MOS transistor Q102, and a control IC 110 for controlling them. The control IC 110 is provided with a VH terminal pad for high-voltage start-up power supply, a Vcc terminal pad for control power supply, an OUT terminal pad for outputting an operation signal to the MOS transistor Q101, a GND terminal (ground terminal) pad, and the like. As external terminals, a VH terminal connected to the VH terminal pad, a Vcc terminal connected to the Vcc terminal pad, a GND terminal connected to the GND terminal pad, and the like are provided.

起動電源用ＶＨ端子パッドは、制御ＩＣ１１０の起動時に、外部の電源から制御ＩＣ１１０へ電力を供給するための端子パッドである。
図５は上記の従来の半導体装置の構造を示す断面図である。同図（ａ）は制御ＩＣ１１０に起動電源回路がない場合を示し、（ｂ）は制御ＩＣ１１０に起動電源回路を内蔵した場合を示している。ローサイド用ダイパッド１０４、ハイサイド用ダイパッド１０５およびＩＣ用ダイパッド１０６が設けられており、これらにＭＯＳトランジスタＱ１０１，Ｑ１０２および制御ＩＣ１１０が搭載されている。リードフレーム１０２とそれに接続された複数のリード端子１０３が設けられており、ＭＯＳトランジスタＱ１０１，Ｑ１０２および制御ＩＣ１１０との間がワイヤーにて接続されるとともに、不要になったリード端子はカットされている。 The startup power VH terminal pad is a terminal pad for supplying power from an external power source to the control IC 110 when the control IC 110 is started.
FIG. 5 is a cross-sectional view showing the structure of the conventional semiconductor device. FIG. 5A shows a case where the control IC 110 does not have a startup power supply circuit, and FIG. 5B shows a case where the control IC 110 has a startup power supply circuit built therein. A low-side die pad 104, a high-side die pad 105, and an IC die pad 106 are provided, and MOS transistors Q101 and Q102 and a control IC 110 are mounted thereon. A lead frame 102 and a plurality of lead terminals 103 connected to the lead frame 102 are provided. The MOS transistors Q101 and Q102 and the control IC 110 are connected by wires, and unnecessary lead terminals are cut off. .

同図（ｂ）において、制御ＩＣ１１０は、起動電源回路を有している。そのため、制御ＩＣ１１０の起動時には、外部から起動用の電力を供給する必要がある。１０３ａは、制御ＩＣ１１０の起動電源用のＶＨ端子パッドに接続される高電圧のリード端子である。
特開２００３−２１８３０９号公報 In FIG. 2B, the control IC 110 has a startup power supply circuit. Therefore, when the control IC 110 is activated, it is necessary to supply activation power from the outside. Reference numeral 103a denotes a high-voltage lead terminal connected to the VH terminal pad for starting power supply of the control IC 110.
JP 2003-218309 A

ところで、上記のような従来の半導体装置においては、制御ＩＣに起動電源回路を内蔵した場合、外部から起動用の電力を供給する必要があり、制御ＩＣの起動電源用のＶＨ端子パッドと外部の起動用電源とを接続するための高電圧リード端子を設けなければならない。このため、半導体装置の端子数が増加するという問題がある。   By the way, in the conventional semiconductor device as described above, when the start-up power supply circuit is built in the control IC, it is necessary to supply start-up power from the outside, and the VH terminal pad for the start-up power supply of the control IC and the external power supply A high voltage lead terminal must be provided to connect to the start-up power supply. For this reason, there is a problem that the number of terminals of the semiconductor device increases.

また、図５（ｂ）に示す構成では、高電圧のリード端子は、高電圧の電源に接続されるリード端子であるのに対し、これに隣接するリード端子は、低電圧リード端子である。そのため、両リード端子間の絶縁を確保するための沿面距離が必要になり、リード端子の間隔を広げるためパッケージサイズが大きくなるという問題点がある。   In the configuration shown in FIG. 5B, the high-voltage lead terminal is a lead terminal connected to a high-voltage power supply, while the lead terminal adjacent to the high-voltage lead terminal is a low-voltage lead terminal. For this reason, a creepage distance is required to ensure insulation between the two lead terminals, and there is a problem that the package size is increased in order to widen the distance between the lead terminals.

よって、端子数およびパッケージサイズに制限がある場合には採用することができない。
本発明は、このような点に鑑みてなされたものであり、制御ＩＣに起動電源回路を内蔵した場合でも外部に高電圧端子を設ける必要がなく、端子数の増加やパッケージサイズが大きくなることはなく、ＥＳＤ（静電放電）耐量が改善された半導体装置を提供することを目的とする。 Therefore, it cannot be adopted when there are restrictions on the number of terminals and the package size.
The present invention has been made in view of the above points, and even when the start-up power supply circuit is built in the control IC, it is not necessary to provide a high voltage terminal outside, and the increase in the number of terminals and the package size are increased. The object is to provide a semiconductor device with improved ESD (electrostatic discharge) resistance.

本発明では上記課題を解決するために、制御ＩＣと、前記制御ＩＣの両側に分けて配置されたハイサイド側のパワー素子とローサイド側のパワー素子をトーテムポール接続した半導体装置において、前記ハイサイド側のパワー素子を搭載するハイサイド用パッドに内部配線用のワイヤーパッドエリアを設け、前記制御ＩＣの電源用パッドと前記ワイヤーパッドエリアとをワイヤーで接続したことを特徴とする半導体装置が提供される。   In order to solve the above-described problems, the present invention provides a control IC, and a semiconductor device in which a high-side power element and a low-side power element arranged separately on both sides of the control IC are connected to a totem pole. A semiconductor device is provided, wherein a wire pad area for internal wiring is provided in a high-side pad on which a power element on the side is mounted, and the power supply pad of the control IC and the wire pad area are connected by a wire. The

このような半導体装置によれば、ハイサイド側のパワー素子を搭載するハイサイド用パッドに内部配線用のワイヤーパッドエリアを設けて、制御ＩＣの電源用パッドとワイヤーパッドエリアとをワイヤーで接続しているので、制御ＩＣに起動電源回路を内蔵した場合でも外部に高電圧端子を設ける必要がなく、端子数の増加やパッケージサイズが大きくなることはなく、ＥＳＤ（静電放電）耐量が改善される。   According to such a semiconductor device, a wire pad area for internal wiring is provided on a high side pad on which a power element on the high side is mounted, and the power supply pad of the control IC and the wire pad area are connected by a wire. Therefore, even if a startup power supply circuit is built in the control IC, there is no need to provide a high voltage terminal outside, the number of terminals does not increase and the package size does not increase, and ESD (electrostatic discharge) resistance is improved. The

本発明の半導体装置は、ハイサイド側のパワー素子を搭載するハイサイド用パッドに内部配線用のワイヤーパッドエリアを設け、制御ＩＣの電源用パッドとワイヤーパッドエリアとをワイヤーで接続しているので、制御ＩＣに起動電源回路を内蔵した場合でも外部に高電圧端子を設ける必要がなく、端子数の増加やパッケージサイズが大きくなることはなく、ＥＳＤ（静電放電）耐量が改善されるという利点がある。   In the semiconductor device of the present invention, a wire pad area for internal wiring is provided on a high side pad on which a power element on the high side is mounted, and the power supply pad of the control IC and the wire pad area are connected by a wire. Even when a startup power supply circuit is built in the control IC, there is no need to provide a high voltage terminal outside, the number of terminals is not increased, the package size is not increased, and the ESD (electrostatic discharge) resistance is improved. There is.

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態の半導体装置の回路構成を示すブロック図である。パッケージ１の中に、ローサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ１およびハイサイド側のパワー素子であるｎチャネルのＭＯＳトランジスタＱ２と、ＭＯＳトランジスタＱ１を制御する制御ＩＣ１０が収納されている。制御ＩＣ１０には、高圧の起動電源用のＶＨ端子パッド、制御電源用のＶｃｃ端子パッド、ＭＯＳトランジスタＱ１のゲート（Ｇ）に動作信号を出力するＯＵＴ端子パッド、ＧＮＤ端子（接地端子）パッドなどが設けられている。また外部に導出されたリード端子として、ＶＨ端子パッドならびにＭＯＳトランジスタＱ２のドレイン（Ｄ）と接続されるＤ２端子、Ｖｃｃ端子パッドと接続されるＶｃｃ端子、ＧＮＤ端子パッドと接続されるＧＮＤ端子などが設けられている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a circuit configuration of a semiconductor device according to an embodiment of the present invention. The package 1 houses an n-channel MOS transistor Q1 that is a low-side power element, an n-channel MOS transistor Q2 that is a high-side power element, and a control IC 10 that controls the MOS transistor Q1. The control IC 10 includes a VH terminal pad for high-voltage start-up power, a Vcc terminal pad for control power, an OUT terminal pad for outputting an operation signal to the gate (G) of the MOS transistor Q1, a GND terminal (ground terminal) pad, and the like. Is provided. As lead terminals derived outside, there are a VH terminal pad and a D2 terminal connected to the drain (D) of the MOS transistor Q2, a Vcc terminal connected to the Vcc terminal pad, a GND terminal connected to the GND terminal pad, and the like. Is provided.

図２は上記の実施の形態の半導体装置の構造を示す断面図であり、同図（ａ）、（ｂ）に示す半導体装置はともに制御ＩＣ１０に起動電源回路を内蔵している。制御ＩＣ１０の両側にローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とがそれぞれ配置されている。ローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２とはトーテムポール接続され、リードフレーム２とそれに接続された上述の複数のリード端子３が設けられており、不要になったリード端子はカットされている。また、ローサイド用ダイパッド４、ハイサイド用ダイパッド５およびＩＣ用ダイパッド６が設けられており、これらにＭＯＳトランジスタＱ１，Ｑ２および制御ＩＣ１０が搭載されている。   FIG. 2 is a cross-sectional view showing the structure of the semiconductor device of the above-described embodiment. Both the semiconductor devices shown in FIGS. On both sides of the control IC 10, a low-side MOS transistor Q1 and a high-side MOS transistor Q2 are arranged. The low-side MOS transistor Q1 and the high-side MOS transistor Q2 are totem-pole connected, and are provided with the lead frame 2 and the plurality of lead terminals 3 connected thereto, and the lead terminals that are no longer needed are cut. Has been. Further, a low side die pad 4, a high side die pad 5, and an IC die pad 6 are provided, and MOS transistors Q1 and Q2 and a control IC 10 are mounted thereon.

上記のようにローサイド側のＭＯＳトランジスタＱ１とハイサイド側のＭＯＳトランジスタＱ２が直列接続された半導体装置において、それらのトランジスタＱ１，Ｑ２の接続点、つまりローサイド側のＭＯＳトランジスタＱ１のドレイン（Ｄ）とハイサイド側のＭＯＳトランジスタＱ２のソース（Ｓ）の接続点と繋がる外部端子（リード端子）から不図示のパワー素子（ＭＯＳＦＥＴなど）の制御端子に駆動信号が出力されると、パワー素子が動作する。このとき、ＭＯＳトランジスタＱ１，Ｑ２に駆動電流が流れることにより、ＭＯＳトランジスタＱ１，Ｑ２が発熱する。   In the semiconductor device in which the low-side MOS transistor Q1 and the high-side MOS transistor Q2 are connected in series as described above, the connection point between these transistors Q1 and Q2, that is, the drain (D) of the low-side MOS transistor Q1 When a drive signal is output from an external terminal (lead terminal) connected to the connection point of the source (S) of the high-side MOS transistor Q2 to a control terminal of a power element (such as a MOSFET) not shown, the power element operates. . At this time, a drive current flows through the MOS transistors Q1 and Q2, so that the MOS transistors Q1 and Q2 generate heat.

そこで、ＭＯＳトランジスタＱ１，Ｑ２は、放熱のバランスをとるために制御ＩＣ１０の両側に振り分けて配置され、なおかつ、トーテムポール接続されている。すなわち、ＭＯＳトランジスタＱ１を搭載するローサイド用ダイパッド４から延出するインナーリード（Ａ）は、制御ＩＣ１０を搭載するＩＣ用ダイパッド６のリード端子が導出されていない側を迂回して、ＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５の近傍から外部へ導出されている。そして、ＭＯＳトランジスタＱ１のドレイン（Ｄ）はローサイド用ダイパッド４に接続され、ローサイド用ダイパッド４から延出するインナーリード（Ａ）がハイサイド用ダイパッド５の近傍の（Ｂ）の部分でＭＯＳトランジスタＱ２のソース（Ｓ）とワイヤーにて接続される。これにより、ＭＯＳトランジスタＱ１，Ｑ２がトーテムポール接続される。   Therefore, the MOS transistors Q1 and Q2 are distributed and arranged on both sides of the control IC 10 in order to balance the heat dissipation, and are connected totem pole. That is, the inner lead (A) extending from the low-side die pad 4 on which the MOS transistor Q1 is mounted bypasses the side where the lead terminal of the IC die pad 6 on which the control IC 10 is mounted is not led, and the MOS transistor Q2 is bypassed. It is led out from the vicinity of the high-side die pad 5 to be mounted. The drain (D) of the MOS transistor Q1 is connected to the low-side die pad 4 and the inner lead (A) extending from the low-side die pad 4 is the MOS transistor Q2 in the portion (B) near the high-side die pad 5. It is connected with the source (S) of the wire. As a result, the MOS transistors Q1 and Q2 are totem-pole connected.

また、ハイサイド側のＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５には内部配線用のワイヤーパッドエリア７が設けられ、このワイヤーパッドエリア７と制御ＩＣ１０の起動電源用パッド（ＶＨ端子パッド）１１とがワイヤー８で接続されている。   The high-side die pad 5 on which the high-side MOS transistor Q2 is mounted is provided with a wire pad area 7 for internal wiring. The wire pad area 7 and a startup power supply pad (VH terminal pad) 11 of the control IC 10 are provided. Are connected by a wire 8.

制御ＩＣ１０は、上述のとおりＭＯＳトランジスタＱ１,Ｑ２の間に配置されている。制御ＩＣ１０の起動電源用パッド（ＶＨ端子パッド）１１をハイサイド用ダイパッド（ＭＯＳトランジスタＱ２のドレイン（Ｄ）が接続されるダイパッド）５から延出するワイヤーパッドエリア７へ接続するワイヤー８は、ＭＯＳトランジスタＱ１，Ｑ２を接続する内部配線（インナーリード）と立体的にかつ必要な絶縁距離を保って配置される。つまり、このワイヤー８は、ローサイド側のＭＯＳトランジスタＱ１を搭載するローサイド用ダイパッド４に接続されたインナーリード（Ａ）をまたいでいる。   As described above, the control IC 10 is arranged between the MOS transistors Q1 and Q2. The wire 8 that connects the starting power supply pad (VH terminal pad) 11 of the control IC 10 to the wire pad area 7 extending from the high-side die pad (die pad to which the drain (D) of the MOS transistor Q2 is connected) 5 is MOS The internal wiring (inner leads) connecting the transistors Q1 and Q2 is arranged three-dimensionally and maintaining a necessary insulation distance. That is, the wire 8 straddles the inner lead (A) connected to the low-side die pad 4 on which the low-side MOS transistor Q1 is mounted.

図３は実施の形態の半導体装置の要部を示す構造図であり、制御ＩＣ１０、インナーリード（Ａ）、ワイヤーパッドエリア７、ワイヤー８の配置を示している。図３（ａ）は、図２（ａ）に１点鎖線で示すＸ−Ｘの断面図である。   FIG. 3 is a structural diagram showing the main part of the semiconductor device of the embodiment, and shows the arrangement of the control IC 10, inner leads (A), wire pad area 7, and wires 8. FIG. 3A is a cross-sectional view taken along the line XX indicated by a one-dot chain line in FIG.

すなわち、制御ＩＣ１０は、ＩＣ用ダイパッド６に固定されている（固定のための半田あるいは接着剤は図示を省略）。起動電源用パッド（ＶＨ端子パッド）１１とワイヤーパッドエリア７とがワイヤー８で接続されている。   That is, the control IC 10 is fixed to the IC die pad 6 (the solder or adhesive for fixing is not shown). A starting power supply pad (VH terminal pad) 11 and a wire pad area 7 are connected by a wire 8.

図３（ａ）の構成では、起動電源用パッド（ＶＨ端子パッド）１１が制御ＩＣ１０のチップの厚み分だけワイヤーパッドエリア７より高い。したがって、インナーリード（Ａ）とワイヤー８との間で必要な絶縁距離（Ｌ）を保つためには、ワイヤー８をボンディングする際の弧を大きくする必要がある。すると、ワイヤー８の頂点が高くなり、半導体装置のパッケージも厚くなる。   In the configuration of FIG. 3A, the startup power supply pad (VH terminal pad) 11 is higher than the wire pad area 7 by the thickness of the chip of the control IC 10. Therefore, in order to maintain a necessary insulation distance (L) between the inner lead (A) and the wire 8, it is necessary to increase an arc when bonding the wire 8. Then, the apex of the wire 8 is increased, and the package of the semiconductor device is also increased.

半導体装置のパッケージの厚さを抑制するために、ワイヤーパッドエリア７を高く（厚く）して、制御ＩＣ１０の起動電源用パッド（ＶＨ端子パッド）１１と同程度の高さとすればよい。   In order to suppress the thickness of the package of the semiconductor device, the wire pad area 7 may be increased (thickened) so as to be as high as the startup power supply pad (VH terminal pad) 11 of the control IC 10.

図３（ｂ）は、リードフレーム２の一部を厚くしてワイヤーパッドエリア７１としたものである。リードフレーム２の一部を厚くするためには、プレス加工やエッチング加工を用いればよい。   FIG. 3B shows a wire pad area 71 that is formed by thickening a part of the lead frame 2. In order to thicken a part of the lead frame 2, press working or etching may be used.

図３（ｃ）は、上記のワイヤーパッドエリア７に異形材で所定の厚みを持たせたものである。例えば、銅（Ｃｕ）板にアルミ（Ａｌ）材を積層させたクラッド板７２を用い、そのアルミ材の表面をワイヤーボンディング面とする。その際、クラッド板７２の銅板の表面を半田付け面としてＭＯＳトランジスタＱ１，Ｑ２等をローサイド用ダイパッド４、ハイサイド用ダイパッド５へマウントする際に同時に半田付けしてもよいし、別工程で行ってもよい。   FIG. 3C shows the wire pad area 7 having a predetermined thickness made of a deformed material. For example, a clad plate 72 in which an aluminum (Al) material is laminated on a copper (Cu) plate is used, and the surface of the aluminum material is used as a wire bonding surface. At that time, when the MOS transistors Q1, Q2, etc. are mounted on the low-side die pad 4 and the high-side die pad 5 with the surface of the copper plate of the clad plate 72 as a soldering surface, soldering may be performed simultaneously. May be.

このように、実施の形態の半導体装置は、ハイサイド側のＭＯＳトランジスタＱ２を搭載するハイサイド用ダイパッド５に内部配線用のワイヤーパッドエリア７を設け、制御ＩＣ１０の起動電源用パッド１１とワイヤーパッドエリア７とをワイヤー８で接続しているので、制御ＩＣ１０に起動電源回路を内蔵した場合でも外部に高電圧端子を設ける必要がなく、端子数の増加やパッケージサイズが大きくなることはなく、またＥＳＤ耐量が改善される。   Thus, in the semiconductor device of the embodiment, the wire pad area 7 for internal wiring is provided in the high-side die pad 5 on which the high-side MOS transistor Q2 is mounted, and the startup power supply pad 11 and the wire pad of the control IC 10 are provided. Since the area 7 is connected with the wire 8, even if the control power supply circuit is built in the control IC 10, there is no need to provide a high voltage terminal outside, and the number of terminals and the package size are not increased. ESD tolerance is improved.

なお、実施の形態では制御ＩＣ１０の起動電源用のＶＨ端子パッドをハイサイド側のＭＯＳトランジスタＱ２のドレイン（Ｄ）と接続して外部のリード端子に導出しているが、ＭＯＳトランジスタＱ２のドレイン（Ｄ）と接続して外部に導出する端子は他の電源端子であってもよい。   In the embodiment, the VH terminal pad for starting power supply of the control IC 10 is connected to the drain (D) of the MOS transistor Q2 on the high side and led to the external lead terminal. The terminal connected to D) and led to the outside may be another power supply terminal.

本発明の実施の形態の半導体装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the semiconductor device of embodiment of this invention. 実施の形態の半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device of embodiment. 実施の形態の半導体装置の要部を示す構造図である。1 is a structural diagram illustrating a main part of a semiconductor device according to an embodiment; 従来の半導体装置の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the conventional semiconductor device. 従来の半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional semiconductor device.

符号の説明Explanation of symbols

１ パッケージ
２ リードフレーム
３ リード端子
４ ローサイド用ダイパッド
５ ハイサイド用ダイパッド
６ ＩＣ用ダイパッド
７，７１ ワイヤーパッドエリア
８ ワイヤー
１０ 制御ＩＣ
１１ 起動電源用パッド
７２ クラッド板
Ｑ１ ローサイド側のｎチャネルのＭＯＳトランジスタ
Ｑ２ ハイサイド側のｎチャネルのＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Package 2 Lead frame 3 Lead terminal 4 Low side die pad 5 High side die pad 6 IC die pad 7, 71 Wire pad area 8 Wire 10 Control IC
11 Start-up power supply pad 72 Clad plate Q1 n-channel MOS transistor on the low side Q2 n-channel MOS transistor on the high side

Claims (5)

制御ＩＣと、前記制御ＩＣの両側に分けて配置されたハイサイド側のパワー素子とローサイド側のパワー素子をトーテムポール接続した半導体装置において、
前記ハイサイド側のパワー素子を搭載するハイサイド用パッドに内部配線用のワイヤーパッドエリアを設け、
前記制御ＩＣの電源用パッドと前記ワイヤーパッドエリアとをワイヤーで接続したことを特徴とする半導体装置。 In a semiconductor device in which a control IC and a high-side power element and a low-side power element arranged separately on both sides of the control IC are connected by totem pole connection,
A wire pad area for internal wiring is provided in the high side pad on which the power element on the high side is mounted,
A power supply pad of the control IC and the wire pad area are connected by a wire. 前記ワイヤーは前記ローサイド側のパワー素子を搭載するローサイド用パッドに接続された内部配線をまたいでいることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the wire straddles an internal wiring connected to a low-side pad on which the low-side power element is mounted. 前記ワイヤーパッドエリアに所定の厚みを持たせたことを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the wire pad area has a predetermined thickness. 前記ワイヤーパッドエリアはリードフレームの一部を厚くして厚みを持たせたことを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the wire pad area is thickened by thickening a part of the lead frame. 前記ワイヤーパッドエリアは異形材を積層させたクラッド板により厚みを持たせたことを特徴とする請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the wire pad area is thickened by a clad plate in which deformed materials are laminated.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659845B2 (en) 2010-12-13 2017-05-23 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package in a single shunt inverter circuit
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
US9449957B2 (en) 2010-12-13 2016-09-20 Infineon Technologies Americas Corp. Control and driver circuits on a power quad flat no-lead (PQFN) leadframe
US9362215B2 (en) 2010-12-13 2016-06-07 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) semiconductor package with leadframe islands for multi-phase power inverter
US9620954B2 (en) 2010-12-13 2017-04-11 Infineon Technologies Americas Corp. Semiconductor package having an over-temperature protection circuit utilizing multiple temperature threshold values
US9324646B2 (en) 2010-12-13 2016-04-26 Infineon Technologies America Corp. Open source power quad flat no-lead (PQFN) package
US9711437B2 (en) 2010-12-13 2017-07-18 Infineon Technologies Americas Corp. Semiconductor package having multi-phase power inverter with internal temperature sensor
US9524928B2 (en) 2010-12-13 2016-12-20 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having control and driver circuits
US9355995B2 (en) 2010-12-13 2016-05-31 Infineon Technologies Americas Corp. Semiconductor packages utilizing leadframe panels with grooves in connecting bars
US9443795B2 (en) 2010-12-13 2016-09-13 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having bootstrap diodes on a common integrated circuit (IC)
JP5533923B2 (en) * 2012-04-09 2014-06-25 富士電機株式会社 Semiconductor device
JP6582678B2 (en) * 2015-07-27 2019-10-02 三菱電機株式会社 Semiconductor device
CN110660786B (en) * 2019-08-21 2024-02-27 深圳市晶导电子有限公司 Integrated circuit of LED driving power supply, manufacturing method of integrated circuit and LED driving power supply

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357259A (en) * 1989-07-26 1991-03-12 Hitachi Ltd Semiconductor device
JP3233507B2 (en) * 1993-08-13 2001-11-26 株式会社東芝 Semiconductor device
JPH09213871A (en) * 1996-02-02 1997-08-15 Shindengen Electric Mfg Co Ltd Semiconductor device
JP3812878B2 (en) * 2000-08-11 2006-08-23 松下電器産業株式会社 Semiconductor device and inverter circuit using the same
JP3812447B2 (en) * 2002-01-28 2006-08-23 富士電機デバイステクノロジー株式会社 Resin-sealed semiconductor device

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