JP4972401B2 - 有機ｅｌ駆動回路 - Google Patents

Description

この発明は、有機ＥＬ駆動回路およびこれを用いる有機ＥＬ表示装置に関し、詳しくは、携帯電話機，ＰＨＳ等の表示装置を有する電子機器において、端子ピン対応に設けられるγ補正回路の占有面積を抑えることが可能な有機ＥＬ駆動回路に関する。

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
有機ＥＬ表示パネルの各有機ＥＬ素子（以下ＯＥＬ素子）は、ブラウン管と同様に表示データの値に対して輝度が直線的な関係にはなく、表示３原色のＲ，Ｇ，Ｂの材料による素子特性に応じた曲線になる。そこで、有機ＥＬ表示装置を使用する周囲の環境が変わると画質が変化し、有機ＥＬ表示パネルが高解像度になればなるほど、この画質の変化が目立ってくる。そのためにγ補正をすることが必要になる。
なお、このγ補正としては、カラムラインの端子ピンへ駆動電流を出力する出力回路（出力段電流源）の負荷抵抗を直列抵抗回路として、抵抗選択によりγ補正をする発明を出願人は出願している（特許文献１）。
特許文献１：特開２００３−２８８０５１号公報

特開２００３−２８８０５１号（特許文献１）の発明の実施例は、カラム側の端子ピンに対応するようにそれぞれＤ／Ａと出力段電流源とを設けて、表示データをＤ／Ａ変換し、Ｄ／Ａ変換して得られた電流に応じて出力段電流源を駆動して端子ピンに有機ＥＬ素子の駆動電流を出力している。
通常、γ補正をする場合には、ドライバ等でソフトウエア処理により前記のＤ／Ａに設定する表示データをγ補正に対応する補正をすることが考えられるが、４ビット〜６ビット程度のＤ／Ａでは、γ補正ができない問題がある。そのため、特開２００３−２８８０５１号では、出力段電流源にγ補正回路をピン対応に設けている。
しかし、出力段電流源の負荷抵抗を直列抵抗回路とするγ補正回路では、負荷抵抗値を選択するための抵抗とスイッチ回路が多くなる。この負荷抵抗によるγ補正回路は、消費電力の低減という点からみるとそれに逆行するので、負荷抵抗によるγ補正はせずに電流駆動回路の占有面積を抑える別のγ補正回路が要請される。
この発明の目的は、このような要請に応えるものであって、端子ピン対応に設けられるγ補正回路の占有面積を抑えることが可能な有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。

このような目的を達成するためのこの発明の有機ＥＬ駆動回路およびこれを用いる有機ＥＬ表示装置の構成は、デジタル値の表示データをＤ／Ａ変換してＯＥＬ素子を電流駆動するための駆動電流あるいはその基礎となる電流を生成し、水平１ラインの走査期間に相当する表示期間と水平１ラインの帰線期間に相当するリセット期間とを切り分けるための第１のタイミングコントロール信号に応じて表示期間に有機ＥＬパネルの端子ピンを介してＯＥＬ素子に駆動電流を送出し、リセット期間にＯＥＬ素子の端子電圧のリセットをする有機ＥＬ駆動回路において、
リセットをするためにリセットパルスを受けて端子ピンを所定の電位ラインに接続するスイッチ回路と、ＯＥＬ素子の輝度をγ補正するために表示データを受けて表示データに応じてＯＥＬ素子の発光期間を補正するための補正データを生成する補正データ生成回路と、第１のタイミングコントロール信号と補正データとを受けてγ補正に応じたパルス幅のリセットパルスを発生するリセットパルス発生回路とを備えるものであって、
補正データ生成回路は、表示データを補正データに変換するデータ変換回路であり、第１のタイミングコントロール信号は、表示期間をγ補正をする場合の一番短い表示期間か、それ以下に設定して表示期間とリセット期間とを切り分ける信号であり、リセットパルス発生回路は、第１のタイミングコントロール信号を受けて所定時間順次遅延させた複数の第２のタイミングコントロール信号を発生する遅延回路と、複数の第２のタイミングコントロール信号と第１のタイミングコントロール信号と補正データとを受けて補正データに応じて複数の第２のタイミングコントロール信号の１つを選択する選択回路とを有し、選択された第２のタイミングコントロール信号の前縁を前縁とし、後縁を第１のタイミングコントロール信号としたリセットパルスを発生するものである。

ところで、ＯＥＬ素子は、その端子を所定の定電圧にプリチャージする定電圧リセットが行われるので、有機ＥＬ駆動回路の各カラムピン対応に加えられるＯＥＬ素子に対する電流駆動波形は、図６（ｇ）に示すように、所定の定電圧からスタートするピーク電流波形（実線）となる。なお、図６（ｇ）の点線は、電圧波形である。
定電圧リセットは、水平走査の帰線期間に相当するリセット期間ＲＴに行われ、このときの表示期間Ｄは、水平１ラインの水平走査期間に相当する。そこで、表示期間Ｄとリセット期間ＲＴの切り分けが表示期間Ｄ＋リセット期間ＲＴに対応する周期（水平走査周波数相当）のタイミングコントロールパルスＴP（図６（ｊ）参照）により行われる。なお、図６は、各端子ピンに流す電流駆動波形とこれを発生するタイミング信号の説明図である。
これについて説明すると、図６（ａ）は、各制御信号のタイミングの基本となる同期クロックＣＬＫであり、図６（ｂ）は、ピクセルカウンタのカウントスタートパルスＣＳＴＰであり、ピクセルカウンタのカウント値が図６（ｃ）に示されている。図６（ｄ）は、表示開始パルスＤＳＴＰであり、図６（ｅ）がＲ（赤）についてのリセットパルスＲＳRである。
このリセットパルスＲＳRは、表示期間とリセット期間の切り分けの基準タイミングを発生するタイミングコントロールパルスＴPにより生成される。
タイミングコントロールパルスＴPは、カラム側の駆動において帰線期間にカラムピンを介してＯＥＬ素子をリセットあるいはプリチャージ（定電圧リセット）するパルスという点で使用されればパッシブマトリックス型の有機ＥＬパネルの駆動におけるリセットコントロール信号と同じ信号である。
図６（ｅ）のリセットパルスＲＳRは、表示期間とリセット期間の切り分けが基準タイミングとなっているので、このリセットパルスＲＳRは、タイミングコントロールパルスＴPあるいはリセットコントロールパルス（リセットコントロール信号）と同じものになる。このことは、タイミングコントロールパルスＴPから生成されるＧ（緑），Ｂ（青）の同様なリセットパルスについても同じである。だたし、Ｇ，Ｂそれぞれのリセット期間は、Ｒと違っていてもよい。

そこで、この発明は、各カラムピン対応にリセットパルスを発生して、次のリセット期間の開始タイミングをγ補正に対応して補正することで、現在の表示期間Ｄの長さを制御する。これによりＯＥＬ素子の発光期間を補正することでＯＥＬ素子の表示期間における全体的な発光輝度をγ補正する。
そこで、この発明のγ補正回路は、リセット期間の制御回路として設けられる。その結果、タイミング制御によりγ補正が可能になるので、γ補正回路の占有面積を抑えることができる。
また、前記した補正データ生成回路をデータ変換ＲＯＭにすれば、γ補正値の選択も単にデータ変換ＲＯＭに記憶すればよく、しかも、データ変換ＲＯＭは、各カラムピンに個別に設ける必要はないので、その分、γ補正回路の占有面積を抑えることが可能になる。

図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバを中心とするブロック図、図２は、出力段電流源に設けられたγ補正リセットパルス発生回路の説明図、図３は、他のγ補正リセットパルス発生回路の説明図、図４は、図３におけるγ補正リセットパルス発生回路のリセットパルス発生タイミングの説明図、図５は、データ変換回路（ＲＯＭ）に設定されるγ補正データについての説明図、そして、図６は、カラムピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図である。
図１において、１０は、有機ＥＬパネルにおける有機ＥＬ駆動回路としてのカラムＩＣドライバ（以下カラムドライバ）である。このカラムドライバ１０は、基準電流発生回路１と、Ｒ（赤）に対応して設けられたＲ−基準電流生成回路２Ｒと、Ｇ（緑）に対応して設けられたＧ−基準電流生成回路２Ｇ、そして、Ｂ（青）に対応して設けられたＢ−基準電流生成回路２Ｂとを有している。
各基準電流生成回路２Ｒ，２Ｇ，２Ｂは、それぞれ基準電流発生回路１から基準電流Ｉrefを入力段として設けられたカレントミラー回路で受けてそれぞれの表示色に対応した基準電流Ｉr，Ｉg，Ｉbを生成する。そして、ここで生成された基準電流Ｉr，Ｉg，Ｉbでカレントミラー回路（基準電流分配回路）３Ｒ，３Ｇ，３Ｂ（３Ｇ，３Ｂは図示せず）の入力側トランジスタをそれぞれに駆動し、これらのカレントミラー回路により各出力端子（Ｒについての出力端子ＸR1〜ＸRm）に生成した基準電流Ｉr，Ｉg，Ｉbをそれぞれに分配する。
なお、Ｇ−基準電流生成回路２Ｇ、Ｂ−基準電流生成回路２Ｂにそれぞれ接続されるカレントミラー回路３Ｇ，３Ｂは、Ｒ−基準電流生成回路２Ｒが接続されているカレントミラー回路３Ｒと同様な構成であるので、特に図示してはいない。

各基準電流生成回路２Ｒ，２Ｇ，２Ｂには、それぞれ４ビット程度のＤ／Ａ変換回路（Ｄ／Ａ）２ａが設けられていて、ホワイトバランス調整のためにＲ，Ｇ，Ｂそれぞれの表示色に対応する基準電流Ｉr，Ｉg，Ｉbの電流値が調整される。その調整は、それぞれレジスタ２ｂに設定されるデータをＤ／Ａ２ａでＤ／Ａ変換することにより行われる。
以下では、Ｒ−基準電流生成回路２Ｒとカレントミラー回路３を中心とするＲについて電流駆動系について説明する。Ｇ−基準電流生成回路２ＧとＢ−基準電流生成回路２Ｂとのそれぞれのカレントミラー回路、そしてこれらの電流駆動系については割愛する。

Ｒ−基準電流生成回路２Ｒは、基準電流発生回路１からの基準電流Ｉrefで駆動されてＲについての基準電流Ｉrを生成する。この基準電流Ｉrは、Ｒについてのカレントミラー回路３の入力側のトランジスタＴraに供給される。これにより出力側トランジスタＴrbからＴrnのそれぞれが基準電流Ｉrを発生して、Ｒの各出力端子ＸR1〜ＸRn対応に基準電流Ｉrが分配される。
カレントミラー回路３は、入力側のＰチャネルＭＯＳＦＥＴトランジスタＴraと、これとカレントミラー接続される出力側のＰチャネルＭＯＳＦＥＴトランジスタＴrb〜Ｔrnとを有していて、トランジスタＴrb〜Ｔrnのソースは、電源ライン＋ＶDD（＝＋３Ｖ）に接続されている。
トランジスタＴrb〜Ｔrnのドレインは、Ｄ／Ａ４Ｒ，４Ｒ…に接続され、それぞれのドレインからの出力電流Ｉrは、Ｄ／Ａ４Ｒの基準駆動電流とされる。
各Ｄ／Ａ４Ｒは、カレントミラー回路で構成され、その入力側トランジスタに出力電流Ｉrを受ける。そして、ＭＰＵ１１からレジスタ６、ライン８ｂを介して表示データＤＡＴをカレントミラーの出力側トランジスタに受けて基準駆動電流Ｉrを表示データ値分電流増幅してそのときどきのＯＥＬ素子の表示輝度に応じた駆動電流を出力側に生成し、この駆動電流に応じてそれぞれに出力段電流源５Ｒを駆動する。

各出力段電流源５Ｒは、出力段カレントミラー回路５０とγ補正リセットパルス発生回路５１、そしてスイッチ回路５２とからなる。
カレントミラー回路５０は、Ｐチャネルの入力側トランジスタＱP1とＰチャネルの出力側トランジスタＱP2とにより構成され、トランジスタＱP1，ＱP2のソース側は、共通に電源ライン＋Ｖcc（電圧ライン＋Ｖccの電圧＞電圧ライン＋ＶDDの電圧）に接続されている。トランジスタＱP1のドレインは、ゲートにダイオード接続され、さらにＤ／Ａ４Ｒの出力端子に接続されてＤ／Ａ４Ｒにより駆動される。トランジスタＱP2のドレインは、各出力端子ＸR1〜ＸRnのうち自己に対応する１つに接続されている。
これにより、各出力段電流源５Ｒは、Ｒについてのカラム側の出力端子ＸR1〜ＸＲnを介して駆動電流ｉを有機ＥＬパネルの各ＯＥＬ素子９の陽極に出力する。
スイッチ回路５２は、Ｒについての出力端子ＸR1〜ＸＲnに対応にそれぞれ設けられたリセットスイッチであって、ＰチャネルＭＯＳトランジスタＱP3で構成されている。各出力段電流源５ＲのトランジスタＱP3のソースは、各出力端子ＸR1〜ＸＲnのうち自己に対応する１つの端子に接続されている。各出力段電流源５Ｒの各トランジスタのＱP3のドレインは、ツェナーダイオードＤZRを介してグランドＧＮＤに接続されている。各トランジスタＱP3のゲートは、自己の出力段電流源５Ｒに設けられたγ補正リセットパルス発生回路５１からゲート駆動信号を受け、それによりそのトランジスタＱP3はＯＮとなって、自己が接続されている出力端子を定電圧ＶzRに設定して、出力端子に接続されているＯＥＬ素子９の端子電圧をリセットする。

γ補正リセットパルス発生回路５１は、データ変換回路（ＲＯＭ）７から補正データＴＤiを受け、コントロール回路１２からライン８ａを介してタイミングコントロールパルスＴPを受ける。さらに、コントロール回路１２からクロックＣＬＫと表示開始パルスＤＳＴＰとを受ける。そして、スイッチ回路５２（トランジスタＱP3）に補正データＴＤiの値に応じた所定のタイミングでゲート駆動信号を発生して、これをＯＮにする。これにより表示データＤＡＴの値に応じたリセット期間ＲＴが各出力端子対応に設定される。その結果、リセット期間ＲＴに応じて発光期間Ｄの長さがγ補正値に対応して補正される。このことでＯＥＬ素子９の発光輝度がγ補正される。
リセット期間ＲＴにスイッチ回路５２がＯＮになると、ツェナーダイオードＤZRの持つ定電圧ＶZRにＯＥＬ素子９の陽極側が設定されるので、ＯＥＬ素子９の発光は停止し、その陽極側が所定の電圧にプリチャージされる。このとき、発光しているＯＥＬ素子９の陰極側は、垂直方向（ローライン）の走査によりグランドＧＮＤに接続されている。
なお、図１に示すように、各出力端子ＸR1〜ＸRnは、有機ＥＬパネルの各カラムピンに対応していて、これらが接続された状態では１つになっている。そこで、ここでは、出力端子とカラムピンとは特に区別していない。

データ変換回路（ＲＯＭ）７は、ＲＯＭとマルチプレクサとで構成され、表示データをデータ変換することによりＯＥＬ素子９の発光期間をγ補正する補正データＴＤiを生成する。データ変換回路７は、ライン８ｃを介して各出力端子に対応する表示データＤＡＴを順次受けて、コントロール回路１２からの制御信号Ｓに従ってマルチプレクサによりγ補正リセットパルス発生回路５１を順次選択して変換した補正データＴＤiを各出力端子対応に各γ補正リセットパルス発生回路５１にライン８ｄを介して分配していく。
制御信号Ｓは、ピクセルカウンタのカウントタイミングで発生するものであって、ピクセルカウンタは、コントロール回路１２に内蔵され、図６（ｂ）に示すカウントスタートパルスＣＳＴＰを受けてカウントを開始する。
データ変換回路７のデータ変換は、あるタイミングで入力された表示データ値Ｄiがデータ変換回路７のアドレス値とされて、表示データ値Ｄiに応じてアドレスがアクセスされて、そのアドレスＤiに記憶されている補正データＴＤiが出力されることによる。 出力された補正データＴＤiは、リセット期間ＲＴの開始タイミングを決定すると同時に表示期間Ｄの終了タイミングを決定する。

図５は、γ補正のためにデータ変換されるデータ値についての説明図である。
横軸は、表示データ値であり、縦軸は、出力端子から発生する平均駆動電流値［μＡ］である。
点線Ａは、表示期間Ｄ（＝発光期間）を所定の一定値ＤＴにした場合の出力段電流源の平均出力電流値であり、γ＝１．０のものである。この場合、縦軸の平均出力電流値とＯＥＬ素子９の発光期間Ｄにおけるトータル輝度は対応しているものとする。
これに対して実線で示す線Ｂは、γ＝２．０に対応する平均出力電流値である。そこで、点線Ａと実線Ｂの駆動電流値の差ΔＩに対応した平均出力電流のＯＦＦ期間を表示期間ＤＴに設ければ、γ＝２．０に補正することができる。それは、発光輝度と表示期間とは実質的に対応する関係にあるからである。

すなわち、γ補正をしないときの表示期間Ｄの期間をＤＴとし、γ補正期間をＴγとし、γ補正された表示期間Ｔ（＝発光期間）とする。そして、次の式において、ａは、グラフＡにおけるある表示データ値Ｄiに対応する電流値、ｂは、グラフＢにおける前記表示データ値Ｄiのときの電流値、ｔdはクロックＣＬＫの周期、Ｄγiは、γ補正期間Ｔγをクロックカウント数で表した期間、ＴＤrは、タイミングコントロールパルスＴP（図６（ｅ）参照）の立上がりからγ補正をしないときの表示期間ＤＴが終了するまでのクロックのカウント値であり、例えば、図６（ｅ）のリセットパルスＲＳRのリセット開始期間に相当する。
ここで、表示期間をγ補正するクロックカウント数で表した期間ＴＤiは次の関係式から求められる。
γ補正された表示期間Ｔは、
Ｔ＝ＤＴ×ｂ／ａ …(1)
γ補正期間Ｔγは、
Ｔγ＝ＤＴ−ＤＴ×ｂ／ａ＝ＤＴ（１−ｂ／ａ）…(2)
γ補正期間Ｔγのクロック数Ｄγiは、
Ｄγi＝Ｔγ／ｔd （i＝０〜６３） …(3)
γ補正された表示期間Ｔのクロック数ＴＤiは、
ＴＤi＝ＴＤr−Ｄγi …(4)
となる。
なお、式(4)は、γ補正をしないときの表示期間ＤＴに対して表示開始時点から出力段電流源５Ｒの出力電流をＯＦＦするまでの期間（γ補正した表示期間）をクロック数ＴＤiで示したものである。これは、γ補正をしないときの表示期間ＤＴの表示開始時点からリセット開始までの期間、すなわち、図６（ｅ）の表示開始時点からリセット開始時点までの表示期間Ｄ、この表示期間Ｄを基準として表示開始時点からのカウント値としてγ補正された基準となる前記表示期間Ｄより短い表示期間を算出する式である。
ＲＯＭの表示データＤiのアドレスに補正データＴＤiが記憶されることで、各表示データＤiに対応する補正データＴＤiを得て、γ＝２．０のときの表示期間についてγ補正が行われる。ただし、i＝０〜６３は表示データが６ビットの場合である。
データ変換回路７のＲＯＭには、多数のγ補正に応じてデータを各領域に記憶しておき、γ補正値を各領域の先頭アドレスで選択できるようにする。これにより先頭アドレスの選択で種々のγ補正を行うことができる。しかも、このデータ変換回路７のＲＯＭは、Ｒについての各出力端子ＸR1〜ＸRnに対して１個設けられればよい。

γ補正リセットパルス発生回路５１は、図２に示すように、プリセットカウンタ５３とフリップフロップ５４、そしてインバータ５５とで構成される。プリセットカウンタ５３は、制御信号Ｓのタイミングに従ってデータ変換回路７から補正データＴＤiがロードされる。
そして、コントロール回路１２から送出されるクロックＣＬＫを受けてタイミングコントロールパルスＴP（図６（ｅ）参照）の立下がりタイミングで補正データＴＤiをクロックＣＬＫの立下がりに応じてカウントダウンすることを開始してそれが“０”になったときに出力を発生する。
その出力の立上がり出力がトリガ信号としてフリップフロップ５４に入力される。フリップフロップ５４のデータ入力端子Ｄは、プルアップされている。そこで、プリセットカウンタ５３の立上がり出力を受けると、データ“１”がフリップフロップ５４にセットされ、そのＱ出力がリセットパルスＲＳRとしてトランジスタＱP３のゲートにインバータ５５を介して送出される。なお、この場合、インバータ５５を介すことなく、フリップフロップ５４のＱバー出力を利用してもよい。
フリップフロップ５４は、リセット端子Ｒにコントロール回路１２のタイミング信号発生回路１２ａが発生する表示開始パルスＤＳＴＰを受けてその立上がりタイミングでリセットされ、リセットパルスＲＳRが停止する。
なお、プリセットカウンタ５３のカウント値が“０”のときにはタイミングコントロールパルスＴPの立下が信号がそのままフリップフロップ５４にトリガ信号として入力される。

その結果、γ補正リセットパルス発生回路５１は、γ補正がないときには、そのプリセットカウンタ５３にプリセットされた補正データＴＤi（＝ＴＤr）に応じて立上がる図６（ｅ），（ｈ），（ｉ）に示すリセットパルスＲＳRが発生する。Ｄγi＝０のときには、補正データＴＤi（＝ＴＤr−０）となり、図６（ｅ）に示すリセットパルスＲＳRが発生する。また、Ｄγi＝１のときには、補正データＴＤi（＝ＴＤr−１）となり、１クロック分手前にずれた図６（ｈ）に示すリセットパルスＲＳRが発生する。さらに、Ｄγi＝２のときには、補正データＴＤi（＝ＴＤr−２）となり、２クロック分手前となる図６（ｉ）に示すリセットパルスＲＳRが発生する。一般式としては、Ｄγi＝ｎ（ただし、ｎは整数）のときには、補正データＴＤi（＝ＴＤr−ｎ）となる。
図６（ｅ），（ｈ），（ｉ）に示すリセットパルスＲＳRは、前記した式(3)、(4)に示されるように、表示データＤＡＴの値に対応してγ補正されたタイミングで立上がり、表示開始パルスＤＳＴＰを受けて立下がる。そして、あらかじめ決定されている表示期間Ｄ＋リセット期間ＲＴに対応する周期（タイミングコントロール信号の周期＝水平走査周波数）で発生する。

図３は、他のγ補正リセットパルス発生回路の説明図であり、図４は、そのリセットパルス発生タイミングの説明図である。
先の図１の実施例では、水平１ラインの走査期間に相当する表示期間と前記水平１ラインの帰線期間に相当するリセット期間とを切り分けるためのタイミングコントロール信号で決定されるリセット期間を基準にしてγ補正に応じてリセット期間の長さを手前側に伸ばすタイミング制御をしている。この実施例では、タイミングコントロール信号で切り分けられる表示期間をγ補正をする場合の一番短い表示期間に設定しておき、これのリセット期間を基準として、このリセット期間の長さをγ補正に応じて手前側を削って短くするタイミング制御をする例である。
γ補正リセットパルス発生回路５１ａは、ｎ段のシフトレジスタ５６と、セレクタ５７、２入力アンドゲート５８、３ビットのレジスタ５９、そしてインバータ６０，６１とからなる。ｎ段のシフトレジスタ５６は、タイミング信号発生回路１２ａからタイミングコントロールパルスＴPと、インバータ６０を介してクロックＣＬＫとを受けて、クロックＣＬＫの立下がりタイミングで、各段に図４（ａ）に示すような出力波形を発生する。
なお、図示して説明する都合上、図４（ａ）は、ｎを４として４段のシフトレジスタ５６とし、その各段のフリップフロップをＱ1〜Ｑ4とした場合の説明である。実際には、γ補正する最大期間分として、ｎ＝３２程度は必要になる。Ｑ1〜Ｑ4の各段の出力信号は、シフトレジスタ５６の各段に入力されるクロックＣＬＫの立下がりに応じて発生し、Ｑ2〜Ｑ4は、初段Ｑ1の立上がりから１乃至数クロックＣＬＫ分遅延した出力となっている。なお、初段Ｑ1の立上がりタイミングは、図６（ｊ）に示すタイミングコントロールパルスＴPの立上がりからこれに同期するクロックＣＬＫが立下がるまでの期間分遅延している。
セレクタ５７は、シフトレジスタ５６の初段の出力信号から最終段の出力信号のそれぞれと初段への入力信号（タイミング信号発生回路１２ａからタイミングコントロールパルスＴP）とを受けて、入力信号の１つを選択する。このセレクタ５７の入力信号の選択は、レジスタ５９に設定されたＴＤiに応じて行われる。ここで、選択された入力信号は、２入力のアンドゲート５８の一方に入力される。アンドゲータ５８の他方の入力にはシフトレジスタ５６の入力信号として図６（ｊ）に示すタイミングコントロールパルスＴPが入力されている。
この場合のタイミングコントロールパルスＴPは、立下がりがタイミングが表示開始位置に固定されているが、立上がりタイミングは、γ補正をする場合の一番短い表示期間Ｄよりも少なくとも半ロック分以上手前に設定されている。この図６（ｊ）のタイミングコントロールパルスＴPは、この図６（ｅ）の通常のタイミングコントロールパルスＴPから生成する。
図６（ｊ）のタイミングコントロールパルスＴPは、表示期間Ｄをγ補正をする場合の一番短い表示期間か、それ以下に設定して表示期間Ｄとリセット期間ＲＴとを切り分ける信号になっている。これにより逆にリセット期間ＲＴがγ補正をする場合の一番長い期間かそれ以上に設定される。
なお、レジスタ５９に設定するデータ値ＴＤiは、
ＴＤi＝ＴＤir−Ｄp …(5)
ただし、ＴＤirは、式(4)で算出されたクロック数ＴＤiであり、Ｄpは、図６（ｊ）のタイミングコントロールパルスＴPが立上がるまでのはクロック数である。したがって、データ変換回路７のに記憶される補正データは、式(4)に従うＴＤi（＝ＴＤir）ではなく、式(5)に従って算出されたＴＤiとなる。

その結果、アンドゲータ５８の出力は、レジスタ５６に設定されたデータ値に応じて初段からｍクロックＣＬＫ（ｍは１以上の整数）遅延したリセットパルスＲＳRが発生する。このリセットパルスＲＳRは、タイミングコントロールパルスＴPの立上がり（前縁）あるいは選択されたＱ1〜Ｑ4の出力のいずれかの立上がり（前縁）を立上がり（前縁）とし、立下がり（後縁）をタイミングコントロールパルスＴPの立下がり（後縁）とした、図６（ｅ），（ｈ），（ｉ）に示すようなリセットパルスＲＳRになる。このリセットパルスＲＳRは、インバータ６１を介してトランジスタＱP3のゲートに加えられる。なお、アンドゲータ５８とインバータ６１とに換えてナンドゲートを用いてもよい。
説明を簡単にするために、シフトレジスタ５６を４段構成とし、ＴＤiを３ビットとすると、レジスタ５６にセットされる３ビットの補正データＴＤiは、０〜４までの値とされ、その数値が出力段数に対応している。したがって、リセットパルス発生回路３Ｒのレジスタ５６に設定された３ビットの補正データＴＤiを”０１１”で「３」とすると、図４（ｂ）に示すように、Ｑ3の出力が選択されて、アンドゲート５４の出力は、図４（ｂ）に示すように、初段Ｑ1の出力から２クロック分遅延し、仮に、タイミングコントロールパルスＴPからは３クロック分遅延するとする。
その結果として、図６（ｅ）に示すようなリセットパルスＲＳRがリセットパルス発生回路３Ｒから発生する。このときには、ＴＤi＝ＴＤr＝”０１１”であり、これが補正がされない表示期間ＤＴとなる。
図６（ｉ）のリセットパルスＲＳRの場合は、リセットパルス発生回路３Ｇのレジスタ５６に設定された３ビットの補正データＴＤiは、ＴＤi＝”０１０”であり、タイミングコントロールパルスＴPからは２クロック分遅延する。
る。図６（ｈ）のリセットパルスＲＳの場合は、リセットパルス発生回路３Ｂのレジスタ５６に設定された３ビットの補正データＴＤiは、ＴＤi＝”００１”であり、タイミングコントロールパルスＴPからは２クロック分遅延する。
アンドゲータ５８の出力は、インバータ６１を介してスイッチ回路５２を構成するトランジスタＱP3のゲートに送出されて、アンドゲータ５８の出力が“Ｈ”の期間の間、インバータ５８を介して“Ｌ”がトランジスタＱP3のゲートに出力されて、このトランジスタがＯＮとなる。

ところで、以上の説明では、ＲについてのリセットパルスＲＳRをγ補正に応じて発生させる説明しているが、Ｇ，Ｂについてのリセットパルスについて同様にしてγ補正に応じて発生させるものである。
また、実施例では、リセットパルスＲＳRの開始タイミングを図６（ｅ）に示すタイミングコントロールパルスＴPの立下がり（前縁）を基準としてクロックＣＬＫをカウントして設定しているが、このタイミングコントロールパルスＴPの周期は、一定しているので、これの立上がり（後縁）を基準としてクロックＣＬＫをカウントして設定してもよいことはもちろんである。

図１は、この発明の有機ＥＬ駆動回路を適用した一実施例の有機ＥＬパネルのカラムドライバを中心とするブロック図である。 図２は、出力段電流源に設けられたγ補正リセットパルス発生回路の説明図である。 図３は、他のγ補正リセットパルス発生回路の説明図である。 図４は、図３におけるγ補正リセットパルス発生回路のリセットパルス発生タイミングの説明図である。 図５は、データ変換回路（ＲＯＭ）に設定されるγ補正データについての説明図である。 図６は、カラムピンを電流駆動する電流波形とこれを発生するタイミング信号の説明図である。

符号の説明

１Ｇ，１Ｒ，１Ｂ…Ｒ，Ｇ，Ｂの各基準電流発生回路、
２Ｇ，２Ｒ，２Ｂ…Ｒ，Ｇ，Ｂの各基準電流分配回路、
３，３Ｇ，３Ｒ，３Ｂ……Ｄ／Ａ変換回路（Ｄ／Ａ）、
４，４Ｇ，４Ｒ，４Ｂ…ピーク電流生成回路、
５，５Ｒ，５Ｇ，５Ｂ…出力段電流源、
６…プログラマブルパルス幅パルス発生回路、
６…レジスタ、
７…データ変換回路（ＲＯＭ）、
９，９G1，９R1，９B1，９G2，９R2…ピン、
１０…カラムＩＣドライバ、
１２…ＭＰＵ、１２…コントロール回路、
５０…出力段カレントミラー回路、
５１，５１ａ…γ補正リセットパルス発生回路、
５２…スイッチ回路、５３…プリセットカウンタ、
５４…フリップフロップ、
５５、６０，６１…インバータ、
５６…シフトレジスタ、５７…セレクタ、
５８…２入力アンドゲート、
５９…３ビットのレジスタ、
Ｔrａ〜Trn，ＱP1〜ＱP3…トランジスタ。

Claims (1)

1. デジタル値の表示データをＤ／Ａ変換して有機ＥＬ素子を電流駆動するための駆動電流あるいはその基礎となる電流を生成し、水平１ラインの走査期間に相当する表示期間と前記水平１ラインの帰線期間に相当するリセット期間とを切り分けるための第１のタイミングコントロール信号に応じて前記表示期間に有機ＥＬパネルの端子ピンを介して前記有機ＥＬ素子に前記駆動電流を送出し、前記リセット期間に前記有機ＥＬ素子の端子電圧のリセットをする有機ＥＬ駆動回路において、
   スイッチ回路と、補正データ生成回路と、リセットパルス発生回路とを備え、
   前記スイッチ回路は、前記リセットをするためにリセットパルスを受けて前記端子ピンを所定の電位ラインに接続し、
   前記補正データ生成回路は、前記有機ＥＬ素子の輝度をγ補正するために前記表示データを受けて前記表示データに応じて前記有機ＥＬ素子の発光期間を補正するための補正データを生成し、そして、
   前記リセットパルス発生回路は、前記第１のタイミングコントロール信号と前記補正データとを受けてγ補正に応じたパルス幅の前記リセットパルスを発生するものであって、
   前記補正データ生成回路は、前記表示データを前記補正データに変換するデータ変換回路であり、
   前記第１のタイミングコントロール信号は、前記表示期間をγ補正をする場合の一番短い表示期間か、それ以下に設定して前記表示期間と前記リセット期間とを切り分ける信号であり、
   前記リセットパルス発生回路は、前記第１のタイミングコントロール信号を受けて所定時間順次遅延させた複数の第２のタイミングコントロール信号を発生する遅延回路と、前記複数の第２のタイミングコントロール信号と前記第１のタイミングコントロール信号と前記補正データとを受けて前記補正データに応じて前記複数の第２のタイミングコントロール信号の１つを選択する選択回路とを有し、選択された前記第２のタイミングコントロール信号の前縁を前縁とし、後縁を前記第１のタイミングコントロール信号とした前記リセットパルスを発生する有機ＥＬ駆動回路。

Images