JP4969416B2 - 動作タイミング検証装置及びプログラム - Google Patents
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Description
<本発明の基本原理>
図1は、多層構造をなす半導体集積回路における配線容量と配線抵抗との物理的関係について説明している。ここで、配線容量が大きくなる条件は、中央の第2層の配線に対して上下左右の配線との距離が小さくなる場合であり、第2層の配線幅が大きくかつ配線膜厚が大きくなる条件である。しかし、配線幅が大きくかつ配線膜厚が大きくなる条件では、第2層の配線の断面積が大きくなるため配線抵抗はむしろ小さくなる。一方、配線抵抗が大きくなる条件は配線幅が小さくかつ配線膜厚が小さくなる条件であるが、その条件では配線容量はむしろ小さくなるという物理的な関係にある。
<本発明による動作タイミング検証プログラム>
図4は、本発明の実施例を示し、本発明による動作タイミング検証プログラムの実行環境を示している。動作タイミング検証プログラム10は、半導体集積回路の回路レイアウトを表す回路データ20を取り込んで、動作タイミング検証を実行して動作タイミング違反レポート30を出力する。かかる動作タイミング検証の実行において、動作タイミング検証プログラム10は、論理セル遅延ライブラリ50と、配線係数(Rj,Cj)リスト60と、温度係数(Tj)リスト70とを参照しつつ、配線R/Cネットリスト40を作成する。
20 動作タイミング検証プログラム
30 動作タイミング違反レポート
40 配線R/Cネットリスト
50 論理セル遅延ライブラリ
60 配線係数(Rj,Cj)リスト
70 温度係数(Tj)リスト
L1〜Ln 回路経路
Claims (5)
- 複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を前記回路レイアウトに対して実行する動作タイミング検証装置であって、
前記動作条件として前記遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して前記動作タイミング解析処理を実行することで、前記回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、
前記動作違反回路経路が抽出された場合に、前記動作条件として前記遅延要素のうちで少なくとも1つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ前記動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、
を含むことを特徴とする動作タイミング検証装置。 - 前記動作違反判定手段は、前記要素タイプとしての配線抵抗、配線容量及び論理セルのうちの少なくとも1つの要素タイプを選択し、これに属する遅延要素が最大遅延を与える非現実的コーナ条件を設定することを特徴とする請求項1記載の動作タイミング検証装置。
- 前記動作違反判定手段は、前記要素タイプの組合せ毎に前記動作タイミング解析処理を反復することを特徴とする請求項1または2記載の動作タイミング検証装置。
- 前記動作違反回路経路抽出手段は、前記遅延要素の全てが最小遅延を与える非現実的コーナ条件を設定した前記動作タイミング解析処理を併せて実行し、前記動作違反判定手段は、前記動作条件として前記遅延要素のうちで少なくとも1つの要素タイプに属する遅延要素が最小遅延を与える現実的コーナ条件を設定して、前記動作タイミング解析処理を併せて実行することを特徴とする請求項1または2記載の動作タイミング検証装置。
- 複数の遅延要素が内在する回路レイアウトを表す回路データを取り込んで、設定自在の動作条件に従った動作タイミング解析処理を前記回路レイアウトに対して実行する手段としてコンピュータを機能させるための動作タイミング検証プログラムであって、
前記動作条件として前記遅延要素の全てが最大遅延を与える非現実的コーナ条件を設定して前記動作タイミング解析処理を実行することで、前記回路レイアウトから動作違反回路経路を抽出する動作違反回路経路抽出手段と、
前記動作違反回路経路が抽出された場合に、前記動作条件として前記遅延要素のうちで少なくとも1つの要素タイプに属する遅延要素が最大遅延を与える現実的コーナ条件を設定して、当該動作違反回路経路に対してのみ前記動作タイミング解析処理を実行し、その動作違反の有無を再度判定する動作違反判定手段と、
を含むことを特徴とする動作タイミング検証プログラム。
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