JP4967084B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

A semiconductor device capable of increasing the stability of high-speed operation of a circuit by reducing a parasitic capacity and having at least two or more upper and lower layers of wires (1, 2) for connecting elements to each other installed on a silicon substrate having the elements provided thereon, characterized in that columns (3, 4) connected to a lower surface (2d) of the upper layer wire (2) and supporting the upper layer wire (2) are formed, and a space (5) continuing from a clearance (arrow 5a) between the lower layer wires (2) to at least a part of the lower surface (2d) (arrows 5b, 5c) of the upper layer wire (2) is formed.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、同一層の配線間隔が狭められたことによる寄生容量（配線容量）の増加を防ぎ、集積回路の高速動作を安定させることができる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、配線間の寄生容量を低減する技術として、配線の上層、下層および同層間を絶縁膜で覆うことは常識化しており、通常、絶縁膜材料には誘電率の小さい二酸化ケイ素（ＳｉＯ２）が用いられている。しかし、近年では、さらに、配線間隔の狭小化が進み、配線間を満たす絶縁物だけでは思うように寄生容量を低減させることができなくなってきている。寄生容量の増加は誘導ノイズの発生を招くので、特に高速動作をする回路において安定した回路動作が妨げられる。そこで、配線間の絶縁物に空孔又は空洞を設けて静電容量を低減させる技術が種々開示されている。空孔又は空洞により配線間の静電容量が低減され、充電時の時定数が小さくなり、素子及び回路の高速動作が保証されるのである。
【０００３】
図２１は、そのような空洞を有する半導体装置の一例（特開平１０−３３５４５９号公報）を示すものであり、図２２及び図２３はその製法を示している。
【０００４】
図２１において、下層配線１０１と上層配線１０２との間には絶縁膜１０３、１０４が形成されており、絶縁膜１０３、１０４の間には空洞１０５が形成されている。埋設金属１０６は上層配線１０２と下層配線１０１とを電気的に接続するものであり、層間絶縁膜１０７の下には、さらに下の下層配線、または、半導体素子を有する半導体基板がある。
【０００５】
図２２において、層間絶縁膜１０７の上に、下層配線１０１がパターニングされており、下層配線１０１を覆うように絶縁膜１０３が形成される（図２２（ａ）参照）。この絶縁膜１０３は、たとえば酸化膜であり、プラズマ酸化膜またはバイアススパッタ酸化膜を１．５μｍ成長させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法によって、研磨・平坦化して、配線上膜厚８００ｎｍで形成されている。
【０００６】
次に、通常のフォトレジスト法及び異方性エッチング法により空洞形成用開口部１０８（０．３μｍ□）とビアホール開口部１０９（０．４μｍ□）とを同時に形成する（図２２（ｂ）参照）。配線間隔が０．９μｍ以上のような場合には、０．３μｍ幅の空洞形成用開口部１０８ａ、１０８ｂを２つ形成する。過剰エッチングをすることで空洞形成用開口部の深さを下層配線１０１の下面下まで十分に深く形成することができる。たとえば、過剰エッチング量を約８０％とすることで、深さは約１４００ｎｍとなる。
【０００７】
次に、ビアホール開口部１０９に、埋設金属１０６となるタングステンをＣＶＤ（Ｃｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法で成長させる。たとえば、成長ガスとしてＷＦ６を用い、４００℃程度でＨ２またはＳｉＨ４で還元すると、金属上にのみタングステンが成長する（図２３（ｃ）参照）。
【０００８】
この上に、さらに、絶縁膜１１０（酸化膜：プラズマ酸化膜またはバイアススパッタ酸化膜）を、ＲＦパワーを落として埋設性を減少させ、空間形成用開口部１０８の上部が塞がりやすくなる条件を用い、空間形成用開口部１０８の上部１０４のみが十分に塞がるまで全面に層間絶縁膜１１０を形成する。これにより、下層配線１０１の間の絶縁膜１０３には密閉された空洞１０５が形成される（図２３（ｄ）参照）。
【０００９】
次に、層間絶縁膜１１０をウェハー研磨技術（ＣＭＰ）を用いて埋設金属１０６が露出するまで研磨・平坦化し（図２３（ｅ）参照）、続いて通常のフォトレジスト法及びエッチング法を用いて上層配線１０２を形成する。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述の従来例では、異方性エッチングによって空洞１０５が絶縁膜１０３中に柱状に形成されるため、過剰エッチングによって、空洞１０５が十分な深さ（下層配線１０１の下面の線よりも下まで）を持つように図ったとしても、寄生容量の削減には限界があると考えられる。他の開示されている従来技術（特開平２−８６１４６号公報および特開平５−２１６１７号公報）においても、配線間に存在する絶縁物に対して異方性エッチング等処理を行なうことによって空孔又は空洞を設けているので、スペース的な理由から寄生容量の低減には限度があり、さらに激化するデザインルールの微細化に対して十分に対応が取れないでいる。また、トランジスタ等の半導体装置の構造体の形成技術が３次元的に進んでいく中で、立体的な配線間（同層の配線間、上下層の配線間およびねじれの位置にある配線間など）あるいは素子間などについても、寄生容量の低減が不可欠となっている。
【００１１】
本発明の前述のような問題に鑑みてなされたものであり、その主たる目的は、平面的のみならず立体的な配線間において、寄生容量を飛躍的に低減させうる半導体装置およびその製法を提供することにある。
【００１２】
また、本発明の目的は、上層配線を支持する支柱の作製精度を高めて安定した半導体装置を得ることであり、また、寄生容量を低減させる空間の形成にあたって配線や素子にダメージを与えることのない工程を提供することにある。
【００１３】
【課題を解決するための手段及びその効果】
参考発明は、複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置において、前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、前記下層配線と基板表面との間に絶縁層を設け、前記素子間の基板表面に素子を分離するための凹部を、前記下層配線間の隙間から前記絶縁層を貫通するように形成することにより、前記素子間を電気的に絶縁した状態とし、前記空間を該凹部内に連続せしめてなるものである。
【００１４】
前記支柱によって、同層および上下層間に空間が形成される。この空間は、３次元的に配線間（同層間、上下層間及びねじれの位置間）に広がっており、配線間隔が狭小化されても、十分に寄生容量を低減させることができる。
【００１５】
また、素子間に凹部を形成することで、素子間の絶縁性を高めることができ、寄生容量の低減を図ることができる。また、素子間の微細化を促進させうる。
【００１６】
また、支柱を電気的な絶縁物により形成することにより、配線間の絶縁性を確保しつつ、配線間隔の狭小化に際して、寄生容量の低減を十二分に充足させることができる。上下層間（一層以上離れた上下関係を含む）で電気的に接続したい個所には、導通用の金属を柱状に設けても良い。この場合の柱状の導通用金属は、上層配線を支持する必要はなく、細くてもよい。
【００１７】
また、上記半導体装置において、前記支柱は、前記下層配線上に設けられて前記上層配線を支える第一支柱と、前記下層配線のないシリコン基板上の部分で上層配線を支える第二支柱とを含んでおり、前記第一支柱のうちの少なくとも１つに導通用の金属が埋め込まれているものであっても良い。
【００１８】
このようにすれば、支柱に埋め込まれた導通用の金属によって上下層間を電気的に接続することができる。
【００１９】
更に、支柱を導電体としても良く、この場合には、上下層間を電気的に接続するための配線の役割を兼務させることができる。従って、構造が簡略化され、製法においては、導通用の金属を埋設させる工程を省略することができる。また、金属製の支柱の場合には、絶縁層の上に設けて絶縁することもできる。
【００２０】
また、上記半導体装置は、前記素子間の基板表面に凹部を形成し、前記空間を該凹部内に連続させてなるものであっても良い。
【００２１】
素子間に凹部を形成することで、素子間の絶縁性を高めることができ、寄生容量の低減を図ることができる。また、素子間の微細化を促進させうる。
【００２２】
請求項１に係る発明は、複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置において、前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、前記素子間の基板表面に素子を分離するための凹部を形成し、前記空間を該凹部内に連続せしめ、前記素子間分離用凹部の内面に耐エッチング膜が形成されていることを特徴とする。
【００２３】
エッチング時に素子表面がダメージを受けない。また、エッチングがシリコン基板の横方向へ進行しないため、素子間の寸法制御が容易となる。
【００２４】
さらに、上記半導体装置の前記空間にゲッタリング材を設けても良い。
【００２５】
ゲッタリング材は、気体分子を吸着して気相から排除する作用、つまり排気作用を有する物質である。そのようなものとして、一般に知られている、バリウム、マグネシウム、カルシウム、チタン、タンタル、ジルコニウム、バナジウムのほか、イットリウムなどを利用することができる。前記空間にゲッタリング材が置かれることによって、半導体装置完成後、つまり、空間形成後に、空間に接する材料から排出されてくるアウトガスを吸着せしめて、アウトガスの貯留を防ぎ、空間の真空度を高めることができる。高真空度の実現により、寄生容量の低減が促進される。さらに、アウトガスによる腐食、配線の劣化を防ぐことができ、半導体装置の延命化を図ることができる。
【００２６】
ゲッタリング材としては、配線間の空間内において、層間絶縁膜上またはそれ用の支柱を設けてその上に固体として配置して、半導体製造後に効力を発揮しうるようなものが好ましく、そのようなものとして、チタン、ジルコニウム、イットリウムなどをあげることができる。また、これらは、配置に際して、表面の面積が最も広くなるような形状で置かれることが好ましい。さらに、チタンを用いた場合、等方エッチングに使用されるプラズマは、ＳＦ６ガスであることが好ましい。
【００２７】
また、前記上下配線を最上層の上層配線の上から覆い、前記ゲッタリング材が設けられた空間を気密に閉じるキャッピング層を設けても良い。
【００２８】
このようにすれば、キャッピング層によって空間が密閉されるので、空間でのゲッタリング材の気体吸着作用が有効に働き、空間の真空度が高められる。
【００２９】
請求項２に係る発明は、素子間分離用凹部が設けられている半導体装置の製造方法であって、
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、
（ｅ）前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、
（ｆ）前記上層配線を１層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び／又は犠牲層をエッチングしてコンタクトホールを形成する工程と、
（ｇ）前記エッチングされたコンタクトホールに金属を埋め込む工程と、
（ｈ）前記上層配線層を形成する工程と、
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と
を含み、
前記（ａ）工程と前記（ｂ）工程の間に、
（ａ−１）前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、
（ａ−２）前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、
（ａ−３）前記（ａ−１）工程で形成されたフォトレジストマスクを除去する工程
が挿入されており、
前記（ｉ）工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴としている。
【００３０】
なお、前記上層配線層の形成工程（ｈ）は、コンタクトホール開口用パターンマスクを取り除いて埋設金属を埋め込んだ後に、上層配線用の金属膜を成膜する工程と、配線パターンに従って金属膜の余分な部分をエッチングする工程とを含むものである。その他にも、従来から配線層（金属膜）を形成する方法として用いられている方法を使用することもできる。
【００３１】
本発明では、フォトリソグラフィー法によりフォトレジスト膜（マスク）を形成し、柱状にエッチングされた犠牲層に絶縁膜を成膜して埋め込んで支柱を形成しており、精度よく支柱を形成することができる。また、支柱を形成した後に、等方性エッチングで犠牲層をすべて取り除いて空間を形成するため、成形の精度が高い。
【００３２】
更に、本発明では、下層配線を犠牲層で覆う（ｂ）工程に先立って、（ａ−１）工程〜（ａ−３）工程で、下層配線下の層間絶縁膜をエッチングして、素子間分離用凹部を形成する領域を露出させておき、（ｂ）工程で、この領域の上に犠牲層が形成されるようにする。こうすることで、最終の（ｉ）工程での等方性エッチング時に、犠牲層が取り除かれて空間が形成されるのと同時に、前記領域が掘り下げられて、素子間分離用凹部が形成される。したがって、工程の簡略化を図ることができる。
【００３３】
また、請求項３記載の本発明は、素子間分離用凹部が形成されている半導体装置の製造方法であって、
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、
（ｅ）前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、
（ｆ）前記上層配線を１層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び／又は犠牲層をエッチングしてコンタクトホールを形成する工程と、
（ｇ）前記エッチングされたコンタクトホールに金属を埋め込む工程と、
（ｈ）前記上層配線層を形成する工程と、
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と
を含み、
前記（ａ）工程と前記（ｂ）工程の間に、
（ａ−１−１）前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、
（ａ−２−１）前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、
（ａ−２−２）前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、
（ａ−３−１）前記（ａ−１−１）工程で形成されたフォトレジストマスクを除去する工程
が挿入されている。
【００３４】
本発明では、（ａ−２−１）工程での異方性エッチングを制御して、層間絶縁膜のエッチングと同時に、その直下のシリコン基板の素子分離領域を異方性エッチングして、素子間分離用凹部を所定の深さに形成することができる。また、耐エッチング膜（たとえば、酸化膜）を形成しておくことにより、最終の（ｉ）工程での犠牲層除去のためのエッチングに対して耐エッチング効果を有し、素子を傷つけない。また、寸法精度が向上し、さらなるデザインルールの微細化にも対応し得る。
【００３５】
また、請求項４に係る発明は、素子間分離用凹部が設けられている半導体装置の製造方法であって、
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、
（ｅ−１）前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、
（ｈ）前記上層配線層を形成する工程と、
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と
を含み、
前記（ａ）工程と前記（ｂ）工程の間に、
（ａ−１）前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、
（ａ−２）前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、
（ａ−３）前記（ａ−１）工程で形成されたフォトレジストマスクを除去する工程
が挿入されており、
前記（ｉ）工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする。
【００３６】
この場合、絶縁物製の支柱を有する半導体に比べて製法が簡略化される。
【００３７】
また、請求項５に係る発明は、素子間分離用凹部に耐エッチング膜が形成されている半導体装置の製造方法であって、
複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置の製造方法であって、
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、
（ｅ−１）前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、
（ｈ）前記上層配線層を形成する工程と、
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と
を含み、
前記（ａ）工程と前記（ｂ）工程の間に、
（ａ−１−１）前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、
（ａ−２−１）前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、
（ａ−２−２）前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、
（ａ−３−１）前記（ａ−１−１）工程で形成されたフォトレジストマスクを除去する工程
が挿入されていることを特徴とする。
【００３８】
この場合においても、絶縁物製の支柱を有する半導体に比べて製法が簡略化される。
【００３９】
さらに、請求項６に係る本発明は、ゲッタリング材を下層配線と同層に有する半導体装置の製造方法であって、請求項２乃至５に記載の発明に加えて、前記（ａ）工程の前又は後に、
（I）ゲッタリング材形成用マスクを形成する工程、
（II）ゲッタリング材膜を成膜する工程、および
（III）前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程
が挿入されている。
【００４０】
本発明では、下層配線と同層で、層間絶縁膜の上にゲッタリング材を配する。次に記載の製法と組み合わせて、上層配線と同層にもゲッタリング材を設けることができる。
【００４１】
さらに、請求項７に係る本発明は、上層配線と同層にゲッタリング材を設ける製造方法であって、請求項２乃至６のいずれかに記載の発明に加えて、前記（ｈ）工程の前又は後に、
（I）ゲッタリング材形成用マスクを形成する工程、
（II）ゲッタリング材膜を成膜する工程、および
（III）前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程
が挿入されている。
【００４２】
本発明では、上層配線と同層で、上層配線と同様に、層間絶縁膜の上に支柱等を形成しておいて、その上にゲッタリング材を配する。当然ながら、１つの空間内に、下層配線と同層のものと、上層配線と同層のものを組み合わせ、２つ以上設けてもよい。
【００４３】
また、前記（ｇ）工程の、エッチングされたコンタクトホールに金属を埋め込む工程と、前記（ｈ）工程の、上層配線層を形成する工程とを同時に行なうように構成しても良い。
【００４４】
このようにすれば、同材料からなる埋設金属と上層配線を同時に形成するものであり、工程が簡略化される。
【００４５】
さらに、前記（ｅ−１）工程及び前記（ｈ）工程を同時に行うようにしても良く、このようにすれば、さらに、工程が簡略化される。
【００４６】
また、上記半導体装置の製造方法は、前記（ｉ）工程の後に、さらに、
（ｊ）最上層の上層配線の上に、前記空間を気密に閉じるようにキャッピング層を形成する工程
を含んでいても良い。
【００４７】
この場合においては、キャッピング層により気密にされた空間が、ゲッタリング材によって真空に吸引される。
【００４８】
【発明の実施の形態】
以下、本発明の具体的な実施形態について、添付図面に基づき説明する。図１乃至図５は、それぞれ、本発明の半導体装置の実施形態、第１〜第５を示す断面図である。図６及び図７は、本発明の第１の実施形態（図１に示される半導体装置）の製造方法を示している。また、図７に代えて図８を採用して、図６及び図８の工程を経ることにより、本発明の第３の実施形態（図３に示される半導体装置）が得られる。さらに、図９及び図１０は、本発明の第４の実施形態（図４に示される半導体装置）の製造方法を示しており、図１１及び図１２は、本発明の第５の実施形態（図５に示される半導体装置）の製造方法を示している。
【００４９】
さらに、図１３乃至図２０は、ゲッタリング材を空間に有する本発明を説明するものであり、図１３は、下層配線と同層にゲッタリング材を配した本発明の第６の実施形態の断面図であり、図１４は、上層配線と同層にゲッタリング材を配した本発明の第７の実施形態の断面図であり、図１５〜図１７は、第６の実施形態（図１３に示される半導体装置）の製造方法であり、図１８及び図１９は、第７の実施形態（図１４に示される半導体装置）の製造方法を示している。また、図２０は、図８の実施形態の構成および製法を示している。
【００５０】
図１において、下層配線１は、層間絶縁膜７の上に設けられ、上層配線２は支柱３、４によって、層間絶縁膜７または下層配線１上に支持されている。第一支柱３は、層間絶縁膜７上にあって上層配線２を支え、第二支柱４は、下層配線１上にあって上層配線２を支えるように立設されている。上層配線２は、これら第一、第二支柱３、４によって持ち上げられたかたちになり、上下配線１、２間に空間５が形成される。空間５は、隣合う下層配線１の側面１ａ、１ｂの間５ａと、真上、真下の上下間で下層配線１の上面１ｃと上層配線２の下面２ｄとの間５ｂと、幾何学的にねじれの位置にある下層配線１と上層配線２の間５ｃとを有する立体空間となる。
【００５１】
図１において、支柱３、４は、電気的な絶縁物により形成されており、第二支柱４内に埋設された金属６により、上下層１、２間は電気的に接続される。金属６は、必要な個所に適宜設けられるものである。
【００５２】
図２において、金属１６は、上下層１、２間を電気的に接続するものである。この第２の実施形態では、上層配線２が、支柱３、４によって十分に支えられるものであり、金属１６の厚さに関しては限定されることはない。しかし、金属１６の厚さを適当にして、支柱の代わりとすることもできる。
【００５３】
また、図３において、支柱５３、５６は、導電体よりなるものであり、適宜な太さを有する。下層配線１上に設けられた支柱５６は、上下層１、２を電気的に接続する役割も担う。電気的に接続する必要のない部分は、支柱５３のように、絶縁膜上に適宜立設する。
【００５４】
図１乃至図３では、層間絶縁膜７上に上下２層の配線１、２のみを図示しているが、本発明では、これに限定されず、上層配線のさらに上に上層配線を有する３層以上のものも当然ながら含まれており、その場合には上下の相対関係で上層配線または下層配線と呼ぶ。これは、図４以降も同様である。
【００５５】
上下層配線１、２は、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）などの単体又は積層体からなる。埋設金属６（図１参照）および、導通用金属１６（図２参照）も同様である。
【００５６】
支柱３、４は、絶縁物製の場合、ＳｉＯｘＮｘ、ＳｉＯｘ、ＳｉＯＦ、アモルファスフルオロカーボン（ａ−Ｃ：Ｆ）などの低誘電率の物質であることが好ましい。また、上層配線を支えうる強度を確保しうるものであることが好ましい。
【００５７】
導電体により成形された支柱５３、５６（図３参照）は、上下層配線１、２と同様に、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、窒化チタン（ＴｉＮ）、チタンシリサイド（ＴｉＳｉ）などの単体又は積層体からなる。
【００５８】
層間絶縁膜７は、たとえば、プラズマ酸化膜またはバイアススパッタ酸化膜などの酸化膜である。
【００５９】
なお、層間絶縁膜７を介して上下層配線１、２が順次積み重ねられた多層構造のものでは、図４に示されるように、層間絶縁膜７中に、導通用の金属１７が埋設される。また、図示されないが、第二支柱３及び層間絶縁膜７内に金属を埋設させ、上層配線２とさらにその上の上層配線２を接続してもよい。
【００６０】
図４は、本発明の半導体装置の第４の実施形態を示しており、層間絶縁膜７に貫通孔８が設けられ、直下のシリコン基板９に設けられた素子間分離用凹部１０と貫通孔８は連通している。素子間分離用凹部１０は、素子間の絶縁性を高めるためのものであり、空間５と同様に、絶縁物で埋められているよりも、空間、または、真空に近い空間であることが好ましい。貫通孔８は、素子間分離用凹部１０を形成するために設けられる。
【００６１】
図５は、本発明の半導体装置の第５の実施形態を示しており、図４に示される半導体装置に加えて、さらに、素子間分離用凹部１０の表面に耐エッチング膜１１が形成されている。耐エッチング膜１１は、製造過程で、凹部１０が侵食されないようにするためのものである。
【００６２】
耐エッチング膜１１としては、ＳｉＯｘＮｘ、ＳｉＯｘがある。この耐エッチング膜１１は、層間絶縁膜をエッチングする際のレジストマスクを剥離せずに適切な条件で酸素プラズマ照射を行なうことにより形成できる。
【００６３】
次に、図６及び図７に基づいて、本発明の半導体装置の第１の実施形態（図１参照）、及び第２の実施形態（図２参照）の製造方法を説明する。
【００６４】
図６において、まず、（ａ）層間絶縁膜７上に下層配線１を形成する。この（ａ）工程では、たとえば、アルミニウム合金、銅など前述した材料の単体又は積層体を、パターニング後エッチングするなどして下層配線１を形成する。その形成には、たとえば、ＤＣマグネトロンスパッタ装置を用いて、ＤＣ電圧を約−１ｋＷ、使用ガスをＡｒ（プラズマイオン）、その流量を約０．１リットル毎分（ただし、以下すべて標準状態（０℃、０．１ＭＰａ（１ａｔｍ））における体積である）、反応室内の圧力を約３Ｐａとし、ターゲットをＡｌとする。その後、スパッタで形成されたＡｌ薄膜の余分な部分をレジストマスクの形成とその後のメタルエッチング（異方性ドライエッチング）などで除去し、Ａｌ配線（下層配線）を得る。また、この他にも、ＣＶＤ法、めっき法なども可能である。なお、上層配線も同様に形成することができる。さらに、コンタクトホールに金属を埋設するにも前記方法が有効である。
【００６５】
次に、（ｂ）下層配線１を覆うように犠牲層２２を形成する。犠牲層２２は、たとえば、アモルファスシリコンを成膜して形成する。この成膜は、たとえば、減圧ＣＶＤ装置により、使用ガスをＳｉＨ４とＡｒ（またはＨ２）として、ＳｉＨ４の流量を約０．０５〜０．２リットル毎分、Ａｒの流量を約０．５〜２リットル毎分とし、反応室内の圧力を数１０Ｐａ、基板温度を約３５０℃以下１５０℃以上とする。
【００６６】
次に、（ｃ）犠牲層２２をＣＭＰ（ケミカルメカニカルポリッシング（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ））などの方法で平坦化したのち、フォトレジストマスク２３を形成する。
【００６７】
次に、（ｄ）マスク２３で覆われていない部分の犠牲層２４をエッチングで取り除く。このエッチングは、異方性エッチングであることが、寸法制御の観点から好ましく、たとえば、ＩＣＰ−ＲＩＥ装置（誘導性結合プラズマ−反応性イオンエッチング（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ））により、コイルを約１２００Ｗ、プラテンを約３０Ｗにし、反応室内の圧力を約２．６７Ｐａ、ＳＦ６とフルオロカーボンガスをそれぞれ約０．１リットル毎分と約０．０５リットル毎分の流量で用いることが好ましい。
【００６８】
次に、図７において、（ｅ）マスク２３を取り除いてから、掘り下げられた犠牲層の部分２４に絶縁膜を埋め込んで支柱２５を形成する。支柱２５の形成には、ＳｉＯ２膜成膜が好ましい。この成膜は、ＥＣＲ−ＣＶＤ装置（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ ｐｌａｓｍａ−ＣＶＤ装置）により、μ波パワーを約１ｋＷ、コイル電流を約２０Ａ、使用ガスをＳｉＨ４とＯ２とＡｒとして、その流量をそれぞれ約０．０１リットル毎分と約０．０２リットル毎分と約０．０５リットル毎分とし、反応室内の圧力を、数×１０−１Ｐａ、基板温度を、約３００℃以上４５０℃以下、ＲＦパワーを約２００Ｗとする。
【００６９】
次に、（ｆ）前記工程で形成された支柱２５および残りの犠牲層２２の上にフォトレジストマスク２７を形成し、異方性エッチングを行うことによりコンタクトホール２６を形成する。この場合の異方性エッチングは、支柱２５の材質にもよるが、前述のように、ＳｉＯ２膜で形成している場合には、ＳｉＯ２膜の異方性エッチングを行う。これは、たとえば、ＩＣＰ−ＲＩＥ装置により、コイルを約１０００Ｗ、プラテンを約５００Ｗにし、反応室内の圧力を約０．３３Ｐａ、フルオロカーボンガスを標準状態で約０．０２リットル毎分の流量で用いる。なお、図示しないがコンタクトホールは支柱２５内だけに限らず、必要ならば、犠牲層２２に形成してもよい。その場合には、支柱２５と犠牲層２２の両方の材料を考慮して製法が決定される。
【００７０】
次に、（ｇ）フォトレジストマスク２７を取り除いてから、金属６をコンタクトホール２６に埋め込む。この埋め込みは、ＥＣＲ−ＣＶＤ装置により、μ波パワーを約１ｋＷ、コイル電流を約２０Ａ、使用ガスをＷＦ６とＨ２とＡｒとして、その流量をそれぞれ約０．０１リットル毎分と約０．０２リットル毎分と約０．０５リットル毎分とし、反応室内の圧力を、約０．７Ｐａ、基板温度を、約３００℃以上４５０℃以下、ＲＦパワーを約２００Ｗとする。
【００７１】
次に、（ｈ）上層配線２を形成する。上層配線２は、前述した下層配線１と同様の材料で同様の方法により形成することができるが、１つの半導体装置で下層配線１と上層配線２の材料と製法を異ならせてもよい。
【００７２】
次に、（ｉ）犠牲層２２のエッチングにより空間５を形成する。これには、等方性エッチングが、上層配線下や上下層間のエッチングを容易にするという観点から好ましい。たとえば、ＳＦ６プラズマを使用して、ＩＣＰ（誘導性結合プラズマ）条件では、コイルを約６００Ｗ、プラテンを約５Ｗにし、反応室内の圧力を約２．７Ｐａ、使用ガスと流量をＳＦ６、約０．１リットル毎分とすることが好ましい。また、ＥＣＲ条件では、ＥＣＲ−ＣＶＤ装置による、μ波パワーを約１ｋＷ、コイル電流を約２０Ａ、使用ガスのＳＦ６とＡｒの流量を、約０．０５リットル毎分と約０．０５リットル毎分、反応室内の圧力を約０．７Ｐａ、基板温度を、約３００℃以上４５０℃以下とする。
【００７３】
なお、上記犠牲層２２を除去するための等方性エッチングには、ＸｅＦ２ガスを使用することもできる。その場合には、反応室内の圧力は、約０．４Ｐａ以下とする。
【００７４】
前述の（ｇ）工程（埋設金属６の形成）と（ｈ）工程（上層配線２の形成）は同時に行うことができる。その場合、埋設金属６と上層配線２の材料は、アルミニウム（Ａｌ）、アルミニウム合金、銅（Ｃｕ）、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、窒化チタン（ＴｉＮ）、チタンシリサイト（ＴｉＳｉ）などの単体又は積層体で、スパッタ法もしくはＣＶＤ法により形成する。
【００７５】
なお、本発明では、犠牲層を、前述のアモルファスシリコンの成膜によるものに限らない。たとえば、レジスト（型番ＡＺ１３５０）を犠牲層とすることもできる。その場合のレジストエッチングにも等方性、異方性のどちらを用いることもできる。等方性エッチングを用いる場合、その条件は、たとえば、コイル約６００Ｗ、プラテン約１０Ｗ、反応室内の圧力約５．３２Ｐａ、使用ガスと流量をＯ２、約０．０３リットル毎分とする。また、異方性エッチングの場合には、コイル約６００Ｗ、プラテン約１５Ｗ、反応室内の圧力約０．２７Ｐａ、使用ガスと流量Ｏ２、約０．０２リットル毎分とする。そのほかにも、従来から用いられている方法を適宜使用することができる。
【００７６】
次に、本発明の半導体装置の第３の実施形態（図３参照）の製造方法を説明する。この半導体装置の製造方法の前半部分は、図６に示される（ａ）工程〜（ｄ）工程と同様である。後半部分、（ｅ−１）工程、（ｈ）工程及び（ｉ）工程を図８に基づいて説明する。
【００７７】
図８において、（ｅ−１）マスク２３（図６参照）を取り除いてから、掘り下げられた犠牲層の部分２４に、導電体を埋め込んで支柱２８を形成する。この導電性を有する支柱２８は、上下層配線１、２と同様の材料で同様の方法により形成することができる。続いて、（ｈ）上層配線２を形成する。この上層配線２も同様に、前述した下層配線１と同様の材料で同様の方法により形成することができる。（ｉ）犠牲層２２のエッチングにより空間５を形成する工程も図７と同様である。
【００７８】
図８における製造方法では、（ｅ−１）の支柱２８を形成する工程と、（ｈ）の上層配線２を形成する工程を同時に行うことができる。
【００７９】
また、図８における製造工程では、図７における上下層配線１、２間を電気的に接続するための金属６を埋設するための工程（ｆ）および（ｇ）が省略される。
【００８０】
次に、素子間分離用凹部１０（図４及び図５参照）を形成する工程を図９乃至図１２に基づいて説明する。素子間分離用凹部１０を形成する方法は２つある。第１の方法は、犠牲層２２を取り除くときにこれと同時にエッチングする方法である。第２の方法は、層間絶縁膜７と同時にエッチングする方法である。第１の方法では、犠牲層２２を除去するためには、等方性エッチングが用いられるため、凹部の深さの正確な制御は難しいが、前述した図６及び図７に示される製造工程、または、図６及び図８に示される工程に、容易に加えられる。第２の方法では、層間絶縁膜７に貫通孔８を形成するときに異方性エッチングを用いることにより、凹部の深さの正確な制御を行うことができるが、最終工程（ｉ）で犠牲層２２を取り除くときに、凹部が侵食されないよう気をつけなければならない。そこで、図５に示される第５の実施形態のように、耐エッチング膜１１が設けられ、最終工程（ｉ）に備えて凹部１０の内面を保護している。
【００８１】
図９及び図１０は、前述の第１の方法、つまり、図４に示される第４の実施形態の製造方法を示すものである。
【００８２】
図９において、シリコン基板９の上には、層間絶縁膜７が設けられている。金属１７は、素子と下層配線１を電気的に接続させるために層間絶縁膜７内に適宜埋設されている。（ａ）下層配線１を形成する工程は、図６と同様である。
【００８３】
次に、（ａ−１）層間絶縁膜７直下のシリコン基板９の素子間分離用凹部形成領域１０ａを露出させるため、この上方にあたる部分７ａを除いて、層間絶縁膜７と下層配線１をフォトレジストマスク等のマスク３０で覆う。
【００８４】
次に、（ａ−２）層間絶縁膜７をエッチングする。エッチングは、異方性エッチングで、ＩＣＰ−ＲＩＥにより、コイル約１０００Ｗ、プラテン約５００Ｗ、反応室内の圧力約０．３３Ｐａ、使用ガスはフルオロカーボンガスで、その流量は、約０．０２リットル毎分の状態で行なうことができる。
【００８５】
次に、（ａ−３）マスク３０を除去する。層間絶縁膜７に貫通孔８が形成されており、シリコン基板９の素子間分離用凹部形成領域１０ａが露出している。
【００８６】
続いて、図１０の（ｂ）工程〜（ｈ）工程は、図６及び図７のそれと同様であるが、最終の（ｉ−１）工程では、等方エッチングが行われ、犠牲層２２の除去とともに、露出した素子間分離用凹部形成領域１０ａからシリコン基板９が掘り下げられ、素子間分離用凹部１０が形成される。
【００８７】
図１１及び図１２は、前述の第２の方法、つまり、図５に示される第５の実施形態の製造方法を示している。図１１の（ａ）工程は、図６および図９と同様である。
【００８８】
次に、図１１において、（ａ−１−１）シリコン基板９に素子間分離用凹部１０を形成するため、この上方にあたる部分７ａを除いて、層間絶縁膜７と下層配線１をフォトレジストマスク等のマスク３０で覆う。
【００８９】
次に、（ａ−２−１）層間絶縁膜７およびその直下のシリコン基板９をエッチングして素子間分離用凹部を形成する。エッチングは、図９の（ａ−２）工程と同様に、異方性エッチングであるが、素子間分離用凹部１０の深さが所定のものとなるように、適宜制御される。
【００９０】
次に、（ａ−２−２）素子間分離用凹部１０の内面に耐エッチング膜１１を形成する。耐エッチング膜１１の材料としては、ＳｉＯｘＮｘ、ＳｉＯｘなどがある。この耐エッチング膜１１は、層間絶縁膜７をエッチングする際のレジストマスク３０を剥離せずに適切な条件で酸素プラズマ照射を行なうことにより形成できる。層間絶縁膜７に貫通孔８を形成する際は、異方性エッチングを用いるので、素子間分離用凹部１０の深さを制御することが容易で、優れた半導体装置を精度よく製造することができる。
【００９１】
次に、図１２において、（ａ−３−１）マスク３０を除去する。以下、（ｂ）工程〜（ｉ）工程まで、図６及び図７に示される（ｂ）工程〜（ｉ）工程と同様であるが、最終の（ｉ）工程では、耐エッチング膜１１により、犠牲層２２を取り除くときの等方エッチングで、素子間分離用凹部１０近辺の半導体素子が悪影響を受けることがない。
【００９２】
前述の製法の実施形態において、減圧ＣＶＤ法やＥＣＲ−ＣＶＤ法を用いているが他のＣＶＤ法（熱ＣＶＤ法（常圧ＣＶＤ法）、プラズマＣＶＤ法、光−ＣＶＤ法、ＩＣＰ（誘導性結合プラズマ）−ＣＶＤ法、ヘリコン−ＣＶＤ法、ＳＷＰ（表面波プラズマ）−ＣＶＤ法、その他のＣＶＤ法、その他のＨＤＰ（高密度プラズマ）−ＣＶＤ法）を用いても効果は同じである。また、ＣＶＤ法の代わりにスパッタ法やめっき法を用いても効果は同じである。さらに、エッチング法においても本実施形態では、ＩＣＰ―ＲＩＥ法を用いているが、他のＲＩＥ法（前述のＣＶＤ法で使用されているプラズマ法を用いたＲＩＥ法、ＤＲＭ−ＲＩＥ法）を用いても効果は同じである。
【００９３】
本発明では、さらに、図１３及び図１４に示されるように、前述した空間５に、ゲッタリング材５０を配置し、最上層の配線の上にキャンピング層５２を設けることにより、空間５からアウトガスを除去し、空間の真空度を高めることができる。図１３および図１４は、図１に示される第１の実施形態の空間５にゲッタリング材５０を配置したものであるが、当然ながら、図２乃至図５に示される実施形態の空間５にも同様に配置することができる。製法も同様である。そのうち、図４に示される実施形態の空間５にゲッタリング材５０を設けたものについては、図２０においてその構造および製法を説明する。
【００９４】
図１３において、ゲッタリング材５０は、層間絶縁膜７の上に設けられている。図１４において、ゲッタリング材５０は、支柱５１の上に設けられている。支柱５１は、絶縁物でも導電体でもよい。空間５は、キャッピング層が設けられて半導体装置が完成した場合には、気密に閉じられた空間となる。したがって、ゲッタリング材５０のように、気体分子を吸着する作用を有する物質を配置することによって、もともと空間５に存在する気体や、半導体装置の完成後に材料から排出される気体（アウトガス）を吸着して空間５から排除し、空間５の真空度を上げることができる。真空度を上げることによって、配線間のガスの誘電率を低減し、結果として配線間容量のさらなる低減を図ることができる。また、腐食性ガスを排除することもできるので、半導体装置の延命化を図ることができる。
【００９５】
ゲッタリング材としては、バリウム、マグネシウム、カルシウム、チタン、タンタル、ジルコニウム、バナジウム、イットリウムなどがあるが、本発明では、配線間への配置のしやすさと、製法上の観点から、チタン、ジルコニウム、イットリウムなどを用いることが好ましい。これらは、配置に際して、表面の面積が最も広くなるような形状で置かれることが好ましい。さらに、チタンを用いた場合、空間５を形成する際に犠牲層２２の除去のための等方エッチングに使用されるプラズマは、ＳＦ６ガスであることが好ましい。
【００９６】
キャッピング層５２は、絶縁性の膜であり、その材料は、二酸化ケイ素（ＳｉＯ２）のほか、フッ素（Ｆ）もしくはカーボン（Ｃ）含有酸化膜（ＳｉＯＦ、ＳｉＯＣ）、有機ＳＯＧ、多孔質ＳＯＧ、有機ポリマー、アモルファスフルオロカーボン（ａ−Ｃ：Ｆ）、窒化ケイ素（ＳｉＮ）などが好ましい。
【００９７】
次に、図１５〜図１７に基づいて、図１３に示される半導体装置（第６の実施形態）の製法を説明する。
【００９８】
図１５において、（ａ）下層配線２を形成する工程は、図６と同様である。次に、ゲッタリング材５０を、層間絶縁膜７上の適宜な位置に配するために、（ａ−I−１）レジスト膜３１ａを塗布・硬化させ、（ａ−I−２）レジスト露光によりパターニングし、フォトレジストマスク３１を形成する。次に、（ａ−II）ゲッタリング膜３２を形成する。この形成には、スパッタ法が好ましく、たとえば、チタンをターゲットにしてアルゴンのプラズマ下で行う。ゲッタリング膜３２が適当な厚さになったところで、（ａ−III）マスク３１を除去する。以下、図１６及び図１７において、（ｂ）工程〜（ｉ）工程は、図６及び図７に示されている（ｂ）工程〜（ｉ）工程と同様である。
【００９９】
キャッピング層５２は、図１７の（ｉ）工程で、空間５にゲッタリング材５０が形成されたあとの（ｊ）工程で、最上層の上層配線２を覆うように形成される。キャッピング層５２は、たとえば、ＳｉＯ２を成膜して形成する。この成膜は、たとえば、減圧ＣＶＤ装置により、使用ガスをＳｉＨ４とＯ２（またはＮＯ２）として、ＳｉＨ４の流量を約０．０５〜０．２リットル毎分、Ｏ２の流量を約０．６〜２リットル毎分とし、反応室内の圧力を約１３０Ｐａ、基板温度を約３５０℃以下１５０℃以上とする。
【０１００】
なお、図１５は、上層配線２を形成したあとで、これと同層にゲッタリング材５０を配設しているが、この（ａ）工程の前に、ゲッタリング材を配設する工程（I）〜（III）を配してもよい。
【０１０１】
さらに、図１８及び図１９に基づいて、図１４に示される半導体装置（第７の実施形態）の製法を説明する。支柱５１は、図６及び図７に示される支柱２５の形成工程と同様であり、前半の（ａ）工程〜（ｈ）工程に至る工程は、図６及び図７と同様である。
【０１０２】
図１８において、（ｈ−I−１）レジスト膜３１ａを塗布・硬化させ、（ｈ−I−２）レジスト露光によりパターニングし、フォトレジストマスク３１を形成する。次に、（ｈ−II）ゲッタリング膜３２を形成する。この形成は、前述の（ａ−II）工程と同様である。ゲッタリング膜３２が適当な厚さになったところで、図１９に示されるように、（ｈ−III）工程でマスク３１を除去する。次に、犠牲層２２を除去する工程は、図７に示される（ｉ）工程と同様であり、図１４に示されるように、空間５に設けられた支柱５１上にゲッタリング材５０が設けられる。続いて、（ｊ）工程に示されるように、最上層の上層配線２を覆うようにキャッピング層５２が、図１７の（ｊ）工程と同様に形成される。
【０１０３】
なお、図１８及び図１９の製造方法では、上層配線２が形成される（ｈ）工程の後でゲッタリング材５０を所定の位置に配設するように、（ｈ−I）、（ｈ−II）および（ｈ−III）工程が設けられているが、この（I）〜（III）のゲッタリング材配設工程は、上層配線２の形成と前後しても構わない。したがって、図７に示される（ｇ）工程で金属６枚切要のマスク２７が取り除かれた後で、上層配線２を形成する前に、（ｇ−I）、（ｇ−II）および（ｇ−III）工程として設けてもよい。
【０１０４】
キャッピング層５２は、図４又は図５に示されるように、素子間分離用凹部１０と連続する空間５にも形成することができる。その場合にも、ゲッタリング層５０を形成する工程（I）〜（III）を、（ｇ）工程又は（ｈ）工程の後に挿入し、最後に（ｊ）工程で、キャッピング層５２を形成する。たとえば、途中でゲッタリング層５０が形成された場合、図１０の（ｉ−１）工程は、図２０の（ｉ−１）のようになる。それに続いて、キャッピング層５２を形成し、図２０の（ｊ）に示されるように、素子間分離用凹部１０に連続する気密な空間５が形成される。
【図面の簡単な説明】
【図１】 図１は、本発明の半導体装置の第１の実施形態を示す断面図である。
【図２】 図２は、本発明の半導体装置の第２の実施形態を示す断面図である。
【図３】 図３は、本発明の半導体装置の第３の実施形態を示す断面図である。
【図４】 図４は、本発明の半導体装置の第４の実施形態を示す断面図である。
【図５】 図５は、本発明の半導体装置の第５の実施形態を示す断面図である。
【図６】 図６は、本発明の第１の実施形態の半導体装置の製造方法の前半部分である。
【図７】 図７は、図６の製造方法の続きの後半部分である。
【図８】 図８は、本発明の第３の実施形態の半導体装置の製造方法を説明している。
【図９】 図９は、本発明の第４の実施形態の半導体装置の製造方法の前半部分である。
【図１０】 図１０は、図９の製法の続きの後半部分を示している。
【図１１】 図１１は、本発明の第５の実施形態の半導体装置の製造方法の前半部分を示している。
【図１２】 図１２は、図１１の製法の後半部分を示す図である。
【図１３】 図１３は、本発明の半導体装置の第６の実施形態を示す断面図である。
【図１４】 図１４は、本発明の第７の実施形態の半導体装置を示す断面図である。
【図１５】 図１５は、本発明の半導体装置の第６の実施形態の製造方法の前半部分を示す図である。
【図１６】 図１６は、図１４の製法の中間部分を示している。
【図１７】 図１７は、図１４の製法の後半部分を示している。
【図１８】 図１８は、本発明の第７の実施形態の半導体装置の製造方法の要部の前半部分を説明している。
【図１９】 図１９は、図１８の製造方法の要部の後半部分を説明している。
【図２０】 図２０は、本発明の第８の実施形態の半導体装置の構成および製造方法を説明している。
【図２１】 図２１は、従来の半導体装置の一例を示す断面図である。
【図２２】 図２２は、図２１の従来の半導体装置を製造する方法の前半部分を示す図である。
【図２３】 図２３は、図２２の従来の製法の後半部分を示す図である。
【符号の説明】
１ 下層配線
２ 上層配線
３ 第二支柱（絶縁性）
４ 第一支柱（絶縁性）
５ 空間
６、１６ 金属
７ 層間絶縁膜
８ 貫通孔
９ シリコン基板
１０ 素子間分離用凹部
１０ａ 素子間分離用凹部形成領域
１１ 耐エッチング膜
２２ 犠牲層
２３ フォトレジストマスク（支柱形成用）
２４ 犠牲層（掘り下げ部分）
２５ 絶縁物
２６ コンタクトホール
２７ フォトレジストマスク（埋設金属用）
２８ 導電体
３０ フォトレジストマスク（素子間分離用凹部形成用）
５０ ゲッタリング材
５１ 支柱（ゲッタリング材支持用）
５２ キャッピング層
５３、５６ 支柱（導電性）[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, a semiconductor device capable of preventing an increase in parasitic capacitance (wiring capacitance) due to narrowing of the wiring interval in the same layer and stabilizing high-speed operation of an integrated circuit, and It relates to the manufacturing method.
[0002]
[Prior art]
  Conventionally, as a technique for reducing the parasitic capacitance between wirings, it has become common knowledge to cover the upper layer, lower layer, and the same layer of wirings with an insulating film. Usually, silicon dioxide (SiO2) having a low dielectric constant is used as an insulating film material.2) Is used. However, in recent years, the interval between wirings has further narrowed, and it has become impossible to reduce the parasitic capacitance as expected only with an insulator that fills between the wirings. Since the increase in parasitic capacitance causes inductive noise, stable circuit operation is hindered particularly in a circuit that operates at high speed. Therefore, various techniques for reducing the capacitance by providing holes or cavities in the insulator between the wirings are disclosed. The voids or cavities reduce the capacitance between the wirings, reduce the time constant during charging, and ensure high-speed operation of the elements and circuits.
[0003]
  FIG. 21 shows an example of a semiconductor device having such a cavity (Japanese Patent Laid-Open No. 10-335459), and FIGS. 22 and 23 show the manufacturing method thereof.
[0004]
  In FIG. 21, insulating films 103 and 104 are formed between the lower layer wiring 101 and the upper layer wiring 102, and a cavity 105 is formed between the insulating films 103 and 104. The buried metal 106 electrically connects the upper layer wiring 102 and the lower layer wiring 101, and below the interlayer insulating film 107 is a lower layer wiring or a semiconductor substrate having a semiconductor element.
[0005]
  In FIG. 22, the lower layer wiring 101 is patterned on the interlayer insulating film 107, and the insulating film 103 is formed so as to cover the lower layer wiring 101 (see FIG. 22A). The insulating film 103 is, for example, an oxide film. After a plasma oxide film or a bias sputtered oxide film is grown by 1.5 μm, the insulating film 103 is polished and planarized by a CMP (Chemical Mechanical Polishing) method. The film is formed with a film thickness of 800 nm.
[0006]
  Next, a cavity forming opening 108 (0.3 μm □) and a via hole opening 109 (0.4 μm □) are simultaneously formed by a normal photoresist method and anisotropic etching method (see FIG. 22B). ). When the wiring interval is 0.9 μm or more, two cavity forming openings 108 a and 108 b having a width of 0.3 μm are formed. By performing excessive etching, the depth of the cavity forming opening can be sufficiently deeply formed to the lower surface of the lower layer wiring 101. For example, when the excessive etching amount is about 80%, the depth is about 1400 nm.
[0007]
  Next, tungsten serving as the buried metal 106 is grown in the via hole opening 109 by a CVD (Chemical Vapor Deposition) method. For example, WF as a growth gas6At about 400 ° C.2Or SiH4When reduced with, tungsten grows only on the metal (see FIG. 23C).
[0008]
  In addition, the insulating film 110 (oxide film: plasma oxide film or bias sputtered oxide film) is used under such a condition that the RF power is reduced to reduce the embedding property and the upper portion of the space forming opening 108 is easily blocked. Then, an interlayer insulating film 110 is formed on the entire surface until only the upper part 104 of the space forming opening 108 is sufficiently blocked. As a result, a sealed cavity 105 is formed in the insulating film 103 between the lower layer wirings 101 (see FIG. 23D).
[0009]
  Next, the interlayer insulating film 110 is polished and planarized using a wafer polishing technique (CMP) until the embedded metal 106 is exposed (see FIG. 23E), and then using a normal photoresist method and etching method. Upper layer wiring 102 is formed.
[0010]
[Problems to be solved by the invention]
  However, in the above-described conventional example, since the cavity 105 is formed in a columnar shape in the insulating film 103 by anisotropic etching, the cavity 105 has a sufficient depth (below the line on the lower surface of the lower layer wiring 101) by excessive etching. However, there is a limit to the reduction in parasitic capacitance. In other disclosed prior arts (Japanese Patent Laid-Open No. 2-86146 and Japanese Patent Laid-Open No. 5-21617), a hole is obtained by performing an anisotropic etching process or the like on an insulator existing between wirings. Alternatively, since the cavity is provided, there is a limit to the reduction of the parasitic capacitance due to space reasons, and it is not possible to sufficiently cope with the further miniaturization of design rules. In addition, as the formation technology of a structure of a semiconductor device such as a transistor advances three-dimensionally, three-dimensional wiring (between wirings in the same layer, wirings in upper and lower layers, wirings in a twisted position, etc.) ) Or between elements, it is essential to reduce parasitic capacitance.
[0011]
  The present invention has been made in view of the above-described problems, and a main object thereof is to provide a semiconductor device capable of dramatically reducing parasitic capacitance between three-dimensional wiring as well as two-dimensional wiring and a method for manufacturing the same. There is to do.
[0012]
  Another object of the present invention is to obtain a stable semiconductor device by increasing the manufacturing accuracy of the support supporting the upper layer wiring, and to damage the wiring and elements in forming the space for reducing the parasitic capacitance. There is no process to provide.
[0013]
[Means for solving the problems and effects thereof]
  referenceThe present invention provides a semiconductor device in which wirings connecting the elements are provided on a silicon substrate provided with a plurality of elements so as to form at least two layers above and below, and connected to the lower surface of the upper layer wirings. Forming a column supporting the wiring, forming a continuous space from the gap between the lower layer wirings to at least a part of the lower surface of the upper layer wiring, and providing an insulating layer between the lower layer wiring and the substrate surface; By forming a recess for separating elements on the surface of the substrate between the lower layer wirings so as to penetrate the insulating layer, the elements are electrically insulated, and the space is Keep it in the recessIt will be.
[0014]
  A space is formed between the same layer and the upper and lower layers by the support columns. This space extends three-dimensionally between the wirings (between the same layer, upper and lower layers, and twisted positions), and the parasitic capacitance can be sufficiently reduced even if the wiring interval is reduced.
[0015]
  In addition, by forming the recesses between the elements, the insulation between the elements can be increased, and the parasitic capacitance can be reduced. Further, miniaturization between elements can be promoted.
[0016]
  Further, by forming the support posts with an electrical insulator, it is possible to sufficiently reduce the parasitic capacitance when the wiring interval is narrowed while ensuring the insulation between the wirings. A conductive metal may be provided in a columnar shape at a location where electrical connection is desired between upper and lower layers (including a vertical relationship that is one layer or more apart). In this case, the columnar conductive metal does not need to support the upper layer wiring and may be thin.
[0017]
  In the semiconductor device, the support includes a first support that is provided on the lower wiring and supports the upper wiring, and a second support that supports the upper wiring in a portion on the silicon substrate without the lower wiring. In this case, at least one of the first struts may be embedded with a conductive metal.
[0018]
  In this way, the upper and lower layers can be electrically connected by the conductive metal embedded in the support column.
[0019]
  Further, the support may be a conductor, and in this case, it can also serve as a wiring for electrically connecting the upper and lower layers. Therefore, the structure is simplified, and the process of burying a conductive metal can be omitted in the manufacturing method. In the case of a metal support, it can be insulated by being provided on an insulating layer.
[0020]
  The semiconductor device may be formed by forming a recess in the substrate surface between the elements and continuing the space in the recess.
[0021]
  By forming the recesses between the elements, the insulation between the elements can be improved, and the parasitic capacitance can be reduced. Further, miniaturization between elements can be promoted.
[0022]
  Claim 1According to the invention, in a semiconductor device in which a wiring connecting the elements is provided on a silicon substrate provided with a plurality of elements so as to form at least two layers above and below, the semiconductor device is coupled to the lower surface of the upper layer wiring. A support for supporting the upper layer wiring is formed, a continuous space is formed from the gap between the lower layer wirings to at least a part of the lower surface of the upper layer wiring, and a recess for separating elements on the substrate surface between the elements is formed. The space is formed continuously in the recess, and an etching resistant film is formed on the inner surface of the inter-element isolation recess.
[0023]
  The element surface is not damaged during etching. In addition, since etching does not proceed in the lateral direction of the silicon substrate, it is easy to control the dimensions between elements.
[0024]
  Further, a gettering material may be provided in the space of the semiconductor device.
[0025]
  The gettering material is a substance having an action of adsorbing gas molecules and removing it from the gas phase, that is, an exhaust action. As such, in addition to commonly known barium, magnesium, calcium, titanium, tantalum, zirconium, vanadium, yttrium and the like can be used. By placing a gettering material in the space, after the semiconductor device is completed, that is, after the space is formed, the outgas discharged from the material in contact with the space is adsorbed to prevent the outgas from being stored and increase the degree of vacuum in the space. be able to. Realization of a high degree of vacuum facilitates reduction of parasitic capacitance. Furthermore, corrosion due to outgas and deterioration of wiring can be prevented, and the life of the semiconductor device can be extended.
[0026]
  As the gettering material, in the space between the wirings, it is preferable to provide a post on the interlayer insulating film or a support for it, and place it as a solid on the interlayer insulating film so as to exert the effect after the semiconductor manufacturing. Among these, titanium, zirconium, yttrium, and the like can be given. In addition, these are preferably placed in such a shape that the surface area is the largest when arranged. Furthermore, when titanium is used, the plasma used for isotropic etching is SF.6A gas is preferred.
[0027]
  Further, a capping layer may be provided that covers the upper and lower wirings from above the uppermost upper layer wiring and hermetically closes the space provided with the gettering material.
[0028]
  By doing so, the space is sealed by the capping layer, so that the gas adsorbing action of the gettering material in the space works effectively, and the degree of vacuum in the space is increased.
[0029]
  Claim2The invention according to, RawA manufacturing method of a semiconductor device provided with a recess for separating between children,
(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
(D) etching the sacrificial layer in the strut formation region;
(E) forming a support by depositing and filling an insulating film in the etched region;
(F) Forming a contact hole opening pattern mask for embedding a metal for conducting the upper layer wiring with one or more lower layer wirings, and etching the support and / or sacrificial layer in the metal embedding region Forming a contact hole;
(G) burying a metal in the etched contact hole;
(H) forming the upper wiring layer;
(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
Including
  Between the step (a) and the step (b),
(A-1) A photoresist mask for forming a through hole in the interlayer insulating film for exposing a region for forming an inter-element isolation recess of the silicon substrate is formed on the interlayer insulating film and the lower layer wiring. Forming a photolithographic method thereon,
(A-2) The interlayer insulating film in a region not covered with the photoresist mask is etched to form the through hole, and an inter-element isolation recess forming region of the silicon substrate under the interlayer insulating film is formed through the through hole. Exposing, and
(A-3) Step of removing the photoresist mask formed in the step (a-1)
Is inserted,
  In the step (i), the exposed inter-element isolation recess formation region is dug by isotropic etching to form an inter-element isolation recess.
[0030]
  The upper wiring layer forming step (h) includes a step of forming a metal film for upper wiring after removing the contact hole opening pattern mask and embedding a buried metal, and an extra metal film according to the wiring pattern. And a step of etching such a portion. In addition, a method conventionally used as a method for forming a wiring layer (metal film) can also be used.
[0031]
  In the present invention, a photoresist film (mask) is formed by a photolithography method, and an insulating film is formed and embedded in a sacrificial layer etched into a columnar shape to form a column, and the column can be formed with high accuracy. it can. In addition, since the space is formed by removing all the sacrificial layer by isotropic etching after the support is formed, the molding accuracy is high.
[0032]
  Further, in the present invention, prior to the step (b) of covering the lower layer wiring with the sacrificial layer, in the steps (a-1) to (a-3), the interlayer insulating film under the lower layer wiring is etched to form an inter-element A region where the separation recess is formed is exposed, and a sacrificial layer is formed on this region in step (b). By doing so, at the time of isotropic etching in the final step (i), the sacrificial layer is removed to form a space, and at the same time, the region is dug down to form a recess for element isolation. . Therefore, the process can be simplified.
[0033]
  Claims3The described invention is, RawRecess for separation between childrenPartA method for manufacturing a formed semiconductor device, comprising:
(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
(D) etching the sacrificial layer in the strut formation region;
(E) forming a support by depositing and filling an insulating film in the etched region;
(F) Forming a contact hole opening pattern mask for embedding a metal for conducting the upper layer wiring with one or more lower layer wirings, and etching the support and / or sacrificial layer in the metal embedding region Forming a contact hole;
(G) burying a metal in the etched contact hole;
(H) forming the upper wiring layer;
(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
Including
Between the step (a) and the step (b),
(A-1-1) forming a photoresist mask for forming a recess for separating elements on the silicon substrate on the interlayer insulating film and on the lower layer wiring by a photolithography method;
(A-2-1) Etching the region not covered with the photoresist mask, penetrating the interlayer insulating film above the inter-element isolation recess formation region, and further digging the silicon substrate directly below it to a predetermined depth Forming a recess for separating the elements;
(A-2-2) forming an etching resistant film on the inner surface of the inter-element separation recess;
(A-3-1) Step of removing the photoresist mask formed in the step (a-1-1)
Has been inserted.
[0034]
  In the present invention, the anisotropic etching in the step (a-2-1) is controlled, and simultaneously with the etching of the interlayer insulating film, the element isolation region of the silicon substrate immediately below is etched anisotropically, The separation recess can be formed to a predetermined depth. Further, by forming an etching resistant film (for example, an oxide film), it has an etching resistant effect against etching for removing the sacrificial layer in the final step (i) and does not damage the element. In addition, the dimensional accuracy can be improved, and further miniaturization of design rules can be supported.
[0035]
  Claims4The invention according to, RawA manufacturing method of a semiconductor device provided with a recess for separating between children,
(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
(D) etching the sacrificial layer in the strut formation region;
(E-1) forming a conductive column by depositing and embedding a metal in the etched region;
(H) forming the upper wiring layer;
(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
Including
  Between the step (a) and the step (b),
(A-1) A photoresist mask for forming a through hole in the interlayer insulating film for exposing a region for forming an inter-element isolation recess of the silicon substrate is formed on the interlayer insulating film and the lower layer wiring. Forming a photolithographic method thereon,
(A-2) The interlayer insulating film in a region not covered with the photoresist mask is etched to form the through hole, and an inter-element isolation recess forming region of the silicon substrate under the interlayer insulating film is formed through the through hole. Exposing, and
(A-3) Step of removing the photoresist mask formed in the step (a-1)
Is inserted,
  In the step (i), the exposed recess formation region for element isolation is dug by isotropic etching to form an isolation trench for element isolation.
[0036]
  In this case, the manufacturing method is simplified as compared with a semiconductor having an insulating pillar.
[0037]
  Claims5The invention according to, RawA method of manufacturing a semiconductor device in which an etching-resistant film is formed in a recess for separation between children,
  A method of manufacturing a semiconductor device, wherein a wiring connecting the elements on a silicon substrate provided with a plurality of elements is provided so as to form at least two layers above and below,
(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
(D) etching the sacrificial layer in the strut formation region;
(E-1) forming a conductive column by depositing and embedding a metal in the etched region;
(H) forming the upper wiring layer;
(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
Including
  Between the step (a) and the step (b),
(A-1-1) forming a photoresist mask for forming a recess for separating elements on the silicon substrate on the interlayer insulating film and on the lower layer wiring by a photolithography method;
(A-2-1) Etching the region not covered with the photoresist mask, penetrating the interlayer insulating film above the inter-element isolation recess formation region, and further digging the silicon substrate directly below it to a predetermined depth Forming a recess for separating the elements;
(A-2-2) forming an etching resistant film on the inner surface of the inter-element separation recess;
(A-3-1) Step of removing the photoresist mask formed in the step (a-1-1)
Is inserted.
[0038]
  Even in this case, the manufacturing method is simplified as compared with a semiconductor having an insulating pillar.
[0039]
  And claims6The present invention relates to a method of manufacturing a semiconductor device having a gettering material in the same layer as a lower layer wiring.2Thru5In addition to the invention described in (2), before or after the step (a),
(I) a step of forming a gettering material forming mask;
(II) forming a gettering material film; and
(III) A step of removing the gettering material forming mask to obtain a gettering material layer
Has been inserted.
[0040]
  In the present invention, a gettering material is disposed on the interlayer insulating film in the same layer as the lower layer wiring. In combination with the manufacturing method described below, a gettering material can be provided in the same layer as the upper wiring layer.
[0041]
  And claims7The present invention relates to a manufacturing method in which a gettering material is provided in the same layer as the upper wiring,2Thru6In addition to the invention described in any of the above, before or after the step (h),
(I) a step of forming a gettering material forming mask;
(II) forming a gettering material film; and
(III) A step of removing the gettering material forming mask to obtain a gettering material layer
Has been inserted.
[0042]
  In the present invention, a pillar or the like is formed on the interlayer insulating film in the same layer as the upper layer wiring, and a gettering material is disposed thereon. Of course, two or more layers may be provided in one space by combining the same layer as the lower layer wiring and the same layer as the upper layer wiring.
[0043]
  The step (g) of filling the etched contact hole with a metal and the step (h) of forming the upper wiring layer may be performed simultaneously.
[0044]
  In this way, the buried metal made of the same material and the upper layer wiring are formed at the same time, and the process is simplified.
[0045]
  Furthermore, the step (e-1) and the step (h) may be performed at the same time. In this way, the steps are further simplified.
[0046]
  Further, in the method for manufacturing the semiconductor device, after the step (i),
(J) A step of forming a capping layer on the uppermost upper layer wiring so as to hermetically close the space.
May be included.
[0047]
  In this case, the space hermetically sealed by the capping layer is sucked into the vacuum by the gettering material.
[0048]
DETAILED DESCRIPTION OF THE INVENTION
  Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings. 1 to 5 are cross-sectional views showing first and fifth embodiments of the semiconductor device of the present invention, respectively. 6 and 7 show a manufacturing method of the first embodiment (semiconductor device shown in FIG. 1) of the present invention. Further, by adopting FIG. 8 instead of FIG. 7 and performing the steps of FIGS. 6 and 8, the third embodiment of the present invention (semiconductor device shown in FIG. 3) is obtained. 9 and 10 show a manufacturing method of the fourth embodiment (semiconductor device shown in FIG. 4) of the present invention, and FIGS. 11 and 12 show the fifth embodiment ( 6 shows a manufacturing method of the semiconductor device shown in FIG.
[0049]
  13 to 20 illustrate the present invention having a gettering material in a space. FIG. 13 shows a sixth embodiment of the present invention in which a gettering material is arranged in the same layer as a lower layer wiring. FIG. 14 is a cross-sectional view of a seventh embodiment of the present invention in which a gettering material is arranged in the same layer as the upper layer wiring, and FIGS. 15 to 17 show the sixth embodiment (FIG. 13). 18 and FIG. 19 show a method for manufacturing the seventh embodiment (the semiconductor device shown in FIG. 14). FIG. 20 shows the configuration and manufacturing method of the embodiment of FIG.
[0050]
  In FIG. 1, the lower layer wiring 1 is provided on the interlayer insulating film 7, and the upper layer wiring 2 is supported on the interlayer insulating film 7 or the lower layer wiring 1 by support columns 3 and 4. The first support column 3 is provided on the interlayer insulating film 7 to support the upper layer wiring 2, and the second support column 4 is provided on the lower layer wiring 1 to support the upper layer wiring 2. The upper layer wiring 2 is lifted by the first and second support columns 3 and 4, and a space 5 is formed between the upper and lower wirings 1 and 2. The space 5 is geometrically formed between the side surfaces 1a and 1b of the adjacent lower layer wirings 1 and 5b between the upper surface 1c of the lower layer wiring 1 and the lower surface 2d of the upper layer wiring 2 between the upper and lower sides directly above and below. It becomes a three-dimensional space having 5c between the lower layer wiring 1 and the upper layer wiring 2 at the position of twist.
[0051]
  In FIG. 1, support columns 3 and 4 are formed of an electrical insulator, and the upper and lower layers 1 and 2 are electrically connected by a metal 6 embedded in the second support column 4. The metal 6 is appropriately provided where necessary.
[0052]
  In FIG. 2, the metal 16 electrically connects the upper and lower layers 1 and 2. In the second embodiment, the upper layer wiring 2 is sufficiently supported by the support columns 3 and 4, and the thickness of the metal 16 is not limited. However, the thickness of the metal 16 can be appropriately used to replace the column.
[0053]
  In FIG. 3, the columns 53 and 56 are made of a conductor and have an appropriate thickness. The support column 56 provided on the lower layer wiring 1 also serves to electrically connect the upper and lower layers 1 and 2. A portion that does not need to be electrically connected is appropriately provided on the insulating film like the column 53.
[0054]
  1 to 3, only the upper and lower two-layer wirings 1 and 2 are shown on the interlayer insulating film 7. However, the present invention is not limited to this, and the upper-layer wiring is further provided above the upper-layer wiring 3. Of course, the number of layers or more is also included, and in that case, the upper layer wiring or the lower layer wiring is referred to in a vertical relationship. The same applies to FIG. 4 and subsequent figures.
[0055]
  The upper and lower layer wirings 1 and 2 are made of a single body or a laminate of aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi), titanium nitride (TiN), titanium silicide (TiSi), or the like. Become. The same applies to the buried metal 6 (see FIG. 1) and the conductive metal 16 (see FIG. 2).
[0056]
  When the columns 3 and 4 are made of an insulating material, they are made of SiO.xNx, SiOx, SiOF, amorphous fluorocarbon (aC: F) and the like are preferable. Moreover, it is preferable that the strength capable of supporting the upper layer wiring can be ensured.
[0057]
  The support columns 53 and 56 (see FIG. 3) formed of a conductor are made of aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi), like the upper and lower wiring layers 1 and 2. , Titanium nitride (TiN), titanium silicide (TiSi), or the like.
[0058]
  Interlayer insulating film 7 is, for example, an oxide film such as a plasma oxide film or a bias sputtered oxide film.
[0059]
  In the case of a multilayer structure in which the upper and lower layer wirings 1 and 2 are sequentially stacked via the interlayer insulating film 7, a conductive metal 17 is buried in the interlayer insulating film 7 as shown in FIG. . Although not shown, a metal may be embedded in the second support column 3 and the interlayer insulating film 7 to connect the upper layer wiring 2 and the upper layer wiring 2 thereon.
[0060]
  FIG. 4 shows a semiconductor device according to a fourth embodiment of the present invention, in which a through hole 8 is provided in an interlayer insulating film 7 and a recess 10 for separating elements and a through hole provided in a silicon substrate 9 immediately below. 8 communicates. The inter-element separation recess 10 is for enhancing the insulation between the elements, and like the space 5, it is preferably a space or a space close to a vacuum rather than being filled with an insulator. . The through hole 8 is provided in order to form the inter-element separation recess 10.
[0061]
  FIG. 5 shows a fifth embodiment of the semiconductor device of the present invention. In addition to the semiconductor device shown in FIG. 4, an etching resistant film 11 is further formed on the surface of the inter-element isolation recess 10. Yes. The etching resistant film 11 is for preventing the recess 10 from being eroded during the manufacturing process.
[0062]
  As the etching resistant film 11, SiOxNx, SiOxThere is. The etching resistant film 11 can be formed by performing oxygen plasma irradiation under appropriate conditions without peeling off the resist mask when etching the interlayer insulating film.
[0063]
  Next, based on FIGS. 6 and 7, a manufacturing method of the first embodiment (see FIG. 1) and the second embodiment (see FIG. 2) of the semiconductor device of the present invention will be described.
[0064]
  In FIG. 6, first, (a) the lower layer wiring 1 is formed on the interlayer insulating film 7. In this step (a), for example, the lower layer wiring 1 is formed by patterning or etching a single body or a laminate of the above-described materials such as aluminum alloy and copper. For the formation, for example, using a DC magnetron sputtering apparatus, the DC voltage is about −1 kW, the gas used is Ar (plasma ions), and the flow rate is about 0.1 liters per minute (however, all the standard conditions (0 C., 0.1 MPa (1 atm)), the pressure in the reaction chamber is about 3 Pa, and the target is Al. Thereafter, an excessive portion of the Al thin film formed by sputtering is removed by forming a resist mask and subsequent metal etching (anisotropic dry etching) to obtain an Al wiring (lower layer wiring). In addition, a CVD method, a plating method, or the like is also possible. The upper layer wiring can be formed in the same manner. Further, the above method is effective for embedding metal in the contact hole.
[0065]
  Next, (b) a sacrificial layer 22 is formed so as to cover the lower layer wiring 1. The sacrificial layer 22 is formed by depositing amorphous silicon, for example. In this film formation, for example, the gas used is SiH by a low pressure CVD apparatus.4And Ar (or H2) As SiH4The flow rate of about 0.05 to 0.2 liters per minute, the flow rate of Ar is about 0.5 to 2 liters per minute, the pressure in the reaction chamber is several tens of Pa, and the substrate temperature is about 350 ° C. or lower and 150 ° C. or higher. .
[0066]
  Next, (c) the sacrificial layer 22 is planarized by a method such as CMP (Chemical Mechanical Polishing), and then a photoresist mask 23 is formed.
[0067]
  Next, (d) a portion of the sacrificial layer 24 not covered with the mask 23 is removed by etching. This etching is preferably anisotropic etching from the viewpoint of dimensional control. For example, an ICP-RIE apparatus (Inductively Coupled Plasma-Reactive Ion Etching) is used to form a coil. About 1200 W, the platen is about 30 W, the pressure in the reaction chamber is about 2.67 Pa, SF6And fluorocarbon gas are preferably used at flow rates of about 0.1 liter per minute and about 0.05 liter per minute, respectively.
[0068]
  Next, in FIG. 7, (e) after removing the mask 23, an insulating film is buried in the portion 24 of the sacrificial layer that has been dug down to form a column 25. For the formation of the column 25, SiO2Film formation is preferred. This film formation is performed using an ECR-CVD apparatus (Electron Cyclotron Resonance Plasma-CVD apparatus) with a microwave power of about 1 kW, a coil current of about 20 A, and a working gas of SiH.4And O2And Ar, the flow rates are about 0.01 liters per minute, about 0.02 liters per minute, and about 0.05 liters per minute, respectively, and the pressure in the reaction chamber is several × 10-1Pa, the substrate temperature is about 300 ° C. to 450 ° C., and the RF power is about 200 W.
[0069]
  Next, (f) a photoresist mask 27 is formed on the pillars 25 and the remaining sacrificial layer 22 formed in the above step, and contact holes 26 are formed by performing anisotropic etching. The anisotropic etching in this case depends on the material of the support column 25, but as described above, SiO 22When formed with a film, SiO2Perform anisotropic etching of the film. For example, with an ICP-RIE apparatus, the coil is about 1000 W, the platen is about 500 W, the pressure in the reaction chamber is about 0.33 Pa, and fluorocarbon gas is used at a flow rate of about 0.02 liters per minute under standard conditions. Although not shown, the contact hole is not limited to the support 25, and may be formed in the sacrificial layer 22 if necessary. In that case, the manufacturing method is determined in consideration of the material of both the support column 25 and the sacrificial layer 22.
[0070]
  Next, (g) the photoresist mask 27 is removed, and then the metal 6 is embedded in the contact hole 26. This embedding is performed using an ECR-CVD apparatus with a microwave power of about 1 kW, a coil current of about 20 A, and a working gas of WF.6And H2And Ar, the flow rates are about 0.01 liters per minute, about 0.02 liters per minute and about 0.05 liters per minute, respectively, the pressure in the reaction chamber is about 0.7 Pa, and the substrate temperature is about 300 liters. The RF power is about 200 W at a temperature not lower than 450 ° C and not higher than 450 ° C.
[0071]
  Next, (h) the upper wiring 2 is formed. The upper layer wiring 2 can be formed by the same method and using the same material as the lower layer wiring 1 described above, but the material and manufacturing method of the lower layer wiring 1 and the upper layer wiring 2 may be different in one semiconductor device.
[0072]
  Next, (i) the space 5 is formed by etching the sacrificial layer 22. For this purpose, isotropic etching is preferable from the viewpoint of facilitating etching under the upper wiring and between the upper and lower layers. For example, SF6Using ICP (inductively coupled plasma) conditions, the coil is about 600 W, the platen is about 5 W, the pressure in the reaction chamber is about 2.7 Pa, the gas used and the flow rate are SF.6About 0.1 liter per minute. Under ECR conditions, the microwave power by the ECR-CVD apparatus is about 1 kW, the coil current is about 20 A, and the SF of the gas used6The flow rate of Ar and Ar is about 0.05 liters per minute and about 0.05 liters per minute, the pressure in the reaction chamber is about 0.7 Pa, and the substrate temperature is about 300 ° C. to 450 ° C.
[0073]
  For isotropic etching for removing the sacrificial layer 22, XeF2gasTheIt can also be used. In that case, the pressure in the reaction chamber is about 0.4 Pa or less.
[0074]
  The step (g) (formation of the buried metal 6) and the step (h) (formation of the upper layer wiring 2) can be performed simultaneously. In that case, the material of the buried metal 6 and the upper wiring 2 is aluminum (Al), aluminum alloy, copper (Cu), tungsten (W), tungsten silicide (WSi), titanium nitride (TiN), titanium silicite (TiSi). These are formed by a sputtering method or a CVD method using a single body or a laminated body.
[0075]
  In the present invention, the sacrificial layer is not limited to the above-described film formation of amorphous silicon. For example, a resist (model number AZ1350) can be used as the sacrificial layer. In this case, either isotropic or anisotropic can be used for resist etching. When using isotropic etching, the conditions are, for example, a coil of about 600 W, a platen of about 10 W, a pressure in the reaction chamber of about 5.32 Pa, a working gas and a flow rate of2About 0.03 liters per minute. In the case of anisotropic etching, the coil is about 600 W, the platen is about 15 W, the pressure in the reaction chamber is about 0.27 Pa, the gas used and the flow rate O2Approx. 0.02 liter per minute. In addition, a conventionally used method can be used as appropriate.
[0076]
  Next, a manufacturing method of the third embodiment (see FIG. 3) of the semiconductor device of the present invention will be described. The first half of this semiconductor device manufacturing method is the same as steps (a) to (d) shown in FIG. The latter half part, (e-1) process, (h) process, and (i) process are demonstrated based on FIG.
[0077]
  In FIG. 8, (e-1) after removing the mask 23 (see FIG. 6), a support 28 is formed by embedding a conductor in the portion 24 of the sacrificial layer dug down. The conductive pillars 28 can be formed of the same material as the upper and lower layer wirings 1 and 2 by the same method. Subsequently, (h) the upper layer wiring 2 is formed. Similarly, the upper layer wiring 2 can be formed by the same method using the same material as the lower layer wiring 1 described above. (I) The process of forming the space 5 by etching the sacrificial layer 22 is the same as in FIG.
[0078]
  In the manufacturing method in FIG. 8, the step (e-1) of forming the column 28 and the step (h) of forming the upper layer wiring 2 can be performed simultaneously.
[0079]
  Further, in the manufacturing process in FIG. 8, the steps (f) and (g) for embedding the metal 6 for electrically connecting the upper and lower layer wirings 1 and 2 in FIG. 7 are omitted.
[0080]
  Next, a process of forming the inter-element isolation recess 10 (see FIGS. 4 and 5) will be described with reference to FIGS. There are two methods for forming the inter-element isolation recess 10. The first method is a method in which the sacrificial layer 22 is etched simultaneously with removal. The second method is a method of etching simultaneously with the interlayer insulating film 7. In the first method, since the isotropic etching is used to remove the sacrificial layer 22, it is difficult to accurately control the depth of the recess, but the manufacturing process shown in FIGS. 6 and 7 described above, Alternatively, it can be easily added to the steps shown in FIGS. In the second method, the depth of the recess can be accurately controlled by using anisotropic etching when forming the through-hole 8 in the interlayer insulating film 7, but it is sacrificed in the final step (i). Care must be taken when removing the layer 22 so that the recess is not eroded. Therefore, as in the fifth embodiment shown in FIG. 5, an etching resistant film 11 is provided to protect the inner surface of the recess 10 in preparation for the final step (i).
[0081]
  9 and 10 show the first method described above, that is, the manufacturing method of the fourth embodiment shown in FIG.
[0082]
  In FIG. 9, an interlayer insulating film 7 is provided on the silicon substrate 9. The metal 17 is appropriately embedded in the interlayer insulating film 7 in order to electrically connect the element and the lower layer wiring 1. (A) The process of forming the lower layer wiring 1 is the same as that of FIG.
[0083]
  Next, (a-1) in order to expose the inter-element isolation recess formation region 10a of the silicon substrate 9 immediately below the interlayer insulating film 7, the interlayer insulating film 7 and the lower layer wiring 1 are photo-exposed except for the portion 7a corresponding to the upper portion. Cover with a mask 30 such as a resist mask.
[0084]
  Next, (a-2) the interlayer insulating film 7 is etched. Etching is anisotropic etching, ICP-RIE, coil about 1000 W, platen about 500 W, reaction chamber pressure about 0.33 Pa, working gas is fluorocarbon gas, its flow rate is about 0.02 liters per minute Can be done in the state.
[0085]
  Next, (a-3) the mask 30 is removed. A through hole 8 is formed in the interlayer insulating film 7, and the inter-element isolation recess forming region 10 a of the silicon substrate 9 is exposed.
[0086]
  Subsequently, steps (b) to (h) in FIG. 10 are the same as those in FIGS. 6 and 7, but in the final (i-1) step, isotropic etching is performed, and the sacrificial layer 22 is formed. At the same time as the removal, the silicon substrate 9 is dug from the exposed element isolation recess formation region 10a, and the element isolation recess 10 is formed.
[0087]
  11 and 12 show the above-described second method, that is, the manufacturing method of the fifth embodiment shown in FIG. Step (a) in FIG. 11 is the same as that in FIGS. 6 and 9.
[0088]
  Next, in FIG. 11, (a-1-1) In order to form the inter-element isolation recess 10 in the silicon substrate 9, the interlayer insulating film 7 and the lower layer wiring 1 are removed from the photoresist mask except for the upper portion 7 a. And so on.
[0089]
  Next, (a-2-1) the interlayer insulating film 7 and the silicon substrate 9 directly therebelow are etched to form an inter-element isolation recess. Etching is anisotropic etching as in the step (a-2) of FIG. 9, but is appropriately controlled so that the depth of the inter-element isolation recess 10 becomes a predetermined depth.
[0090]
  Next, (a-2-2) the etching resistant film 11 is formed on the inner surface of the inter-element separation recess 10. The material of the etching resistant film 11 is SiO.xNx, SiOxand so on. The etching resistant film 11 can be formed by performing oxygen plasma irradiation under appropriate conditions without peeling off the resist mask 30 when the interlayer insulating film 7 is etched. When forming the through-hole 8 in the interlayer insulating film 7, since anisotropic etching is used, it is easy to control the depth of the recess 10 for separating elements, and an excellent semiconductor device can be accurately manufactured. it can.
[0091]
  Next, in FIG. 12, (a-3-1) the mask 30 is removed. Hereinafter, the steps (b) to (i) are the same as the steps (b) to (i) shown in FIGS. 6 and 7, but in the final (i) step, the etching resistant film 11 is used. The isotropic etching for removing the sacrificial layer 22 does not adversely affect the semiconductor elements in the vicinity of the inter-element isolation recess 10.
[0092]
  In the above-described manufacturing method embodiment, the low pressure CVD method or the ECR-CVD method is used, but other CVD methods (thermal CVD method (normal pressure CVD method), plasma CVD method, photo-CVD method, ICP (inductive coupling) are used. The effect is the same even when a plasma) -CVD method, a helicon-CVD method, a SWP (surface wave plasma) -CVD method, another CVD method, or another HDP (high density plasma) -CVD method) is used. Further, the same effect can be obtained by using a sputtering method or a plating method instead of the CVD method. Further, in this embodiment, the ICP-RIE method is used in the etching method, but other RIE methods (RIE method using plasma method used in the above-described CVD method, DRM-RIE method) are used. But the effect is the same.
[0093]
  In the present invention, as shown in FIGS. 13 and 14, the gettering material 50 is disposed in the space 5 described above, and the camping layer 52 is provided on the uppermost wiring, thereby outgassing from the space 5. Can be removed, and the degree of vacuum in the space can be increased. 13 and FIG. 14 show the arrangement of the gettering material 50 in the space 5 of the first embodiment shown in FIG. 1, but naturally the space 5 of the embodiment shown in FIGS. Can be similarly arranged. The manufacturing method is the same. Among these, the structure and the manufacturing method will be described with reference to FIG. 20 for the structure in which the gettering material 50 is provided in the space 5 of the embodiment shown in FIG.
[0094]
  In FIG. 13, the gettering material 50 is provided on the interlayer insulating film 7. In FIG. 14, the gettering material 50 is provided on the support column 51. The support column 51 may be an insulator or a conductor. The space 5 is a hermetically closed space when the capping layer is provided and the semiconductor device is completed. Therefore, by arranging a substance having an action of adsorbing gas molecules, such as the gettering material 50, the gas originally existing in the space 5 and the gas discharged from the material after the completion of the semiconductor device (outgas) are adsorbed. Thus, it can be excluded from the space 5 and the degree of vacuum of the space 5 can be increased. By increasing the degree of vacuum, the dielectric constant of the gas between the wirings can be reduced, and as a result, the capacitance between the wirings can be further reduced. In addition, since corrosive gas can be eliminated, the life of the semiconductor device can be extended.
[0095]
  Examples of gettering materials include barium, magnesium, calcium, titanium, tantalum, zirconium, vanadium, yttrium, etc., but in the present invention, titanium, zirconium, It is preferable to use yttrium or the like. These are preferably placed in such a shape that the area of the surface is the largest when arranged. Further, when titanium is used, the plasma used for isotropic etching for removing the sacrificial layer 22 when the space 5 is formed is SF.6A gas is preferred.
[0096]
  The capping layer 52 is an insulating film made of silicon dioxide (SiO 2).2In addition, fluorine (F) or carbon (C) -containing oxide films (SiOF, SiOC), organic SOG, porous SOG, organic polymer, amorphous fluorocarbon (aC: F), silicon nitride (SiN), etc. are preferable. .
[0097]
  Next, a method for manufacturing the semiconductor device (sixth embodiment) shown in FIG. 13 will be described with reference to FIGS.
[0098]
  In FIG. 15, (a) the process of forming the lower layer wiring 2 is the same as that in FIG. Next, in order to place the gettering material 50 at an appropriate position on the interlayer insulating film 7, (a-I-1) the resist film 31a is applied and cured, and (a-I-2) resist exposure is performed. The photoresist mask 31 is formed by patterning. Next, the (a-II) gettering film 32 is formed. For this formation, a sputtering method is preferable. For example, the sputtering is performed under argon plasma with titanium as a target. When the gettering film 32 has an appropriate thickness, the (a-III) mask 31 is removed. Hereinafter, in FIG.16 and FIG.17, the (b) process-(i) process is the same as the (b) process-(i) process shown by FIG.6 and FIG.7.
[0099]
  The capping layer 52 is formed to cover the uppermost wiring 2 in the uppermost layer in the step (j) after the gettering material 50 is formed in the space 5 in the step (i) in FIG. The capping layer 52 is made of, for example, SiO.2Is formed. In this film formation, for example, the gas used is SiH by a low pressure CVD apparatus.4And O2(Or NO2) As SiH4The flow rate of about 0.05 to 0.2 liters per minute, O2The flow rate is about 0.6-2 liters per minute, the pressure in the reaction chamber is about 130 Pa, and the substrate temperature is about 350 ° C. or lower and 150 ° C. or higher.
[0100]
  In FIG. 15, after the upper layer wiring 2 is formed, the gettering material 50 is disposed in the same layer, but before this step (a), the step of disposing the gettering material ( I) to (III) may be arranged.
[0101]
  Further, a method for manufacturing the semiconductor device (seventh embodiment) shown in FIG. 14 will be described with reference to FIGS. The support column 51 is the same as the formation process of the support column 25 shown in FIGS. 6 and 7, and the process leading to the first half steps (a) to (h) is the same as FIGS. 6 and 7.
[0102]
  In FIG. 18, (h-I-1) resist film 31a is applied and cured, and (h-I-2) patterning is performed by resist exposure to form a photoresist mask 31. Next, the (h-II) gettering film 32 is formed. This formation is the same as the above-described step (a-II). When the gettering film 32 has an appropriate thickness, the mask 31 is removed in step (h-III) as shown in FIG. Next, the process of removing the sacrificial layer 22 is the same as the process (i) shown in FIG. 7, and as shown in FIG. 14, the gettering material 50 is provided on the support column 51 provided in the space 5. It is done. Subsequently, as shown in step (j), a capping layer 52 is formed in the same manner as in step (j) of FIG. 17 so as to cover the uppermost wiring 2 of the uppermost layer.
[0103]
  18 and 19, (h-I), (h-) so that the gettering material 50 is disposed at a predetermined position after the step (h) in which the upper layer wiring 2 is formed. Steps II) and (h-III) are provided, but the gettering material disposing steps (I) to (III) may be performed before or after the formation of the upper layer wiring 2. Therefore, after the mask 27 for cutting 6 pieces of metal is removed in the step (g) shown in FIG. 7 and before the upper wiring 2 is formed, (g-I), (g-II) and (g -III) It may be provided as a step.
[0104]
  As shown in FIG. 4 or 5, the capping layer 52 can also be formed in the space 5 that is continuous with the inter-element isolation recess 10. Also in this case, the steps (I) to (III) for forming the gettering layer 50 are inserted after the step (g) or (h), and finally the capping layer 52 is formed in the step (j). . For example, when the gettering layer 50 is formed on the way, the step (i-1) in FIG. 10 is as shown in (i-1) in FIG. Subsequently, a capping layer 52 is formed, and as shown in FIG. 20 (j), an airtight space 5 continuing to the inter-element isolation recess 10 is formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a first embodiment of a semiconductor device of the present invention.
FIG. 2 is a cross-sectional view showing a second embodiment of the semiconductor device of the present invention.
FIG. 3 is a cross-sectional view showing a third embodiment of the semiconductor device of the present invention.
FIG. 4 is a cross-sectional view showing a fourth embodiment of the semiconductor device of the present invention.
FIG. 5 is a cross-sectional view showing a fifth embodiment of the semiconductor device of the present invention.
FIG. 6 is a first half of a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 7 is a second half of the continuation of the manufacturing method of FIG. 6;
FIG. 8 illustrates a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
FIG. 9 is a first half of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
FIG. 10 shows the latter half of the continuation of the manufacturing method of FIG.
FIG. 11 shows the first half of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.
FIG. 12 is a diagram showing the latter half of the manufacturing method of FIG. 11;
FIG. 13 is a cross-sectional view showing a sixth embodiment of the semiconductor device of the present invention.
FIG. 14 is a cross-sectional view showing a semiconductor device according to a seventh embodiment of the present invention.
FIG. 15 is a drawing showing the first half of the manufacturing method of the sixth embodiment of the semiconductor device of the present invention.
FIG. 16 shows an intermediate part of the manufacturing method of FIG.
FIG. 17 shows the latter half of the manufacturing method of FIG.
FIG. 18 illustrates the first half of the essential part of the method of manufacturing a semiconductor device according to the seventh embodiment of the present invention.
FIG. 19 illustrates the latter half of the main part of the manufacturing method of FIG.
FIG. 20 illustrates a configuration and a manufacturing method of a semiconductor device according to an eighth embodiment of the present invention.
FIG. 21 is a cross-sectional view showing an example of a conventional semiconductor device.
FIG. 22 is a view showing the first half of the method for manufacturing the conventional semiconductor device of FIG. 21;
FIG. 23 is a diagram showing the latter half of the conventional manufacturing method of FIG.
[Explanation of symbols]
          1 Lower layer wiring
          2 Upper layer wiring
          3 Second support (insulating)
          4 First support (insulating)
          5 space
    6,16 metal
          7 Interlayer insulation film
          8 Through hole
          9 Silicon substrate
        10 Inter-element separation recess
        10a Recess formation region for element separation
        11 Etch-resistant film
        22 Sacrificial layer
        23 Photoresist mask (for strut formation)
        24 Sacrificial layer (digging part)
        25 Insulator
        26 Contact hole
        27 Photoresist mask (for buried metal)
        28 Conductor
        30 Photoresist mask (for forming recesses for separating elements)
        50 Gettering material
        51 Prop (for gettering material support)
        52 Capping layer
  53, 56 Prop (conductive)

Claims (7)

複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置において、In a semiconductor device provided on a silicon substrate provided with a plurality of elements so that wirings connecting the elements form at least two layers above and below,
前記上層配線の下面に連結されて該上層配線を支持する支柱を形成し、前記下層配線間の隙間から前記上層配線の下面の少なくとも一部にかけて連続する空間を形成せしめ、  A strut connected to the lower surface of the upper layer wiring to support the upper layer wiring is formed, and a continuous space is formed from the gap between the lower layer wirings to at least a part of the lower surface of the upper layer wiring,
前記素子間の基板表面に素子を分離するための凹部を形成し、前記空間を該凹部内に連続せしめ、  Forming a recess for separating the elements on the substrate surface between the elements, and allowing the space to continue in the recess;
前記素子間分離用凹部の内面に耐エッチング膜が形成されていることを特徴とする半導体装置。  An etching resistant film is formed on the inner surface of the inter-element separation recess. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置の製造方法であって、A method of manufacturing a semiconductor device, wherein a wiring connecting the elements on a silicon substrate provided with a plurality of elements is provided so as to form at least two layers above and below,
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、(D) etching the sacrificial layer in the strut formation region;
（ｅ）前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、(E) forming a support by depositing and filling an insulating film in the etched region;
（ｆ）前記上層配線を１層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び／又は犠牲層をエッチングしてコンタクトホールを形成する工程と、(F) Forming a contact hole opening pattern mask for embedding a metal for conducting the upper layer wiring with one or more lower layer wirings, and etching the support and / or sacrificial layer in the metal embedding region Forming a contact hole;
（ｇ）前記エッチングされたコンタクトホールに金属を埋め込む工程と、(G) burying a metal in the etched contact hole;
（ｈ）前記上層配線層を形成する工程と、(H) forming the upper wiring layer;
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
を含み、Including
前記（ａ）工程と前記（ｂ）工程の間に、  Between the step (a) and the step (b),
（ａ−１）前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、(A-1) A photoresist mask for forming a through hole in the interlayer insulating film for exposing a region for forming an inter-element isolation recess of the silicon substrate is formed on the interlayer insulating film and the lower layer wiring. Forming a photolithographic method thereon,
（ａ−２）前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、(A-2) The interlayer insulating film in a region not covered with the photoresist mask is etched to form the through hole, and an inter-element isolation recess forming region of the silicon substrate under the interlayer insulating film is formed through the through hole. Exposing, and
（ａ−３）前記（ａ−１）工程で形成されたフォトレジストマスクを除去する工程(A-3) Step of removing the photoresist mask formed in the step (a-1)
が挿入されており、Is inserted,
前記（ｉ）工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする半導体装置の製造方法。  In the step (i), the exposed element forming recess forming region is dug by isotropic etching to form an element separating recess. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置の製造方法であって、A method of manufacturing a semiconductor device, wherein a wiring connecting the elements on a silicon substrate provided with a plurality of elements is provided so as to form at least two layers above and below,
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、(D) etching the sacrificial layer in the strut formation region;
（ｅ）前記エッチングされた領域に絶縁膜を成膜して埋め込んで支柱を形成する工程と、(E) forming a support by depositing and filling an insulating film in the etched region;
（ｆ）前記上層配線を１層以上下の下層配線と導通するための金属を埋設するためのコンタクトホール開口用パターンマスクを成形し、金属埋設領域の前記支柱及び／又は犠牲層をエッチングしてコンタクトホールを形成する工程と、(F) Forming a contact hole opening pattern mask for embedding a metal for conducting the upper layer wiring with one or more lower layer wirings, and etching the support and / or sacrificial layer in the metal embedding region Forming a contact hole;
（ｇ）前記エッチングされたコンタクトホールに金属を埋め込む工程と、(G) burying a metal in the etched contact hole;
（ｈ）前記上層配線層を形成する工程と、(H) forming the upper wiring layer;
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
を含み、Including
前記（ａ）工程と前記（ｂ）工程の間に、  Between the step (a) and the step (b),
（ａ−１−１）前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、(A-1-1) forming a photoresist mask for forming a recess for separating elements on the silicon substrate on the interlayer insulating film and on the lower layer wiring by a photolithography method;
（ａ−２−１）前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、(A-2-1) Etching the region not covered with the photoresist mask, penetrating the interlayer insulating film above the inter-element isolation recess formation region, and further digging the silicon substrate directly below it to a predetermined depth Forming a recess for separating the elements;
（ａ−２−２）前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、(A-2-2) forming an etching resistant film on the inner surface of the inter-element separation recess;
（ａ−３−１）前記（ａ−１−１）工程で形成されたフォトレジストマスクを除去する工程が挿入されていることを特徴とする半導体装置の製造方法。(A-3-1) A method of manufacturing a semiconductor device, wherein a step of removing the photoresist mask formed in the step (a-1-1) is inserted. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置の製造方法であって、A method of manufacturing a semiconductor device, wherein a wiring connecting the elements on a silicon substrate provided with a plurality of elements is provided so as to form at least two layers above and below,
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、(D) etching the sacrificial layer in the strut formation region;
（ｅ−１）前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、(E-1) forming a conductive column by depositing and embedding a metal in the etched region;
（ｈ）前記上層配線層を形成する工程と、(H) forming the upper wiring layer;
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
を含み、Including
前記（ａ）工程と前記（ｂ）工程の間に、Between the step (a) and the step (b),
（ａ−１）前記シリコン基板の素子間分離用凹部を形成するための領域を露出させるための貫通孔を前記層間絶縁膜に形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、(A-1) A photoresist mask for forming a through hole in the interlayer insulating film for exposing a region for forming an inter-element isolation recess of the silicon substrate is formed on the interlayer insulating film and the lower layer wiring. Forming a photolithographic method thereon,
（ａ−２）前記フォトレジストマスクで覆っていない領域の前記層間絶縁膜をエッチングして前記貫通孔を形成し、該貫通孔を通じて層間絶縁膜下のシリコン基板の素子間分離用凹部形成領域を露出させる工程と、(A-2) The interlayer insulating film in a region not covered with the photoresist mask is etched to form the through hole, and an inter-element isolation recess forming region of the silicon substrate under the interlayer insulating film is formed through the through hole. Exposing, and
（ａ−３）前記（ａ−１）工程で形成されたフォトレジストマスクを除去する工程(A-3) Step of removing the photoresist mask formed in the step (a-1)
が挿入されており、Is inserted,
前記（ｉ）工程において、露出された前記素子間分離用凹部形成領域を、等方性エッチングにより掘り下げ、素子間分離用凹部を形成させることを特徴とする半導体装置の製造方法。In the step (i), the exposed element forming recess forming region is dug by isotropic etching to form an element separating recess. 複数の素子が設けられたシリコン基板上に該素子間を接続する配線が少なくとも上下に２層以上をなすように設けられた半導体装置の製造方法であって、A method of manufacturing a semiconductor device, wherein a wiring connecting the elements on a silicon substrate provided with a plurality of elements is provided so as to form at least two layers above and below,
（ａ）前記シリコン基板上に設けられている層間絶縁膜上に前記下層配線を成膜する工程と、(A) forming the lower layer wiring on an interlayer insulating film provided on the silicon substrate;
（ｂ）前記下層配線の間及びその上面を覆うように犠牲層を形成する工程と、(B) forming a sacrificial layer so as to cover between the lower layer wiring and the upper surface thereof;
（ｃ）前記上層配線の支柱が形成される領域以外の領域にフォトリソグラフィー法によってフォトレジスト膜を形成する工程と、(C) forming a photoresist film by a photolithography method in a region other than the region where the upper layer wiring support is formed;
（ｄ）前記支柱形成領域の前記犠牲層をエッチングする工程と、(D) etching the sacrificial layer in the strut formation region;
（ｅ−１）前記エッチングされた領域に金属を成膜して埋め込んで導電性の支柱を形成する工程と、(E-1) forming a conductive column by depositing and embedding a metal in the etched region;
（ｈ）前記上層配線層を形成する工程と、(H) forming the upper wiring layer;
（ｉ）前記犠牲層を等方的にエッチングして上下の配線の同層間、上下層間およびねじれ位置関係にある配線間の前記支柱以外の部分に空間を形成する工程と(I) a step of isotropically etching the sacrificial layer to form a space in the same layer between the upper and lower wires, the upper and lower layers, and a portion other than the pillars between the wires in a twisted positional relationship;
を含み、Including
前記（ａ）工程と前記（ｂ）工程の間に、Between the step (a) and the step (b),
（ａ−１−１）前記シリコン基板に素子間分離用凹部を形成するためのフォトレジストマスクを前記層間絶縁膜上および前記下層配線上にフォトリソグラフイー法により形成する工程と、(A-1-1) forming a photoresist mask for forming a recess for separating elements on the silicon substrate on the interlayer insulating film and on the lower layer wiring by a photolithography method;
（ａ−２−１）前記フォトレジストマスクで覆っていない領域をエッチングし、素子間分離用凹部形成領域の上方の層間絶縁膜を貫通し、さらに、その直下のシリコン基板を所定深さ掘り下げて、素子間分離用凹部を形成する工程と、(A-2-1) Etching the region not covered with the photoresist mask, penetrating the interlayer insulating film above the inter-element isolation recess formation region, and further digging the silicon substrate directly below it to a predetermined depth Forming a recess for separating the elements;
（ａ−２−２）前記素子間分離用凹部の内面に耐エッチング膜を形成する工程と、(A-2-2) forming an etching resistant film on the inner surface of the inter-element separation recess;
（ａ−３−１）前記（ａ−１−１）工程で形成されたフォトレジストマスクを除去する工程(A-3-1) Step of removing the photoresist mask formed in the step (a-1-1)
が挿入されていることを特徴とする半導体装置の製造方法。A method for manufacturing a semiconductor device, comprising: 前記（ａ）工程の前又は後に、Before or after the step (a),
（I）ゲッタリング材形成用マスクを形成する工程、(I) a step of forming a gettering material forming mask;
（II）ゲッタリング材膜を成膜する工程、および(II) forming a gettering material film; and
（III）前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程(III) A step of removing the gettering material forming mask to obtain a gettering material layer
が挿入されている請求項２乃至５のいずれかに記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is inserted. 前記（ｈ）工程の前又は後に、Before or after the step (h),
（I）ゲッタリング材形成用マスクを形成する工程、(I) a step of forming a gettering material forming mask;
（II）ゲッタリング材膜を成膜する工程、および(II) forming a gettering material film; and
（III）前記ゲッタリング材形成用マスクを除去してゲッタリング材層を得る工程(III) A step of removing the gettering material forming mask to obtain a gettering material layer
が挿入されている請求項２乃至６のいずれかに記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is inserted.
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