JP3228217B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP3228217B2 JP3228217B2 JP08145598A JP8145598A JP3228217B2 JP 3228217 B2 JP3228217 B2 JP 3228217B2 JP 08145598 A JP08145598 A JP 08145598A JP 8145598 A JP8145598 A JP 8145598A JP 3228217 B2 JP3228217 B2 JP 3228217B2
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- photoresist
- forming
- wiring groove
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。The present invention relates to a method of manufacturing a semiconductor equipment.
【０００２】[0002]
【従来の技術】従来、デュアルダマシン法による配線形
成は、工程の短縮、露光時の目ずれに対して耐性がある
ことから、半導体装置の製造方法として、今後頻繁に活
用されることが予想される。また、デュアルダマシン法
は、銅のようにエッチングが困難な材料を用いることも
容易なので、配線の低抵抗化が重要なポイントとなる半
導体装置には不可欠な製造方法である。2. Description of the Related Art Conventionally, wiring formation by a dual damascene method is expected to be frequently used in the future as a method of manufacturing a semiconductor device because of shortening of steps and resistance to misalignment at the time of exposure. You. Further, the dual damascene method is an indispensable manufacturing method for a semiconductor device in which low resistance of wiring is an important point because it is easy to use a material such as copper which is difficult to etch.
【０００３】デュアルダマシン法における配線溝および
コンタクトまたはヴィアホールの形成法は、基本的に層
間絶縁膜膜上で通常のフォトレジストを用いた露光法に
より、コンタクトホール（ヴィアホール）のパターンを
形成し、異方性ドライエッチングによりコンタクトホー
ル（ヴィアホール）を形成した後、フォトレジストを除
去後再び通常の露光法により配線溝パターンを形成し異
方性ドライエッチングにより配線溝を形成することで配
線溝とコンタクトホール（ヴィアホール）を同時に形成
する製造方法である。In the dual damascene method, a wiring groove and a contact or via hole are basically formed by forming a contact hole (via hole) pattern on an interlayer insulating film by an exposure method using a normal photoresist. After a contact hole (via hole) is formed by anisotropic dry etching, the photoresist is removed, a wiring groove pattern is formed again by a normal exposure method, and a wiring groove is formed by anisotropic dry etching. And a contact hole (via hole) are simultaneously formed.
【０００４】なお、デュアルダマシン法においては、溝
の形成を先に行いコンタクトホールまたはヴィアホール
の形成を後に行っても良く、溝のエッチングの際には層
間絶縁膜の中に設けられたエッチングストッパーでエッ
チングを止め、溝の深さを制御するのが一般的である。In the dual damascene method, a groove may be formed first, and a contact hole or a via hole may be formed later. When the groove is etched, an etching stopper provided in an interlayer insulating film is used. In general, the etching is stopped by controlling the depth of the groove.
【０００５】従来の製造方法による半導体装置は、図２
０に示すように、素子または下層配線１０１を有する半
導体基板１００と、この半導体基板１００の形成されて
いる第１の絶縁膜１０２と、この第１の絶縁膜１０２の
上に形成されているエッチングストッパー膜１０３と、
このエッチングストッパー膜１０３の上に形成されてい
る第２の絶縁膜１０４と、第１の絶縁膜１０２に形成さ
れているコンタクトホール１０５と、このコンタクトホ
ール（ヴィアホール）１０５の上に形成されている配線
溝１０６と、これらのコンタクトホール１０５および配
線溝１０６に埋め込まれている金属配線１０７とを有し
ている。A semiconductor device according to a conventional manufacturing method is shown in FIG.
As shown in FIG. 0, a semiconductor substrate 100 having an element or a lower wiring 101, a first insulating film 102 on which the semiconductor substrate 100 is formed, and an etching formed on the first insulating film 102 A stopper film 103;
A second insulating film 104 formed on the etching stopper film 103, a contact hole 105 formed in the first insulating film 102, and a contact hole (via hole) 105 formed on the contact hole (via hole) 105 Wiring groove 106 and a metal wiring 107 buried in the contact hole 105 and the wiring groove 106.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、先に述
べた従来の方法では、配線溝１０６の内部に開口された
コンタクトホール（ヴィアホール）１０５の上端がエッ
ジ形状になっているため、金属の成膜時にエッジ部分で
の成長速度が速く、図２１に示すように、コンタクトホ
ール（ヴィアホール）１０５の内部にボイド１０８が生
じるという問題がある。配線溝１０６は、コンタクトホ
ール（ヴィアホール）１０５に比べ、深さに対する幅の
比が大きい（アスペクト比が小さい）のでエッジ部分が
あっても埋め込みは十分可能である。However, in the above-described conventional method, since the upper end of the contact hole (via hole) 105 opened inside the wiring groove 106 has an edge shape, the metal is formed. At the time of film formation, the growth rate at the edge portion is high, and there is a problem that voids 108 are formed inside the contact holes (via holes) 105 as shown in FIG. The wiring groove 106 has a larger width-to-depth ratio (small aspect ratio) than the contact hole (via hole) 105, so that even if there is an edge portion, the wiring groove 106 can be sufficiently filled.
【０００７】また、配線溝１０６およびコンタクトホー
ル（ヴィアホール）１０５の埋め込みは、まずＴｉＮ等
のスパッタ前にＲＦエッチングを行い、接触部分に生じ
た自然酸化膜等を取り除くのが一般的であるが、この際
ＲＦエッチング量を十分行えば、配線溝１０６の内部の
コンタクトホール（ヴィアホール）１０５の上端のエッ
ジ部分が面取りされ、これに続くタングステン等の埋め
込みは良好になるが、この場合に配線溝１０６の上端の
エッジ部分も削られ、図２２に示すように、配線１０７
の間隔が狭いところでは隣接する配線１０７同士が短絡
する短絡部分１０９が形成される可能性があるという問
題がある。In general, the wiring groove 106 and the contact hole (via hole) 105 are buried by RF etching before sputtering of TiN or the like to remove a natural oxide film or the like generated at the contact portion. At this time, if the RF etching amount is sufficiently performed, the upper edge portion of the contact hole (via hole) 105 inside the wiring groove 106 is chamfered, and the subsequent embedding of tungsten or the like becomes good. The edge of the upper end of the groove 106 is also shaved, and as shown in FIG.
There is a problem that a short-circuit portion 109 in which the adjacent wirings 107 are short-circuited may be formed in a place where the distance between them is small.
【０００８】本発明は、コンタクトホール（ヴィアホー
ル）の埋め込み不良によるボイドの発生を防ぎ、かつ、
配線間のショートを防止することができる半導体装置の
製造方法を提供することを目的とする。According to the present invention, it is possible to prevent the occurrence of voids due to defective filling of a contact hole (via hole),
And to provide a method of <br/> manufacturing semiconductor equipment, which can prevent a short circuit between wirings.
【０００９】[0009]
【課題を解決するための手段】前記課題を解決するため
に、本発明の第１のものは、デュアルダマシン法により
配線溝およびコンタクトホールまたはヴィアホールを形
成する時に、コンタクトホールまたはヴィアホールの形
成を先に行ってから配線溝の形成を後に行い、次に配線
溝の形成後にマスクとして用いたフォトレジストを残し
たままＲＦエッチングを施して配線溝の内部に開口した
コンタクトホールまたはヴィアホールの上端のエッジ部
分を削除することを特徴とする。 According to a first aspect of the present invention, there is provided a dual damascene method.
Form wiring grooves and contact holes or via holes
When formed, form contact holes or via holes
Formation first, then wiring trench formation, then wiring
After forming the groove, leave the photoresist used as a mask.
RF etching was performed while opening to open inside the wiring groove
Edge of top edge of contact hole or via hole
It is characterized in that minutes are deleted.
【００１０】本発明の第２のものは、トランジスタ等の
素子を含む半導体基板を用意する工程と、半導体基板の
上に第１のシリコン酸化膜を形成する工程と、第１のシ
リコン酸化膜の上にシリコン窒化膜を形成する工程と、
シリコン窒化膜の上に第２のシリコン酸化膜を形成する
工程と、コンタクトホール用のフォトレジストを用いて
露光法によりコンタクトホールのパターンを第２のシリ
コン酸化膜の上に形成する工程と、コンタクトホール用
のフォトレジストをマスクとしてドライエッチングによ
りコンタクトホールを形成する工程と、第２のシリコン
酸化膜からコンタクトホール用のフォトレジストを除去
する工程と、配線溝用のフォトレジストを用いて露光法
により配線溝のパターンを形成する工程と、配線溝用の
フォトレジストをマスクとしてエッチングにより配線溝
を形成する工程と、配線溝用のフ ォトレジストをマスク
としてＲＦエッチングによりコンタクトホールの上端の
エッジ部分を削除する工程と、配線溝用のフォトレジス
トを除去する工程と、コンタクトホールおよび配線溝に
金属配線を埋め込む工程とを有することを特徴とする。 [0010] A second aspect of the present invention relates to a transistor or the like.
A step of preparing a semiconductor substrate including the element;
Forming a first silicon oxide film thereon;
Forming a silicon nitride film on the silicon oxide film;
Forming a second silicon oxide film on the silicon nitride film
Process and using photoresist for contact holes
The contact hole pattern is changed to the second silicon
Process for forming on a contact oxide film and for contact holes
Dry etching using the photoresist of
Forming a contact hole and a second silicon
Removal of photoresist for contact holes from oxide film
And exposure method using photoresist for wiring groove
Forming a wiring groove pattern by using
Wiring groove by etching using photoresist as a mask
Forming a, a full photoresists for wiring trench mask
As the upper end of the contact hole by RF etching
The process of removing the edge and the photoresist for the wiring groove
Process to remove contact holes and wiring grooves
Embedding a metal wiring.
【００１１】本発明の第３のものは、下層配線を含む半
導体基板を用意する工程と、半導体基板の上に第１のシ
リコン酸化膜を形成する工程と、第１のシリコン酸化膜
の上にシリコン窒化膜を形成する工程と、シリコン窒化
膜の上に第２のシリコン酸化膜を形成する工程と、コン
タクトホール用のフォトレジストを用いて露光法により
コンタクトホールのパターンを第２のシリコン酸化膜の
上に形成する工程と、コンタクトホール用のフォトレジ
ストをマスクとしてドライエッチングによりコンタクト
ホールを形成する工程と、第２のシリコン酸化膜からコ
ンタクトホール用のフォトレジストを除去する工程と、
配線溝用のフォトレジストを用いて露光法により配線溝
のパターンを形成する工程と、配線溝用のフォトレジス
トをマスクとしてエッチングにより配線溝を形成する工
程と、配線溝用のフォトレジストをマスクとしてＲＦエ
ッチングによりコンタクトホールの上端のエッジ部分を
削除する工程と、配線溝用のフォトレジストを除去する
工程と、コンタクトホールおよび配線溝に金属配線を埋
め込む工程とを有することを特徴とする。 A third aspect of the present invention relates to a semiconductor device including a lower layer wiring.
Providing a conductive substrate; and providing a first substrate on the semiconductor substrate.
Forming a silicon oxide film and a first silicon oxide film
Forming a silicon nitride film on the
Forming a second silicon oxide film on the film;
Exposure method using tact hole photoresist
The pattern of the contact hole is changed to the second silicon oxide film.
Process of forming on top and photoresist for contact hole
Contact by dry etching using the mask as a mask
Forming a hole, and forming a hole from the second silicon oxide film.
Removing the contact hole photoresist;
Wiring groove by exposure method using photoresist for wiring groove
Process of forming a pattern and photoresist for wiring grooves
To form wiring grooves by etching using the mask as a mask
And RF etching using the photoresist for the wiring groove as a mask.
The top edge of the contact hole
Step of removing and removing photoresist for wiring groove
Process and bury metal wiring in contact holes and wiring grooves
And a step of embedding.
【００１２】本発明の第４のものは、トランジスタ等の
素子を含み素子と上層の配線との接触部分にはコンタク
ト抵抗を低減するためにチタンシリサイドまたはコバル
トシリサイドが形成されている半導体基板を用意する工
程と、半導体基板の上に第１のシリコン窒化膜を形成す
る工程と、第１のシリコン窒化膜の上に第１のシリコン
酸化膜を形成する工程と、第１のシリコン酸化膜の上に
第２のシリコン窒化膜を形成する工程と、第２のシリコ
ン窒化膜の上に第２のシリコン酸化膜を形成する工程
と、コンタクトホール用のフォトレジストを用いて露光
法によりコンタクトホールのパターンを第２のシリコン
酸化膜の上に形成する工程と、コンタクトホール用のフ
ォトレジストをマスクとしてドライエッチングによりコ
ンタクトホールを形成する工程と、第２のシリコン酸化
膜からコンタクトホール用のフォト レジストを除去する
工程と、配線溝用のフォトレジストを用いて露光法によ
り配線溝のパターンを形成する工程と、配線溝用のフォ
トレジストをマスクとしてエッチングにより配線溝を形
成する工程と、配線溝用のフォトレジストをマスクとし
てＲＦエッチングによりコンタクトホールの上端のエッ
ジ部分を削除する工程と、配線溝用のフォトレジストを
マスクとしてエッチングにより第１のシリコン窒化膜を
除去する工程と、配線溝用のフォトレジストを除去する
工程と、コンタクトホールおよび配線溝に金属配線を埋
め込む工程とを有することを特徴とする。 A fourth aspect of the present invention relates to a transistor and the like.
Contact parts between the element and the upper layer wiring including the element
Titanium silicide or Kobal to reduce
To prepare a semiconductor substrate on which to silicide is formed
And forming a first silicon nitride film on the semiconductor substrate.
A first silicon nitride film on the first silicon nitride film;
Forming an oxide film, and forming the oxide film on the first silicon oxide film;
Forming a second silicon nitride film; and forming a second silicon nitride film.
Forming second silicon oxide film on silicon nitride film
And exposure using photoresist for contact holes
The contact hole pattern by the second silicon
A process for forming on the oxide film and a contact hole
Dry etching using photoresist as a mask.
Step of forming contact hole and second silicon oxide
Remove contact hole photoresist from film
Process and an exposure method using a photoresist for wiring grooves.
Forming a wiring groove pattern and forming a wiring groove pattern.
Wiring grooves are formed by etching using photoresist as a mask
Process and using the photoresist for wiring trenches as a mask
Edge of the contact hole by RF etching
Process to remove the part, and remove the photoresist for the wiring groove.
Etching the first silicon nitride film as a mask
Removing step and removing the photoresist for the wiring groove
Process and bury metal wiring in contact holes and wiring grooves
And a step of embedding.
【００１３】[0013]
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。本発明の第１の実施の
形態としての半導体装置及びその製造方法を図１乃至図
９に基づいて詳細に説明する。本発明の第１の実施の形
態としての半導体装置は、図１に示すように、トランジ
スタ等の素子１１を含む半導体基板１０と、半導体基板
１０の上に形成されている第１のシリコン酸化膜１２
と、第１のシリコン酸化膜１２の上に形成されているシ
リコン窒化膜１３と、シリコン窒化膜１３の上に形成さ
れている第２のシリコン酸化膜１４と、コンタクトホー
ル用のフォトレジストをマスクとしてドライエッチング
により形成されているコンタクトホール１６と、配線溝
用のフォトレジストをマスクとしてエッチングにより形
成されている配線溝１８とを有し、コンタクトホール１
６の上端のエッジ部分は、配線溝用のフォトレジストを
マスクとしてＲＦエッチングにより削除されている。コ
ンタクトホール１６および配線溝１８には、ＴｉＮ膜２
０およびタングステン膜２１が形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. A semiconductor device and a method of manufacturing the same according to a first embodiment of the present invention will be described in detail with reference to FIGS. As shown in FIG. 1, a semiconductor device according to a first embodiment of the present invention includes a semiconductor substrate 10 including an element 11 such as a transistor, and a first silicon oxide film formed on the semiconductor substrate 10. 12
A silicon nitride film 13 formed on the first silicon oxide film 12, a second silicon oxide film 14 formed on the silicon nitride film 13, and a photoresist for a contact hole as a mask. A contact hole 16 formed by dry etching, and a wiring groove 18 formed by etching using a photoresist for the wiring groove as a mask.
The edge of the upper end of 6 is removed by RF etching using the photoresist for the wiring groove as a mask. The TiN film 2 is formed in the contact hole 16 and the wiring groove 18.
0 and a tungsten film 21 are formed.
【００１４】次に、図２に示すように、トランジスタ等
の素子１１を含む半導体基板１０を用意し、この半導体
基板１０の上に１００００Ａの膜厚の第１のシリコン酸
化膜１２をプラズマＣＶＤ法により形成した後、化学的
機械的研磨（ＣＭＰ）法により第１のシリコン酸化膜１
２を研磨し平坦化する。この研磨後に第１のシリコン酸
化膜１２の膜厚は基板１０上で６０００Ａにする。次に
溝エッチングの際のストッパーとなる５０００Ａのシリ
コン窒化膜１３をプラズマＣＶＤ法により形成する。さ
らに５０００Ａの第２のシリコン酸化膜１４をプラズマ
ＣＶＤ法により形成する。Next, as shown in FIG. 2, a semiconductor substrate 10 including an element 11 such as a transistor is prepared, and a first silicon oxide film 12 having a thickness of 10000 A is formed on the semiconductor substrate 10 by a plasma CVD method. After the formation, the first silicon oxide film 1 is formed by a chemical mechanical polishing (CMP) method.
2 is polished and flattened. After this polishing, the thickness of the first silicon oxide film 12 is set to 6000 A on the substrate 10. Next, a 5000A silicon nitride film 13 serving as a stopper at the time of groove etching is formed by a plasma CVD method. Further, a second silicon oxide film 14 of 5000 A is formed by a plasma CVD method.
【００１５】次に、図３に示すように、通常の露光法に
よりフォトレジスト１５を用いてコンタクトホールのパ
ターンを形成する。図４に示すように、このレジスト１
５をマスクとして下層の素子１１と接続をとるためのコ
ンタクトホール１６を異方性ドライエッチングにより形
成する。エッチングガスはＣ4 Ｆ8 ／ＣＯ／Ａｒ／Ｏ2
＝６／３０／１８０／１ｓｃｃｍを用い、圧力４０ｍｔ
ｏｒｒ，ＲＦ６５０Ｗで行う。次に、前記フォトレジス
ト１５を除去する。続いて、図５に示すように、再び通
常の露光法を用いて配線溝のパターンをフォトレジスト
１７により形成し、図６に示すように、このフォトレジ
スト１７をマスクとして異方性ドライエッチングにより
配線溝１８を形成する。配線溝１８のエッチング条件
は、先に述べたコンタクトホール１６のエッチングと同
じである。この時に配線溝１８のエッチングはシリコン
窒化膜１３でストップする。この段階でコンタクトホー
ル１６及び配線溝１８が形成されるが、本発明では、さ
らに配線溝１８のエッチング直後に、図７に示すよう
に、フォトレジスト１７を残したままアルゴンを用いた
ＲＦエッチングに曝す。この工程により配線溝１８の内
部のコンタクトホール１６の上端のエッジ部分が削られ
面取りされる。Next, as shown in FIG. 3, a pattern of a contact hole is formed using a photoresist 15 by an ordinary exposure method. As shown in FIG.
5 is used as a mask to form a contact hole 16 for making a connection with the lower element 11 by anisotropic dry etching. The etching gas is C 4 F 8 / CO / Ar / O 2
= 6/30/180/1 sccm, pressure 40 mt
orr, RF650W. Next, the photoresist 15 is removed. Subsequently, as shown in FIG. 5, a pattern of a wiring groove is formed again by a photoresist 17 using a normal exposure method, and as shown in FIG. 6, anisotropic dry etching is performed using the photoresist 17 as a mask. The wiring groove 18 is formed. The etching condition of the wiring groove 18 is the same as the above-described etching of the contact hole 16. At this time, the etching of the wiring groove 18 is stopped at the silicon nitride film 13. At this stage, the contact hole 16 and the wiring groove 18 are formed, but in the present invention, immediately after the etching of the wiring groove 18, as shown in FIG. Expose. In this step, the edge of the upper end of the contact hole 16 inside the wiring groove 18 is cut and chamfered.
【００１６】この処置の後にフォトレジスト１７を剥離
し、図８に示すように、５００ＡのＴｉＮ膜２０をスパ
ッタ法により形成し、さらに、図９に示すように、８０
００Ａのタングステン膜２１をＣＶＤ法により形成した
後、図１に示すように、化学的機械的研磨（ＣＭＰ）法
により配線溝１８及びコンタクトホール１６の内部を除
く全面のタングステン膜２１及びＴｉＮ膜２０を取り除
く。配線溝１８の内部のコンタクトホール１６の上端を
面取りしてあるため、タングステン膜２１の埋め込みは
良好で、コンタクトホール１６の内部にボイドが生じな
い。このためボイドによるコンタクト抵抗の上昇や、エ
レクトロマイグレーション耐性の劣化が抑制され、高性
能、高信頼性の半導体装置が実現できる。After this treatment, the photoresist 17 is peeled off, and a TiN film 20 of 500 A is formed by a sputtering method as shown in FIG. 8, and further, as shown in FIG.
After the tungsten film 21 of 00A is formed by the CVD method, as shown in FIG. 1, the tungsten film 21 and the TiN film 20 of the entire surface excluding the inside of the wiring groove 18 and the contact hole 16 are formed by the chemical mechanical polishing (CMP) method. Get rid of. Since the upper end of the contact hole 16 inside the wiring groove 18 is chamfered, the tungsten film 21 is well embedded, and no void is generated inside the contact hole 16. Therefore, increase in contact resistance due to voids and deterioration of electromigration resistance are suppressed, and a high-performance and highly reliable semiconductor device can be realized.
【００１７】なお、本発明の第１の実施の形態におい
て、トランジスタの素子領域は、多層配線を有する半導
体装置における下層配線と置き換えてもよい。In the first embodiment of the present invention, the element region of the transistor may be replaced with a lower layer wiring in a semiconductor device having a multilayer wiring.
【００１８】次に、本発明の第２の実施の形態としての
半導体装置及びその製造方法を図１０乃至図１９に基づ
いて詳細に説明する。図１０に示すように、本発明の第
２の実施の形態としての半導体装置は、トランジスタ等
の素子３１を含み、素子３１と上層の配線との接触部分
にはコンタクト抵抗を低減するためにチタンシリサイド
またはコバルトシリサイド３２が形成されている半導体
基板３０と、この半導体基板３０の上に形成されている
第１のシリコン窒化膜３４と、この第１のシリコン窒化
膜３４の上に形成されている第１のシリコン酸化膜３５
と、この第１のシリコン酸化膜３５の上に形成されてい
る第２のシリコン窒化膜３６と、この第２のシリコン窒
化膜３６の上に形成されている第２のシリコン酸化膜３
７と、コンタクトホール用のフォトレジストをマスクと
してドライエッチングにより形成されているコンタクト
ホール３９と、配線溝用のフォトレジストをマスクとし
てエッチングにより形成されている配線溝４１とを有
し、コンタクトホール３９の上端のエッジ部分は、配線
溝用のフォトレジストをマスクとしてＲＦエッチングに
より削除され、コンタクトホール３９の下に位置する第
１のシリコン窒化膜３４が配線溝用のフォトレジストを
マスクとしてエッチングにより除去されている。半導体
基板３０には、複数の素子３１を分離するための素子分
離膜３３が形成されている。コンタクトホール３９およ
び配線溝４１には、ＴｉＮ膜４２およびタングステン膜
４３が形成されている。Next, a semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described in detail with reference to FIGS. As shown in FIG. 10, the semiconductor device according to the second embodiment of the present invention includes an element 31 such as a transistor, and a contact portion between the element 31 and an upper wiring is made of titanium to reduce contact resistance. A semiconductor substrate 30 on which silicide or cobalt silicide 32 is formed; a first silicon nitride film 34 formed on the semiconductor substrate 30; and a first silicon nitride film 34 formed on the first silicon nitride film 34 First silicon oxide film 35
And a second silicon nitride film 36 formed on the first silicon oxide film 35, and a second silicon oxide film 3 formed on the second silicon nitride film 36.
7, a contact hole 39 formed by dry etching using a photoresist for contact holes as a mask, and a wiring groove 41 formed by etching using the photoresist for wiring grooves as a mask. Is removed by RF etching using the photoresist for the wiring groove as a mask, and the first silicon nitride film 34 located under the contact hole 39 is removed by etching using the photoresist for the wiring groove as a mask. Have been. An element isolation film 33 for isolating a plurality of elements 31 is formed on the semiconductor substrate 30. In the contact hole 39 and the wiring groove 41, a TiN film 42 and a tungsten film 43 are formed.
【００１９】次に、図１１に示すように、トランジスタ
等の素子３１を含む半導体基板３０を用意する。この半
導体基板３０の上には、素子３１と上層の配線との接触
部分においてコンタクト抵抗を低減するためにチタンシ
リサイドまたはコバルトシリサイド３２が形成されてい
る。また、複数の素子３１は、シリコン酸化膜よりなる
素子分離膜３３により分離されている。５００Ａの第１
のシリコン窒化膜３４を減圧ＣＶＤ法により形成し、１
００００Ａの第１のシリコン酸化膜３５をプラズマＣＶ
Ｄ法により形成した後、化学的機械的研磨（ＣＭＰ）法
により第１のシリコン酸化膜３５を研磨し平坦化する。
研磨後に第１のシリコン酸化膜３５の膜圧は半導体基板
３０上で６０００Ａにする。次に配線溝のエッチングの
際のストッパーとなる５００Ａの第２のシリコン窒化膜
３６をプラズマＣＶＤ法により形成する。さらに５００
０Ａの第２のシリコン酸化膜３７をプラズマＣＶＤ法に
より形成する。Next, as shown in FIG. 11, a semiconductor substrate 30 including an element 31 such as a transistor is prepared. On the semiconductor substrate 30, a titanium silicide or cobalt silicide 32 is formed in order to reduce contact resistance at a contact portion between the element 31 and an upper wiring. The plurality of elements 31 are separated by an element isolation film 33 made of a silicon oxide film. 500A first
Silicon nitride film 34 is formed by a low pressure CVD method.
The first silicon oxide film 35 of 0000 A is plasma-CV
After the formation by the method D, the first silicon oxide film 35 is polished and flattened by a chemical mechanical polishing (CMP) method.
After the polishing, the film pressure of the first silicon oxide film 35 is set to 6000 A on the semiconductor substrate 30. Next, a second silicon nitride film 36 of 500 A serving as a stopper at the time of etching the wiring groove is formed by a plasma CVD method. Another 500
A 0A second silicon oxide film 37 is formed by a plasma CVD method.
【００２０】図１２に示すように、次に通常の露光法に
よりフォトレジスト３８を用いてコンタクトホールのパ
ターンを形成する。図１３に示すように、このフォトレ
ジスト３８をマスクとして下層の素子３１と接続をとる
ためのコンタクトホール３９を異方性ドライエッチング
により形成する。エッチングガスはＣ4 Ｆ8 ／ＣＯ／Ａ
ｒ／Ｏ2 ＝６／３０／１８０／１ｓｃｃｍを用い、圧力
４０ｍｔｏｒｒ，ＲＦ６５０Ｗで行う。この際コンタク
トホール３８のエッチングは第１のシリコン窒化膜３４
でストップする。次に、フォトレジスト３８を除去す
る。続いて、図１４に示すように、再び通常の露光法を
用い配線溝のパターンをフォトレジスト４０により形成
し、図１５に示すように、このフォトレジスト４０をマ
スクとして異方性ドライエッチングにより配線溝４１を
形成する。配線溝４１のエッチング条件は、先に述べた
コンタクトホール３９のエッチング条件と同じである。
この時に、配線溝４１のエッチングは第２のシリコン窒
化膜３６でストップする。As shown in FIG. 12, a contact hole pattern is formed using a photoresist 38 by a normal exposure method. As shown in FIG. 13, using the photoresist 38 as a mask, a contact hole 39 for making a connection with the lower element 31 is formed by anisotropic dry etching. The etching gas is C 4 F 8 / CO / A
Using r / O 2 = 6/30/180/1 sccm, the pressure is 40 mtorr and the RF is 650 W. At this time, the contact hole 38 is etched by the first silicon nitride film 34.
Stop at Next, the photoresist 38 is removed. Subsequently, as shown in FIG. 14, a pattern of a wiring groove is formed again by the normal exposure method using the photoresist 40, and as shown in FIG. 15, the wiring is formed by anisotropic dry etching using the photoresist 40 as a mask. A groove 41 is formed. The etching conditions for the wiring groove 41 are the same as the etching conditions for the contact hole 39 described above.
At this time, the etching of the wiring groove 41 is stopped at the second silicon nitride film 36.
【００２１】この段階でコンタクトホール３９及び配線
溝４１が形成されるが、本発明ではさらに配線溝４１の
エッチング直後に、図１６に示すように、フォトレジス
ト４０を残したまま、アルゴンを用いたＲＦエッチング
に曝す。この工程により配線溝４１の内部のコンタクト
ホール３９の上端のエッジ部分が削られ面取りされる。
さらに、図１７に示すように、コンタクトホール３９の
底部に残った第１の窒化膜３４をエッチングして除去す
る。この際に配線溝４１のエッチングのストッパーであ
る第２のシリコン窒化膜３６も一部が除去される。At this stage, the contact hole 39 and the wiring groove 41 are formed. In the present invention, immediately after the wiring groove 41 is etched, argon is used while leaving the photoresist 40 as shown in FIG. Expose to RF etching. In this step, the edge of the upper end of the contact hole 39 inside the wiring groove 41 is cut and chamfered.
Further, as shown in FIG. 17, the first nitride film 34 remaining at the bottom of the contact hole 39 is removed by etching. At this time, a part of the second silicon nitride film 36 which is a stopper for etching the wiring groove 41 is also removed.
【００２２】図１８に示すように、この処置の後フォト
レジスト４０を剥離し、５００ＡのＴｉＮ膜４２をスパ
ッタ法により形成し、図１９に示すように、さらに８０
００Ａのタングステン膜４３をＣＶＤ法により形成した
後、図１０に示すように化学的機械的研磨（ＣＭＰ）法
により配線溝４１及びコンタクトホール３９の内部を除
く全面のタングステン膜４１及びＴｉＮ膜４２を取り除
く。配線溝４１の内部のコンタクトホール３９の上端の
エッジ部分を削除して面取りしてあるため、タングステ
ン膜４３の埋め込みは良好で、コンタクトホール３９の
内部にボイドが生じない。このためボイドによるコンタ
クト抵抗の上昇や、エレクトロマイグレーション耐性の
劣化が抑制され、高性能、高信頼性の半導体装置が実現
できる。As shown in FIG. 18, after this treatment, the photoresist 40 is peeled off, a TiN film 42 of 500 A is formed by a sputtering method, and as shown in FIG.
After the tungsten film 43 of 00A is formed by the CVD method, as shown in FIG. 10, the tungsten film 41 and the TiN film 42 on the entire surface excluding the inside of the wiring groove 41 and the contact hole 39 are formed by the chemical mechanical polishing (CMP) method. remove. Since the upper edge portion of the contact hole 39 inside the wiring groove 41 is removed and chamfered, the tungsten film 43 is well embedded, and no void is generated inside the contact hole 39. Therefore, increase in contact resistance due to voids and deterioration of electromigration resistance are suppressed, and a high-performance and highly reliable semiconductor device can be realized.
【００２３】また、本実施例によればコンタクトホール
３９のエッチングを一旦、第１のシリコン窒化膜３４で
止めた後に最後に薄い第１のシリコン窒化膜３４を除去
しているので、オーバーエッチ量が少なく済み、素子３
１の上層配線との接触領域に開口したコンタクトホール
３９が素子分離上にまたがっていた場合でも、素子分離
の酸化膜を大きくエッチングすることがなく分離の性能
を劣化させることがない。Further, according to this embodiment, since the etching of the contact hole 39 is temporarily stopped by the first silicon nitride film 34 and then the thin first silicon nitride film 34 is finally removed, the overetch amount is reduced. Less, element 3
Even if the contact hole 39 opened in the contact region with the upper wiring 1 extends over the element isolation, the oxide film for the element isolation is not greatly etched and the isolation performance is not deteriorated.
【００２４】さらに、ＲＦエッチングにより配線溝４１
の内部のコンタクトホール３９の上端の面取りをする際
に、接触領域のシリサイドがエッチングされないのでコ
ンタクト抵抗が増加することもない。Further, the wiring groove 41 is formed by RF etching.
When chamfering the upper end of the contact hole 39 inside, the contact resistance is not increased because the silicide in the contact region is not etched.
【００２５】なお、本発明は、コンタクトホールの代わ
りに、ヴィアホールを形成する場合にも適用することが
できる。The present invention can be applied to a case where a via hole is formed instead of a contact hole.
【００２６】[0026]
【発明の効果】本発明によれば、コンタクトホール（ヴ
ィアホール）の埋め込み不良によるボイドの発生を防
ぎ、かつ、配線間のショートを防止することができる。According to the present invention, it is possible to prevent the occurrence of voids due to defective embedding of contact holes (via holes) and to prevent short-circuiting between wirings.
【図１】本発明の第１の実施の形態としての半導体装置
を示す断面図である。FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 2 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図３】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 3 is a view for explaining a step of manufacturing the semiconductor device of FIG. 1;
【図４】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 4 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図５】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 5 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図６】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 6 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図７】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 7 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図８】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 8 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図９】図１の半導体装置を製造する工程を説明するた
めの図である。FIG. 9 is a view illustrating a step of manufacturing the semiconductor device of FIG. 1;
【図１０】本発明の第２の実施の形態としての半導体装
置を示す断面図である。FIG. 10 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図１１】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 11 is a view illustrating a step of manufacturing the semiconductor device of FIG. 10;
【図１２】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 12 is a view illustrating a step of manufacturing the semiconductor device of FIG. 10;
【図１３】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 13 is a view illustrating a step of manufacturing the semiconductor device in FIG. 10;
【図１４】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 14 is a view illustrating a step of manufacturing the semiconductor device in FIG. 10;
【図１５】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 15 is a view illustrating a step of manufacturing the semiconductor device of FIG. 10;
【図１６】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 16 is a view illustrating a step of manufacturing the semiconductor device in FIG. 10;
【図１７】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 17 is a view illustrating a step of manufacturing the semiconductor device in FIG. 10;
【図１８】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 18 is a view illustrating a step of manufacturing the semiconductor device in FIG. 10;
【図１９】図１０の半導体装置を製造する工程を説明す
るための図である。FIG. 19 is a view illustrating a step to manufacture the semiconductor device of FIG. 10;
【図２０】従来の半導体装置の要部を説明するための図
である。FIG. 20 is a diagram illustrating a main part of a conventional semiconductor device.
【図２１】従来の半導体装置を説明するための図であ
る。FIG. 21 is a diagram illustrating a conventional semiconductor device.
【図２２】従来の他の半導体装置を説明するための図で
ある。FIG. 22 is a diagram illustrating another conventional semiconductor device.
１０ 半導体基板 １１ 素子 １２ 第１のシリコン酸化膜 １３ シリコン窒化膜 １４ 第２のシリコン酸化膜 １５ フォトレジスト １６ コンタクトホール １７ フォトレジスト １８ 配線溝 ２０ ＴｉＮ膜 ２１ タングステン膜 ３０ 半導体基板 ３１ 素子 ３２ チタンシリサイドまたはコバルトシリサイド ３３ 素子分離膜 ３４ 第１のシリコン窒化膜 ３５ 第１のシリコン酸化膜 ３６ 第２のシリコン窒化膜 ３７ 第２のシリコン酸化膜 ３８ フォトレジスト ３９ コンタクトホール ４０ フォトレジスト ４１ 配線溝 ４２ ＴｉＮ膜 ４３ タングステン膜 Reference Signs List 10 semiconductor substrate 11 element 12 first silicon oxide film 13 silicon nitride film 14 second silicon oxide film 15 photoresist 16 contact hole 17 photoresist 18 wiring groove 20 TiN film 21 tungsten film 30 semiconductor substrate 31 element 32 titanium silicide or Cobalt silicide 33 Element isolation film 34 First silicon nitride film 35 First silicon oxide film 36 Second silicon nitride film 37 Second silicon oxide film 38 Photoresist 39 Contact hole 40 Photoresist 41 Wiring groove 42 TiN film 43 Tungsten film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────の Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205-21/3213 H01L 21/768
Claims (4)
コンタクトホールまたはヴィアホールを形成する時に、
前記コンタクトホールまたは前記ヴィアホールの形成を
先に行ってから配線溝の形成を後に行い、次に前記配線
溝の形成後にマスクとして用いたフォトレジストを残し
たままＲＦエッチングを施して前記配線溝の内部に開口
した前記コンタクトホールまたは前記ヴィアホールの上
端のエッジ部分を削除することを特徴とする半導体装置
の製造方法。When forming a wiring groove and a contact hole or a via hole by a dual damascene method,
After the formation of the contact hole or the via hole, the formation of the wiring groove is performed later, and then, after the formation of the wiring groove, RF etching is performed while leaving the photoresist used as a mask. A method of manufacturing a semiconductor device, comprising removing an edge portion of an upper end of the contact hole or the via hole opened inside.
を用意する工程と、前記半導体基板の上に第１のシリコ
ン酸化膜を形成する工程と、 前記第１のシリコン酸化膜の上にシリコン窒化膜を形成
する工程と、 前記シリコン窒化膜の上に第２のシリコン酸化膜を形成
する工程と、 コンタクトホール用のフォトレジストを用いて露光法に
よりコンタクトホールのパターンを前記第２のシリコン
酸化膜の上に形成する工程と、 前記コンタクトホール用のフォトレジストをマスクとし
てドライエッチングによりコンタクトホールを形成する
工程と、 前記第２のシリコン酸化膜からコンタクトホール用のフ
ォトレジストを除去する工程と、 配線溝用のフォトレジストを用いて露光法により配線溝
のパターンを形成する工程と、 前記配線溝用のフォトレジストをマスクとしてエッチン
グにより配線溝を形成する工程と、 前記配線溝用のフォトレジストをマスクとしてＲＦエッ
チングにより前記コンタクトホールの上端のエッジ部分
を削除する工程と、 前記配線溝用のフォトレジストを除去する工程と、 前記コンタクトホールおよび前記配線溝に金属配線を埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。2. A step of preparing a semiconductor substrate including an element such as a transistor, a step of forming a first silicon oxide film on the semiconductor substrate, and a step of forming a silicon nitride film on the first silicon oxide film. Forming a second silicon oxide film on the silicon nitride film; and forming a contact hole pattern on the second silicon oxide film by an exposure method using a contact hole photoresist. Forming a contact hole by dry etching using the photoresist for the contact hole as a mask; removing the photoresist for the contact hole from the second silicon oxide film; Forming a pattern of a wiring groove by an exposure method using a photoresist for the wiring; Forming a wiring groove by etching using the resist as a mask to remove the more the edge of the upper end portion of the contact hole to the RF edge <br/> Jin grayed photoresist for the wiring grooves as a mask, the wiring A method for manufacturing a semiconductor device, comprising: a step of removing a photoresist for a groove; and a step of burying a metal wiring in the contact hole and the wiring groove.
程と、 前記半導体基板の上に第１のシリコン酸化膜を形成する
工程と、 前記第１のシリコン酸化膜の上にシリコン窒化膜を形成
する工程と、 前記シリコン窒化膜の上に第２のシリコン酸化膜を形成
する工程と、 コンタクトホール用のフォトレジストを用いて露光法に
よりコンタクトホールのパターンを前記第２のシリコン
酸化膜の上に形成する工程と、 前記コンタクトホール用のフォトレジストをマスクとし
てドライエッチングによりコンタクトホールを形成する
工程と、 前記第２のシリコン酸化膜からコンタクトホール用のフ
ォトレジストを除去する工程と、 配線溝用のフォトレジストを用いて露光法により配線溝
のパターンを形成する工程と、 前記配線溝用のフォトレジストをマスクとしてエッチン
グにより配線溝を形成する工程と、 前記配線溝用のフォトレジストをマスクとしてＲＦエッ
チングにより前記コンタクトホールの上端のエッジ部分
を削除する工程と、 前記配線溝用のフォトレジストを除去する工程と、 前記コンタクトホールおよび前記配線溝に金属配線を埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。A step of preparing a semiconductor substrate including a lower wiring; a step of forming a first silicon oxide film on the semiconductor substrate; and forming a silicon nitride film on the first silicon oxide film. Forming a second silicon oxide film on the silicon nitride film; and forming a contact hole pattern on the second silicon oxide film by an exposure method using a contact hole photoresist. Forming a contact hole by dry etching using the photoresist for the contact hole as a mask; removing the photoresist for the contact hole from the second silicon oxide film; Forming a wiring groove pattern by an exposure method using a photoresist; and forming a photoresist for the wiring groove. Forming a wiring groove by etching the disk, the steps for deleting a more upper edge portion of the contact hole to the RF edge <br/> Jin grayed photoresist for the wiring grooves as a mask, for the wiring groove Removing the photoresist, and burying a metal wiring in the contact hole and the wiring groove.
上層の配線との接触部分にはコンタクト抵抗を低減する
ためにチタンシリサイドまたはコバルトシリサイドが形
成されている半導体基板を用意する工程と、 前記半導体基板の上に第１のシリコン窒化膜を形成する
工程と、 前記第１のシリコン窒化膜の上に第１のシリコン酸化膜
を形成する工程と、 前記第１のシリコン酸化膜の上に第２のシリコン窒化膜
を形成する工程と、 前記第２のシリコン窒化膜の上に第２のシリコン酸化膜
を形成する工程と、 コンタクトホール用のフォトレジストを用いて露光法に
よりコンタクトホールのパターンを前記第２のシリコン
酸化膜の上に形成する工程と、 前記コンタクトホール用のフォトレジストをマスクとし
てドライエッチングによりコンタクトホールを形成する
工程と、 前記第２のシリコン酸化膜からコンタクトホール用のフ
ォトレジストを除去する工程と、 配線溝用のフォトレジストを用いて露光法により配線溝
のパターンを形成する工程と、 前記配線溝用のフォトレジストをマスクとしてエッチン
グにより配線溝を形成する工程と、 前記配線溝用のフォトレジストをマスクとしてＲＦエッ
チングにより前記コンタクトホールの上端のエッジ部分
を削除する工程と、 前記配線溝用のフォトレジストをマスクとしてエッチン
グにより前記第１のシリコン窒化膜を除去する工程と、 前記配線溝用のフォトレジストを除去する工程と、 前記コンタクトホールおよび前記配線溝に金属配線を埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。4. A step of preparing a semiconductor substrate including an element such as a transistor, wherein titanium silicide or cobalt silicide is formed at a contact portion between the element and an upper wiring to reduce contact resistance; Forming a first silicon nitride film on the substrate; forming a first silicon oxide film on the first silicon nitride film; and forming a second silicon oxide film on the first silicon oxide film. Forming a second silicon oxide film on the second silicon nitride film; and forming a contact hole pattern by exposure using a contact hole photoresist. Forming a contact on the second silicon oxide film; and contacting the contact hole by dry etching using the photoresist for the contact hole as a mask. Forming a hole, removing the contact hole photoresist from the second silicon oxide film, forming a wiring groove pattern by an exposure method using the wiring groove photoresist, Forming a wiring groove by etching using a photoresist for the wiring groove as a mask; removing an edge portion of an upper end of the contact hole by RF etching using the photoresist for the wiring groove as a mask; Removing the first silicon nitride film by etching using the photoresist as a mask, removing the photoresist for the wiring groove, and burying a metal wiring in the contact hole and the wiring groove. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08145598A JP3228217B2 (en) | 1998-03-27 | 1998-03-27 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08145598A JP3228217B2 (en) | 1998-03-27 | 1998-03-27 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284068A JPH11284068A (en) | 1999-10-15 |
| JP3228217B2 true JP3228217B2 (en) | 2001-11-12 |
Family
ID=13746887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08145598A Expired - Fee Related JP3228217B2 (en) | 1998-03-27 | 1998-03-27 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3228217B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566242B1 (en) * | 2001-03-23 | 2003-05-20 | International Business Machines Corporation | Dual damascene copper interconnect to a damascene tungsten wiring level |
| JP2002319617A (en) * | 2001-04-24 | 2002-10-31 | Mitsubishi Electric Corp | Semiconductor device and its manufacturing method |
| JP4571785B2 (en) | 2003-05-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
| JP4737140B2 (en) * | 2006-10-20 | 2011-07-27 | セイコーエプソン株式会社 | MEMS device and manufacturing method thereof |
| CN101164863B (en) * | 2006-10-20 | 2012-06-13 | 精工爱普生株式会社 | Mems device and fabrication method thereof |
| SG10201608814YA (en) | 2015-10-29 | 2017-05-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing the semiconductor device |
-
1998
- 1998-03-27 JP JP08145598A patent/JP3228217B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11284068A (en) | 1999-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265313B1 (en) | Method of manufacturing copper interconnect | |
| JP4094073B2 (en) | Method for manufacturing a semiconductor device | |
| EP0568385A2 (en) | Method for forming contact vias in integrated circuits | |
| JPH08204014A (en) | Semiconductor device and its production | |
| US5593921A (en) | Method of forming vias | |
| US6124200A (en) | Method of fabricating an unlanded via | |
| US7119006B2 (en) | Via formation for damascene metal conductors in an integrated circuit | |
| JP3214475B2 (en) | Method of forming dual damascene wiring | |
| US6350682B1 (en) | Method of fabricating dual damascene structure using a hard mask | |
| JP3312604B2 (en) | Method for manufacturing semiconductor device | |
| US6767827B1 (en) | Method for forming dual inlaid structures for IC interconnections | |
| US6080661A (en) | Methods for fabricating gate and diffusion contacts in self-aligned contact processes | |
| JPH11186391A (en) | Semiconductor device and manufacture thereof | |
| JP3228217B2 (en) | Method for manufacturing semiconductor device | |
| JP2003508896A (en) | Method of manufacturing an integrated circuit having at least one metallization surface | |
| JPH05267209A (en) | Manufacture of contact vias in integrated circuit | |
| US20070141842A1 (en) | Method of Manufacturing Semiconductor Device | |
| JP2002299437A (en) | Method of manufacturing semiconductor device | |
| JP3897071B2 (en) | Manufacturing method of semiconductor device | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| JP3279302B2 (en) | Method for manufacturing semiconductor device | |
| JPH07235594A (en) | Manufacture of semiconductor device | |
| JP3317279B2 (en) | Method for manufacturing semiconductor device | |
| JPH0697288A (en) | Manufacture of semiconductor device | |
| JP3449137B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010807 |
|
| LAPS | Cancellation because of no payment of annual fees |