JP4961425B2 - 演算増幅器 - Google Patents

演算増幅器 Download PDF

Info

Publication number
JP4961425B2
JP4961425B2 JP2008523052A JP2008523052A JP4961425B2 JP 4961425 B2 JP4961425 B2 JP 4961425B2 JP 2008523052 A JP2008523052 A JP 2008523052A JP 2008523052 A JP2008523052 A JP 2008523052A JP 4961425 B2 JP4961425 B2 JP 4961425B2
Authority
JP
Japan
Prior art keywords
operational amplifier
resistance
value
phase
operational
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008523052A
Other languages
English (en)
Other versions
JPWO2008065762A1 (ja
Inventor
智史 小林
淳二 中塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008523052A priority Critical patent/JP4961425B2/ja
Publication of JPWO2008065762A1 publication Critical patent/JPWO2008065762A1/ja
Application granted granted Critical
Publication of JP4961425B2 publication Critical patent/JP4961425B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45248—Indexing scheme relating to differential amplifiers the dif amp being designed for improving the slew rate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45431—Indexing scheme relating to differential amplifiers the CMCL output control signal being a current signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45466—Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45482—Indexing scheme relating to differential amplifiers the CSC comprising offset means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45522—Indexing scheme relating to differential amplifiers the FBC comprising one or more potentiometers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45524—Indexing scheme relating to differential amplifiers the FBC comprising one or more active resistors and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45526—Indexing scheme relating to differential amplifiers the FBC comprising a resistor-capacitor combination and being coupled between the LC and the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45544—Indexing scheme relating to differential amplifiers the IC comprising one or more capacitors, e.g. coupling capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45631—Indexing scheme relating to differential amplifiers the LC comprising one or more capacitors, e.g. coupling capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45692—Indexing scheme relating to differential amplifiers the LC comprising one or more resistors in series with a capacitor coupled to the LC by feedback

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)

Description

本発明は、負荷部を駆動する演算増幅器に関するものである。
従来、負荷部を駆動する負帰還演算増幅器、例えばスイッチトキャパシタ増幅器では、フィードバック利得の変化や、負荷部内の負荷素子の温度変化や置き換えによって、演算増幅器の出力側に接続される負荷部の容量値が変化して、系が不安定になるという課題があった。そのため、回路マージンを大きくとり、系の安定性を確保する最悪条件を考慮した設計を行っていたが、その結果、回路の高速性が失われたり、消費電力が増加したりするという問題があった。
この改善策として、例えば特許文献１に記載されるように、演算増幅器に備えた１段目の演算増幅段と２段目の演算増幅段との間に、位相補償用容量及び位相補償用抵抗を有する位相調整回路を新たに設け、前記位相補償用容量の容量値や前記位相補償用抵抗の抵抗値を外部から変更できるようにして、演算増幅器の位相余裕を調整するものが知られている。この技術では、位相余裕を調整することによって最適な位相余裕を確保して、演算増幅器の出力のリンギングや発振を防止し、演算増幅器自体の特性を高めることによって高速化を実現している。
また、従来、例えば特許文献２に記載されるように、演算増幅器が駆動する負荷部内の負荷素子に対応した抵抗素子を負荷部内に新たに設け、負荷素子を置き換えることにより負荷部の容量値が変化する場合には、その抵抗素子の抵抗値を調整することによって高速化を実現する技術が知られている。この技術では、演算増幅器に負帰還する帰還段の時定数と前記演算増幅器が駆動する負荷部の時定数とが等しくなるように前記抵抗素子の抵抗値を調整して、その演算増幅器の応答速度を最適にし、演算増幅器自体の持つ特性を発揮できるようにして高速化を実現している。
特開２００４−１２０５６４号公報 特開２００２−１９０７２１号公報
ところで、一般には、２つの極を持つ演算増幅器の伝達関数Ａｏは以下の数式１で表される。
Figure 0004961425
上記の数式１において、Ａは演算増幅器の直流利得であり、演算増幅器の位相余裕は、主極であるωｐ１と第２極であるωｐ２との位置関係によって定まる。具体的には、前記主極ωｐ１と前記第２極ωｐ２との位置が近くなるほど位相余裕は減少し、前記主極ωｐ１と前記第２極ωｐ２との位置が遠くなるほど位相余裕は増加する。
図１７に、前記特許文献１記載の技術を適用した従来の２段演算増幅器の全体構成の回路図を示す。
同図において、２段演算増幅器１７００は、１段目の演算増幅段１５０と２段目の演算増幅段１６０と位相調整回路１７０とを備えている。前記位相調整回路１７０は、前記１段目の演算増幅段１５０と前記２段目の演算増幅段１６０との間に配置され、その内部には、位相補償用容量１７１と位相補償用抵抗１７２とを備えている。
上記の図１７に代表されるような位相調整回路を備えた演算増幅器では、伝達関数Ａｏは以下の数式２で表され、伝達関数に零点ωｚを有する。
Figure 0004961425
上記の数式２において、演算増幅器の位相余裕は、極ωｐ１、ωｐ２と零点ωｚとの位置関係によって定まることが知られている。
ステップ応答に代表されるような演算増幅器の過渡応答は、一般にその演算増幅器の位相余裕によって決定され、その位相余裕の最適値の範囲は４５°〜６０°であることが知られている。演算増幅器の位相余裕が上記の範囲以下のときには、過渡応答にリンギングやオーバーシュートが発生し、過渡応答のセトリング時間が遅くなる。また、位相余裕が上記の範囲以上のときには、過渡応答にオーバーシュートは生じないが、過渡応答が過制動となりセトリング時間が遅くなる要因となる。このため、演算増幅器の設計においては、製造ばらつきの影響や発振の可能性等の要因を考慮して、位相余裕の値を６０°以上確保して設計することが望ましいとされている。
前記特許文献１記載の技術では、この製造プロセスの変動を吸収するために、位相補償用容量の容量値や位相補償用抵抗の抵抗値を外部から変更可能にすることによって、演算増幅器の製造後に零点ωｚを最も発振しにくい値に最適化して位相余裕を調整している。
従来、図１８のテレスコーピックカスコードタイプのような１段演算増幅器の場合、その伝達関数には、理想的な１段演算増幅器を仮定すると、主極ωｐ１のみが含まれており、その位相は９０°よりも回ることがなく、常に位相余裕は９０°以上となる。また、実際の演算増幅器において、第２極ωｐ２が含まれているとしても、その第２極ωｐ２は寄生容量によって発生する寄生極であり原点から非常に遠い位置に発生したりする。さらに、１段演算増幅器では、１段演算増幅器に接続される負荷部の容量値が大きいほど、主極ωｐ１が原点側に移動して、主極ωｐ１と第２極ωｐ２との位置が離れて系の安定性が保証される。このように、従来では、過渡応答にリンギングやオーバーシュートが発生しないので、１段演算増幅器には位相調整回路を設けていなかった。
しかしながら、上記のように、１段演算増幅器の位相余裕は、その１段演算増幅器が駆動する負荷部の容量値に応じて変化するので、負荷部の容量値が大きすぎる場合には、位相余裕が最適値に対して過剰となって、過渡応答の速度が劣化してセトリング時間が遅くなるという課題がある。
そこで、特許文献１記載の技術を採用して、１段演算増幅器の位相余裕を調整することが考えられるが、前記特許文献１記載の技術では、多段演算増幅器に適用することを前提とし、１段目の演算増幅段１５０と２段目の演算増幅段１６０との間に位相調整回路１７０を設けており、この回路構成を１段演算増幅器に流用することは不可能である。
一方、特許文献２記載の技術では、演算増幅器の応答速度を最適化することによって高速化を実現するものであり、その演算増幅器自体の特性を高めて位相余裕を最適値に設定するものではない。また、負荷部の容量値の変動に因る安定性の影響を保証するためには、負荷部内にも位相補償用抵抗と同様の働きをする抵抗素子を備える必要があり、演算増幅器が駆動する負荷部には汎用のものを用いることができず、その負荷部を備えた演算増幅器の用途が非常に限定されてしまう。
本発明は、前記の課題に着目してなされたものであり、その目的は、１段演算増幅器であっても適用可能な位相調整回路を提供し、更には演算増幅器自体の特性を高めて位相余裕を調整可能とすることによって、過渡応答が劣化した場合であっても高速なセトリング特性を実現することにある。
前記の目的を達成するために、本発明では、信号を増幅する演算増幅段を備えた演算増幅器において、前記演算増幅段の入出力間に負帰還接続されたフィードバック容量と、前記フィードバック容量に直列に接続された抵抗部とを有する位相調整回路を新たに設け、前記抵抗部の抵抗値を調整することによって演算増幅器の位相余裕を調整可能な構成とする。
具体的に、本発明の演算増幅器は、信号を増幅する演算増幅段と、前記演算増幅段の入力側に接続される第１及び第２のサンプリング容量と、前記演算増幅段の出力信号によって駆動される第１及び第２の負荷部と、第１及び第２の位相調整回路とを備え、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増幅段の出力側は、正相出力端子及び逆相出力端子を有し、前記第１の位相調整回路は、前記逆相出力端子と前記正相入力端子との間に負帰還接続された第１のフィードバック容量及び、当該第１のフィードバック容量と前記逆相出力端子との間で当該第１のフィードバック容量と直列に接続された第１の抵抗部を有し、前記第２の位相調整回路は、前記正相出力端子と前記逆相入力端子との間に負帰還接続された第２のフィードバック容量及び、当該第２のフィードバック容量と前記正相出力端子との間で当該第２のフィードバック容量と直列に接続された第２の抵抗部を有し、前記第１の負荷部は、前記第１の抵抗部と前記第１のフィードバック容量との間に接続され、前記第２の負荷部は、前記第２の抵抗部と前記第２のフィードバック容量との間に接続され、前記第１の抵抗部は、前記第１の負荷部の容量値に応じてその抵抗値が調整可能な可変抵抗部であり、前記第２の抵抗部は、前記第２の負荷部の容量値に応じてその抵抗値が調整可能な可変抵抗部であることを特徴とする。
本発明は、前記演算増幅器において、前記第１及び第２の抵抗部は、トランジスタを有し、前記第１及び第２の抵抗部の抵抗値は、前記トランジスタのオン抵抗であることを特徴とする。
本発明は、前記演算増幅器において、前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化することを特徴とする。
本発明は、前記演算増幅器において、前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化することを特徴とする。
本発明は、前記演算増幅器において、前記スイッチは、ＭＯＳスイッチであり、前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化することを特徴とする。
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化することを特徴とする。
本発明は、前記演算増幅器において、前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化することを特徴とする。
本発明は、前記演算増幅器において、前記第１及び第２の抵抗部は、バイポーラトランジスタにより構成されることを特徴とする。
以上により、本発明では、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整が可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能である。
以上説明したように、本発明によれば、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設け、その位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整するので、過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。
以下、本発明の実施形態の演算増幅器を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の演算増幅器の全体構成を示す回路図である。
同図において、１０は完全差動型のオペアンプ（演算増幅段）であって、前記オペアンプ１０は、その入力側に正相入力端子２１及び逆相入力端子２２を有すると共に、その出力側に正相出力端子１２及び逆相出力端子１１を有している。前記オペアンプ１０の入力側にはサンプリング容量（第１及び第２のサンプリング容量）３６、３７が接続され、出力側には負荷容量（第１及び第２の負荷部）３２、３３が接続されて前記オペアンプ１０からの出力信号によって駆動される。
前記オペアンプ１０の逆相出力端子１１と正相入力端子２１との間には、負帰還接続されたフィードバック容量（第１のフィードバック容量）３４と、そのフィードバック容量３４に直列に接続された抵抗素子（第１の抵抗部）３０とを有する第１の位相調整回路１００が備えられている。また、前記オペアンプ１０の正相出力端子１２と逆相入力端子２２との間には、負帰還接続されたフィードバック容量（第２のフィードバック容量）３５と、そのフィードバック容量３５に直列に接続された抵抗素子（第２の抵抗部）３１とを有する第２の位相調整回路１１０が備えられている。
ここで、上記の演算増幅器の安定性を議論するため、開ループ伝達関数を求める。この際、前記オペアンプ１０が、図１８に示した一般的な完全差動型の演算増幅器であるテレスコーピックカスコードタイプの１段演算増幅器で構成されているものとする。
図１において、図２に示すようにオペアンプ１０の入力側の切断ポイントα、βにおいて、第１の位相調整回路１００や第２の位相調整回路１１０によって成される２つのフィードバックループを切断することによって、図１の演算増幅器を図３の小信号等価回路で表すことが可能となる。
図３の小信号等価回路において、開ループ伝達関数「Ａ１＝Ｖｌｏｏｐ／Ｖｘ」は以下の数式３で表される。尚、以下の数式において、Ｃｓはサンプリング容量の容量値、ＣＬは負荷容量の容量値、Ｃｆはフィードバック容量の容量値、ＲＯは抵抗素子の抵抗値である。また、ｒＯはオペアンプ１０内の抵抗素子の抵抗値、ｇｍはオペアンプ１０のトランスコンダクタンス値である。
Figure 0004961425
上記の数式３において、通常は、ｒＯ＞＞ＲＯであるので、数式３を以下の数式４に近似することができる。
Figure 0004961425
また、２つの極ωｐ１、ωｐ２を有する演算増幅器の開ループ伝達関数を一般化すると、以下の数式５に示す二次式で表すことができる。
Figure 0004961425
上記の数式５において、１段演算増幅器の主極ωｐ１と第２極ωｐ２との関係は、ωｐ２＞＞ωｐ１であるので、数式５を以下の数式６に近似することができる。
Figure 0004961425
ここで、図３の小信号等価回路に基づいて算出した数式４と、一般化した数式６とを比較すると、以下の数式７に示すように、図３の小信号等価回路の主極ωｐ１の値と第２極ωｐ２の値とを得ることができる。
Figure 0004961425
上記の数式７において、ｒＯ＞＞ＲＯのときにωｐ２＞＞ωｐ１が成立するので、数式４の近似式の妥当性が示される。
ここで、数式５に、数式７のωｐ１、ωｐ２の値を代入すると、本実施形態の演算増幅器の開ループ伝達関数を以下の数式８で表すことができる。
Figure 0004961425
また、位相調整回路を設けない場合の開ループ伝達関数Ａでは、上記の数式８においてＲＯ＝０となり、以下の数式９で表される。
Figure 0004961425
上記の数式８と数式９とを比較すると、位相調整回路内に抵抗素子を設けたことによって、その抵抗素子の抵抗値ＲＯにより演算増幅器の開ループ伝達関数に第２極ωｐ２が発生し、演算増幅器の位相余裕が減少している。
上記のように、図１に示した本実施形態の演算増幅器では、オペアンプ１０によって構成される１段の演算増幅段を有する演算増幅器の内部に第１及び第２の位相調整回路１００、１１０を設けたことによって、負荷容量３２、３３における容量値ＣＬが大きくなって位相余裕が最適値に対して過剰になったときには、前記各位相調整回路１００、１１０の抵抗素子３０、３１の抵抗値ＲＯを増加させることにより、第２極ωｐ２の位置を調整して、演算増幅器の位相余裕を最適値の範囲に調整する。
尚、本実施形態において、オペアンプ１０の出力側とフィードバック容量３４、３５との間に抵抗素子３０、３１を配置したが、図４に示すように、フィードバック容量３４、３５とオペアンプ１０の入力側との間に抵抗素子３０、３１を配置した場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。また、図５に示すように、負荷容量３２、３３を、抵抗素子３０、３１とフィードバック容量３４、３５との間に設けても良い。
さらに、上記において、演算増幅段１０は、図１８の完全差動型のテレスコーピックカスコードタイプの演算増幅器であるとして説明したが、他のタイプの演算増幅器、例えば、図６に示すフォールデッドタイプの１段演算増幅器に本発明を適用することも可能である。
加えて、図７や図８に示すように、演算増幅段１０はシングルエンド出力型であっても良く、その演算増幅段１０の出力側の出力端子１２と、入力側の逆相入力端子２２との間に負帰還接続された位相調整回路１００を設けた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。シングルエンド出力型のものとしては、例えば、図９、図１０に示すテレスコーピックカスコードタイプの演算増幅器や、フォールデッドタイプの演算増幅器がある。
加えて、演算増幅段１０に、演算増幅段が２段以上備えられた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。
加えて、本実施形態の演算増幅器において、位相調整回路内の抵抗部をトランジスタで構成し、そのトランジスタのオン抵抗によって前記抵抗部における抵抗値を設定してもよく、前記トランジスタはバイポーラトランジスタであってもよい。
加えて、上記の開ループ伝達関数は、本実施形態に係る代表的なものであり、本発明に適用する演算増幅段によって、その伝達関数は様々な形をとるが、当業者に自明なそれらの改変はすべて本発明に含まれる。
（第２の実施形態）
図１１は、本発明の第２の実施形態の演算増幅器の全体構成を示す回路図である。
上述した図７の演算増幅器と異なる点は、オペアンプ１０の入出力間に負帰還接続されたフィードバック容量３５に直列に接続された抵抗部が、その抵抗値を変化させることが可能な可変抵抗部４００である点のみである。その他の構成については、図７の演算増幅器と同様であるので、その説明は省略する。
同図において、４００は可変抵抗部であって、その内部には、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３とが備えられる。前記３つのＭＯＳスイッチＭ１１〜Ｍ１３は、外部からの抵抗選択信号（図示せず）によって、それら３つのスイッチＭ１１〜Ｍ１３のオンオフが切り替えられる。その切り替えによって、前記３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせが変更されて、前記可変抵抗部４００の抵抗値が変化する。
上記のように、本実施形態では、位相調整回路内の抵抗部を、抵抗値を変化させることが可能な可変抵抗部として構成することによって、その可変抵抗部の抵抗値を回路シミュレーションの結果を用いて柔軟に調整することが可能である。また、演算増幅器の製造後に、出力波形をオシロスコープ等で観測しつつ、オーバーシュートが起こらない最適値に抵抗値を調整しても良い。さらに、過渡応答が最適となるように、負荷部の容量値や演算増幅器の出力波形に応じて、自動的に調整しても良い。加えて、演算増幅器の駆動中に、その内部の負荷部の容量値が変化する場合には、その容量値に応じて、自動的に抵抗値が変化するように制御してもよい。従って、本実施形態の演算増幅器によれば、第１の実施形態の演算増幅器よりも、演算増幅器の位相余裕をより柔軟に最適値に調整することが可能である。
尚、ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３は、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、バイポーラ等の能動素子であっても良いのは勿論である。
また、例えば、図１２に示すように、可変抵抗部４０１の内部に、サイズの異なる複数のＭＯＳスイッチＭ２１、Ｍ２２、Ｍ２３を備え、それらのオン抵抗を抵抗素子の抵抗値の代わりに用いても良い。
さらに、例えば、図１３に示すように、可変抵抗部４０３の内部に１つのＭＯＳスイッチＭ１２と、ゲート電圧制御回路４０２とを設け、外部からの抵抗選択信号４０１によって前記ゲート電圧制御回路４０２から前記ＭＯＳスイッチＭ１２に供給されるゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。ここで、ゲート電圧を変化させるゲート電圧制御回路４０２として、ブートストラップ回路等の昇圧回路や、抵抗選択信号をアナログ電圧値に変化して出力するＤＡコンバータによって構成される。尚、可変抵抗部４０３の抵抗値を下げたい場合は、ＭＯＳスイッチＭ１２のゲート・ソース間電圧を上げ、逆に上げたい場合は、ゲート・ソース間に印加する電圧が減少するように、ゲート電圧制御回路４０２の出力電圧を制御する。また、前記ＭＯＳスイッチＭ１２のバックゲート電圧を調整して、前記ＭＯＳスイッチＭ１２のオン抵抗を変化させても良い。
（第３の実施形態）
図１４は、本発明の第３の実施形態の演算増幅器の全体構成を示す回路図である。
図１１に示した第２の実施形態の演算増幅器と異なる点は、可変抵抗部４０４の内部に、各々の抵抗値が異なる３つの抵抗素子Ｒ１１、Ｒ１２、Ｒ１３と、前記各抵抗素子Ｒ１１〜Ｒ１３に対応した３つのＭＯＳスイッチ（スイッチ）Ｍ１１、Ｍ１２、Ｍ１３と、前記各ＭＯＳスイッチＭ１１、Ｍ１２、Ｍ１３のオン抵抗を制御するゲート電圧制御回路４０２とを備えている点のみである。その他の構成については、図１１の実施形態の演算増幅器と同様であるので、その説明は省略する。
同図において、まず、３つのＭＯＳスイッチＭ１１〜Ｍ１３をオンオフすることによって、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを変更して可変抵抗部４０４の抵抗値を変更して位相余裕を調整をする。
その後、ゲート電圧制御回路４０２によって、前記３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行う。
上記のように、本実施形態では、抵抗値が異なる３つの抵抗素子Ｒ１１〜Ｒ１３の組み合わせを用いた位相調整と、３つのＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更する位相調整とを併用するので、より一層、演算増幅器の位相余裕を柔軟に調整することが可能である。
尚、図１５に示すように、各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗のみを調整して位相余裕を調整する構成であっても良く、まず、前記ＭＯＳスイッチＭ１１〜Ｍ１３の組み合わせを変更して可変抵抗部４０５の抵抗値を調整した後に、前記各々のＭＯＳスイッチＭ１１〜Ｍ１３のオン抵抗を変更して、位相余裕のさらなる微調整を行ってもよい。
以上説明したように、本発明では、演算増幅段の入出力間に位相調整回路を設けたので、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路を備えることが可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能となる。従って、演算増幅器の過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。
尚、上記の実施形態では、位相調整回路の内部に１つの抵抗部を備えた演算増幅器について説明したが、抵抗部は複数設けられていてもよく、各々の抵抗部ごとに抵抗値が固定であるか可変であるかを設定しても良い。
また、上記の実施形態では、ゲート電圧制御回路によってＭＯＳスイッチのオン抵抗変更したが、図１６に示すように、可変抵抗部４０６の内部に基板制御回路４０７を設け、各々のＭＯＳスイッチＭ３１〜Ｍ３３の基板バイアス効果を用いて、それらのオン抵抗を変化させる構成であっても良い。
さらに、本実施形態では、演算増幅段を１段のみ有する１段演算増幅器について説明したが、本発明は、２段の演算増幅段を有する２段演算増幅器であっても適用可能である。
以上説明したように、本発明は、演算増幅段を１段のみ有する１段演算増幅器であっても、位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整して高速なセトリング特性を実現することが可能とであるので、特に、スイッチトキャパシタ増幅器を代表とする負荷部を駆動する演算増幅器や、アナログフロントエンド、パイプライン式アナログ・デジタルコンバータ等のミックスドシグナル集積回路の構成する演算増幅器等として有用である。
本発明の第１の実施形態の演算増幅器における全体構成を示す回路図である。 同演算増幅器におけるフィードバックループの切断を示した図である。 同演算増幅器における小信号等価回路の全体構成を示す回路図である。 本発明の第１の実施形態の演算増幅器の変形例である。 同演算増幅器の他の変形例である。 従来の完全差動型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。 本発明のシングルエンド型の演算増幅段を有する演算増幅器の全体構成を示す回路図である。 同演算増幅器の変形例である。 従来のシングルエンド出力型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。 従来のシングルエンド出力型のフォールデッドタイプの１段演算増幅器の回路構成を示す回路図である。 本発明の第２の実施形態の演算増幅器における全体構成を示す回路図である。 同演算増幅器の変形例である。 同演算増幅器の他の変形例である。 本発明の第３の実施形態の演算増幅器における全体構成を示す回路図である。 同演算増幅器の変形例である。 本発明の他の演算増幅器の全体構成を示す回路図である。 従来の位相調整回路を有する２段演算増幅器の全体構成を示す回路図である。 従来の完全差動型のテレスコーピックカスコードタイプの１段演算増幅器の回路構成を示す回路図である。
１０ オペアンプ（演算増幅段）
１１ 逆相出力端子
１２ 正相出力端子
２１ 正相入力端子
２２ 逆相入力端子
３０、３１ 抵抗素子（第１及び第２の抵抗部）
３２、３３ 負荷容量（第１及び第２の負荷部）
３４、３５ フィードバック容量（第１及び第２のフィードバック容量）
３６、３７ サンプリング容量（第１及び第２のサンプリング容量）
１００、１１０ 位相調整回路
Ｃｆ フィードバック容量の容量値
Ｃｓ サンプリング容量の容量値
ＣＬ 負荷容量の容量値
ＲＯ 抵抗素子の抵抗値
ｇｍ オペアンプのトランスコンダクタンス値
ｒＯ オペアンプ内の抵抗素子の抵抗値
４００、４０１、４０３、
４０４、４０５、４０６ 可変抵抗部
４０２ ゲート電圧制御回路
４０７ 基板制御回路
４１０ 抵抗選択信号

Claims (8)

  1. 信号を増幅する演算増幅段と、
    前記演算増幅段の入力側に接続される第１及び第２のサンプリング容量と、
    前記演算増幅段の出力信号によって駆動される第１及び第２の負荷部と、
    第１及び第２の位相調整回路とを備え、
    前記演算増幅段の入力側は、
    正相入力端子及び逆相入力端子を有し、
    前記演算増幅段の出力側は、
    正相出力端子及び逆相出力端子を有し、
    前記第１の位相調整回路は、前記逆相出力端子と前記正相入力端子との間に負帰還接続された第１のフィードバック容量及び、当該第１のフィードバック容量と前記逆相出力端子との間で当該第１のフィードバック容量と直列に接続された第１の抵抗部を有し、
    前記第２の位相調整回路は、前記正相出力端子と前記逆相入力端子との間に負帰還接続された第２のフィードバック容量及び、当該第２のフィードバック容量と前記正相出力端子との間で当該第２のフィードバック容量と直列に接続された第２の抵抗部を有し、
    前記第１の負荷部は、前記第１の抵抗部と前記第１のフィードバック容量との間に接続され、
    前記第２の負荷部は、前記第２の抵抗部と前記第２のフィードバック容量との間に接続され、
    前記第１の抵抗部は、前記第１の負荷部の容量値に応じてその抵抗値が調整可能な可変抵抗部であり、
    前記第２の抵抗部は、前記第２の負荷部の容量値に応じてその抵抗値が調整可能な可変抵抗部である
    ことを特徴とする演算増幅器。
  2. 前記請求項１に記載の演算増幅器において、
    前記第１及び第２の抵抗部は、トランジスタを有し、
    前記第１及び第２の抵抗部の抵抗値は、前記トランジスタのオン抵抗である
    ことを特徴とする演算増幅器。
  3. 前記請求項１又は２に記載の演算増幅器において、
    前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スイッチとを有し、
    前記スイッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化する
    ことを特徴とする演算増幅器。
  4. 前記請求項１又は２に記載の演算増幅器において、
    前記可変抵抗部は、オン抵抗が異なる複数のスイッチを有し、
    前記複数のスイッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化する
    ことを特徴とする演算増幅器。
  5. 前記請求項３又は４に記載の演算増幅器において、
    前記スイッチは、ＭＯＳスイッチであり、
    前記ＭＯＳスイッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化する
    ことを特徴とする演算増幅器。
  6. 前記請求項５記載の演算増幅器において、
    前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのゲート電圧値によって変化し、
    前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化する
    ことを特徴とする演算増幅器。
  7. 前記請求項５記載の演算増幅器において、
    前記ＭＯＳスイッチのオン抵抗は、ＭＯＳトランジスタのバックゲート電圧値によって変化し、
    前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化する
    ことを特徴とする演算増幅器。
  8. 前記請求項１又は２に記載の演算増幅器において、
    前記第１及び第２の抵抗部は、バイポーラトランジスタにより構成される
    ことを特徴とする演算増幅器。
JP2008523052A 2006-11-30 2007-05-21 演算増幅器 Expired - Fee Related JP4961425B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008523052A JP4961425B2 (ja) 2006-11-30 2007-05-21 演算増幅器

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006323901 2006-11-30
JP2006323901 2006-11-30
JP2008523052A JP4961425B2 (ja) 2006-11-30 2007-05-21 演算増幅器
PCT/JP2007/060353 WO2008065762A1 (fr) 2006-11-30 2007-05-21 Amplificateur opérationnel

Publications (2)

Publication Number Publication Date
JPWO2008065762A1 JPWO2008065762A1 (ja) 2010-03-04
JP4961425B2 true JP4961425B2 (ja) 2012-06-27

Family

ID=39467562

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008523052A Expired - Fee Related JP4961425B2 (ja) 2006-11-30 2007-05-21 演算増幅器

Country Status (4)

Country Link
US (1) US7852158B2 (ja)
JP (1) JP4961425B2 (ja)
CN (1) CN101443997A (ja)
WO (1) WO2008065762A1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5262476B2 (ja) * 2008-09-10 2013-08-14 富士ゼロックス株式会社 液滴吐出装置及びプログラム
IT1392309B1 (it) * 2008-12-15 2012-02-24 St Microelectronics Srl Circuito integrato di amplificazione a guadagno programmabile e sistema comprendente detto circuito
US8058931B1 (en) * 2009-11-24 2011-11-15 Linear Technology Corporation Enhancing an operational amplifier's capacitive load driving capability using parallel Miller feedback
JP5199222B2 (ja) * 2009-11-27 2013-05-15 旭化成エレクトロニクス株式会社 演算増幅器および演算増幅装置
TWI509960B (zh) * 2009-12-14 2015-11-21 Realtek Semiconductor Corp 電荷泵裝置及其控制方法
TWI427920B (zh) * 2010-02-01 2014-02-21 Novatek Microelectronics Corp 耦合阻絕方法及運算放大器
JP5565903B2 (ja) * 2010-05-06 2014-08-06 ローム株式会社 スイッチドキャパシタ利得段
JP5645543B2 (ja) * 2010-08-20 2014-12-24 キヤノン株式会社 撮像装置
JP5228017B2 (ja) * 2010-09-16 2013-07-03 株式会社東芝 高周波差動増幅回路
US8890611B2 (en) * 2012-02-08 2014-11-18 Mediatek Inc. Operational amplifier circuits
JP2015089047A (ja) * 2013-10-31 2015-05-07 富士通オプティカルコンポーネンツ株式会社 光受信装置及び伝送装置
TWI637484B (zh) * 2013-12-26 2018-10-01 日商半導體能源研究所股份有限公司 半導體裝置
KR101577297B1 (ko) * 2014-04-10 2015-12-15 주식회사 하이딥 터치 입력 장치
US9467094B2 (en) 2014-06-27 2016-10-11 Qualcomm Incorporated Phase-dependent operational amplifiers employing phase-based frequency compensation, and related systems and methods
JP6693885B2 (ja) * 2014-11-20 2020-05-13 株式会社半導体エネルギー研究所 半導体装置
CN105790722A (zh) * 2014-12-25 2016-07-20 深圳市中兴微电子技术有限公司 一种运算放大电路、方法及温度传感器
CN108370238B (zh) * 2015-12-21 2021-07-06 三菱电机株式会社 光接收器、光终端装置和光通信***
US9531086B1 (en) 2016-01-06 2016-12-27 International Business Machines Corporation Dynamic phased array tapering without phase recalibration
EP4089425B1 (en) * 2016-12-21 2023-07-12 Alps Alpine Co., Ltd. Capacitance detection device and input device
US9966908B1 (en) * 2017-06-02 2018-05-08 Xilinx, Inc. Circuit for and method of implementing a differential input receiver
CN111751605B (zh) * 2019-03-29 2024-01-16 全球能源互联网研究院有限公司 一种高电位电压测量装置及方法
CN112114611B (zh) * 2019-06-21 2022-04-12 圣邦微电子（北京）股份有限公司 一种提高电压模式控制环路瞬态响应速度的电路
CN110212880B (zh) * 2019-07-04 2024-03-22 深圳贝特莱电子科技股份有限公司 一种电荷放大器电路及其时序控制方法
CN112234973B (zh) * 2020-09-24 2023-01-24 西安电子科技大学 一种适用于驱动宽范围电容负载的多级运放
CN113359941B (zh) * 2021-05-26 2022-09-23 清华大学 一种用于信号放大的mos管电阻及其偏置电路
TWI798883B (zh) * 2021-10-20 2023-04-11 瑞昱半導體股份有限公司 訊號調整電路及使用其之接收端電路
CN114265461A (zh) * 2021-12-15 2022-04-01 深圳飞骧科技股份有限公司 一种基准电压源

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04299607A (ja) * 1991-03-28 1992-10-22 Kubota Corp 電荷増幅器
JPH06216772A (ja) * 1993-01-14 1994-08-05 Hitachi Ltd Ａ／ｄ変換器、及び完全差動演算増幅回路
JPH11112244A (ja) * 1997-10-07 1999-04-23 Nec Corp 半導体集積回路
JPH11353407A (ja) * 1998-06-05 1999-12-24 Kokusai Electric Co Ltd アナログ加減算回路
JP2002190721A (ja) * 2000-09-26 2002-07-05 Oki America Inc 高速スイッチトキャパシタ回路の整定時間に対するスイッチ抵抗の影響を補償する方法及び回路
JP2003008361A (ja) * 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd 位相補償増幅回路とそれを用いたスイッチドキャパシタ回路および抵抗可変型アンプ回路
JP2005020138A (ja) * 2003-06-24 2005-01-20 Sony Corp 電流電圧変換回路および光受信装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123208A (ja) 1984-11-19 1986-06-11 Victor Co Of Japan Ltd 周波数特性補正装置
US4733149A (en) * 1985-05-31 1988-03-22 Kollmorgen Technologies Corporation Adaptive control system
JP2555046B2 (ja) 1987-01-23 1996-11-20 株式会社日立製作所 パタ−ン形成方法
US4811401A (en) * 1987-06-19 1989-03-07 Peavey Electronics Corporation Superdistorted amplifier circuitry with normal gain
JPH01221005A (ja) 1988-02-29 1989-09-04 Matsushita Electric Ind Co Ltd 負帰還増幅器
JP2555046Y2 (ja) * 1991-05-30 1997-11-19 関西日本電気株式会社 出力バッファ回路
US5120986A (en) * 1991-09-06 1992-06-09 Allied-Signal Inc. Sine wave synthesis controller circuit for use with a neutral-point clamped inverter
JPH05145348A (ja) 1991-11-18 1993-06-11 Nippon Telegr & Teleph Corp <Ntt> スイツチング形直流電力増幅器
JP3126629B2 (ja) * 1995-05-30 2001-01-22 シャープ株式会社 演算増幅器
JP2990082B2 (ja) * 1996-12-26 1999-12-13 日本電気アイシーマイコンシステム株式会社 液晶駆動回路及びその制御方法
JP3863317B2 (ja) 1999-05-21 2006-12-27 Ｎｅｃディスプレイソリューションズ株式会社 輪郭補正装置
JP2001119297A (ja) 1999-10-19 2001-04-27 Sharp Corp チャージポンプ回路及びそれを用いたｐｌｌ周波数シンセサイザ回路
JP2004120564A (ja) * 2002-09-27 2004-04-15 Ricoh Co Ltd 演算増幅器
JP4371006B2 (ja) 2004-08-17 2009-11-25 セイコーエプソン株式会社 ソースドライバ及び電気光学装置
US7403749B2 (en) * 2005-07-11 2008-07-22 National Semiconductor Corporation Method and system for integrated circuit RF immunity enhancement

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04299607A (ja) * 1991-03-28 1992-10-22 Kubota Corp 電荷増幅器
JPH06216772A (ja) * 1993-01-14 1994-08-05 Hitachi Ltd Ａ／ｄ変換器、及び完全差動演算増幅回路
JPH11112244A (ja) * 1997-10-07 1999-04-23 Nec Corp 半導体集積回路
JPH11353407A (ja) * 1998-06-05 1999-12-24 Kokusai Electric Co Ltd アナログ加減算回路
JP2002190721A (ja) * 2000-09-26 2002-07-05 Oki America Inc 高速スイッチトキャパシタ回路の整定時間に対するスイッチ抵抗の影響を補償する方法及び回路
JP2003008361A (ja) * 2001-06-25 2003-01-10 Matsushita Electric Ind Co Ltd 位相補償増幅回路とそれを用いたスイッチドキャパシタ回路および抵抗可変型アンプ回路
JP2005020138A (ja) * 2003-06-24 2005-01-20 Sony Corp 電流電圧変換回路および光受信装置

Also Published As

Publication number Publication date
US7852158B2 (en) 2010-12-14
US20090284315A1 (en) 2009-11-19
CN101443997A (zh) 2009-05-27
WO2008065762A1 (fr) 2008-06-05
JPWO2008065762A1 (ja) 2010-03-04

Similar Documents

Publication Publication Date Title
JP4961425B2 (ja) 演算増幅器
US5642078A (en) Amplifier having frequency compensation by gain degeneration
US6288564B1 (en) Line receiver circuit with line termination impedance
US7123097B2 (en) Ultra-wideband constant gain CMOS amplifier
US7884671B2 (en) Low power operational amplifier
US7312660B2 (en) Differential amplifier and active load for the same
US20060012431A1 (en) Class AB amplifier having adjustable quiescent current and output current
US7733182B2 (en) Hybrid class AB super follower
US20060197592A1 (en) Variable gain amplifier
US5315264A (en) Rail-to-rail opamp with large sourcing current and small quiescent current
EP1833161A1 (en) Adaptive linear amplifier
EP2154783B1 (en) Amplifying circuit
US7570113B2 (en) Overload recovery circuit for folded cascode amplifiers
US20040046593A1 (en) Circuit for low noise, fully differential amplication
US7688145B2 (en) Variable gain amplifying device
JP3696590B2 (ja) 定電圧電源
US6664912B1 (en) Preamplifier with improved CMRR and temperature stability and associated amplification method
US7501873B2 (en) Digitally controlled threshold adjustment circuit
US20080075473A1 (en) Receiver circuit
US6188284B1 (en) Distributed gain line driver amplifier including improved linearity
US20220166393A1 (en) Class-ab stabilization
JP2010219709A (ja) 増幅回路
JP4525295B2 (ja) 増幅回路
Anupam et al. A Robust Overdesign Prevention Circuit Technique Under Widely Varying Ambient Conditions
JPH1131931A (ja) 高周波増幅器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110707

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120326

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4961425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees