JP4953970B2 - Physical quantity detection device and driving method thereof - Google Patents
Physical quantity detection device and driving method thereof Download PDFInfo
- Publication number
- JP4953970B2 JP4953970B2 JP2007203037A JP2007203037A JP4953970B2 JP 4953970 B2 JP4953970 B2 JP 4953970B2 JP 2007203037 A JP2007203037 A JP 2007203037A JP 2007203037 A JP2007203037 A JP 2007203037A JP 4953970 B2 JP4953970 B2 JP 4953970B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- counter
- output
- latch
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 24
- 238000001514 detection method Methods 0.000 title claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 200
- 230000010363 phase shift Effects 0.000 claims description 91
- 238000003384 imaging method Methods 0.000 claims description 15
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 12
- 238000012545 processing Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 235000019800 disodium phosphate Nutrition 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007430 reference method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Measurement Of Radiation (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
本発明は、可視光、電磁波、アルファ線、およびベータ線などの粒子放射線などの物理量分布を検知するための２次元物理量検知装置に関し、より詳細には、行列状に配列された光電変換素子などのセンシング素子と、センシング素子からの出力信号を受けるＡ／Ｄ変換回路とが設けられた固体撮像素子、および撮像システムに関する。 The present invention relates to a two-dimensional physical quantity detection device for detecting a physical quantity distribution of particle radiation such as visible light, electromagnetic waves, alpha rays, and beta rays, and more specifically, photoelectric conversion elements arranged in a matrix, etc. The present invention relates to a solid-state imaging device provided with a sensing element and an A / D conversion circuit receiving an output signal from the sensing element, and an imaging system.
従来、イメージセンサとして主流であったＣＣＤ（Charge Coupled Device；電荷結合素子）型センサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになった。ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路やデジタル回路を画素アレーと同一基板上に集積化できるという特徴を備えている。ＣＣＤセンサでは、アナログ信号増幅機能やＡ／Ｄ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）や、ＡＦＥの機能を備えたデジタル信号処理プロセッサ（以後、ＤＳＰ）など、Ａ／Ｄ変換機能を備えた別個のチップを画素アレーに接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、画素アレーとともにＡ／Ｄ変換回路を同一チップ上に集積したものが既に製品化されている。 In addition to the CCD (Charge Coupled Device) type sensor (hereinafter referred to as “CCD sensor”), which has been the mainstream as an image sensor, MOS utilizing the standard process used in logic LSIs today. Type image sensors (hereinafter referred to as “MOS sensors”) have become widely available on the market. Unlike the CCD sensor, the MOS sensor has a feature that various analog circuits and digital circuits can be integrated on the same substrate as the pixel array. In CCD sensors, analog front-end processors (hereinafter referred to as AFE) specialized for analog signal amplification functions and A / D conversion functions, and digital signal processing processors (hereinafter referred to as DSPs) equipped with AFE functions are used for A / D conversion. A digital output can be obtained only by connecting a separate chip having a function to the pixel array. On the other hand, a MOS sensor in which an A / D conversion circuit and a pixel array are integrated on the same chip has already been commercialized.
ＭＯＳセンサが搭載するＡ／Ｄ変換回路には、ＡＦＥに広く搭載されている方式でもあるパイプライン型Ａ／Ｄ変換方式や、１ライン分の画素データを同時並列的にＡ／Ｄ変換するカラム型Ａ／Ｄ変換方式、さらには、すべての画素データを同時並列的にＡ／Ｄ変換する方式まで多岐にわたる方式の提案がある。カラム型Ａ／Ｄ変換方式だけに絞っても、例えば、特許文献１〜３に示される構成のものがある。
The A / D conversion circuit mounted on the MOS sensor includes a pipeline type A / D conversion method that is also widely used in AFE, and a column that performs A / D conversion of pixel data for one line simultaneously in parallel. There are various types of proposals including a type A / D conversion method, and a method of performing A / D conversion on all pixel data simultaneously and in parallel. Even if only the column-type A / D conversion method is selected, for example, there are configurations shown in
図１６は、特許文献１に記載された第１の従来例に係るＭＯＳセンサの構成を示す図である。
FIG. 16 is a diagram showing a configuration of a MOS sensor according to a first conventional example described in
第１の従来例に係るＭＯＳセンサは、画素１１０１の列毎に、比較器１１０７およびデジタルメモリ１１０８で構成されたカラムＡ／Ｄ変換回路１１０６を備えている。バイナリカウンタ１１０４から出力されるバイナリ値は、Ｄ／Ａ変換回路（以後、ＤＡＣと称す）１１０５に入力される。ＤＡＣ１１０５は、入力されたバイナリ値に応じたアナログランプ電圧（三角波）１１２２を生成し、このアナログランプ電圧１１２２を参照電位として比較器１１０７に出力する。バイナリカウンタ１１０４の出力はバイナリ→グレイコード変換器１１１５にも入力され、グレイコードに変換された後、各列のデジタルメモリ１１０８に分配される。各カラムＡ／Ｄ変換回路１１０６内の比較器１１０７のもう一方の入力部には、画素１１０１から読み出し信号線１１０３を介して画素信号が入力される。
The MOS sensor according to the first conventional example includes a column A /
次に、第１の従来例に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。まず、クロック生成回路１１２０から入力されるクロック信号１１２１に同期して、バイナリカウンタ１１０４がその初期値からカウントを開始すると同時に、ＤＡＣ１１０５がアナログランプ電圧１１２２の生成を開始する。そして、各列の画素１１０１からの読み出し信号と、バイナリカウンタ１１０４の計数値と同期して変化する共通のアナログランプ電圧１１２２とが各列の比較器１１０７に入力される。これと並行して、バイナリカウンタ１１０４の計数値はバイナリ→グレイコード変換器１１１５でグレイコード計数値１１２４に変換され、デジタルメモリ１１０８に分配される。ある列の比較器１１０７への２つの入力信号の大小関係が入れ替わると、その比較器１１０７の出力信号が反転し、その列のデジタルメモリ１１０８はバイナリ→グレイコード変換器１１１５が出力するグレイコード計数値１１２４を保持する。比較器１１０７に入力されるアナログランプ電圧１１２２とデジタルメモリ１１０８に入力されるグレイコード計数値１１２４とはバイナリカウンタ１１０４を介して互いに同期しているので、以上の動作により、画素からの読み出し信号（アナログ信号）がデジタルメモリに保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。
Next, the A / D conversion operation of the MOS sensor according to the first conventional example will be described. First, in synchronization with the
このように、特許文献１に示された第１の従来例に係るＭＯＳセンサでは、デジタルメモリに供給するデジタル値の表現方法としてグレイコードを用いている。これにより、グレイコード計数値１１２４は常にハミング距離が最小の「１」で遷移するため、クロックとして分配されるビット間にスキューがあっても、サンプリング誤差を小さくすることができる。また、グレイコードでは前後の計数値において、全ビット中のうち１つのビットしか反転しないため、ノイズが抑制されている。また、消費電力の低減も図ることができる。
As described above, in the MOS sensor according to the first conventional example disclosed in
図１７は、特許文献２や特許文献３に記載された第２の従来例に係るＭＯＳセンサの構成を示す図である。同図を用いて、もう１つのカラム型Ａ／Ｄ変換回路を含む第２の従来例に係るＭＯＳセンサの構成を説明する。
FIG. 17 is a diagram showing a configuration of a MOS sensor according to a second conventional example described in
第２の従来例に係るＭＯＳセンサは、画素１１０１の列毎に、比較器１１０７とカラムカウンタ１２０８とで構成されたカラムＡ／Ｄ変換回路１１０６を備えている。クロック生成回路１１２０はクロック信号１１２１をバイナリカウンタ１１０４だけでなく、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８にも供給する。バイナリカウンタ１１０４から出力されるバイナリ値はＤ／Ａ変換回路（ＤＡＣ）１１０５に入力され、ＤＡＣ１１０５は入力されたバイナリ値に従ってアナログランプ電圧（三角波）１１２２を生成する。このアナログランプ電圧１１２２は参照電位として比較器１１０７に入力される。比較器１１０７のもう一方の入力には、画素１１０１から読み出し信号線１１０３を介して画素信号が入力される。
The MOS sensor according to the second conventional example includes a column A /
図１７に示す第２の従来例に係るＭＯＳセンサでは、カラムＡ／Ｄ変換回路アレーに供給される信号は、クロック生成回路１１２０で生成されたクロック信号１１２１だけである。
In the MOS sensor according to the second conventional example shown in FIG. 17, the only signal supplied to the column A / D conversion circuit array is the
次に、第２の従来例に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。 Next, the A / D conversion operation of the MOS sensor according to the second conventional example will be described.
まず、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８およびバイナリカウンタ１１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１１０５からアナログランプ電圧１１２２の初期値を比較器１１０７の一方の入力部に供給しておく。次に、選択した行の画素１１０１から画素信号を読み出し、比較器１１０７の他方の入力部に供給する。この状態で、バイナリカウンタ１１０４およびカラムカウンタ１２０８へのクロック信号１１２１の入力を開始することで、バイナリカウンタ１１０４がその初期値からカウントを開始する。すると、ＤＡＣ１１０５もバイナリカウンタ１１０４の計数値に従ってアナログランプ電圧１１２２の生成を初期値から開始する。また、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８も、入力されるクロック信号１１２１の計数を開始する。
First, the
次いで、ある列の比較器１１０７に入力される２つの信号の大小関係が入れ替わり、その比較器１１０７の出力信号が反転すると、その列のカラムカウンタ１２０８に入力されるクロック信号１１２１がマスクされ、カラムカウンタ１２０８はその時点での計数値を保持する。アナログランプ電圧１１２２とカラムカウンタ１２０８の計数値とはクロック信号１１２１により互いに同期しているので、以上の動作により、画素からの読み出し信号（アナログ信号）がデジタルメモリに保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。
Next, when the magnitude relationship between the two signals input to the
以上で説明した２つのＡ／Ｄ変換方式は、カラムＡ／Ｄ変換方式の中でも、特にランプ型Ａ／Ｄ変換（Ramp Run-up ADC）と呼ばれる種類のもので、Ａ／Ｄ変換一般の方式分類によると、いずれもカウンティングＡＤＣ（計数型Ａ／Ｄ変換）と呼ばれる種類のものである。参照電位として三角波を用いることは、画素からのアナログ信号電位を時間の長さに変換するのと等価であり、さらに固定周波数のクロック信号を用いて時間の長さを計ることでＡ／Ｄ変換を実現するため、この名称がある。 The two A / D conversion methods described above are of a type called a ramp type A / D conversion (Ramp Run-up ADC) among column A / D conversion methods, and are generally used for A / D conversion. According to the classification, all are of a kind called counting ADC (counting A / D conversion). Using a triangular wave as a reference potential is equivalent to converting an analog signal potential from a pixel into a length of time, and A / D conversion is performed by measuring the length of time using a fixed frequency clock signal. There is this name to realize.
例えば、１０ｂｉｔのＡ／Ｄ変換であれば、画素からの信号とＤＡＣで生成される参照電位（アナログランプ電圧）との比較を行うとき、１０ｂｉｔの階調数分（すなわち１０２４回）カウントする必要がある。画素からの信号が１つだけであれば、その信号電位と参照電位の大小関係が反転した段階でＡ／Ｄ変換が完了し、以後の比較動作は不要となるが、ＭＯＳ型センサに搭載する場合のように、たとえば１行分の画素を並列でＡ／Ｄ変換する場合、すべての画素で変換が完了しているかどうかを通常の構成では確認できないので、いずれにせよ１０２４回の比較動作が必要となる。 For example, in the case of 10-bit A / D conversion, when comparing a signal from a pixel with a reference potential (analog ramp voltage) generated by a DAC, it is necessary to count the number of gradations of 10 bits (that is, 1024 times). There is. If there is only one signal from the pixel, A / D conversion is completed at the stage where the magnitude relationship between the signal potential and the reference potential is inverted, and the subsequent comparison operation becomes unnecessary, but it is mounted on the MOS type sensor. As in the case, for example, when A / D conversion is performed on pixels for one row in parallel, it is not possible to confirm whether conversion has been completed for all the pixels with a normal configuration. Necessary.
ここで、具体的製品の例として、携帯電話のカメラを考えてみる。携帯電話でもＭｅｇａクラスの画素数が普通となってきており、たとえば５００万画素、フレームレートが１５ｆｒａｍｅ／ｓｅｃというスペックが必要である。 Here, consider a mobile phone camera as an example of a specific product. The number of Mega class pixels has become common even in mobile phones. For example, specifications of 5 million pixels and a frame rate of 15 frames / sec are required.
説明を容易にするため、５００万画素の画素アレーの縦横比を２０００行×２５００列として、さらに単純化のためにブランキング期間がないものとすると、１行の読み出し期間は、
１５ｆｒａｍｅ／ｓｅｃ×２０００行／ｆｒａｍｅ＝３０Ｋｌｉｎｅ／ｓｅｃ
となる。つまり、１行の読み出しレートは３０ＫＨｚとなる。
For ease of explanation, assuming that the aspect ratio of a pixel array of 5 million pixels is 2000 rows × 2500 columns and there is no blanking period for further simplification, the readout period of one row is
15frame / sec × 2000 lines / frame = 30Kline / sec
It becomes. That is, the readout rate for one row is 30 KHz.
この製品に「ランプ型Ａ／Ｄ変換」を適用する場合、１０ｂｉｔＡ／Ｄ変換であれば、１行の読み出し時間にその階調数２１０＝１０２４回の比較をする必要があり、１行の読み出しレートの約千倍、３０ＭＨｚ程度でデジタルメモリに出力するカウンタの計数値を変える必要がある。
When "lamp type A / D conversion" is applied to this product, if it is 10 bit A / D conversion, it is necessary to compare the number of
この計算では、Ａ／Ｄ変換回路が画素からデータを受け取るまでの待機期間やＡ／Ｄ変換結果の出力メモリへの転送期間、すなわちＡ／Ｄ変換としての比較動作ができない期間を考慮しておらず、また、上記画素数以外にＯＢ(Optical Black)画素期間やブランキング期間を除いているため、実際には、この見積り周波数よりも高い周波数（たとえば５０ＭＨｚ程度）になる。
ランプ型Ａ／Ｄ変換に限らず、１行分の画素を同時に変換するカラム型のＡ／Ｄ変換では、Ａ／Ｄ変換レートは以下の式で決まる。 Not only the ramp type A / D conversion but also the column type A / D conversion in which pixels for one row are converted simultaneously, the A / D conversion rate is determined by the following equation.
変換レート ＝（フレームレート）×（１フレームの行数）
ここで、「１フレームの行数」とは、実際に有効な画素を読み出す期間だけでなく、ＯＢ画素からの信号を読み出す期間やブランキング期間も含むものとする。
Conversion rate = (frame rate) x (number of lines in one frame)
Here, the “number of rows in one frame” includes not only a period for reading an effective pixel but also a period for reading a signal from an OB pixel and a blanking period.
１フレームの行数は画素数のほぼ平方根に相当するが、近年、ディジタルスチルカメラ（ＤＳＣ）の分野での画素数増大が激しいのはよく知られているところである。また、ＤＳＣでも動画撮影などのニーズが強まっており、画素数もフレームレートも高まる傾向にある。したがって上式から、カラム型Ａ／Ｄ変換の変換レートも高まる傾向にあるといえる。 Although the number of rows in one frame corresponds to approximately the square root of the number of pixels, it is well known that the number of pixels in the field of digital still cameras (DSC) has increased dramatically in recent years. In addition, DSC has a growing need for moving image shooting, and the number of pixels and the frame rate tend to increase. Therefore, it can be said from the above formula that the conversion rate of the column type A / D conversion tends to increase.
さて、ランプ型Ａ／Ｄ変換回路などのカラム型で且つ計数型のＡ／Ｄ変換回路における単位時間あたりの比較回数（すなわちデジタルメモリに分配するカウンタ値の変化の回数。以後、比較周波数と称す）は、Ａ／Ｄ変換の階調数や上記変換レートと以下のような関係にある。 Now, the number of comparisons per unit time in a column-type and count-type A / D conversion circuit such as a ramp-type A / D conversion circuit (that is, the number of changes in the counter value distributed to the digital memory, hereinafter referred to as comparison frequency). ) Has the following relationship with the number of gradations of A / D conversion and the conversion rate.
比較周波数 ＝ （階調数）／[｛１／（変換レート）｝−υ]
階調数 ＝ ２（変換ビット幅）
ここでυは、Ａ／Ｄ変換としての比較動作ができない期間である。υをゼロと近似すると、単に
比較周波数 ＝ （階調数）×（変換レート）
となる。つまり、ランプ型Ａ／Ｄ変換回路には、変換ビット幅が１ビット増えるだけで、変換のための比較周波数が２倍に増えるという特徴があることがわかる。
Comparison frequency = (number of gradations) / [{1 / (conversion rate)} − υ]
Number of gradations = 2 (conversion bit width)
Here, υ is a period during which comparison operation as A / D conversion is not possible. When υ is approximated to zero, simply comparison frequency = (number of gradations) x (conversion rate)
It becomes. That is, it can be seen that the ramp type A / D conversion circuit has a feature that the comparison frequency for conversion is doubled only by increasing the conversion bit width by one bit.
例えば、先に述べた５００万画素のイメージセンサにおけるＡ／Ｄ変換の比較周波数への影響は、１０ｂｉｔのＡ／Ｄ変換ビット幅を１１ｂｉｔに増やす場合と、５００万画素を４倍の２０００万画素に増やす場合とで同じであることがわかる。 For example, the influence on the comparison frequency of A / D conversion in the image sensor of 5 million pixels described above is that the 10-bit A / D conversion bit width is increased to 11 bits, and 5 million pixels is quadrupled 20 million pixels. It can be seen that this is the same as when the number is increased.
しかしながら、画質の向上という観点から、Ａ／Ｄ変換の変換精度も求められるようになってきており、ビット幅として１４ｂｉｔや１６ｂｉｔという潜在ニーズも出てきている。 However, from the viewpoint of improving the image quality, the conversion accuracy of A / D conversion is also required, and there is a potential need of 14 bits or 16 bits as a bit width.
Ａ／Ｄ変換のビット幅が１４ｂｉｔの場合、先に説明した５００万画素のデジタルメモリに出力するカウンタの周波数はビット幅が１０ｂｉｔの時の１６倍の８００ＭＨｚとなり、１６ｂｉｔの場合には、ビット幅が１０ｂｉｔの時の６４倍の３．２ＧＨｚにもなるため、デジタルメモリ部へのカウンタ計数値信号の分配に不具合を生じる。 When the bit width of A / D conversion is 14 bits, the frequency of the counter output to the digital memory of 5 million pixels described above is 800 MHz which is 16 times the bit width of 10 bits, and in the case of 16 bits, the bit width Is 3.2 GHz, which is 64 times that of 10 bits, which causes a problem in the distribution of the counter count value signal to the digital memory unit.
具体的には以下の不具合が発生する。
（１） チップ内であっても、特にＧＨｚオーダーのクロックは、その発生が極めて困難である。
（２） 仮にクロックを発生することができても、１行の画素数分の回路が配線負荷となり、かつ配線が長く寄生ＲＣが大きいため、デジタルメモリの全領域で正しく駆動するのは困難である。
（３）クロックドライバの能力強化、デジタルメモリの両側からの駆動、リピーターの挿入などの対策も考えられるが、何とか動作可能な駆動波形を得ることができたとしても、消費電力が大幅に増大するため、解決手段として適切でない。また複数列毎に１個のリピーターを入れる方法だと、その周期でのノイズが画像に発生することが懸念される。また全列にリピーターを入れるのは、消費電力のさらなる増大とチップ面積の増大に加えて、リピーターによるクロックの遅延が大きくなり、ランプ型Ａ／Ｄ変換回路の本来の動作ができなくなる懸念もある。
Specifically, the following problems occur.
(1) Even in a chip, it is extremely difficult to generate a clock in the GHz order.
(2) Even if a clock can be generated, a circuit for the number of pixels in one row becomes a wiring load, and the wiring is long and the parasitic RC is large, so that it is difficult to drive correctly in the entire area of the digital memory. is there.
(3) Although measures such as enhancement of the clock driver capability, driving from both sides of the digital memory, and insertion of a repeater can be considered, even if a drive waveform capable of operating is managed, the power consumption increases significantly. Therefore, it is not appropriate as a solution. In addition, when one repeater is inserted for each of a plurality of columns, there is a concern that noise in that cycle is generated in the image. In addition, repeaters are added to all the columns. In addition to further increase in power consumption and chip area, there is a concern that the delay of the clock due to the repeater becomes large and the original operation of the ramp type A / D converter circuit cannot be performed. .
以下では、特に上記（２）の不具合について詳述する。ランプ型Ａ／Ｄ変換回路は、１列、または複数の画素列に１つ設けるのが普通である。したがって、例えば１列毎にランプ型Ａ／Ｄ変換回路を備える場合、デジタルメモリの各ビットに供給すべきクロック信号は、１行の画素数（上述した５００万画素の場合、２５００列）分のデジタルメモリをその負荷とすることになる。また、配線の長さは画素数だけでなく画素の大きさにも依存するが、いわゆる大判と呼ばれるイメージセンサの場合、３５ｍｍフィルムサイズ相当の撮像面を持つので、配線の長さはフィルムの横の長さである３６ｍｍにもなり、従って、寄生ＲＣも相当な大きさとなる。 In the following, the problem (2) above will be described in detail. Normally, one lamp type A / D conversion circuit is provided for one column or a plurality of pixel columns. Therefore, for example, when a ramp-type A / D conversion circuit is provided for each column, the clock signal to be supplied to each bit of the digital memory is equivalent to the number of pixels in one row (2,500 columns in the case of 5 million pixels described above). Digital memory is the load. Although the length of the wiring depends not only on the number of pixels but also on the size of the pixel, an image sensor called a large format has an imaging surface equivalent to a 35 mm film size. Therefore, the parasitic RC is also considerably large.
図１８（ａ）は、例えば図１６に示す第１の従来例と同タイプのＭＯＳセンサのデジタルメモリに供給されるクロック信号とデジタルメモリの位置の関係を概略的に示す図であり、（ｂ）は、クロック周波数がｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図であり、（ｃ）は、クロック周波数が２ｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図である。なお、ここで示すＭＯＳセンサは、バイナリ→グレイコード変換器１１１５は設けられていないものとする。
FIG. 18A is a diagram schematically showing the relationship between the clock signal supplied to the digital memory of the MOS sensor of the same type as the first conventional example shown in FIG. 16 and the position of the digital memory, for example. ) Is a diagram showing clock waveforms at point A and point C in (a) when the clock frequency is f, and (c) is point A and point A in (a) when the clock frequency is 2f. FIG. 6 is a diagram showing a clock waveform at a point C. Note that the MOS sensor shown here is not provided with the binary →
図１８（ａ）に示すように、クロック生成回路１１２０（あるいはバイナリ→グレイコード変換器１１１５）から点Ａ、点Ｂ、点Ｃと離れるに従って、クロック波形は寄生ＲＣ成分により鈍ってゆく。このような場合、図１８（ｂ）、（ｃ）に示すように、点Ａではいずれの周波数でも問題は生じないが、点ＣではＲＣ負荷が大きくなるため、立ち上がり時間、立ち下がり時間ともに大きく延びる。このため、周波数２ｆでは特にクロック信号がフルスイングすることができず、信号振幅が小さくなっている。このように、変換精度を高めるために周波数を上げる程、クロック信号の供給源からの距離が長い列でのＡ／Ｄ変換動作に不具合が生じる可能性が高くなってしまう。 As shown in FIG. 18A, the clock waveform becomes dull due to the parasitic RC component as it moves away from the clock generation circuit 1120 (or binary → Gray code converter 1115) from point A, point B, and point C. In such a case, as shown in FIGS. 18 (b) and 18 (c), there is no problem at point A at any frequency, but at point C, the RC load increases, so both the rise time and fall time are large. Extend. For this reason, especially at the frequency 2f, the clock signal cannot fully swing, and the signal amplitude is small. Thus, as the frequency is increased in order to increase the conversion accuracy, there is a higher possibility that a problem occurs in the A / D conversion operation in a column having a long distance from the clock signal supply source.
図１６に示す第１の従来例では、最下位ビットをグレイコード表現とし、それ以外のビットをバイナリ表現とすることで、バイナリ表現のみを用いる場合に比べて必要とされるスイッチングレート（周波数）を半分にすることができる。 In the first conventional example shown in FIG. 16, the least significant bit is represented by a Gray code representation, and the other bits are represented by a binary representation, so that the switching rate (frequency) required compared to the case where only the binary representation is used. Can be halved.
しかしながら、これだけでは、１４ｂｉｔでのクロック周波数が４００ＭＨｚ、１６ｂｉｔでの周波数が１．６ＧＨｚになるだけであり、難易度が幾分下がったとはいえ、上で述べた３つの課題は残ったままである。 However, with this alone, the clock frequency at 14 bits is only 400 MHz and the frequency at 16 bits is 1.6 GHz, and the difficulty is somewhat lowered, but the above three problems remain.
本発明の目的は、画素数やフレームレート、および変換ビット幅などが増加しても高画質で高速処理が可能な固体撮像装置を提供することにある。 An object of the present invention is to provide a solid-state imaging device capable of high-speed and high-speed processing even when the number of pixels, the frame rate, the conversion bit width, and the like are increased.
上記の課題を解決するため、本願発明者らは、種々の検討を重ね、各Ａ／Ｄ変換回路内にラッチを設け、当該ラッチにクロック信号、あるいはクロック信号をグレイコードや位相シフトコードに変換したものの値を保持させることで、Ａ／Ｄ変換値の下位ビットを表現させることに想到した。これにより、クロック信号の最大周波数を上げることなく、変換時間も変えずにＡ／Ｄ変換値のビット幅を増やすことが可能となる。あるいは、Ａ／Ｄ変換値のビット幅を増やさない場合には、クロック信号の最大周波数を下げることができる。特に、ラッチに保持させる値をグレイコード表現や位相シフトコード表現にする場合には、ハミング距離を常に最小の１にすることができ、ビット間にスキューがあってもサンプリング誤差の影響を最小に抑えることができる。また、計数値による消費電流の変化が小さいので、ノイズの発生を抑制することができ、バイナリコードを用いる場合に比べて消費電力の低減も図ることができる。特に、位相シフトコードを用いれば、クロック信号の周波数と処理時間を同じにした場合にビット精度を高めることができる。
In order to solve the above problems, the inventors of the present application have made various studies, provided a latch in each A / D conversion circuit, and converted the clock signal or the clock signal into a gray code or a phase shift code in the latch. It was conceived that the lower bits of the A / D conversion value were expressed by holding the value of the A / D conversion value. As a result, the bit width of the A / D conversion value can be increased without increasing the maximum frequency of the clock signal and without changing the conversion time. Alternatively, when the bit width of the A / D conversion value is not increased, the maximum frequency of the clock signal can be lowered. In particular, when the value held in the latch is expressed as a Gray code expression or a phase shift code expression, the Hamming distance can always be set to the
すなわち、本発明の物理量検知装置は、物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、前記感応素子の１列、または複数列ごとに設けられ、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、各列の前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスと、前記カラムＡ／Ｄ変換回路にカウンタ用クロック信号とラッチ用クロック信号とを供給するクロック生成回路と、三角波を出力するＤ／Ａコンバータとを備えた物理量検知装置であって、前記各カラムＡ／Ｄ変換回路は、所定の期間に前記感応素子から出力される前記信号と前記三角波の電位とを比較する比較器と、前記カウンタ用クロック信号のパルスをカウントするとともに、前記比較器の出力が変化する時点での計数値を保持するカラムカウンタと、前記ラッチ用クロック信号を受け、前記比較器からの出力が変化する時点での前記ラッチ用クロック信号の値を保持する１個または複数個のラッチを有し、前記カラムカウンタの計数値と前記ラッチが保持する値とを組み合わせて表現されるＡ／Ｄ変換値に応じた大きさの前記デジタル信号を前記出力信号バスに出力する。 That is, the physical quantity detection device of the present invention is provided with a sensitive element array in which sensitive elements for detecting a physical quantity are arranged in a matrix, and one or more rows of the sensitive elements, and the sensitive elements in each row. A column A / D conversion circuit for converting a signal output from the digital signal into a digital signal, an output signal bus for transmitting a digital signal output from the column A / D conversion circuit in each column, and the column A / D A physical quantity detection device comprising a clock generation circuit that supplies a counter clock signal and a latch clock signal to a conversion circuit, and a D / A converter that outputs a triangular wave, wherein each column A / D conversion circuit includes: A comparator that compares the signal output from the sensitive element and the potential of the triangular wave during a predetermined period, and counts the pulses of the counter clock signal; A column counter that holds a count value at the time when the output of the comparator changes, and a latch clock signal that receives the latch clock signal and holds the value of the latch clock signal at the time when the output from the comparator changes 1 The digital signal having a size corresponding to an A / D conversion value expressed by combining a count value of the column counter and a value held by the latch is provided to the output signal bus. Output.
この構成により、ラッチにＡ／Ｄ変換値の一部のビット（特に下位ビット）を保持させることができる。これにより、カラムカウンタに供給するカウンタ用クロック信号の最大周波数を低減することができる。また、同じ周波数で処理時間を同じとした場合には、従来の物理量検知装置に比べてビット精度を大きく向上させることが可能となる。ラッチに保持させるラッチ用クロック信号はバイナリコード、グレイコード、位相シフトコードなどで表現されていてもよいが、特にグレイコードや位相シフトコードを用いることが好ましい。中でも、位相シフトコードを用いるとカウンタ用クロック信号およびラッチ用クロック信号の周波数を変えることなくＡ／Ｄ変換のビット精度を大きく向上させることが可能となるので、より好ましい。 With this configuration, a part of bits (particularly, lower bits) of the A / D conversion value can be held in the latch. Thereby, the maximum frequency of the counter clock signal supplied to the column counter can be reduced. Further, when the processing time is the same at the same frequency, the bit accuracy can be greatly improved as compared with the conventional physical quantity detection device. The latch clock signal held in the latch may be expressed by a binary code, a gray code, a phase shift code, or the like, but it is particularly preferable to use a gray code or a phase shift code. Among these, the use of a phase shift code is more preferable because it can greatly improve the bit accuracy of A / D conversion without changing the frequencies of the counter clock signal and the latch clock signal.
また、本発明の物理量検知装置の駆動方法は、物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、前記感応素子の１列、または複数列ごとに設けられ、各々が比較器と、カラムカウンタと、１個または複数個のラッチとを有し、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、各列の前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスと、前記カラムＡ／Ｄ変換回路にカウンタ用クロック信号とｓ個のラッチ用クロック信号とを供給するクロック生成回路と、三角波を出力するＤ／Ａコンバータとを備えた物理量検知装置の駆動方法であって、前記比較器が、前記感応素子から読み出された信号の電位と前記三角波の電位とを所定の期間に比較するステップ（ａ）と、前記比較器による比較開始時から、前記カラムカウンタが前記カウンタ用クロック信号のパルスをカウントするステップ（ｂ）と、前記ステップ（ｂ）の後、前記比較器からの出力が変化する時点で前記カラムカウンタに入力される前記カウンタ用クロック信号がマスクされ、前記カウンタ部の計数値を保持するステップ（ｃ）と、前記ステップ（ｂ）の後、前記比較器からの出力が変化する時点でのｓ個の前記ラッチ用クロック信号のそれぞれの電位を前記ラッチが保持するステップ（ｄ）と、前記ステップ（ｄ）で前記ラッチが保持する値を下位ｍビットとし、前記ステップ（ｃ）で保持された前記カラムカウンタの計数値と組み合わせて表現される値をもとにして、所定の電圧のデジタル信号を前記カラムＡ／Ｄ変換回路が前記出力信号バスに出力するステップ（ｅ）とを備えている。 Further, the driving method of the physical quantity detection device of the present invention is provided with a sensitive element array in which sensitive elements for detecting a physical quantity are arranged in a matrix, and for each of the sensitive elements, or for each of a plurality of lines, and each of them is compared. A column A / D conversion circuit for converting a signal output from the sensitive element of each column into a digital signal, and a column A / D conversion circuit having a counter, a column counter, and one or a plurality of latches; An output signal bus for transmitting a digital signal output from the column A / D conversion circuit, a clock generation circuit for supplying a counter clock signal and s latch clock signals to the column A / D conversion circuit, and a triangular wave A D / A converter that outputs a D / A converter, wherein the comparator has a signal potential read from the sensitive element and a potential of the triangular wave in a predetermined period. A comparison step (a), a step (b) in which the column counter counts pulses of the counter clock signal from the start of comparison by the comparator, and a step from the comparator after the step (b). The counter clock signal input to the column counter at the time when the output changes is masked, and the step (c) for holding the count value of the counter unit, and after the step (b), from the comparator The latch holds the potential of each of the s latch clock signals at the time when the output changes, and the value held by the latch in the step (d) is the lower m bits, Based on the value expressed in combination with the count value of the column counter held in step (c), a digital signal of a predetermined voltage is applied to the column. / D conversion circuit and a step (e) to be output to the output signal bus.
この方法によれば、カラムカウンタに保持された計数値とラッチに保持されたラッチ用クロック信号（あるいは位相シフトコードやグレイコードなどに変換されたラッチ用クロック信号）の値とを組み合わせて感応素子から読み出した信号のＡ／Ｄ変換を行うので、Ａ／Ｄ変換のビット精度を維持したままクロック信号の周波数を低減することが可能になる。また、クロック信号の周波数を所定値に維持したままビット精度を向上させることができる。 According to this method, the count value held in the column counter and the value of the latch clock signal held in the latch (or the latch clock signal converted into a phase shift code, gray code, etc.) are combined to provide a sensitive element. Since the A / D conversion of the signal read from the A / D converter is performed, the frequency of the clock signal can be reduced while maintaining the bit accuracy of the A / D conversion. In addition, the bit accuracy can be improved while maintaining the frequency of the clock signal at a predetermined value.
ランプ波参照方式のカラムＡ／Ｄ変換回路のそれぞれに、Ａ／Ｄ変換の下位ビットを保持するラッチを設けることで、カウンタ用クロック信号の周波数を上げることなく、同じＡ／Ｄ変換時間で、Ａ／Ｄ変換の分解能を向上させることが可能となる。 By providing a latch that holds the lower bits of A / D conversion in each of the column A / D conversion circuits of the ramp wave reference method, the same A / D conversion time can be obtained without increasing the frequency of the counter clock signal. It becomes possible to improve the resolution of A / D conversion.
これにより、画質向上のため変換ビット幅や画素数を増やす場合、あるいは、高速化のためにフレームレートを上げる場合にも、カウンタ用クロック信号の波形なまり等による不具合の発生を抑えることができる。 Thereby, even when the conversion bit width and the number of pixels are increased for improving the image quality, or when the frame rate is increased for increasing the speed, it is possible to suppress the occurrence of problems due to the waveform rounding of the counter clock signal.
以下では、図面を参照して本発明の各実施形態として二次元アレータイプのＭＯＳセンサについて説明する。ただし、これは一例であって、本発明に係る構成あるいは駆動方法は、光や放射線など、外部から入力される電磁波に対して感応する単位構成要素をライン状もしくは行列状に複数個配置してなる物理量分布検知用の半導体装置に広く適用できる。 Hereinafter, a two-dimensional array type MOS sensor will be described as each embodiment of the present invention with reference to the drawings. However, this is merely an example, and the configuration or driving method according to the present invention includes a plurality of unit components that are sensitive to electromagnetic waves input from the outside, such as light and radiation, arranged in a line or a matrix. The present invention is widely applicable to semiconductor devices for physical quantity distribution detection.
以下、第１および第２の実施形態の固体撮像装置では、画素からの読み出した信号レベルから同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるＣＤＳ（相関二重サンプリング）動作をＳ／Ｈ（サンプルホールド）容量などを用いてアナログ領域で行うのが普通であるが、本発明のポイントには直接関係しないので、説明をシンプルにするために省略している。 Hereinafter, in the solid-state imaging devices according to the first and second embodiments, a so-called CDS (correlated double sampling) operation in which the reset level read from the pixel is subtracted as an offset from the signal level read from the pixel as S / H ( Usually, it is performed in the analog region using a sample hold capacitor, etc., but since it is not directly related to the point of the present invention, it is omitted for the sake of simplicity.
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置（ＭＯＳセンサ）の構成を示す図である。
(First embodiment)
FIG. 1 is a diagram showing a configuration of a solid-state imaging device (MOS sensor) according to the first embodiment of the present invention.
同図に示すように、本実施形態のＭＯＳセンサは、画素（感応素子）１０１が行列状に配置されてなる画素アレー（感応素子アレー）１０２と、画素１０１の１列、または複数列ごとに設けられ、画素１０１から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路１０６と、カラムＡ／Ｄ変換回路１０６で変換、保持されたデジタル信号の出力制御を行う列走査手段（図示せず）と、カラムＡ／Ｄ変換回路１０６から出力されるデジタル信号を伝送する出力信号バス１２６、１２７と、クロック信号（カウンタ用クロック信号およびラッチ用クロック信号）を供給するクロック生成回路１２０と、バイナリカウンタ１０４と、Ｄ／Ａ変換回路（ＤＡＣ；参照電位発生回路）１０５と、入力部に出力信号バス１２６、１２７が接続される出力バッファ１０９とを備えている。ここで、画素とは、少なくともフォトダイオードやフォトゲートなどの光感応素子を含み、光電変換により生じた信号を読み出すためのデバイス構造や、初期化動作を可能とする構造が必要に応じて設けられた単位素子のことである。なお、図１は、列ごとにカラムＡ／Ｄ変換回路１０６が設けられている例を示している。
As shown in the figure, the MOS sensor of this embodiment includes a pixel array (sensitive element array) 102 in which pixels (sensitive elements) 101 are arranged in a matrix, and one column or a plurality of columns of
各カラムＡ／Ｄ変換回路１０６は、比較器１０７と、ラッチ３０８と、カラムカウンタ２０８とを有している。
Each column A /
クロック生成回路１２０は、クロック信号１２１をバイナリカウンタ１０４、カラムカウンタ２０８、およびラッチ３０８に供給する。バイナリカウンタ１０４はバイナリ値をＤＡＣ１０５に供給し、ＤＡＣ１０５は、入力されたバイナリ値に従ってアナログランプ電圧（三角波）１２２を生成する。このアナログランプ電圧１２２は参照電位として比較器１０７に入力される。比較器１０７のもう一方の入力には、画素１０１から読み出し信号線１０３を介して読み出された画素信号が入力され、比較器１０７からの出力はカラムカウンタ２０８とラッチ３０８に入力される。
The
本実施形態のＭＯＳセンサは、カラムＡ／Ｄ変換回路１０６内にカラムカウンタ２０８が設けられている点は図１７に示すＭＯＳセンサと同じであるが、比較器１０７からの信号出力を受けてデジタル値を確定する機構として、カラムカウンタ２０８に加えてラッチ３０８が設けられている点が当該従来のＭＯＳセンサと異なっている。
The MOS sensor of this embodiment is the same as the MOS sensor shown in FIG. 17 in that a
次に、本実施形態のＭＯＳセンサにおけるＡ／Ｄ変換動作を説明する。 Next, an A / D conversion operation in the MOS sensor of this embodiment will be described.
まず、カラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８およびバイナリカウンタ１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧１２２の初期値を比較器１０７の一方の入力部に供給しておく。次いで、選択した行の画素１０１から画素信号を読み出し、比較器１０７の他方の入力部に当該画素信号を供給する。この状態で、クロック生成回路１２０からのクロック信号１２１の入力を開始することで、バイナリカウンタ１０４がその初期値からカウントを開始する。すると、ＤＡＣ１０５もバイナリカウンタ１０４の計数値に従ってアナログランプ電圧１２２の生成をその初期値から開始する。また、これと同時にカラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８も、入力されるクロック信号（カウンタ用クロック信号）１２１の計数を開始する。
First, the
次いで、ある列の比較器１０７に入力される２つの信号の大小関係が入れ替わると、比較器出力信号１２３が反転する。すると、当該列のカラムカウンタ２０８に入力されるクロック信号（カウンタ用クロック信号）１２１がマスクされ、これと同時にカラムカウンタ２０８の計数が止まり、カラムカウンタ２０８にその計数値が保持される。これと同じく、比較器出力信号１２３の反転により、ラッチ３０８は、カラムカウンタ２０８の計数停止と同じタイミングでクロック信号（ラッチ用クロック信号）１２１をデータとして保持する。アナログランプ電圧１２２とカラムカウンタ２０８の計数値はクロック信号１２１により同期しているので、以上の動作により、画素１０１からの読み出し信号（アナログ信号）がカラムカウンタ２０８およびラッチ３０８に保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。なお、以上のＡ／Ｄ変換動作が全ての列の画素信号について各列の比較器出力信号１２３の反転タイミングの違いを除き、同時並行的に行われる。バイナリカウンタ１０４が所定のビット幅のカウントを終了した後、列走査手段（図示せず）によって列ごとにラッチ３０８からの出力とカラムカウンタ２０８からの出力とが同時に読み出され、出力バッファ１０９からＡ／Ｄ変換値が出力される。
Next, when the magnitude relationship between the two signals input to the
次に、図２を用いて、カラムＡ／Ｄ変換回路１０６内にラッチ３０８を追加することで、どのような効果が得られるかを説明する。図２（ａ）は、第２の従来例に係るＭＯＳセンサのカラムＡ／Ｄ変換回路における動作波形を示す図であり、（ｂ）は、本実施形態のＭＯＳセンサのＡ／Ｄ変換回路における動作波形を示す図である。なお、各列の比較器１０７、１１０７ではそれぞれの列の画素信号を同時に比較するため、図２（ａ）、（ｂ）では参考のため、比較器出力信号が反転した特定の列のカラムカウンタやラッチが保持する値をそのまま実線で示し、反転していない列での値の変化を破線で示す。
Next, the effect obtained by adding the
以下の説明では、カラムカウンタ２０８のビット幅をｋビットとし、計数値をＣｏｕｎｔ［ｋ−１：０］とし、ラッチ３０８が保持、出力する値をＬａｔｃｈ［０］と表記する。また、図２（ｂ）には、クロック信号１２１、および比較器出力信号１２３の波形も記載している。カラムカウンタ２０８としては、例えばクロック信号１２１の立下りエッジで値が変化する構成を仮定する。また、比較器出力信号１２３について、画素信号とアナログランプ電圧１２２との大小関係が反転する前の信号はＨ、反転後の信号はＬとする。
In the following description, the bit width of the
図２（ａ）に示すように、第２の従来例に係るＭＯＳセンサでは、比較器出力信号が反転した時点以降のカラムカウンタの計数値がＡ／Ｄ変換結果のデジタル値を表しており、Ｃｏｕｎｔ［３：０］が二進数で「１０１０」という結果を得ていることが分かる（図２（ａ）に付した○印部分参照）。なお、下から５ｂｉｔ（ｂｉｔ４）以上の上位ビットは表記を省略している。 As shown in FIG. 2A, in the MOS sensor according to the second conventional example, the count value of the column counter after the time when the comparator output signal is inverted represents the digital value of the A / D conversion result, It can be seen that Count [3: 0] has a binary result of “1010” (see the circled portion attached to FIG. 2A). Note that the upper bits of 5 bits (bit 4) or more from the bottom are not shown.
一方、図２（ｂ）に示すように、本実施形態のＭＯＳセンサでも、比較器出力信号１２３が反転した時点以降のカラムカウンタ２０８の計数値およびラッチ３０８の出力値（保持値）がＡ／Ｄ変換結果のデジタル値を表す。ただし、従来のＭＯＳセンサと異なり、同じ値のＣｏｕｎｔ［３：０］に加えて、Ｌａｔｃｈ［０］＝１を得ており、同じ周波数、同じ時間で比べた場合、本実施形態のＭＯＳセンサでは、クロック周波数を上げずに下位ビット側の精度を向上できていることが分かる。最下位ビットは上位ビットに比べて値の変動が激しいが、本実施形態のＭＯＳセンサでは、下位ビットの精度を向上できるので、画素数やフレームレートを増加させてもＡ／Ｄ変換動作に不具合が生じず、画質の劣化を抑えることができる。なお、最下位ビットをラッチ３０８の出力だけで表現させる場合、カラムカウンタに供給される信号の最大周波数を第２の従来例のＭＯＳセンサにおける最大周波数の半分にしつつ、Ａ／Ｄ変換のビット幅を増やすことができる。
On the other hand, as shown in FIG. 2B, also in the MOS sensor of this embodiment, the count value of the
そもそも、従来のカラムカウンタ方式でＡ／Ｄ変換結果として得ることができるデータの最大周波数は、カラムカウンタに供給されるクロック信号の周波数の半分にしかならない。しかしながら、本実施形態のＭＯＳセンサによれば、クロック信号をそのままデータとして扱い、ラッチ３０８に供給することで、Ａ／Ｄ変換に要する時間を増やすことなく分解能の向上を図ることができる。
In the first place, the maximum frequency of data that can be obtained as an A / D conversion result by the conventional column counter method is only half the frequency of the clock signal supplied to the column counter. However, according to the MOS sensor of this embodiment, the clock signal is handled as data as it is and supplied to the
ここで、仮に、カラムカウンタ２０８の計数値がクロック信号１２１の立ち上がりエッジで変化する場合について検討する。
Here, let us consider a case where the count value of the column counter 208 changes at the rising edge of the
図３（ａ）は、第２の従来例に係るＭＯＳセンサのカラムＡ／Ｄ変換回路における動作波形を示す図であり、（ｂ）は、本実施形態のＭＯＳセンサのカラムＡ／Ｄ変換回路における動作波形を示す図である。 FIG. 3A is a diagram showing operation waveforms in the column A / D conversion circuit of the MOS sensor according to the second conventional example, and FIG. 3B is a column A / D conversion circuit of the MOS sensor of this embodiment. It is a figure which shows the operation | movement waveform in.
第２の従来例に係るＭＯＳセンサでは、図３（ａ）と図２（ａ）との比較から分かるように、クロック信号の立ち上がりエッジで計数値が変化する場合と立ち下がりエッジで計数値が変化する場合とでは、クロック信号が反転するだけでＡ／Ｄ変換結果への影響はない。 In the MOS sensor according to the second conventional example, as can be seen from the comparison between FIG. 3A and FIG. 2A, the count value changes at the rising edge and the falling edge of the clock signal. In the case of changing, only the clock signal is inverted, and there is no influence on the A / D conversion result.
これに対し、本実施形態のＭＯＳセンサでは、図３（ｂ）と図２（ｂ）との比較から分かるように、クロック信号の立ち上がりエッジで計数値が変化する場合と立ち下がりエッジで計数値が変化する場合とでは、クロック信号が反転するだけでなく、Ｌａｔｃｈ［０］のデータも反転する。このため、カラムカウンタ２０８がクロック信号１２１の立ち上がりエッジで変化する場合には、Ａ／Ｄ変換結果の最下位ビットの１／０が、先の場合と逆になることがわかる。従って、この場合、図４に示すように、本実施形態のＭＯＳセンサの構成に変更を加えればよい。
On the other hand, in the MOS sensor of this embodiment, as can be seen from the comparison between FIG. 3B and FIG. 2B, the count value changes at the rising edge of the clock signal and the count value at the falling edge. Is changed, not only the clock signal is inverted, but also the data of Latch [0] is inverted. Therefore, when the column counter 208 changes at the rising edge of the
図４は、本実施形態のＭＯＳセンサの変形例を示す図である。本変形例のＭＯＳセンサは、破線で示したインバータ１１９をいずれか一方の箇所に挿入する以外は、図１に示す本実施形態のＭＯＳセンサと同じ構成である。
FIG. 4 is a diagram showing a modification of the MOS sensor of this embodiment. The MOS sensor of the present modification has the same configuration as the MOS sensor of the present embodiment shown in FIG. 1 except that the
図４に示すように、最下位ビットを示す値が反転するのを防ぐためには、インバータ１１９をクロック生成回路１２０とラッチ３０８との間に設ければよい。これにより、クロック信号１２１を反転させた信号（反転クロック信号１４１）がラッチ３０８に入力されるので、最下位ビットの反転は解消できる。
As shown in FIG. 4, an
あるいは、インバータ１１９をラッチ３０８からの信号読み出し経路である出力信号バス１２７上に挿入しても最下位ビットの反転は解消できる。これにより、カラムカウンタ２０８に供給するクロック信号とラッチに供給するクロック信号とを共用できるので、ラッチにクロック信号を供給するための信号線の本数を減らすことができる。また、いずれの場合も全ての列に対してインバータを１つ追加するだけであるので、面積の増加も小さく、製造も容易である。
Alternatively, even if the
なお、図１に示すすべての構成は同一の半導体基板上に形成することが可能であるため、Ａ／Ｄ変換を固体撮像装置の外部で行うＣＣＤセンサに比べて部品点数を減らし、撮像装置（カメラセットなど）のサイズを小さくすることができる。 Since all the structures shown in FIG. 1 can be formed on the same semiconductor substrate, the number of components is reduced compared to a CCD sensor that performs A / D conversion outside the solid-state imaging device, and the imaging device ( The size of the camera set etc. can be reduced.
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＭＯＳセンサの構成を示す図である。同図において、図１に示す第１の実施形態のＭＯＳセンサと同じ機能、構成を有する回路・部材については説明を省略あるいは簡略化する。
(Second Embodiment)
FIG. 5 is a diagram showing a configuration of a MOS sensor according to the second embodiment of the present invention. In the figure, the description of the circuits and members having the same functions and configurations as those of the MOS sensor of the first embodiment shown in FIG. 1 is omitted or simplified.
図５に示すように、本実施形態のＭＯＳセンサは、画素アレー１０２から比較器１０７への接続は第１の実施形態のＭＯＳセンサと同じである。ただし、各カラムＡ／Ｄ変換回路１０６は、比較器１０７およびカラムカウンタ２０８に加え、２ｍ−１ビット・ラッチ４０８を有している点で第１の実施形態のカラムＡ／Ｄ変換回路と異なっている。カラムＡ／Ｄ変換回路１０６は、図５に示す例では列ごとに設けられている。
As shown in FIG. 5, the MOS sensor of this embodiment has the same connection from the
また、本実施形態のＭＯＳセンサは、クロック信号１２１を受けるπ／２ｍ−１位相シフトコード生成回路１１２と、２ｍ−１ビット・ラッチ４０８からの出力信号を伝達する出力信号バス１２８上に設けられた位相シフトコード／バイナリ変換器１１３とをさらに備えている。π／２ｍ−１位相シフトコード生成回路１１２は、位相がπ／２ｍ−１ずつずれたｍ個のクロック信号（ラッチ用クロック信号）を出力する。
In addition, the MOS sensor of the present embodiment has a π / 2 m−1 phase shift
クロック生成回路１２０はクロック信号１２１をバイナリカウンタ１０４に加えて、カラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８、および２ｍ−１ビット・ラッチ４０８にも供給する。
The
バイナリカウンタ１０４から出力されるバイナリ値はＤＡＣ１０５に入力され、ＤＡＣ１０５は、入力されたバイナリ値に従ってアナログランプ電圧（三角波）１２２を生成する。このアナログランプ電圧１２２は参照電位として比較器１０７の入力部に入力される。比較器１０７のもう一方の入力部には、画素１０１から読み出し信号線１０３を介して読み出された画素信号が入力される。比較器１０７からの出力はカラムカウンタ２０８と２ｍ−１ビット・ラッチ４０８とに入力される。
The binary value output from the
以上のように、本実施形態のＭＯＳセンサの特徴は、位相シフトコードに変換された値が入力される２ｍ−１ビット・ラッチ４０８と、２ｍ−１ビット・ラッチ４０８からの出力信号をバイナリ値に戻す位相シフトコード／バイナリ変換器１１３とを備えていることにある。なお、本明細書において、「位相シフトコード」とは、値が１増減する場合にビットが１つだけ変化する二進数であって、値が増えるに従って下位ビットから上位ビットへとビットが１つずつ順次変化していくコードのことを意味する。すなわち、ビット幅をＰとするときの位相シフトコードでは、「全ビットゼロ」→「最下位ビットのみ１」→「下位２ビットのみが１１」、・・・と順次１が増え、全ビットが１になると、今度は最下位ビットのみ０、下位２ビットが００、と順次０が増え、全ビットがゼロで元に戻る。よって、位相シフトコードでは、計２Ｐ通りの区別ができる。例えば、Ｐ＝４の場合の位相シフトコード表現は以下の通りである。
As described above, characteristics of the MOS sensor of this embodiment includes a 2 m-1
０：００００
１：０００１
２：００１１
３：０１１１
４：１１１１
５：１１１０
６：１１００
７：１０００
８：００００
図６は、第２の実施形態に係るＭＯＳセンサにおいて、Ａ／Ｄ変換値の下位４ビット分を位相シフトコードに置き換えた場合の波形図である。同図から分かるように、π／２ｍ−１位相シフトコード生成回路１１２は、クロック信号１２１と同一の周波数を持ち、π／２ｍ−１ずつ位相がずれた信号を２ｍ−１ビット・ラッチ４０８にそれぞれ供給する。図６では、下位４ビットをシフトコードで表現する例を示している。この場合、２ｍ−１ビット・ラッチ４０８は少なくとも２４−１＝８個のラッチで構成されていることになる。
0: 0000
1: 0001
2: 0011
3: 0111
4: 1111
5: 1110
6: 1100
7: 1000
8: 0000
FIG. 6 is a waveform diagram when the lower 4 bits of the A / D conversion value are replaced with the phase shift code in the MOS sensor according to the second embodiment. As can be seen from the figure, the π / 2 m−1 phase shift
次に、本実施形態に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。 Next, the A / D conversion operation of the MOS sensor according to this embodiment will be described.
まず、前もってカラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８、バイナリカウンタ１０４、およびπ／２ｍ−１位相シフトコード生成回路１１２を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧１２２の初期値を比較器１０７の一方の入力部に供給しておく。次いで、選択した行の画素１０１から画素信号を読み出し、比較器１０７の他方の入力部に当該画素信号を供給する。この状態で、クロック生成回路１２０からのクロック信号１２１の入力を開始することで、バイナリカウンタ１０４がその初期値からカウントを開始する。すると、ＤＡＣ１０５もバイナリカウンタ１０４の計数値に従ってアナログランプ電圧１２２の生成を初期値から開始する。また、クロック信号（カウンタ用クロック信号）１２１の供給開始とともに、カラムＡ／Ｄ変換回路１０６内のカラムカウンタ２０８も、クロック信号１２１の計数を開始する。これと同時に、π／２ｍ−１位相シフトコード生成回路１１２も位相シフトコードの生成を開始する。
First, the
その後、ある列の比較器１０７への２つの入力信号の大小関係が入れ替わると、その比較器１０７の比較器出力信号１２３が反転する。すると、当該列のカラムカウンタ２０８へのクロック信号１２１がマスクされ、これと同時にカラムカウンタ２０８の計数が止まり、カラムカウンタ２０８にその計数値が保持される。これと同じく、比較器出力信号１２３の反転により、２ｍ−１ビット・ラッチ４０８は、カラムカウンタ２０８の計数停止と同じタイミングで位相シフトコード１２５をデータとして保持する。アナログランプ電圧１２２とカラムカウンタ２０８およびπ／２ｍ−１位相シフトコード生成回路１１２などの計数値はクロック信号１２１により互いに同期しているので、以上の動作により、画素１０１からの読み出し信号（アナログ信号）がカラムカウンタ２０８および２ｍ−１ビット・ラッチ４０８に保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。
Thereafter, when the magnitude relationship between the two input signals to the
図６に示すように、位相シフトコードに置き換えられたビットを除く上位ビットはカラムカウンタ２０８で計数するが、このカラムカウンタ２０８は、π／２ｍ−１位相シフトコード生成回路１１２の出力信号と同じ周波数のクロック信号で駆動すればよいことが分かる。従って、本実施形態のＭＯＳセンサによれば、下位２ｍ−１ビットをシフトコードに置き換えてカラムＡ／Ｄ変換回路１０６内のラッチに保持させることで、Ａ／Ｄ変換のビット幅を従来のＭＯＳセンサと同一にした場合にはクロック周波数を１／２ｍ−１（図６の例では１／１６）にすることができる。これとは逆に、従来のＭＯＳセンサと同一のクロック周波数を適用した場合には、ビット精度を２ｍ−１（図６の例では４ビット）も上げることができる。
As shown in FIG. 6, the higher-order bits excluding the bits replaced with the phase shift code are counted by the
これは、例えば、従来のＭＯＳセンサでは８００ＭＨｚのクロック周波数が必要だったところ、本実施形態のＭＯＳセンサでは５０ＭＨｚでよくなるということであり、アレー状に並ぶカラムカウンタ２０８での信号波形なまりによる不具合が大幅に緩和されるだけでなく、クロック生成回路１２０に周波数逓倍機能を持たせない構成が可能になる。また、アレイ状に配置され、各列のＡ／Ｄ変換値を記憶するデジタルメモリ１０８を設ける場合にも、信号波形のなまりによる不具合の発生を抑えることができる。なお、本実施形態の例では、５０ＭＨｚのクロック信号の位相を２２．５度ずつずらした信号を生成する必要があるが、このためにはＤＬＬ（Delay Locked Loop）回路を搭載すればよい。
This is because, for example, a clock frequency of 800 MHz is necessary for the conventional MOS sensor, but 50 MHz is sufficient for the MOS sensor of this embodiment, and there is a problem due to rounding of the signal waveform in the
また、位相シフトコードでは、値が１変化した場合に常に１ビットしか変化しないので、カラムＡ／Ｄ変換回路１０６からの出力電圧の変化を均一にすることができる上、信号の読み取り誤差を小さくすることができる。また、バイナリコードを用いる場合に比べ、消費電力の低減を図ることも可能である。
In addition, since the phase shift code always changes only 1 bit when the value changes by 1, the change in the output voltage from the column A /
また、本実施形態のＭＯＳセンサでは、Ａ／Ｄ変換値を位相シフトコード／バイナリ変換器１１３を用いてシフトコード表現からバイナリコード表現に戻している。これにより、出力バッファ１０９に入力される信号の本数を減らすことができるので、特に、位相シフトコードで表現するビット数が多い場合には回路面積の縮小等の効果が得られる。また、シフトコードのままでＭＯＳセンサの外部に出力した場合に比べて、ＤＳＰ等での演算処理を容易にすることができる。
In the MOS sensor of this embodiment, the A / D conversion value is returned from the shift code representation to the binary code representation using the phase shift code /
このように、本実施形態のＭＯＳセンサによれば、画質向上のために変換ビット幅や画素数を増やす場合、高速化のためにフレームレートを上げる場合にカウンタ用クロック信号の波形なまり等による不具合の発生を抑えることが可能となる。 As described above, according to the MOS sensor of the present embodiment, when the conversion bit width and the number of pixels are increased for improving the image quality, and when the frame rate is increased for increasing the speed, the trouble due to the waveform rounding of the counter clock signal is caused. Can be suppressed.
なお、π／２ｍ−１位相シフトコード生成回路１１２に代えてグレイコードを出力するグレイコード生成回路を設け、カラムＡ／Ｄ変換回路１０６内に設けられたラッチにグレイコードで下位ビットを表現する場合でも、従来のＭＯＳセンサに比べてクロック周波数を低減したり、Ａ／Ｄ変換のビット精度を向上させたりすることが可能となる。
A gray code generation circuit that outputs a gray code is provided in place of the π / 2 m-1 phase shift
（第３の実施形態）
図７は、本発明の第３の実施形態に係るＭＯＳセンサの構成を示す図である。
(Third embodiment)
FIG. 7 is a diagram showing a configuration of a MOS sensor according to the third embodiment of the present invention.
同図に示すように、本実施形態のＭＯＳセンサは、画素アレー１０２から比較器への接続は第１の実施形態のＭＯＳセンサと同じである。ただし、本実施形態のＭＯＳセンサは、画素１０１の列毎に設けられたカラムＡ／Ｄ変換回路１０６内にＵｐ／Ｄｏｗｎカウンタ（以後、Ｕ／Ｄカウンタと略す）２１８を有していることを特徴とする。また、本実施形態のＭＯＳセンサはシーケンサ３３８を備えている。
As shown in the figure, the MOS sensor of this embodiment has the same connection from the
各カラムＡ／Ｄ変換回路１０６は、比較器１０７と、上述のＵ／Ｄカウンタ２１８と、Ｕｐカウント用ラッチ（以後、Ｕ用ラッチと略す）３１８と、Ｄｏｗｎカウント用ラッチ（以後、Ｄ用ラッチと略す）３２８とを有している。
Each column A /
クロック生成回路１２０は、クロック信号１２１をバイナリカウンタ１０４に加えて、各列のＵ／Ｄカウンタ２１８、Ｕ用ラッチ３１８およびＤ用ラッチ３２８にも供給する。バイナリカウンタ１０４から出力されるバイナリ値はＤＡＣ１０５に入力され、ＤＡＣ１０５は、入力されたバイナリ値に従ってアナログランプ電圧（三角波）１２２を生成する。このアナログランプ電圧は参照電位として比較器１０７の入力部に入力される。比較器１０７のもう一方の入力には、画素１０１から読み出し信号線１０３を介して読み出された画素信号が入力される。そして、比較器出力信号１２３はＵ／Ｄカウンタ２１８、Ｕ用ラッチ３１８、およびＤ用ラッチ３２８に入力される。
The
次に、本実施形態に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。 Next, the A / D conversion operation of the MOS sensor according to this embodiment will be described.
シーケンサ３３８は、ＭＯＳセンサ（あるいは撮像装置）の動作モードの切り替えを担っている。ここでは、シーケンサ３３８は、Ｕ／Ｄカウンタ２１８のカウント方向を制御するためのカウントモード切替信号１３０と、Ｕｐカウント時とＤｏｗｎカウント時で使用するラッチを切り替えるためのＵｐ用ラッチ選択信号１３１と、Ｄｏｗｎ用ラッチ選択信号１３２とを制御する。
The sequencer 338 is responsible for switching the operation mode of the MOS sensor (or imaging device). Here, the sequencer 338 includes a count
まず、前もってカラムＡ／Ｄ変換回路１０６内のＵ／Ｄカウンタ２１８、およびバイナリカウンタ１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１０５からアナログランプ電圧１２２の初期値を比較器１０７の一方の入力部に供給しておく。また、先にＤｏｗｎカウントを行うとして、Ｄｏｗｎ用ラッチ選択信号１３２でＤ用ラッチ３２８をアクティブ化し、カウントモード切替信号１３０でＵ／Ｄカウンタ２１８をダウンモード（Ｄモード）にしておく。次に、選択した行の画素１０１から当該画素１０１のリセットレベルを読み出し、これを比較器１０７の他方の入力部に供給する。それから、クロック生成回路１２０で生成されたクロック信号１２１の入力を開始することで、バイナリカウンタ１０４がその初期値からカウントを開始する。ＤＡＣ１０５は、バイナリカウンタ１０４の計数値に従って、アナログランプ電圧１２２の生成を初期値から開始する。ここで、バイナリカウンタ１０４の計数方向はダウンカウント時とアップカウント時で常に同じである。また、クロック信号１２１の供給開始とともに、カラムＡ／Ｄ変換回路１０６内のＵ／Ｄカウンタ２１８も、入力されるクロック信号１２１のダウンカウントを開始する。
First, the U /
その後、ある列の比較器１０７への２つの入力信号の大小関係が入れ替わると、その比較器１０７の比較器出力信号１２３が反転し、その列のＵ／Ｄカウンタ２１８へのクロック信号１２１がマスクされ、これと同時にＵ／Ｄカウンタ２１８の計数が止まり、Ｕ／Ｄカウンタ２１８にその計数値が保持される。これと同じく、比較器出力信号１２３の反転により、Ｄ用ラッチ３２８は、Ｕ／Ｄカウンタ２１８の計数停止と同じタイミングでクロック信号１２１をデータとして保持する。アナログランプ電圧１２２とＵ／Ｄカウンタ２１８の計数値、およびＤ用ラッチ３２８の値はクロック信号１２１により同期しているので、ここまでの動作により、画素１０１のリセットレベル（アナログ信号）がＵ／Ｄカウンタ２１８やＤ用ラッチ３２８に保持された値（デジタル信号）にＡ／Ｄ変換されたことになる。
Thereafter, when the magnitude relationship between the two input signals to the
次に、以下の手順でアップカウントを行う。 Next, up-counting is performed according to the following procedure.
まず、Ｕｐ用ラッチ選択信号１３１でＵ用ラッチ３１８をアクティブ化し、カウントモード切替信号１３０でＵ／Ｄカウンタ２１８をアップモード（Ｕモード）にしておく。このとき、Ｕ／Ｄカウンタ２１８はＤモードで保持した値をそのまま保持している。次に、選択した行の画素１０１から画素信号を読み出し、これを比較器１０７の他方の入力部に供給する。それから、クロック生成回路１２０で生成されたクロック信号１２１の入力を開始することで、バイナリカウンタ１０４がその初期値からカウントを開始する。ＤＡＣ１０５は、バイナリカウンタ１０４の計数値に従って、アナログランプ電圧１２２の生成を初期値から開始する。また、クロック信号１２１の供給開始とともに、カラムＡ／Ｄ変換回路１０６内のＵ／Ｄカウンタ２１８も、入力されるクロック信号１２１のアップカウントを、その保持した値から開始する。その後、ある列の比較器１０７への２つの入力信号の大小関係が入れ替わると、その比較器１０７の比較器出力信号１２３が反転し、その列のＵ／Ｄカウンタ２１８へのクロック信号１２１がマスクされ、これと同時にＵ／Ｄカウンタ２１８の計数が止まり、Ｕ／Ｄカウンタ２１８にその計数値が保持される。このとき保持される値は、
（Ｕモードでのアップカウント数）−（Ｄモードでのダウンカウント数）
となっている。
First, the U latch 318 is activated by the Up
(Up count in U mode)-(Down count in D mode)
It has become.
これと同じく、比較器出力信号１２３の反転により、Ｕ用ラッチ３１８は、Ｕ／Ｄカウンタ２１８の計数停止と同じタイミングでクロック信号１２１をデータとして保持する。
Similarly, by the inversion of the
次に、Ｕ／Ｄカウンタ２１８から出力されたｋビットのデータとＵ用ラッチ３１８から出力された１ビットのデータは、出力信号バス１２６、２２７でｋ＋１ビットデータとして束ねられて、減算器１１７に入力される。また、Ｄ用ラッチ３２８から出力されたデータは、出力信号バス１２７、２２８を介して減算器１１７に入力される。次いで、減算器１１７から出力された画像信号は、出力信号バス２３０、出力バッファ１０９を介してＭＯＳセンサの外部へと出力される。このように、アップカウント期間でのＡ／Ｄ変換値とダウンカウント期間でのＡ／Ｄ変換値との差分を求め、この差分に応じた信号を出力することで、Ａ／Ｄ変換が行われる。
Next, the k-bit data output from the U /
以上のように、Ｕ／Ｄカウンタ２１８を用いることで各列の画素からカラムＡ／Ｄ変換回路までのオフセットノイズの影響を除去することができるので、良好な出力画像を得ることができるようになる。
As described above, the use of the U /
本実施形態のように、Ｕ／Ｄカウンタ２１８と１ビット分のラッチを各列のカラムＡ／Ｄ変換回路１０６に設ける場合でも、第１の実施形態のＭＯＳセンサと同様に、ラッチに最下位ビットを表すデータを保持させることでクロック信号１２１の周波数を半減できる。あるいは、クロック信号１２１の周波数を変えない場合には、ラッチを設けない場合に比べてＡ／Ｄ変換の精度を１ビット分向上させることができる。
Even in the case where the U /
また、第１の実施形態のＭＯＳセンサと同様に、本実施形態のＭＯＳセンサにおいても、ラッチに入力する信号をＵ／Ｄカウンタ２１８用のクロック信号と兼用にした場合に、最下位ビットとなるべきラッチのデータの極性が逆になることがありえる。この場合、図９に示すように、インバータ１１９をクロック生成回路１２０とＵ用ラッチ３１８およびＤ用ラッチ３２８との間に設ければよい。あるいは、インバータ１１９を、信号出力バス１２７上に挿入してもよい。あるいは、Ｕ用とＤ用の１ｂｉｔデータ出力の接続関係を入れ替えて、カウンタ出力をＤ用データとして束ねて、減算器の＋側に入力し、Ｕ用データを減算器の−側に入力してもよい。これにより、ラッチにクロック信号を供給するための信号線の本数を減らすことができる。
Similarly to the MOS sensor of the first embodiment, in the MOS sensor of this embodiment, when the signal input to the latch is also used as the clock signal for the U /
なお、詳述はしないが、図８に示すように、カラムＡ／Ｄ変換回路１０６内にそれぞれ２ｍ−１個のＵｐ用ラッチ、Ｄｏｗｎ用ラッチ（Ｕ用２ｍ−１ビット・ラッチ３５８、Ｄ用２ｍ−１ビット・ラッチ３６８）を設け、位相シフトコードを適用する場合も、先に説明した第２の実施形態と同じクロック周波数の低減効果、またはＡ／Ｄ変換精度の向上効果を得ることができる。図８に示す本実施形態の変形例に係るＭＯＳセンサは、図５に示す第２の実施形態のＭＯＳセンサと同様に、π／２ｍ−１位相シフトコード生成回路１１２と、入力されたデータの表現を位相シフトコードからバイナリコードに戻す位相シフトコード／バイナリ変換器１１３を備えている。ただし、位相シフトコード／バイナリ変換器１１３はＵ用ラッチデータを伝達するための出力信号バス２２７上とＤ用ラッチデータを伝達するための出力信号バス２２８上のそれぞれに設けられる。出力信号バス２２７上の位相シフトコード／バイナリ変換器１１３により出力されるバイナリ信号は、出力信号バス３２７を介して減算器１１７に入力される。また、出力信号バス２２８上の位相シフトコード／バイナリ変換器１１３により出力されるバイナリ信号は、出力信号バス３４８を介して減算器１１７に入力される。減算器１１７から出力されたフルビットの画像信号は、出力バッファ１０９からＭＯＳセンサの外部へと出力される。
Although not described in detail, as shown in FIG. 8, 2 m−1 Up latches and Down latches (
以上、位相シフトコードを用いてＡ／Ｄ変換値の下位４ビットまでをラッチ用クロック信号を用いて表現する事例を説明した。画像信号の下位５ビット以上についても同様にラッチ用クロック信号を用いて表現することは可能であり、これにより、クロック用周波数を大きく低減することが可能である。ただし、ラッチ用クロック信号を供給するための配線本数が１ビット増えるごとに倍増するため、レイアウト面積の増加とクロック周波数の低減効果とのトレードオフを考慮して、用途に応じて最適なビット数を選択することが好ましい。 As described above, the case has been described in which the phase shift code is used to express the lower 4 bits of the A / D conversion value using the latch clock signal. Similarly, the lower 5 bits or more of the image signal can be expressed using the latch clock signal, and the clock frequency can be greatly reduced. However, since the number of wirings for supplying the latch clock signal is doubled every 1 bit, the optimum number of bits according to the application is considered in consideration of the trade-off between the increase in layout area and the effect of reducing the clock frequency. Is preferably selected.
なお、各実施形態のカラムＡ／Ｄ変換回路１０６において、デジタルメモリやカウンタに付随させるラッチなど、いずれもＡ／Ｄ変換のためのメモリないしラッチに説明を限定しているが、カラム型Ａ／Ｄ変換は１水平走査期間（１Ｈ）という限られた時間に読み出しとＡ／Ｄ変換を並列で行うことが多い。すなわち、１ライン前にＡ／Ｄ変換したデータのチップ外部への読出しと現在のラインのＡ／Ｄ変換との並列動作を行うことが多い。この場合、カラムＡ／Ｄ変換回路１０６内に、下位ビットのデータを保持するラッチからの出力とカラムカウンタ（あるいはＵ／Ｄカウンタ）からの出力とを受け、Ａ／Ｄ変換値を保持できる出力用のメモリをさらに設けてもよい。
In the column A /
図１０は、第１の実施形態に係るＭＯＳセンサのカラムＡ／Ｄ変換回路１０６内に出力用メモリを設けた場合のＭＯＳセンサを示す図である。この出力用メモリ２５０は、カラムカウンタ２０８に保持される上位ｋビットのデータをコピーするためのｋ個の出力用ラッチと、２ｍ−１個のラッチに保持される下位ｍビットのデータをコピーするための２ｍ−１個（図１０の例では１個）の出力用ラッチとで構成される。なお、Ａ／Ｄ変換のビット数をｎビットとすると、ｎ＝ｋ＋ｍである。この場合、１行分の画素信号についてのＡ／Ｄ変換の終了時にそれぞれｒ個（ただし、ｒ＝ｋ＋２ｍ−１）の出力用ラッチに保持された各列のＡ／Ｄ変換値を、制御線７５０を駆動する列走査手段（制御部）によって順次出力用データバスに読み出す。この読み出し動作とともに、次の行の画素のＡ／Ｄ変換を行う。この処理を順次行うことにより、Ａ／Ｄ変換された１画面分の画素信号の出力を迅速に行うことができる。
FIG. 10 is a diagram showing a MOS sensor when an output memory is provided in the column A /
また、ここまでの説明では、画素１０１から出力された画像信号の電圧がアナログランプ電圧１２２の電位と等しくなるまではカラムカウンタ２０８あるいはＵ／Ｄカウンタ２１８にカウンタ用クロック信号を供給し、画素１０１から出力された画像信号の電圧がランプ波の電位と等しくなる時点以後の期間、カラムカウンタ２０８あるいはＵ／Ｄカウンタ２１８へのクロック供給をマスクする手段を明示していない。しかし、このマスク手段としては、クロック信号１２１と比較器出力信号１２３とを入力とするＡＮＤゲートを入れるなど、一般的なマスク手法を利用することができる。
In the above description, the counter clock signal is supplied to the
なお、画素１０１からの読出しシーケンスの一部として一般的に行われているアナログＣＤＳ動作について、第１〜第３の実施形態のＭＯＳセンサは説明を分かりやすくするため省略した。しかし、各実施形態のＭＯＳセンサにおいて、アナログＣＤＳ動作を行ってもよい。この場合、画素を１行ずつ、順次読み出していくシーケンスにおいて、１行分の処理時間（１Ｈ）の間に処理すべき項目が増えるが、本発明のＭＯＳセンサを用いればＡ／Ｄ変換の高速化を図ることができるので、不具合なくＣＤＳ動作を行うことができる。
It should be noted that the MOS sensor of the first to third embodiments is omitted for easy understanding of the analog CDS operation generally performed as a part of the reading sequence from the
また、以上では、ＤＡＣ１０５でアナログランプ電圧１２２を生成するためにカウンタ値を使う方法を説明したが、ＤＡＣ１０５は、カウンタ値を使わずに、リセット信号で初期化され、クロック信号の入力により自走する方式のＤ／Ａ変換回路であってもよい。
In the above, the method of using the counter value to generate the
さらに、ＲＣ時定数による放電によりアナログランプ波を発生する方式等を本発明のＡ／Ｄ変換方法に適用した場合、クロック信号の入力が不要となり、Ｄ／Ａ変換回路１０５内に設けられた容量の電位の初期化をリセット信号により行うだけでＡ／Ｄ変換を行うことができる。
Further, when a method of generating an analog ramp wave by discharging with an RC time constant is applied to the A / D conversion method of the present invention, it is not necessary to input a clock signal, and the capacitance provided in the D /
また、位相シフトコードをそのまま出力すると出力バッファ１０９に入力される信号の本数が多くなるため、図５、図８などでは位相シフトコードで表現されたデータをバイナリコードに変換して出力することを前提に説明したが、位相シフトコードを適用するビット数が少ない場合、バイナリコードのみを用いる場合と比べても信号線の増加は少なくて済むので、位相シフトコードのデータをそのまま外部へ出力してもよい。
Further, if the phase shift code is output as it is, the number of signals input to the
また、以上の説明では、位相シフトコードの生成回路とシフトコードからバイナリコードへの変換回路とを備えた構成を示したが、ＭＯＳセンサは、バイナリコードからグレイコードへの変換回路と、グレイコードからバイナリコードへの変換回路を備えた構成であってもよい。あるいは、バイナリコードからグレイコードへの変換回路のみを備え、グレイコードで画像信号を出力する方式であっても本発明のクロック周波数の低減効果やビット精度の向上効果は失われない。 In the above description, the configuration including the phase shift code generation circuit and the shift code-to-binary code conversion circuit has been described. However, the MOS sensor includes a binary code-to-grey code conversion circuit, a gray code, and the like. A configuration including a conversion circuit from a binary code to a binary code may be used. Alternatively, even in a system that includes only a binary code to gray code conversion circuit and outputs an image signal in gray code, the clock frequency reduction effect and bit accuracy improvement effect of the present invention are not lost.
また、いずれの実施形態においても、比較器１０７として２入力タイプのものを示したが、いわゆるチョッパー型の比較器を用いても本発明の効果を得ることができる。
In any of the embodiments, the two-input type comparator is shown as the
また、読み出し信号線１０３による画素と比較器１０７との接続関係は、分かりやすさを優先して単純な接続として説明したが、比較器１０７の入力側にアナログ信号増幅機能やＣＤＳ機能を有する回路を搭載するような構成であっても本発明の効果は失われない。
Further, the connection relationship between the pixel and the
また、出力バッファ１０９から出力された画像信号を処理するための画像処理回路（ＤＳＰ回路）は画素アレー１０２と同一基板上に形成されていてもよいし、異なる基板上に形成されていてもよい。
The image processing circuit (DSP circuit) for processing the image signal output from the
また、図８、図９に示すシーケンサ３３８は、第１および第２の実施形態に係るＭＯＳセンサに設けられていてもよい。 Further, the sequencer 338 shown in FIGS. 8 and 9 may be provided in the MOS sensor according to the first and second embodiments.
（その他の実施形態）
以下に、図５および図８に示すＭＯＳセンサにおいて、π／２ｍ−１位相シフトコード生成回路１１２の具体構成について説明する。
(Other embodiments)
The specific configuration of the π / 2 m−1 phase shift
−位相シフトコード生成回路の第１の構成例−
図１１（ａ）、図１２（ａ）は、ジョンソンカウンタを用いた第１の構成例に係る位相シフトコード生成回路を示す回路図であり、図１１（ｂ）、図１２（ｂ）は、それぞれ第１の構成例に係る位相シフトコード生成回路における信号波形を示す図である。図１１（ａ）はビット数２ｍ−１が２の場合であり、図１２（ａ）は、ビット数２ｍ−１が４の場合である。ここで、ｍはバイナリを用いた場合のビット数を意味する。
-First configuration example of phase shift code generation circuit-
FIGS. 11A and 12A are circuit diagrams showing a phase shift code generation circuit according to a first configuration example using a Johnson counter. FIGS. 11B and 12B are It is a figure which shows the signal waveform in the phase shift code generation circuit which concerns on a 1st structural example, respectively. FIG. 11A shows the case where the number of
図１１（ａ）に示す位相シフトコード生成回路は、それぞれクロック信号ＣＬＫ（ラッチ用クロック信号）を受けるＤ型フリップフロップ９０１ａ、９０１ｂと、Ｊ〔０〕を出力するインバータ９０２ａと、Ｊ〔１〕を出力するインバータ９０２ｂとを有している。第１段のＤ型フリップフロップ９０１ａの出力は第２段のＤ型フリップフロップ９０１ｂに入力され、このＤ型フリップフロップ９０１ｂの反転出力はＤ型フリップフロップ９０１ａに入力されている。すなわち、Ｄ型フリップフロップ９０１ａ、９０１ｂは全体としてループを構成している。また、Ｄ型フリップフロップ９０１ａの反転出力はインバータ９０２ａに入力され、Ｄ型フリップフロップ９０１ｂの反転出力はインバータ９０２ｂに入力される。
The phase shift code generation circuit shown in FIG. 11A includes D-type flip-flops 901a and 901b that receive a clock signal CLK (latch clock signal), an
以上の構成により、図１１（ｂ）に示すように、初期値オールゼロの状態からＣＬＫの周期分だけ位相が異なる位相シフトコードＪ［１：０］を生成できる。 With the above configuration, as shown in FIG. 11B, a phase shift code J [1: 0] having a phase different from the initial value all zero state by the period of CLK can be generated.
また、図１２（ａ）に示すように、４段のＤ型フリップフロップ９０１ａ、９０１ｂ、９０１ｃ、９０１ｄを通常のシフトレジスタと同様に直列に接続するとともに、最終段のＤ型フリップフロップ９０１ｄの反転出力を第１段のＤ型フリップフロップ９０１ａに入力することで、インバータ９０２ａ、９０２ｂ、９０２ｃ、９０２ｄからそれぞれＣＬＫの周期分だけ位相がずれたＪ〔０〕、Ｊ〔１〕、Ｊ〔２〕、Ｊ〔３〕を出力できる。すなわち、図１２（ａ）に示す構成によれば、図１２（ｂ）に示すように、初期値オールゼロの状態からＣＬＫの周期分だけ位相が異なる位相シフトコードＪ［３：０］を生成できる。
In addition, as shown in FIG. 12A, four stages of D-type flip-flops 901a, 901b, 901c, and 901d are connected in series like a normal shift register, and the D-stage flip-
なお、第１の構成例に係るジョンソンカウンタの場合、これを駆動するために周波数の高いクロック信号（図１１、図１２におけるＣＬＫ、図５におけるクロック信号１２１）の入力が必要である。しかし、位相シフトコード生成回路は全列のカラムＡ／Ｄ変換回路に対して１つ設けられていればよいため、位相シフトコード生成回路に高い周波数のクロック信号が供給されても、クロック信号のなまりが発生する等の不具合は起こらない。そのため、第１の構成例によれば、波形なまりなどの不具合を発生させることなく位相シフトコードを生成することが可能である。
In the case of the Johnson counter according to the first configuration example, it is necessary to input a high-frequency clock signal (CLK in FIGS. 11 and 12 and
図１２（ａ）に示す位相シフトコード生成回路はビット数が２ｍ−１＝４の場合であり、これを第３の実施形態として説明したＭＯＳセンサに搭載する場合、バイナリのみを用いてＡ／Ｄ変換する場合に比べて、信号の最大周波数を８分の１にすることができ、グレイコードのみの場合に比べて、４分の１の周波数にまで周波数を抑制することができる。あるいは、グレイコードのみを用いるＡ／Ｄ変換回路と同じ周波数のクロック信号を用いる場合、バイナリのみの場合に比べて３ビットの精度向上、グレイコードのみの場合に比べて２ビットの精度向上が可能である。 The phase shift code generation circuit shown in FIG. 12A is a case where the number of bits is 2 m−1 = 4, and when this is mounted on the MOS sensor described as the third embodiment, only binary is used. Compared to the case of / D conversion, the maximum frequency of the signal can be reduced to 1/8, and the frequency can be suppressed to a quarter of the frequency compared to the case of only the gray code. Or, when using a clock signal with the same frequency as the A / D converter circuit using only the Gray code, it is possible to improve the accuracy of 3 bits compared to the binary only, and improve the accuracy of 2 bits compared to the gray code only. It is.
なお、ビット数が２、４の場合の位相シフトコード生成回路の構成をそれぞれ説明したが、ビット数分のＤ型フリップフロップを直列に接続し、最終段のＤ型フリップフロップの反転出力を第１段のＤ型フリップフロップに入力することで、任意のビット幅に対応した位相シフトコード生成回路を構成することができる。 Although the configuration of the phase shift code generation circuit when the number of bits is 2 or 4 has been described, D-type flip-flops corresponding to the number of bits are connected in series, and the inverted output of the D-type flip-flop at the final stage is By inputting the signal to one stage of the D-type flip-flop, a phase shift code generation circuit corresponding to an arbitrary bit width can be configured.
−位相シフトコード生成回路の第２の構成例−
周波数が非常に高くなってきた場合、クロック信号を分配する際の波形なまりの問題以前に、素子性能の限界などから高速クロックの生成が困難になってくる。これに対して、遅延ロックループ回路（以下、ＤＬＬ）を用いることで、入力クロック信号の周波数を位相シフトコード生成回路を生成する位相シフトコードと同じ周波数レベルに入力クロック周波数を抑えることができる。
-Second configuration example of phase shift code generation circuit-
When the frequency becomes very high, it becomes difficult to generate a high-speed clock due to limitations in device performance before the problem of rounding of the waveform when distributing the clock signal. On the other hand, by using a delay lock loop circuit (hereinafter referred to as DLL), the input clock frequency can be suppressed to the same frequency level as the phase shift code for generating the phase shift code generation circuit.
図１３（ａ）〜（ｃ）は、ＤＬＬを用いた第２の構成例に係る位相シフトコード生成回路を示す図である。 FIGS. 13A to 13C are diagrams illustrating a phase shift code generation circuit according to a second configuration example using a DLL.
まず、図１３（ａ）に示す位相シフトコード生成回路の構成例は、位相比較器８０２と、電荷ポンプ回路８０３と、遅延部８０１とを有している。この構成例では、位相比較器８０２に入力されたクロック信号ＲＣＬＫ（ラッチ用クロック信号）を遅延部８０１により遅延し、ＤＣＬＫとして出力する。具体的には、遅延量がちょうど１サイクルになるように、ＲＣＬＫとＤＣＬＫとを位相比較器８０２で比較し、早い／遅いというずれに対してＵＰまたはＤＯＷＮの信号を生成し、電荷ポンプ回路８０３が位相比較器８０２からの信号を受けてこれに応じた電圧信号ＶＣＯＮを生成する。
First, the configuration example of the phase shift code generation circuit illustrated in FIG. 13A includes a
遅延部８０１は、図１３（ｂ）に示すように、インバータ８０４を多段に接続してなるインバーターチェーンに負荷としての容量８０６をＮＭＯＳトランジスタスイッチ（以下、ＭＯＳスイッチと称す）８０５を介して付加した回路である。ＶＣＯＮはこの容量８０６に接続されるＭＯＳスイッチ８０５のゲート電位を制御する。このＶＣＯＮを高くすると、ＭＯＳスイッチ８０５のオン抵抗が小さくなり、容量が負荷として重くなり、遅延が大きくなる。逆にＶＣＯＮの電位を低くするとＭＯＳスイッチ８０５のオン抵抗が大きくなり、容量が負荷として軽くなり、遅延は小さくなる。
As shown in FIG. 13B, the
図１４は、図１３（ａ）、（ｂ）に示すＤＬＬの回路構成を利用し、π／２ｍ−１ずつ位相がずれた信号を出力する位相シフトコード生成回路の構成例を示す図である。 FIG. 14 is a diagram illustrating a configuration example of a phase shift code generation circuit that uses the DLL circuit configuration illustrated in FIGS. 13A and 13B and outputs a signal whose phase is shifted by π / 2 m−1 . is there.
図１４に示すように、元のクロック信号（ＲＣＬＫ）と１６個の遅延段を経た遅延クロック（ＤＣＬＫ）の位相を揃えるＤＬＬの働きにより、遅延段毎に１サイクルの１６分の１ずつ遅延（位相遅延π／８）させたクロック信号ｎ〔１〕、ｎ〔２〕、…、ｎ〔１５〕、ｎ〔１６〕（＝ＤＣＬＫ）を得ることができる。このうち隣接する８つのノードからクロック信号（例えば、ｎ〔１〕〜ｎ〔８〕をクロックバッファ８０７によりバッファされたＤ〔１〕〜Ｄ〔８〕）を取り出すことで、図１４に示す回路は位相シフトコード生成回路として使用可能になっている。なお、ノードｎ〔９〕〜ｎ〔１６〕からクロックを取り出す必要はないが、各遅延段における負荷を均等にしてタイミング精度を上げるために、これらのノードにもバッファを付ける方がより望ましい。 As shown in FIG. 14, a DLL that aligns the phases of the original clock signal (RCLK) and the delayed clock (DCLK) that has passed through 16 delay stages delays by 1/16 of one cycle per delay stage ( It is possible to obtain clock signals n [1], n [2],..., N [15], n [16] (= DCLK) with a phase delay π / 8). A circuit shown in FIG. 14 is obtained by extracting clock signals (for example, D [1] to D [8] in which n [1] to n [8] are buffered by the clock buffer 807) from eight adjacent nodes. Can be used as a phase shift code generation circuit. Although it is not necessary to extract the clock from the nodes n [9] to n [16], it is more desirable to buffer these nodes in order to increase the timing accuracy by equalizing the load in each delay stage.
以上では、特定のビット幅の位相シフトコードを生成する第２の構成例の位相シフトコード生成回路について説明したが、位相シフトコード生成回路中のシフトレジスタ段数、またはＤＬＬの遅延段数を変えることで、ビット幅の異なる位相シフトコードを容易に生成することができる。 The phase shift code generation circuit of the second configuration example for generating the phase shift code having a specific bit width has been described above. However, by changing the number of shift register stages or the number of DLL delay stages in the phase shift code generation circuit. Thus, phase shift codes having different bit widths can be easily generated.
なお、図１４に示す位相シフトコード生成回路はビット幅ｍ＝４の場合であり、これを第３の実施形態として説明したＭＯＳセンサに搭載する場合、信号の最大周波数を、バイナリのみを用いてＡ／Ｄ変換を行う場合に比べて１６分の１、グレイコードのみを用いてＡ／Ｄ変換を行う場合に比べて８分の１にまで抑制することができる。または、同じ周波数の信号を使う場合、バイナリのみの場合に比べて４ビット分の精度向上を実現でき、グレイコードのみの場合に比べて３ビット分の精度向上が可能である。 Note that the phase shift code generation circuit shown in FIG. 14 has a bit width of m = 4, and when this is mounted on the MOS sensor described as the third embodiment, the maximum frequency of the signal is only binary. It can be suppressed to 1/16 compared to the case where A / D conversion is performed, and to 1/8 compared to the case where A / D conversion is performed using only the gray code. Alternatively, when signals having the same frequency are used, an accuracy improvement of 4 bits can be realized as compared with the case of binary only, and an accuracy improvement of 3 bits can be achieved as compared with the case of only Gray code.
本発明のその他の実施形態において、ジョンソンカウンタを用いた位相シフトコード生成回路を搭載することで、ＲＣ負荷が大きいカラムＡ／Ｄ変換回路部などに分配するクロック信号、ないしは計数値信号に、むやみに急峻な立ち上がり・立下り特性を要求する必要がなくなるという効果を有する。 In another embodiment of the present invention, by mounting a phase shift code generation circuit using a Johnson counter, a clock signal distributed to a column A / D conversion circuit unit having a large RC load or a count value signal is inevitably generated. In addition, there is an effect that it is not necessary to request steep rise / fall characteristics.
また、ＤＬＬを用いた位相シフト生成回路を搭載することで、各列のカラムＡ／Ｄ変換回路に分配される（クロック）信号だけでなく、クロック生成回路で生成されるクロック信号に関しても、ＧＨｚ級のクロック信号を生成をしなくてよいという設計上のスペック緩和が可能となる。そのため、撮像素子（固体撮像装置）に必須の高画質プロセスに対して必ずしも相容れない特性を備える高速ＣＭＯＳプロセスを無理に融合する必要がなくなるという効果を有する。また、システムとしても撮像素子の中のノイズ低減や電磁輻射の低減につながるという効果を有する。 In addition, by mounting a phase shift generation circuit using DLL, not only the (clock) signal distributed to the column A / D conversion circuits of each column but also the clock signal generated by the clock generation circuit is GHz. The design specifications can be relaxed so that it is not necessary to generate a class clock signal. Therefore, there is an effect that it is not necessary to forcibly merge a high-speed CMOS process having characteristics that are not necessarily compatible with a high-quality process essential for an imaging element (solid-state imaging device). In addition, the system has an effect of reducing noise in the image sensor and reducing electromagnetic radiation.
また、図１５（ａ）、（ｂ）は、図５、図８に示す２ｍ−１ビット位相シフトコード／バイナリ変換器１１３の構成例を示す図である。図１５（ａ）は、ビット幅ｍ＝２の場合を示し、（ｂ）は、ビット幅ｍ＝３の場合を示す。
FIGS. 15A and 15B are diagrams illustrating a configuration example of the 2 m−1 bit phase shift code /
図１５（ａ）に示すように、ｍ＝２の場合、位相シフトコード／バイナリ変換器に入力された位相シフトコードのＰＳ〔０〕およびＰＳ〔１〕は共に排他的論理和回路９０５に入力され、排他的論理和回路９０５でバイナリのＢＩＮ〔０〕に変換される。また、位相シフトコードの最上位ビットであるＰＳ〔１〕はそのままバイナリの最上位ビットＢＩＮ〔１〕として出力される。
As shown in FIG. 15A, when m = 2, both the phase shift code PS [0] and PS [1] input to the phase shift code / binary converter are input to the exclusive OR
また、図１５（ｂ）に示すように、ｍ＝３の場合、排他的論理和回路９０５が三個設けられ、一段目の排他的論理和回路９０５ａにはＰＳ〔０〕とＰＳ〔２〕が入力され、同じく一段目の排他的論理和回路９０５ｂにはＰＳ〔１〕とＰＳ〔３〕が入力される。排他的論理和回路９０５ａ、９０５ｂの出力は二段目の排他的論理和回路９０５ｃに入力され、排他的論理和回路９０５ｃからはバイナリの最下位ビットＢＩＮ〔０〕が出力される。バイナリのＢＩＮ〔１〕は排他的論理和回路９０５ｂから出力され、バイナリの最上位ビットＢＩＮ〔２〕としては、位相シフトコードの最上位ビットＰＳ〔３〕がそのまま出力される。このように、位相シフトコードからバイナリへの変換は、排他的論理和回路を組み合わせて容易に行うことができる。
Further, as shown in FIG. 15B, when m = 3, three exclusive OR
以上説明したように、本発明の固体撮像装置およびその駆動方法は、光や放射線など種々の物理量分布を検知するための撮像装置に有用である。 As described above, the solid-state imaging device and the driving method thereof according to the present invention are useful for an imaging device for detecting various physical quantity distributions such as light and radiation.
１０１ 画素
１０２ 画素アレー
１０３ 読み出し信号線
１０４ バイナリカウンタ
１０５ ＤＡＣ
１０６ カラムＡ／Ｄ変換回路
１０７ 比較器
１０８ デジタルメモリ
１０９ 出力バッファ
１１２ π／２ｍ−１位相シフトコード生成回路
１１３ 位相シフトコード／バイナリ変換器
１１７ 減算器
１１９ インバータ
１２０ クロック生成回路
１２１ クロック信号
１２２ アナログランプ電圧
１２３ 比較器出力信号
１２５ 位相シフトコード
１２６、１２７、１２８、２２８、３２７、３４８ 出力信号バス
１３０ カウントモード切替信号
１３１ Ｕｐ用ラッチ選択信号
１３２ Ｄｏｗｎ用ラッチ選択信号
１４１ 反転クロック信号
２０８ カラムカウンタ
２１８ Ｕ／Ｄカウンタ
３０８ ラッチ
３１８ Ｕ用ラッチ
３２８ Ｄ用ラッチ
３３８ シーケンサ
３５８ Ｕ用２ｍ−１ビット・ラッチ
３６８ Ｄ用２ｍ−１ビット・ラッチ
４０８ ２ｍ−１ビット・ラッチ
８０１ 遅延部
８０２ 位相比較器
８０３ 電荷ポンプ回路
８０４ インバータ
８０５ ＭＯＳスイッチ
８０６ 容量
８０７ クロックバッファ
９０１ａ、９０１ｂ、９０１ｃ、９０１ｄ Ｄ型フリップフロップ
９０２ａ、９０２ｂ、９０２ｃ、９０２ｄ インバータ
９０５、９０５ａ、９０５ｂ 排他的論理和回路
101 pixels
102 pixel array
103 Read signal line
104 Binary counter
105 DAC
106 Column A / D conversion circuit
107 comparator
108 Digital memory
109 Output buffer
112 π / 2 m−1 phase shift code generation circuit
113 Phase shift code / binary converter
117 Subtractor
119 inverter
120 clock generation circuit
121 clock signal
122 Analog lamp voltage
123 Comparator output signal
125 phase shift code
126, 127, 128, 228, 327, 348 Output signal bus
130 Count mode switching signal
131 Latch selection signal for Up
132 Down latch selection signal
141 Inverted clock signal
208 column counter
218 U / D counter
308 Latch
318 U latch
328 D latch
338 sequencer
358
368
408 2 m−1
802 Phase comparator
803 Charge pump circuit
804 inverter
805 MOS switch
806 capacity
807 clock buffer
901a, 901b, 901c, 901d D-type flip-flop
902a, 902b, 902c, 902d inverter
905, 905a, 905b exclusive OR circuit
Claims (15)
前記感応素子の１列、または複数列ごとに設けられ、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、
各列の前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスと、
前記カラムＡ／Ｄ変換回路にカウンタ用クロック信号とラッチ用クロック信号とを供給するクロック生成回路と、
三角波を出力するＤ／Ａコンバータとを備えた物理量検知装置であって、
前記各カラムＡ／Ｄ変換回路は、
所定の期間に前記感応素子から出力される前記信号と前記三角波の電位とを比較する比較器と、
前記カウンタ用クロック信号のパルスをカウントするとともに、前記比較器の出力が変化する時点での計数値を保持するカラムカウンタと、
前記ラッチ用クロック信号を受け、前記比較器からの出力が変化する時点での前記ラッチ用クロック信号の値を保持する１個または複数個のラッチを有し、前記カラムカウンタの計数値と前記ラッチが保持する値とを組み合わせて表現されるＡ／Ｄ変換値に応じた大きさの前記デジタル信号を前記出力信号バスに出力する物理量検知装置。 A sensitive element array in which sensitive elements for detecting physical quantities are arranged in a matrix;
A column A / D conversion circuit that is provided for each one or a plurality of rows of the sensitive elements, and converts a signal output from the sensitive elements of each row into a digital signal;
An output signal bus for transmitting a digital signal output from the column A / D conversion circuit of each column;
A clock generation circuit for supplying a counter clock signal and a latch clock signal to the column A / D conversion circuit;
A physical quantity detection device including a D / A converter that outputs a triangular wave,
Each of the column A / D conversion circuits is
A comparator that compares the signal output from the sensitive element with a potential of the triangular wave during a predetermined period;
A column counter that counts the pulses of the counter clock signal and holds a count value at the time when the output of the comparator changes;
Receiving one or more latches for receiving the latch clock signal and holding the value of the latch clock signal at the time when the output from the comparator changes, the count value of the column counter and the latch A physical quantity detection device that outputs the digital signal having a magnitude corresponding to an A / D conversion value expressed in combination with a value held by the output signal bus.
前記感応素子アレーは画素アレーであり、
前記物理量検知装置は固体撮像装置であることを特徴とする請求項１に記載の物理量検知装置。 The sensitive element is a pixel having a light receiving portion,
The sensitive element array is a pixel array;
The physical quantity detection device according to claim 1, wherein the physical quantity detection device is a solid-state imaging device.
前記ラッチは複数個設けられ、且つ前記ｓ個のクロック信号をそれぞれ保持しており、
前記ラッチに保持された値は前記Ａ／Ｄ変換値の下位ｍビット（ｍは正の整数）を表現し、ｓ＝２（ｍ−１） であることを特徴とする請求項１または２に記載の物理量検知装
置。 The latch clock signal includes a a frequency the same phase difference s number of signals,
A plurality of the latches are provided and hold the s clock signals, respectively.
The value held in the latch represents the lower m bits (m is a positive integer) of the A / D conversion value, and s = 2 (m-1). The physical quantity detection device described.
前記カラムカウンタに保持された計数値と前記ラッチに保持された値とをコピーするための出力用メモリをさらに有しており、
前記物理量検知装置は、各列の前記出力用メモリに保持された前記Ａ／Ｄ変換値を順次選択して前記出力信号バスに出力させる列選択手段をさらに備えていることを特徴とする請求項１〜４のうちいずれか１つに記載の物理量検知装置。 Each of the column A / D conversion circuits is
An output memory for copying the count value held in the column counter and the value held in the latch;
The physical quantity detection device further comprises column selection means for sequentially selecting the A / D conversion values held in the output memory for each column and outputting the selected values to the output signal bus. The physical quantity detection device according to any one of 1 to 4.
前記位相シフトコード生成回路は複数の遅延段を含み、周波数が互いに同一で位相がπ／ｓずつずれたｓ個の信号を出力するＤＬＬ回路を有することを特徴とする請求項６または７に記載の物理量検知装置。 The clock signal is input to the phase shift code generation circuit,
8. The DLL circuit according to claim 6, wherein the phase shift code generation circuit includes a plurality of delay stages, and includes a DLL circuit that outputs s signals having the same frequency and a phase shifted by π / s. Physical quantity detector.
前記Ｄ／Ａコンバータは、前記バイナリ値の入力に応じて前記三角波を出力することを特徴とする請求項１〜８のうちいずれか１つに記載の物理量検知装置。 A binary counter that receives the clock signal output from the clock generation circuit and outputs a binary value to the D / A converter;
The D / A converter, a physical quantity detecting device according to any one of claims 1-8, characterized by outputting the triangular wave in response to an input of the binary value.
前記物理量検知装置は、前記クロック生成回路と各列の前記ラッチとの間に介設された第１のインバータ、または各列の前記ラッチからの出力信号を反転させる第２のインバータを備えていることを特徴とする請求項１〜１０のうちいずれか１つに記載の物理量検知装置。 The count value in the column counter changes at the rising edge of the counter clock signal,
The physical quantity detection device includes a first inverter interposed between the clock generation circuit and the latch of each column, or a second inverter that inverts an output signal from the latch of each column. physical quantity detecting apparatus according to any one of claims 1-10, characterized in that.
前記ラッチは、前記感応素子から出力された信号の下位ビットを保持するアップ用ラッチと、リセット時の前記感応素子から出力される信号の下位ビットを保持するダウン用ラッチとで構成されており、
前記出力信号バスには、前記アップ用ラッチの出力、前記ダウン用ラッチの出力、および前記カラムカウンタにおけるアップカウント時の計数値とダウンカウント時の計数値の差分が列ごとに出力されることを特徴とする請求項１〜１２のうちいずれか１つに記載の物理量検知装置。 The column counter is an up / down counter that counts up the high-order bits of the signal output from the sensitive element and down-counts the high-order bits of the signal output from the sensitive element at the time of resetting.
The latch includes an up latch that holds a lower bit of a signal output from the sensitive element, and a down latch that holds a lower bit of a signal output from the sensitive element at the time of reset,
The output signal bus outputs the output of the up latch, the output of the down latch, and the difference between the count value at the time of counting up and the count value at the time of down counting in the column counter for each column. physical quantity detecting apparatus according to any one of claims 1 to 12, characterized.
前記比較器が、前記感応素子から読み出された信号の電位と前記三角波の電位とを所定の期間に比較するステップ（ａ）と、
前記比較器による比較開始時から、前記カラムカウンタが前記カウンタ用クロック信号
のパルスをカウントするステップ（ｂ）と、
前記ステップ（ｂ）の後、前記比較器からの出力が変化する時点で前記カラムカウンタに入力される前記カウンタ用クロック信号がマスクされ、前記カラムカウンタの計数値を保持するステップ（ｃ）と、
前記ステップ（ｂ）の後、前記比較器からの出力が変化する時点でのｓ個の前記ラッチ用クロック信号のそれぞれの電位を前記ラッチが保持するステップ（ｄ）と、
前記ステップ（ｄ）で前記ラッチが保持する値を下位ｍビットとし、前記ステップ（ｃ）で保持された前記カラムカウンタの計数値と組み合わせて表現される値をもとにして、所定の電圧のデジタル信号を前記カラムＡ／Ｄ変換回路が前記出力信号バスに出力するステップ（ｅ）とを備えている物理量検知装置の駆動方法。 A sensing element array in which sensing elements for detecting a physical quantity are arranged in a matrix, and one or a plurality of columns of the sensing elements are provided, each including a comparator, a column counter, and one or a plurality of sensing elements. A column A / D conversion circuit for converting a signal output from the sensitive element in each column into a digital signal, and a digital signal output from the column A / D conversion circuit in each column. Physical quantity detection comprising: an output signal bus for transmission; a clock generation circuit for supplying a counter clock signal and s latch clock signals to the column A / D conversion circuit; and a D / A converter for outputting a triangular wave. A method for driving an apparatus, comprising:
The comparator compares the potential of the signal read from the sensitive element with the potential of the triangular wave for a predetermined period;
The column counter counting pulses of the counter clock signal from the start of comparison by the comparator;
After the step (b), the counter clock signal input to the column counter is masked when the output from the comparator changes, and the counter (c) holds the count value of the column counter ;
Step (d) in which the latch holds the potential of each of the s latch clock signals at the time when the output from the comparator changes after the step (b);
The value held by the latch in step (d) is the lower m bits, and based on the value expressed in combination with the count value of the column counter held in step (c), a predetermined voltage And a step (e) in which the column A / D conversion circuit outputs a digital signal to the output signal bus.
前記ステップ（ｅ）では、全列分の前記感応素子から読み出された信号について前記ステップ（ｃ）、（ｄ）が終了した後、前記カラムカウンタと前記ラッチで保持されている全列分のデジタル信号を前記出力用メモリにコピーした後、前記感応素子アレーの次の選択行に対する、前記ステップ（ａ）の動作と並行して、前記列選択手段により前記出力用メモリから各列の前記デジタル信号を順次前記出力信号バスに読み出すことを特徴とする請求項１４に記載の物理量検知装置の駆動方法。 The physical quantity detection device further includes an output memory provided in each column A / D conversion circuit, connected to an output unit of the column counter and an output unit of the latch, and a column selection unit.
In the step (e), after the steps (c) and (d) are completed for the signals read from the sensitive elements for all the columns, the signals for all the columns held by the column counter and the latch are stored. After copying the digital signal to the output memory, in parallel with the operation of the step (a) for the next selected row of the sensitive element array, the column selection means causes the digital of each column from the output memory. 15. The method of driving a physical quantity detection device according to claim 14 , wherein signals are sequentially read out to the output signal bus.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007203037A JP4953970B2 (en) | 2007-08-03 | 2007-08-03 | Physical quantity detection device and driving method thereof |
| US12/127,384 US7671317B2 (en) | 2007-07-25 | 2008-05-27 | Physical quantity detecting apparatus and method for driving the same |
| US12/683,917 US8039781B2 (en) | 2007-07-25 | 2010-01-07 | Physical quantity detecting apparatus and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007203037A JP4953970B2 (en) | 2007-08-03 | 2007-08-03 | Physical quantity detection device and driving method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009038726A JP2009038726A (en) | 2009-02-19 |
| JP4953970B2 true JP4953970B2 (en) | 2012-06-13 |
Family
ID=40440245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007203037A Active JP4953970B2 (en) | 2007-07-25 | 2007-08-03 | Physical quantity detection device and driving method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4953970B2 (en) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5359521B2 (en) * | 2009-04-24 | 2013-12-04 | ソニー株式会社 | Binary value conversion circuit and method, AD conversion apparatus, solid-state imaging device, and camera system |
| JP5407523B2 (en) * | 2009-04-24 | 2014-02-05 | ソニー株式会社 | Integrating AD converter, solid-state imaging device, and camera system |
| JP5372667B2 (en) * | 2009-09-01 | 2013-12-18 | オリンパス株式会社 | AD converter and solid-state imaging device |
| JP5452263B2 (en) * | 2010-02-04 | 2014-03-26 | オリンパス株式会社 | Data processing method and solid-state imaging device |
| JP5493980B2 (en) * | 2010-02-19 | 2014-05-14 | ソニー株式会社 | Solid-state imaging device and camera system |
| JP5728826B2 (en) | 2010-04-30 | 2015-06-03 | ソニー株式会社 | Column A / D converter, column A / D conversion method, solid-state imaging device, and camera system |
| JP5799531B2 (en) * | 2010-04-30 | 2015-10-28 | ソニー株式会社 | A / D converter, A / D conversion method, solid-state imaging device, and camera system |
| JP2011239214A (en) * | 2010-05-11 | 2011-11-24 | Asahi Kasei Electronics Co Ltd | A/d converter |
| JP5528204B2 (en) * | 2010-05-14 | 2014-06-25 | パナソニック株式会社 | Solid-state imaging device, imaging system, and driving method of solid-state imaging device |
| JP5536584B2 (en) * | 2010-08-06 | 2014-07-02 | オリンパス株式会社 | Time detection circuit, AD converter, and solid-state imaging device |
| TWI571129B (en) | 2011-03-30 | 2017-02-11 | Sony Corp | A / D converter, solid shooting device and driving method, and electronic machine |
| JP5738739B2 (en) | 2011-10-27 | 2015-06-24 | オリンパス株式会社 | Solid-state imaging device |
| JP5722275B2 (en) | 2012-05-10 | 2015-05-20 | オリンパス株式会社 | A / D conversion circuit and solid-state imaging device |
| JP5687664B2 (en) | 2012-08-03 | 2015-03-18 | オリンパス株式会社 | AD conversion circuit and solid-state imaging device |
| JP5904899B2 (en) | 2012-08-06 | 2016-04-20 | オリンパス株式会社 | Imaging device |
| JP5941793B2 (en) * | 2012-08-28 | 2016-06-29 | オリンパス株式会社 | AD conversion circuit and solid-state imaging device |
| JP5911408B2 (en) * | 2012-09-19 | 2016-04-27 | オリンパス株式会社 | AD conversion circuit and solid-state imaging device |
| JP6273126B2 (en) * | 2013-11-14 | 2018-01-31 | キヤノン株式会社 | AD converter, solid-state imaging device, and imaging system |
| JP6274898B2 (en) * | 2014-02-17 | 2018-02-07 | キヤノン株式会社 | Solid-state imaging device and camera |
| JP5739040B2 (en) * | 2014-04-24 | 2015-06-24 | オリンパス株式会社 | Time detection circuit, AD converter, and solid-state imaging device |
| US9287890B2 (en) | 2014-05-12 | 2016-03-15 | Olympus Corporation | Analog-to-digital converter and solid-state imaging apparatus |
| JP6192790B2 (en) * | 2016-10-06 | 2017-09-06 | キヤノン株式会社 | Imaging apparatus and imaging system |
| KR101905690B1 (en) | 2017-02-08 | 2018-11-21 | 서강대학교산학협력단 | Apparatus for multiplexing signal processing using delay elements |
| WO2019107085A1 (en) * | 2017-11-29 | 2019-06-06 | パナソニックＩｐマネジメント株式会社 | Solid-state image capturing device and image capturing system |
| KR102114334B1 (en) * | 2017-12-20 | 2020-05-22 | 서강대학교산학협력단 | Apparatus and method for multiplexing signal processing using clustering and deep learning |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3507800B2 (en) * | 2001-02-02 | 2004-03-15 | 有限会社リニアセル・デザイン | Analog-digital converter and image sensor using the same |
| JP4069203B2 (en) * | 2003-03-31 | 2008-04-02 | 国立大学法人静岡大学 | 2-stage A / D converter for image sensor |
| JP4655500B2 (en) * | 2004-04-12 | 2011-03-23 | ソニー株式会社 | AD converter, semiconductor device for detecting physical quantity distribution, and electronic apparatus |
| JP2008306695A (en) * | 2007-05-10 | 2008-12-18 | Sony Corp | Data transfer circuit, solid-state imaging element, and camera system |
-
2007
- 2007-08-03 JP JP2007203037A patent/JP4953970B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009038726A (en) | 2009-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4953970B2 (en) | Physical quantity detection device and driving method thereof | |
| US7671317B2 (en) | Physical quantity detecting apparatus and method for driving the same | |
| JP4953959B2 (en) | Physical quantity detection device and driving method thereof | |
| US7859583B2 (en) | Solid-state image capture device, analog/digital conversion method for solid state image capture device, and image capture device | |
| US7990304B2 (en) | Double data rate (DDR) counter, analog-to-digital converter (ADC) using the same, CMOS image sensor using the same and methods in DDR counter, ADC and CMOS image sensor | |
| US8395539B2 (en) | Double data rate (DDR) counter, analog-to-digital converter (ADC) using the same, CMOS image sensor using the same and methods in DDR counter, ADC and CMOS image sensor | |
| US7952510B2 (en) | Solid-state imaging device, driving method thereof, and camera | |
| US9479189B2 (en) | A/D converter, solid-state imaging device and camera system | |
| JP4289206B2 (en) | Counter circuit | |
| JP5407523B2 (en) | Integrating AD converter, solid-state imaging device, and camera system | |
| JP5493934B2 (en) | Duty correction circuit, delay locked loop circuit, column A / D converter, solid-state imaging device, and camera system | |
| JP4853445B2 (en) | A / D conversion circuit, solid-state imaging device, and camera system | |
| JP4743227B2 (en) | AD conversion method, AD conversion apparatus, and semiconductor device and electronic apparatus for detecting physical quantity distribution | |
| JP5251592B2 (en) | Solid-state imaging device, imaging device, semiconductor device | |
| US20110122274A1 (en) | Ddr counter circuits, analog to digital converters, image sensors and digital imaging systems including the same | |
| JP2011023887A (en) | A/d converter and solid-state imaging device with the same | |
| WO2011141977A1 (en) | Solid-state imaging device, imaging system, and drive method for solid-state imaging device | |
| CN111193508A (en) | Two-stage Gray code counter with redundant bits | |
| JP2011166197A (en) | Signal transmission circuit, column a/d converter, solid-state imaging element, and camera system | |
| CN112866597A (en) | Gray counter and image sensor including the same | |
| JP5234157B2 (en) | A / D conversion method and camera system | |
| JP2009089049A (en) | Semiconductor device, solid-state imaging element, and camera system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111220 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120306 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120313 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4953970 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |