JP4953166B2 - 表示パネルの製造方法 - Google Patents

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Description

本発明は、表示パネルの製造方法に関し、特に、発光素子を有する複数の表示素子を配列してなる表示パネルの製造方法に関する。
近年、携帯電話や携帯音楽プレーヤ等の電子機器の表示デバイスとして、自発光素子である有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）を２次元配列した表示パネル（有機ＥＬ表示パネル）を適用したものが知られている。特に、アクティブマトリクス駆動方式を適用した有機ＥＬ表示パネルにおいては、広く普及している液晶表示装置に比較して、表示応答速度が速く、視野角依存性も小さいという優れた表示特性を有しているとともに、液晶表示装置のようにバックライトや導光板を必要としないという装置構成上の特徴を有している。そのため、今後様々な電子機器への適用が期待されている。
有機ＥＬ素子は、周知のように、概略、ガラス基板等の一面側に、アノード（陽極）電極と、有機ＥＬ層（発光層）と、カソード（陰極）電極と、を順次積層した素子構造を有し、有機ＥＬ層に発光しきい値を越えるように、アノード電極に正電圧、カソード電極に負電圧を印加することにより、有機ＥＬ層内で注入されたホールと電子が再結合する際に生じるエネルギーに基づいて光（励起光）が放射されるものである。
ここで、ガラス基板の一面側に有機ＥＬ素子（発光素子）が形成された表示パネルにおいては、上記有機ＥＬ層を介して対向して形成された一対の電極（アノード電極、カソード電極）のいずれか一方を光透過性を有する電極材料により形成し、他方を光反射性を有する電極材料により形成することにより、例えば特許文献１に記載されているように、ガラス基板の他面側に光を放射するボトムエミッション型の発光構造が知られている。
特開平８−３３０６００号公報
ここで、上述した特許文献１に記載された製造方法では、基板上における透明電極が形成される領域には、透明電極が形成される前に層間絶縁膜等の膜が堆積されてから除去され、その後、透明電極が形成される。基板上に透明電極を形成する工程に先立って実行される層間絶縁膜等の膜のエッチング工程として酸素及びＳＦＯ６の混合ガス等を用いてドライエッチングを適用すれば、透明電極が形成される領域でのガラス基板もエッチングされてしまうので、ガラス基板の厚さが不均一になってしまう。このように厚さが不均一な基板の上に有機ＥＬ素子が形成された表示パネルでは、発光動作において有機ＥＬ層から基板を介して光が放射される際に、基板の厚さの不均一に起因して光の散乱や光の干渉の不均一が生じて色度ずれや発光輝度（発光強度）のばらつきを招き、画像のにじみやぼけ等の表示特性の劣化を生じるという問題を有していた。
そこで、本発明は、上述した問題点に鑑み、色度ずれや発光輝度（発光強度）のばらつきを抑制して、画像のにじみやぼけのない表示特性に優れた表示パネルの製造方法を提供することを目的とする。
請求項１記載の発明に係る表示パネルの製造方法は、
第一電極が形成される基板の所定領域が、前記第一電極が形成される前に絶縁膜のエッチングガスに曝されることなしに、ゲート電極となるゲートメタル層及びソース、ドレイン電極となるソース、ドレインメタル層と異なる導電性酸化金属層をパターニングすることによって前記基板上の前記所定領域に前記第一電極を形成する工程と、
前記第一電極を含む前記基板上の全域を被覆するように絶縁膜と第一半導体層と第二半導体層とを順次積層する工程と、
前記第二半導体層と前記第一半導体層と前記絶縁膜とをエッチングガスにより連続的にパターニングして前記第一電極の所定の領域が露出する開口部を形成する工程と、
前記開口部に対応した位置が開口されたバンクを形成する工程と、
少なくとも前記開口部に対応する前記第一電極上に向けて有機化合物含有液を塗布して発光層を形成する工程と、
前記発光層上及び前記バンク上に第二電極を形成する工程と、
を含むことを特徴とする。
請求項２記載の発明は、請求項１記載の表示パネルの製造方法において、前記絶縁膜は窒化シリコン又は酸化シリコンであることを特徴とする。
請求項３記載の発明は、請求項１又は２に記載の表示パネルの製造方法において、前記開口部が形成される前記絶縁膜は、トランジスタのゲート絶縁膜を含むことを特徴とする。
請求項４記載の発明は、請求項３に記載の表示パネルの製造方法において、前記第一電極を形成する工程の後に、前記トランジスタのソース電極又はドレイン電極のいずれか一方を形成する工程を含むことを特徴とする。
請求項５記載の発明は、請求項３又は４に記載の表示パネルの製造方法において、前記第一電極を形成する工程の前に、前記基板上に、酸系のエッチャントでウェットエッチングによって前記トランジスタのゲート電極を形成する工程を含むことを特徴とする。
請求項６記載の発明に係る表示パネルの製造方法は、
第一電極が形成される基板の所定領域が、前記第一電極が形成される前にトランジスタの絶縁膜のエッチングガスに曝されることなしに、ゲート電極となるゲートメタル層及びソース、ドレイン電極となるソース、ドレインメタル層と異なる導電性酸化金属層をパターニングすることによって前記基板上の前記所定領域に前記第一電極を形成する工程と、
前記第一電極を形成後に、前記第一電極を含む前記基板上の全域を被覆するように前記トランジスタの前記絶縁膜と半導体層と不純物半導体層とを堆積し、エッチングガスによって前記第一電極上の前記トランジスタの前記絶縁膜と前記半導体層と前記不純物半導体層とを連続的に除去することによって開口部を形成するとともにトランジスタを形成する工程と、
前記トランジスタの上方に、前記開口部に対応した位置が開口されたバンクを形成する工程と、
前記開口部に対応する前記第一電極上に向けて有機化合物含有液を塗布して発光層を形成する工程と、
前記発光層上及び前記バンク上に第二電極を形成する工程と、
を含むことを特徴とする。
本発明に係る表示パネルの製造方法によれば、色度ずれや発光輝度（発光強度）のばらつきを抑制して、画像のにじみやぼけのない優れた表示特性を実現することができる。
以下、本発明に係る表示パネル及びその製造方法について、実施の形態を示して詳しく説明する。
＜表示パネル＞
まず、本発明に係る表示パネル（有機ＥＬ表示パネル）及び表示画素の一実施形態について説明する。
図１は、本発明に係る表示パネルの画素配列状態の一例を示す概略平面図であり、図２は、本発明に係る表示パネルに２次元配列される表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。なお、図１に示す平面図においては、説明の都合上、表示パネルの一面側（有機ＥＬ素子の形成側）から見た、各表示画素に設けられる画素電極の配置と各配線層の配設構造との関係、及び、各表示画素の形成領域を画定するバンク（隔壁）との配置関係のみを示し、各表示画素の有機ＥＬ素子を発光駆動するために、各表示画素に設けられる図２に示す画素駆動回路内のトランジスタ等の表示を省略した。また、図１においては、画素電極及び各配線層、バンクの配置を明瞭にするために、便宜的にハッチングを施して示した。
図１に示すように、本実施形態に係る表示パネル１０は、ガラス基板等の絶縁性の基板１１の一面側（紙面手前側）に、行方向（図面左右方向）に配設された複数の選択ラインＬｓと、該選択ラインＬｓに並行に行方向に配設された複数の電源電圧ライン（例えばアノードライン）Ｌｖと、選択ラインＬｓ及び電源電圧ラインＬｖに直交する列方向（図面上下方向）に配設された複数のデータラインＬｄと、を備え、選択ラインＬｓとデータラインＬｄの各交点を含む領域に各表示画素ＰＩＸ（サブ画素ＰＸｒ、ＰＸｇ、ＰＸｂ）が配置されている。また、選択ラインＬｓには一方の端部に端子パッドＰＬｓが設けられ、電源電圧ラインＬｖには一方の端部に端子パッドＰＬｖが設けられている。
ここで、上記表示パネル１０がカラー表示に対応している場合には、図１に示すように、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色それぞれのサブ画素（以下、便宜的に「色画素」と記す）ＰＸｒ、ＰＸｇ、ＰＸｂが行方向（図面左右方向）に繰り返し配列されるとともに、列方向（図面上下方向）に同一色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂが複数配列される。この場合には、行方向（図面左右方向）に隣接するＲＧＢ３色の色画素ＰＸｒ、ＰＸｇ、ＰＸｂを一組として１つの表示画素ＰＩＸを形成する。単一色発光の色画素のみの表示パネル（モノカラー表示パネル）の場合には、各色画素が１つの表示画素ＰＩＸとなる。
また、カラー表示に対応した表示パネル１０において、後述する製造方法に示すように、高分子系或いは低分子系の有機材料を含む溶液を塗布して又は蒸着して有機ＥＬ層を形成する場合にあっては、図１に示すように、例えば絶縁性材料からなるバンク（隔壁）１５が、基板１１の一面側から突出し、表示画素（色画素）ＰＩＸごとにそれぞれの有機ＥＬ層形成領域を取り囲むように柵状又は格子状の平面形状を有して配設されている。これにより、図３に示す画素形成領域Ｒpx内における有機ＥＬ素子ＯＬＥＤの形成領域（図３に示すＥＬ素子形成領域Ｒel）が画定される。ここで、図１に示したような柵状の平面形状を有するバンク１５の場合には、列方向（図面上下方向）に配列された同一色の複数の色画素ＰＸｒ、ＰＸｇ又はＰＸｂの画素電極（例えばアノード電極）１２が１つのＥＬ素子形成領域Ｒelに含まれる。
表示画素ＰＩＸ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）は、例えば図２に示すように、基板１１上に複数のトランジスタ（例えばアモルファスシリコン薄膜トランジスタ等）を有する画素駆動回路ＤＣと、当該画素駆動回路ＤＣにより生成される発光駆動電流が、上記画素電極１２に供給されることにより発光動作する有機ＥＬ素子（発光素子）ＯＬＥＤと、を備えた回路構成を適用することができる。
画素駆動回路ＤＣは、具体的には、例えば図２に示すように、ゲート端子が選択ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１に各々接続されたトランジスタ（選択トランジスタ）Ｔｒ１１と、ゲート端子が接点Ｎ１１に、ドレイン端子が電源電圧ラインＬｖに、ソース端子が接点Ｎ１２に各々接続されたトランジスタ（駆動トランジスタ；機能素子）Ｔｒ１２と、トランジスタＴｒ１２のゲート端子及びソース端子間に接続されたキャパシタＣｓと、を備えている。
ここでは、トランジスタＴｒ１１、Ｔｒ１２は、いずれも薄膜構造を有するｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ）が適用されている。トランジスタＴｒ１１、Ｔｒ１２は、アモルファスシリコン薄膜トランジスタであっても、ポリシリコン薄膜トランジスタであってもよい。なお、トランジスタＴｒ１１、Ｔｒ１２において、少なくともいずれか一方がｐチャネル型であれば、ソース端子及びドレイン端子が上述と互いに逆になる。
また、キャパシタＣｓは、トランジスタＴｒ１２のゲート−ソース間に形成される寄生容量、又は、該ゲート−ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。よって、トランジスタＴｒ１２がｐチャネル型であれば、キャパシタＣｓの一方は、有機ＥＬ素子ＯＬＥＤ側（接点Ｎ１２側）ではなく、電源電圧ラインＬｖ側に接続される。
有機ＥＬ素子ＯＬＥＤは、アノード端子（アノード電極となる画素電極１２）が上記画素駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子（カソード電極）が対向電極（共通電極）１７と一体的に形成され、所定の基準電圧Ｖcom（例えば接地電位Ｖgnd）に直接又は間接的に接続されている。ここで、対向電極１７は、基板１１上に２次元配列された複数の表示画素ＰＩＸの画素電極１２に対して共通に対向するように、単一の電極層（べた電極）により形成されている。これにより、複数の表示画素ＰＩＸに上記基準電圧Ｖcomが共通に印加される。
なお、図２に示した表示画素ＰＩＸ（画素駆動回路ＤＣ及び有機ＥＬ素子ＯＬＥＤ）において、選択ラインＬｓは、図１に示した端子パッドＰＬｓを介して、基板１１の図示を省略した表示領域の周囲に設けられている選択ドライバに接続され、所定のタイミングで表示パネル１０の行方向に配列された複数の表示画素ＰＩＸ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）を選択状態に設定するための選択信号Ｓselが印加される。また、データラインＬｄは、基板１１の図示を省略した表示領域の周囲に設けられているデータドライバに接続され、上記表示画素ＰＩＸの選択状態に同期するタイミングで表示データに応じた階調信号Ｖpixが印加される。ここで、階調信号Ｖpixは、有機ＥＬ素子ＯＬＥＤの発光輝度階調を設定する電圧信号である。
また、電源電圧ラインＬｖは、図１に示した端子パッドＰＬｖを介して、例えば所定の高電位電源に直接又は間接的に接続され、各表示画素ＰＩＸに設けられる有機ＥＬ素子ＯＬＥＤの画素電極１２に表示データに応じた発光駆動電流を流すために、有機ＥＬ素子ＯＬＥＤの対向電極１７に印加される基準電圧Ｖcomより電位の高い、所定の高電圧（電源電圧Ｖdd）が印加される。
すなわち、図２に示す画素駆動回路ＤＣにおいては、各表示画素ＰＩＸにおいて直列に接続されたトランジスタＴｒ１２と有機ＥＬ素子ＯＬＥＤの組の両端（トランジスタＴｒ１２のドレイン端子と有機ＥＬ素子ＯＬＥＤのカソード端子）にそれぞれ電源電圧Ｖddと基準電圧Ｖcomを印加して、有機ＥＬ素子ＯＬＥＤに順バイアスを付与し、有機ＥＬ素子ＯＬＥＤが発光可能な状態とし、さらに、階調信号Ｖpixに応じて有機ＥＬ素子ＯＬＥＤに流れる発光駆動電流の電流値を制御している。
そして、このような回路構成を有する表示画素ＰＩＸにおける駆動制御動作は、まず、図示を省略した選択ドライバから選択ラインＬｓに対して、所定の選択期間に、選択レベル（オンレベル；例えばハイレベル）の選択信号Ｓselを印加することにより、トランジスタＴｒ１１がオン動作して選択状態に設定される。このタイミングに同期して、図示を省略したデータドライバから表示データに応じた電圧値を有する階調信号ＶpixをデータラインＬｄに印加するように制御する。これにより、トランジスタＴｒ１１を介して、階調信号Ｖpixに応じた電位が接点Ｎ１１（すなわち、トランジスタＴｒ１２のゲート端子）に印加される。
図２に示した回路構成を有する画素駆動回路ＤＣにおいては、トランジスタＴｒ１２のドレイン−ソース間電流（すなわち、有機ＥＬ素子ＯＬＥＤに流れる発光駆動電流）の電流値は、ドレイン−ソース間の電位差及びゲート−ソース間の電位差によって決定される。ここで、トランジスタＴｒ１２のドレイン端子（ドレイン電極）に印加される電源電圧Ｖddと、有機ＥＬ素子ＯＬＥＤのカソード端子（カソード電極）に印加される基準電圧Ｖcomは固定値であるので、トランジスタＴｒ１２のドレイン−ソース間の電位差は、電源電圧Ｖddと基準電圧Ｖcomによって予め固定されている。そして、トランジスタＴｒ１２のゲート−ソース間の電位差は、階調信号Ｖpixの電位によって一義的に決定されるので、トランジスタＴｒ１２のドレイン−ソース間に流れる電流の電流値は、階調信号Ｖpixによって制御することができる。
このように、トランジスタＴｒ１２が接点Ｎ１１の電位に応じた導通状態（すなわち、階調信号Ｖpixに応じた導通状態）でオン動作して、高電位側の電源電圧ＶddからトランジスタＴｒ１２及び有機ＥＬ素子ＯＬＥＤを介して低電位側の基準電圧Ｖcom（接地電位Ｖgnd）に、所定の電流値を有する発光駆動電流が流れるので、有機ＥＬ素子ＯＬＥＤが階調信号Ｖpix（すなわち表示データ）に応じた輝度階調で発光動作する。また、このとき、接点Ｎ１１に印加された階調信号Ｖpixに基づいて、トランジスタＴｒ１２のゲート−ソース間のキャパシタＣｓに電荷が蓄積（充電）される。
次いで、上記選択期間終了後の非選択期間において、選択ラインＬｓに非選択レベル（オフレベル；例えばローレベル）の選択信号Ｓselを印加することにより、表示画素ＰＩＸのトランジスタＴｒ１１がオフ動作して非選択状態に設定され、データラインＬｄと画素駆動回路ＤＣ（具体的には接点Ｎ１１）とが電気的に遮断される。このとき、上記キャパシタＣｓに蓄積された電荷が保持されることにより、トランジスタＴｒ１２のゲート端子に階調信号Ｖpixに相当する電圧が保持された（すなわち、ゲート−ソース間の電位差が保持された）状態となる。
したがって、上記選択状態における発光動作と同様に、電源電圧ＶddからトランジスタＴｒ１２を介して、有機ＥＬ素子ＯＬＥＤに所定の発光駆動電流が流れて、発光動作状態が継続される。この発光動作状態は、次の階調信号Ｖpixが印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。そして、このような駆動制御動作を、表示パネル１０に２次元配列された全ての表示画素ＰＩＸ（各色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）について、例えば各行ごとに順次実行することにより、所望の画像情報を表示する画像表示動作を実行することができる。
なお、図２においては、表示画素ＰＩＸに設けられる画素駆動回路ＤＣとして、表示データに応じて各表示画素ＰＩＸ（具体的には、画素駆動回路ＤＣのトランジスタＴｒ１２のゲート端子；接点Ｎ１１）に書き込む階調信号Ｖpixの電圧値を調整（指定）することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電圧指定型の階調制御方式に対応した回路構成を示したが、表示データに応じて各表示画素ＰＩＸに供給する（書き込む）電流の電流値を調整（指定）することにより、有機ＥＬ素子ＯＬＥＤに流す発光駆動電流の電流値を制御して、所望の輝度階調で発光動作させる電流指定型の階調制御方式の回路構成を有するものであってもよい。
また、図２に示した画素駆動回路ＤＣにおいては、２個のｎチャネル型のトランジスタＴｒ１１、Ｔｒ１２を適用した回路構成を示したが、本発明に係る表示パネルはこれに限定されるものではなく、３個以上のトランジスタを適用した他の回路構成を有するものであってもよいし、回路素子としてｐチャネル型のトランジスタのみを適用したもの、あるいは、ｎチャネル型及びｐチャネル型の双方のチャネル極性を有するトランジスタが混在するものであってもよい。ここで、図２に示したように、画素駆動回路ＤＣとしてｎチャネル型のトランジスタのみを適用した場合には、既に製造技術が確立されたアモルファスシリコン半導体製造技術を用いて、動作特性が安定したトランジスタを簡易に製造することができ、上記表示画素の発光特性のバラツキを抑制した画素駆動回路を実現することができる。
＜表示画素のデバイス構造＞
次に、上述したような回路構成を有する表示画素（画素駆動回路及び有機ＥＬ素子）の具体的なデバイス構造（平面レイアウト及び断面構造）について説明する。
図３は、本発明に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。ここでは、図１に示した表示画素ＰＩＸの赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各色画素ＰＸｒ、ＰＸｇ、ＰＸｂのうちの、特定の一の色画素の平面レイアウトを示す。なお、図３においては、画素駆動回路ＤＣの各トランジスタ及び配線層等が形成された層を中心に示し、各配線層及び各電極の配置や平面形状を明瞭にするために、便宜的にハッチングを施して示した。また、図４（ａ）及び図４（ｂ）は、図３に示した平面レイアウトを有する表示画素におけるIVＡ−IVＡ線（本明細書においては図３中に示したローマ数字の「４」に対応する記号として便宜的に「IV」を用いる。以下同じ）に沿った断面及びIVＢ−IVＢ線に沿った断面を示す概略断面図である。
図２に示した表示画素（色画素）ＰＩＸは、具体的には、例えば図３に示すように、基板１１の一面側に設定された画素形成領域Ｒpxにおいて、図面上方及び下方の縁辺領域に行方向（図面左右方向）に延在するように選択ラインＬｓ及び電源電圧ラインＬｖが各々配設されるとともに、これらのラインＬｓ、Ｌｖに直交するように、上記図面右方の縁辺領域に列方向（図面上下方向）に延在するようにデータラインＬｄが配設されている。また、上記平面レイアウトの右方及び左方の縁辺領域には各々右側及び左側に隣接する表示画素ＰＩＸにまたがって列方向（図面上下方向）に延在するようにバンク１５が配設されている。
ここで、例えば図３、図４に示すように、データラインＬｄは、選択ラインＬｓ及び電源電圧ラインＬｖよりも下層側（基板１１側）に設けられ、トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇを形成するためのゲートメタル層をパターニングすることによって当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同じ工程で形成される。また、データラインＬｄは、その上に被覆形成された窒化シリコンや酸化シリコンからなるゲート絶縁膜１３に設けられたコンタクトホールＣＨ11を介して、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄに接続されている。
なお、ゲートメタル層は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体又はそれを含む化合物又は合金を含む金属層を良好に適用することができる。
選択ラインＬｓ及び電源電圧ラインＬｖは、データラインＬｄやゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇよりも上層側に設けられ、トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを形成するためのソース、ドレインメタル層をパターニングすることによって当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ、ドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと同じ工程で形成される。
選択ラインＬｓは、トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇの一端側に位置するゲート絶縁膜１３に設けられたコンタクトホールＣＨ12を介してゲート電極Ｔｒ１１ｇに接続されている。また、電源電圧ラインＬｖは、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されている。
ここで、選択ラインＬｓ及び電源電圧ラインＬｖを形成するためのソース、ドレインメタル層は、上述したゲートメタル層と同様に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体又はそれを含む化合物又は合金を含む金属層を良好に適用することができる。一具体例としては、アルミニウム単体（Ａｌ）やアルミニウム−チタン（ＡｌＴｉ）、アルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金、銅（Ｃｕ）等の配線抵抗を低減するための低抵抗金属の単層や合金層により形成するものであってもよいし、クロム（Ｃｒ）やチタン（Ｔｉ）等のマイグレーションを低減するための遷移金属層が上記低抵抗金属層の下層に設けられた積層構造を有するものであってもよい。特に、ＡｌＴｉ／Ｃｒの二層構造やＡｌＮｄＴｉ／Ｃｒの二層構造が好ましい。なお、ゲートメタル層及びソース、ドレインメタル層を同じスパッタ等の成膜装置で形成する場合、ゲートメタル層をソース、ドレインメタル層と同じ材料構成、同じ層構造としてもよい。
そして、画素駆動回路ＤＣは、より具体的には、例えば図３に示すように、図２に示したトランジスタＴｒ１１及びＴｒ１２が列方向に沿って延在するように配置されている。ここで、各トランジスタＴｒ１１、Ｔｒ１２は、周知の電界効果型の薄膜トランジスタ構造を有し、各々、例えば基板１１上に形成されたゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと、該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ上に被覆形成されたゲート絶縁膜１３を介して各ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に形成された半導体層ＳＭＣと、該半導体層ＳＭＣのチャネルの両側部に延在するように形成されたソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄと、を有する逆スタガ構造を有している。
なお、各トランジスタＴｒ１１、Ｔｒ１２のソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓとドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが両端部に対向して配置された半導体層ＳＭＣのチャネル上には、製造プロセスにおいて当該半導体層ＳＭＣへのエッチングダメージを防止するための酸化シリコン又は窒化シリコン等のチャネル保護層（ブロック層）ＢＬが形成され、また、ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄが接触する半導体層ＳＭＣのチャネルの両端部上には、当該半導体層ＳＭＣとソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとのオーミック接続を実現するための不純物層ＯＨＭが形成されている。
そして、図２に示した画素駆動回路ＤＣの回路構成に対応するように、トランジスタＴｒ１１は、図３に示すように、ゲート電極Ｔｒ１１ｇがゲート絶縁膜１３に設けられたコンタクトホールＣＨ12を介して選択ラインＬｓに接続され、同ドレイン電極Ｔｒ１１ｄがゲート絶縁膜１３に設けられたコンタクトホールＣＨ11を介してデータラインＬｄに接続されている。
トランジスタＴｒ１２は、図３、図４（ａ）に示すように、ゲート電極Ｔｒ１２ｇがゲート絶縁膜１３に設けられたコンタクトホールＣＨ13を介して上記トランジスタＴｒ１１のソース電極Ｔｒ１１ｓに接続され、同ドレイン電極Ｔｒ１２ｄが電源電圧ラインＬｖと一体的に形成され、同ソース電極Ｔｒ１２ｓが基板１１上に設けられた有機ＥＬ素子ＯＬＥＤの画素電極１２に直接接続されている。
また、キャパシタＣｓは、図３、図４（ｂ）に示すように、基板１１上にトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇと一体的に形成された電極Ｅcaと、ゲート絶縁膜１３上にトランジスタＴｒ１２のソース電極Ｔｒ１２ｓと一体的に形成された電極Ｅcbと、がゲート絶縁膜１３を介して対向するように設けられている。
有機ＥＬ素子ＯＬＥＤは、図３、図４に示すように、上記トランジスタＴｒ１１、Ｔｒ１２のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同層となる基板１１上に直接設けられるとともに、トランジスタＴｒ１２のソース電極Ｔｒ１２ｓに直接接続され、所定の発光駆動電流が供給される光透過特性を有する画素電極（例えばアノード電極）１２と、上記ゲート絶縁膜１３、トランジスタＴｒ１１、Ｔｒ１２、キャパシタＣｓ及び各ラインＬｓ、Ｌｖ、Ｌｄを被覆し、隣接する表示画素ＰＩＸの画素電極１２との間の領域（境界領域）に形成された層間絶縁膜１４、及び、該層間絶縁膜１４上に連続的に突出して配設されたバンク１５により画定された（バンク１５に取り囲まれた領域である）ＥＬ素子形成領域Ｒelに形成された、例えば正孔輸送層１６ａ及び電子輸送性発光層１６ｂを有する有機ＥＬ層（発光層）１６と、基板１１上に２次元配列された各表示画素ＰＩＸの画素電極１２に共通して対向するように設けられた光反射特性を有する単一の電極層（べた電極）からなる対向電極（例えばカソード電極）１７と、を順次積層することにより形成される。
表示画素ＰＩＸの各トランジスタＴｒ１１、Ｔｒ１２は、逆スタガ構造の薄膜トランジスタであって、ゲート絶縁膜１３がＥＬ素子形成領域Ｒelと重ならないように、つまり、画素電極１２のうち、後述する層間絶縁膜１４の端部１４ａで囲まれた開口部から露出される領域において、ゲート絶縁膜１３が形成されていない。
仮に、上記のような構造とは異なり、有機ＥＬ層１６の下面に、画素電極１２及びゲート絶縁膜１３が互いに重なるように配置されていると、画素電極１２及びゲート絶縁膜１３の間で屈折率差があれば、有機ＥＬ層１６が発する光は、光の入射角に応じて画素電極１２及びゲート絶縁膜１３の界面で反射を引き起こし、多重反射の原因となる。
画素電極１２を屈折率が２．１程度のＩＴＯ、ゲート絶縁膜１３を屈折率が２．０程度の窒化シリコン、基板１１を屈折率が１．５程度のガラスとすると、ゲート絶縁膜１３の膜厚が２００ｎｍと１９０ｎｍでは、ｘｙｚ色度座標系で差が０．０３程度生じてしまう。このように、画素電極１２下方の光路に基板以外にゲート絶縁膜が配置されてしまうと、ゲート絶縁膜の膜厚が±５％程度違うだけでも視覚的に異なる色を基板から出射してしまう。
上記実施形態では、画素電極１２と基板１１との間の光路に、比較的ばらつきが生じやすいゲート絶縁膜１３を配置させないので、有機ＥＬ層１６から発する光は、画素電極１２を透過して、ゲート絶縁膜１３による光の散乱や干渉を受けることなく基板１１を介して出射される。このため、出射光の色度ずれを抑えることができる。
ここで、対向電極１７は、各ＥＬ素子形成領域Ｒelだけでなく、当該ＥＬ素子形成領域Ｒelを画定するバンク１５上にも延在するように設けられている。また、ＥＬ素子形成領域Ｒelの周囲は、図３に示した平面レイアウトの左右方向に隣接する表示画素ＰＩＸのＥＬ素子形成領域Ｒelとの境界領域にバンク１５が形成されているので、選択ラインＬｓ及び電源電圧ラインＬｖの一部、並びに、データラインＬｄ、トランジスタＴｒ１１、Ｔｒ１２は、バンク１５と平面的に（平面視して）重なっている。そのため、バンク１５は、当該バンク１５上に形成された上記対向電極１７による寄生容量の影響を緩和している。
なお、本実施形態に係る表示画素のデバイス構造は、図３、図４に示した構成に限定される必要はなく、選択ラインＬｓ及び電源電圧ラインＬｖを、ゲートメタル層をパターニングすることによってゲート絶縁膜１３の下層に形成し、データラインＬｄをソース、ドレインメタル層をパターニングすることによってゲート絶縁膜１３の上層に形成することでコンタクトホールＣＨ11及びＣＨ12を設けることなく、選択ラインＬｓをゲート電極Ｔｒ１１ｇと一体的に、また、データラインＬｄをドレイン電極Ｔｒ１１ｄと一体的に設けるようにしてもよい。
バンク１５は、図１に示すように、表示パネル１０に２次元配列される複数の表示画素ＰＩＸ相互の境界領域、具体的には、表示パネル１０の行方向に繰り返し配列される色画素ＰＸｒ、ＰＸｇ、ＰＸｂの各画素電極１２間の領域であって、表示パネル１０の列方向に、同一色の色画素ＰＸｒ、ＰＸｇ又はＰＸｂの複数の画素電極１２を取り囲む柵状（又は、各色画素ＰＸｒ、ＰＸｇ、ＰＸｂの各画素電極１２を取り囲む格子状）の平面パターンを有するように）配設されている。
ここで、図３、図４に示すように、上記境界領域には列方向に上記トランジスタＴｒ１１、Ｔｒ１２が延在して形成されており、バンク１５は、当該トランジスタＴｒ１１、Ｔｒ１２を被覆し、各画素形成領域Ｒpxの画素電極１２間に形成される層間絶縁膜１４上に、基板１１表面から高さ方向に連続的に突出するように形成されている。これにより、バンク１５により囲まれた領域、すなわち、列方向に配列された複数の表示画素ＰＩＸの画素電極１２を含む領域が、後述する製造方法において、有機ＥＬ層１６（例えば正孔輸送層１６ａ及び電子輸送性発光層１６ｂ）を形成する際の有機化合物材料を含む溶液或いは懸濁液の溶媒（有機化合物含有液）の塗布領域（すなわち、ＥＬ素子形成領域Ｒel）として規定される。
また、バンク１５は、例えば感光性の樹脂材料を用いて形成され、上記有機ＥＬ層１６の形成時において、少なくともその表面（側面及び上面）が、ＥＬ素子形成領域Ｒelに塗布される有機化合物含有液に対して撥液性を有するように表面処理が施されている。
そして、上記画素駆動回路ＤＣ、有機ＥＬ素子ＯＬＥＤ及びバンク１５が形成された基板１１の一面側全域には、例えば図４に示すように、保護絶縁膜（パッシベーション膜）としての機能を有する封止層１８が被覆形成されている。さらには、基板１１に対向するように図示を省略したガラス基板等からなる封止基板が接合されているものであってもよい。
このように、本実施形態に係る表示パネルにおいては、有機ＥＬ素子ＯＬＥＤの発光動作を制御する画素駆動回路ＤＣの出力端（トランジスタＴｒ１２のソース電極Ｔｒ１２ｓ）に接続されたＩＴＯ等の透明電極材料からなる画素電極１２が、ゲート絶縁膜１３を介すことなく基板１１上に直接設けられている。特に、画素電極１２は、画素駆動回路ＤＣのトランジスタＴｒ１１、Ｔｒ１２を形成するゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇと同一層（基板１１に直接接する層）に設けられるとともに、当該ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇとは異なる工程で形成されていることを特徴としている。
そして、このような表示パネル１０（表示画素ＰＩＸ）においては、データラインＬｄを介して供給される表示データに応じた階調信号Ｖpixに基づいて、所定の電流値を有する発光駆動電流がトランジスタＴｒ１２のドレイン−ソース間に流れ、有機ＥＬ素子ＯＬＥＤの画素電極１２に供給されることにより、各表示画素（色画素）ＰＩＸの有機ＥＬ素子ＯＬＥＤが上記表示データに応じた所望の輝度階調で発光動作する。
ここで、本実施形態に係る表示パネル１０においては、画素電極１２が光透過特性（可視光に対して高い透過率）を有し、かつ、対向電極１７が光反射特性（可視光に対して高い反射率）を有することにより、各表示画素ＰＩＸの有機ＥＬ層１６において発光した光が、光透過特性を有する画素電極１２及び基板１１を介して視野側（図４の下方）に直接出射されるとともに、光反射特性を有する対向電極１７で反射し、画素電極１２を介して視野側に出射されるボトムエミッション型の発光構造を実現することができる。
このとき、上述したように、有機ＥＬ層（発光層）１６において発光した光は、透明な画素電極１２及び透明な基板１１のみを介して視野側に出射されるので、例えば画素電極が基板上に形成されたゲート絶縁膜上に設けられたパネル構造を有する表示パネルに比較して、光の出射経路（光路）に介在するゲート絶縁膜の膜厚分布（膜厚のばらつき）に起因する干渉効果を抑制して、Ｒ、Ｇ、Ｂの各発光色の色度ずれや発光輝度のばらつきを抑制することができ、画像のにじみやぼけ等のない良好な表示特性を実現することができる。
（表示パネルの製造方法）
次に、本実施形態に係る表示パネルの製造方法について説明する。
図５乃至図９は、本実施形態に係る表示パネルの製造方法の一例を示す工程断面図である。ここでは、図４に示したIVＡ−IVＡ線及びIVＢ−IVＢ線に沿った表示パネルの断面構造のうち、各一部分（トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子ＯＬＥＤ、データラインＬｄ、選択ラインＬｓ、電源電圧ラインＬｖ等）、並びに、図１に示した選択ラインＬｓの端部に設けられる端子パッドＰＬｓ、電源電圧ラインＬｖの端部に設けられる端子パッドＰＬｖを便宜的に抜き出した構造を示して製造方法の概略を説明する。
上述した表示パネルの製造方法は、まず、図１、図３に示したように、ガラス基板等の絶縁性の基板１１の一面側（図面上面側）に設定された表示画素ＰＩＸ（色画素ＰＸｒ、ＰＸｇ、ＰＸｂ）の画素形成領域Ｒpxに、画素駆動回路ＤＣのトランジスタＴｒ１１、Ｔｒ１２やキャパシタＣｓ、データラインＬｄや選択ラインＬｓ、電源電圧ラインＬｖ等の配線層を形成する。
具体的には、図５（ａ）に示すように、基板１１上にゲートメタル層を形成し、当該ゲートメタル層をウェットエッチングによりパターニングすることによって、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ、及び、当該ゲート電極Ｔｒ１２ｇと一体的に形成されるキャパシタＣｓの一方側の電極Ｅca、データラインＬｄ、選択ラインＬｓに接続された端子パッドＰＬｓの下層電極層ＰＬs1、電源電圧ラインＬｖに接続された端子パッドＰＬｖの下層電極層ＰＬv1を同時に形成する。このとき、酸系のエッチング液（例えばフッ酸系エッチング液）は、画素電極が形成される領域の基板１１の表面に接するが、ガラスに対して十分選択比が取れるので基板１１をエッチングすることはない。
なお、ゲートメタル層は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体又はそれを含む化合物又は合金を含む金属層を良好に適用することができる。
ここで、選択ラインＬｓ及び電源電圧ラインＬｖを複数の導電層を積層した配線構造により形成する場合には、上記ゲートメタル層をパターニングする際に、選択ラインＬｓの下層配線層及び電源電圧ラインＬｖの下層配線層（いずれも図示を省略）を、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ等と同時に形成する。この場合、図３に示すように、ソース、ドレインメタル層Ｌs-dをパターニングして得られるデータラインＬｄと、ゲートメタル層をパターニングして得られる選択ラインＬｓ及び電源電圧ラインＬｖとが交差する領域においては、相互に電気的に接続されないように、例えばゲートメタル層によって選択ラインＬｓ及び電源電圧ラインＬｖの下層配線を形成せずにデータラインＬｄと、選択ラインＬｓ及び電源電圧ラインＬｖとの間に後述するゲート絶縁膜１３を介在させるようにする。
次いで、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇやキャパシタＣｓの電極Ｅca、データラインＬｄ、下層電極層ＰＬs1、ＰＬv1を含む基板１１上に、スパッタリング法等を用いて錫ドープ酸化インジウム（Indium Tin Oxide；ＩＴＯ）や酸化インジウムと酸化亜鉛の酸化物（Indium
Zinc Oxide）、タングステンドープ酸化インジウム（Indium Tungsten Oxide；ＩＷＯ）、タングステン−亜鉛ドープ酸化インジウム（Indium Tungsten Zinc
Oxide；ＩＷＺＯ）等の透明電極材料からなる（光透過特性を有する）導電性酸化金属層を薄膜形成した後、当該導電性酸化金属層をパターニングして、図５（ｂ）に示すように、各表示画素ＰＩＸのＥＬ素子形成領域Ｒelに所定の平面形状（例えば矩形状）を有する画素電極１２を形成する。
次いで、図５（ｃ）に示すように、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇや画素電極１２等を含む基板１１の全域を被覆するように、例えば化学気相成長法（ＣＶＤ法）等を用いて、窒化シリコン、酸化シリコン等からなるゲート絶縁膜１３、アモルファスシリコン等からなる半導体層Ｌsmc及び窒化シリコン等からなる絶縁層Ｌblを順次積層形成する。その後、図５（ｄ）に示すように、最上層の絶縁層Ｌblを図示しないフォトレジストマスクを用いてパターニングして、上記ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域に窒化シリコン等からなるチャネル保護層（ブロック層）ＢＬ形成する。
次いで、図６（ａ）に示すように、上記基板１１の全域を被覆するように、例えばＣＶＤ法等を用いて、不純物をドープしたｎ＋シリコン層Ｌohmを形成した後、当該ｎ＋シリコン層Ｌohm、半導体層Ｌsmc及びゲート絶縁膜１３を、酸素及びＳＦＯ６の混合ガスを用いて連続的にドライエッチングして、各画素形成領域Ｒpx内のＥＬ素子形成領域Ｒelに画素電極１２が露出する開口部、データラインＬｄの特定の領域の上面が露出するコンタクトホールＣＨ11（図３参照）、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇの特定の領域の上面が各々露出するコンタクトホールＣＨ12、ＣＨ13（図３参照）、及び、端子パッド部に下層電極層ＰＬs1、ＰＬv1がそれぞれ露出する開口部ＣＨs1、ＣＨv1を形成する。この場合における画素電極１２が露出する開口部の形状は、ゲート絶縁膜１３、半導体層Ｌsmc及びｎ＋シリコン層Ｌohmの端部１３ａの形状により規定される。このとき、画素電極１２の下面に位置する基板１１の領域は、画素電極１２に覆われているのでドライエッチングのエッチャントに曝されることがなく、平滑な状態を維持することができる。
次いで、図６（ｂ）に示すように、上記基板１１の全域に、ソース、ドレインメタル層Ｌs-dを形成する。ここで、ソース、ドレインメタル層Ｌs-dは、上述したゲートメタル層と同様に、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）単体又はそれを含む化合物又は合金を含む金属層を良好に適用することができる。一具体例としては、アルミニウム単体（Ａｌ）やアルミニウム−チタン（ＡｌＴｉ）、アルミニウム−ネオジウム−チタン（ＡｌＮｄＴｉ）等のアルミニウム合金、銅（Ｃｕ）等の配線抵抗を低減するための低抵抗金属の単層や合金層により形成するものであってもよいし、クロム（Ｃｒ）やチタン（Ｔｉ）等のマイグレーションを低減するための遷移金属層が上記低抵抗金属層の下層に設けられた積層構造を有するものであってもよい。
次いで、ソース、ドレインメタル層上にパターニングされたマスクＭＳＫを形成し、当該マスクＭＳＫを用いてソース、ドレインメタル層Ｌs-dをエッチングして、トランジスタＴｒ１１、Ｔｒ１２の各ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、キャパシタＣｓの他方側の電極Ｅcb、選択ラインＬｓ及び該選択ラインＬｓに接続された端子パッドＰＬｓの上層電極層ＰＬs2、電源電圧ラインＬｖ及び該電源電圧ラインＬｖに接続された端子パッドＰＬｖの上層電極層ＰＬv2を同時に形成する。
続いて、当該ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄ、キャパシタＣｓの電極Ｅcb、選択ラインＬｓ及び電源電圧ラインＬｖ、上層電極層ＰＬs2、層ＰＬv2をマスクとして用いて、ｎ＋シリコン層Ｌohm及び半導体層Ｌsmcを連続的にエッチングして、図６（ｃ）に示すように、ゲート絶縁膜１３上のゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇに対応する領域にチャネル領域を有する半導体層ＳＭＣを形成するとともに、当該半導体層ＳＭＣと上記ソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄとの間に各々不純物層ＯＨＭを形成する。
これにより、ゲート電極Ｔｒ１１ｇ、Ｔｒ１２ｇ上にゲート絶縁膜１３を介して半導体層ＳＭＣを有し、チャネル領域の両端部に不純物層ＯＨＭを介してソース電極Ｔｒ１１ｓ、Ｔｒ１２ｓ及びドレイン電極Ｔｒ１１ｄ、Ｔｒ１２ｄを有するトランジスタＴｒ１１、Ｔｒ１２が形成される。このとき、図３に示すように、トランジスタＴｒ１１のドレイン電極Ｔｒ１１ｄはゲート絶縁膜１３に形成されたコンタクトホールＣＨ11を介してデータラインＬｄに接続され、同ソース電極Ｔｒ１１ｓがゲート絶縁膜１３に形成されたコンタクトホールＣＨ13を介してトランジスタＴｒ１２のゲート電極Ｔｒ１２ｇに接続される。また、ソース電極Ｔｒ１２ｓの一端側は画素電極１２上にまで延在して相互に電気的に接続されるとともに、当該ソース電極Ｔｒ１２ｓとの接続部を除いて、画素電極１２の上面が再び露出する。
また、上記工程により、キャパシタＣｓの電極Ｅcb、選択ラインＬｓ及び電源電圧ラインＬｖ、上層電極層ＰＬs2、層ＰＬv2とゲート絶縁膜１３との間に、各々ｎ＋シリコン層Ｌohm及び半導体層Ｌsmcが介在するように形成される。このとき、選択ラインＬｓは、ゲート絶縁膜１３に設けられたコンタクトホールＣＨ12を介してトランジスタＴｒ１１のゲート電極Ｔｒ１１ｇに接続され、また、電源電圧ラインＬｖは、トランジスタＴｒ１２のドレイン電極Ｔｒ１２ｄと一体的に形成されている。
また、ゲート電極Ｔｒ１２ｇと一体的に形成された電極Ｅcaと、ソース電極Ｔｒ１２ｓと一体的に形成された電極Ｅcb（ｎ＋シリコン層Ｌohm及び半導体層Ｌsmcを含む）とが誘電体となるゲート絶縁膜１３を介して対向して配置されて、キャパシタＣｓが形成される。さらに、端子パッド部においては、ｎ＋シリコン層Ｌohm、半導体層Ｌsmc及びゲート絶縁膜１３に形成された上記開口部ＣＨs1、ＣＨv1を介して、上層電極層ＰＬs2、層ＰＬv2と下層電極層ＰＬs1、ＰＬv1が各々電気的に接続されて、端子パッドＰＬｓ、ＰＬｖが形成される。
次いで、図７（ａ）に示すように、上記トランジスタＴｒ１１、Ｔｒ１２や選択ラインＬｓ、電源電圧ラインＬｖ等が形成され、画素電極１２が露出する基板１１上に、ＣＶＤ法等を用いて、例えばシリコン酸化膜やシリコン窒化膜等の無機の絶縁性材料からなる絶縁層Ｌislを形成した後、当該絶縁層Ｌislをパターニングすることによって、図７（ｂ）に示すように、表示パネル１０の行方向（図１、図３の左右方向）に配列された隣接する表示画素ＰＩＸのＥＬ素子形成領域Ｒel間の領域（又は、画素電極１２間の領域；境界領域）を電気的に絶縁する層間絶縁膜１４を形成するとともに、各表示画素ＰＩＸのＥＬ素子形成領域Ｒelに画素電極１２が露出する開口部、及び、端子パッド部において上層電極層ＰＬs2、ＰＬv2がそれぞれ露出する開口部ＣＨs2、ＣＨv2を形成する。この場合における画素電極１２が露出する開口部の形状は、層間絶縁膜１４の端部１４ａの形状により規定される。
次いで、図８（ａ）に示すように、隣接する表示画素ＰＩＸ（画素電極１２）間の境界領域に形成された上記層間絶縁膜１４上に、例えばポリイミド系やアクリル系等の感光性の樹脂材料からなるバンク１５を形成する。具体的には、上記層間絶縁膜１４含む基板１１の一面側全域を被覆するように形成された感光性樹脂層をパターニングすることにより、図１に示したように、行方向に隣接する表示画素ＰＩＸ間の境界領域であって、表示パネル１０の列方向に延在する領域を含む柵状の平面形状を有し、高さ方向に連続的に突出するバンク（隔壁）１５を形成する。これにより、表示パネル１０の列方向に配列された同一色の複数の表示画素（色画素）ＰＩＸのＥＬ素子形成領域Ｒelがバンク１５及び層間絶縁膜１４により囲まれて画定されて、該ＥＬ素子形成領域Ｒel内に各表示画素ＰＩＸの画素電極１２の上面が露出する。
次いで、基板１１を純水で洗浄した後、例えば酸素プラズマ処理やＵＶオゾン処理等を施すことにより、ＥＬ素子形成領域Ｒelに露出する各画素電極１２の表面を、後述する正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対して親液化する処理を施し、続いて、バンク１５の表面にＣＦ４プラズマ処理を行い、選択的にバンク１５の表面を有機化合物含有液に対して撥液化する処理を施す。なお、バンク１５を形成する樹脂材料自体に予めフッ素原子やフッ素原子を含む官能基が含まれていれば、上記撥液化処理は必ずしも行わなくてもよい。
これにより、同一の基板１１上において、バンク１５の表面が撥液化処理され、当該バンク１５により画定された各画素形成領域Ｒpxに露出する画素電極１２の表面は撥液化されていない状態（親液性）が保持されるので、後述するように、有機化合物含有液を塗布して有機ＥＬ層１６（電子輸送性発光層１６ｂ）を形成する場合であっても、隣接するＥＬ素子形成領域Ｒelへの有機化合物含有液の漏出や乗り越えを防止することができ、隣接画素相互の混色を抑制して、赤（Ｒ）、緑（Ｇ）、青（Ｂ）色の塗り分けが可能となる。
なお、本実施形態において使用する「撥液性」とは、後述する正孔輸送層１６ａとなる正孔輸送材料を含有する有機化合物含有液や、電子輸送性発光層１６ｂとなる電子輸送性発光材料を含有する有機化合物含有液、もしくは、これらの溶液に用いる有機溶媒を、基板上等に滴下して、接触角の測定を行った場合に、当該接触角が５０°以上になる状態と規定する。また、「撥液性」に対峙する「親液性」とは、本実施形態においては、上記接触角が４０°以下、好ましくは１０°以下になる状態と規定する。
次いで、図８（ｂ）に示すように、上記バンク１５により囲まれた（画定された）各色のＥＬ素子形成領域Ｒelに対して、プロセス制御性や生産性に優れる、インクジェット法やノズルプリンティング法等を適用して、高分子系の有機材料からなる正孔輸送材料の溶液又は分散液を塗布した後、加熱乾燥させて正孔輸送層１６ａを形成する。続いて、当該正孔輸送層１６ａ上にＲ、Ｇ、Ｂの発光色に対応した高分子系の有機材料からなる電子輸送性発光材料の溶液又は分散液を塗布した後、加熱乾燥させて電子輸送性発光層１６ｂを形成する。これにより、図９（ａ）に示すように、画素電極１２上に少なくとも正孔輸送層１６ａ及び電子輸送性発光層１６ｂを有する有機ＥＬ層１６が積層形成される。
具体的には、有機高分子系の正孔輸送材料を含む有機化合物含有液として、例えばポリエチレンジオキシチオフェン／ポリスチレンスルホン酸水溶液（ＰＥＤＯＴ／ＰＳＳ；導電性ポリマーであるポリエチレンジオキシチオフェンＰＥＤＯＴと、ドーパントであるポリスチレンスルホン酸ＰＳＳを水系溶媒に分散させた分散液）を、上記画素電極１２上に塗布した後、加熱乾燥処理を行って溶媒を除去することにより、当該画素電極１２上に有機高分子系の正孔輸送材料を定着させて、担体輸送層である正孔輸送層１６ａを形成する。
また、有機高分子系の電子輸送性発光材料を含む有機化合物含有液として、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料を、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒或いは水に溶解した溶液を、上記正孔輸送層１６ａ上に塗布した後、加熱乾燥処理を行って溶媒を除去することにより、正孔輸送層１６ａ上に有機高分子系の電子輸送性発光材料を定着させて、担体輸送層であり発光層でもある電子輸送性発光層１６ｂを形成する。
その後、図９（ｂ）に示すように、少なくとも各表示画素ＰＩＸのＥＬ素子形成領域Ｒelを含む基板１１上に光反射特性を有し、上記有機ＥＬ層１６（正孔輸送層１６ａ及び電子輸送性発光層１６ｂ）を介して各表示画素ＰＩＸの画素電極１２に対向する共通の対向電極（例えばカソード電極）１７を形成する。
具体的には、対向電極１７は、例えば真空蒸着法やスパッタリング法を用いて、１〜１０ｎｍ程度の膜厚を有し、カルシウム（Ｃａ）、バリウム（Ｂａ）、リチウム（Ｌｉ）、インジウム（Ｉｎ）等の仕事関数の低い電子注入層（カソード電極）を形成した後、その上層に１００ｎｍ以上の膜厚を有し、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銀（Ａｇ）、パラジウム銀（ＡｇＰｄ）系の合金、又は、ＩＴＯ等の仕事関数の高い薄膜（給電電極）を積層形成した電極構造を適用することができる。ここで、対向電極１７は、図１、図４に示したように、各ＥＬ素子形成領域Ｒelに露出する画素電極１２に対向する領域のみならず、各ＥＬ素子形成領域Ｒelを画定するバンク１５上にまで延在する単一の導電層（べた電極）として形成される。
次いで、上記対向電極１７を形成した後、基板１１の一面側全域に保護絶縁膜（パッシベーション膜）としてシリコン酸化膜やシリコン窒化膜等からなる封止層１８をＣＶＤ法等を用いて形成することにより、図４に示したような断面構造（ボトムエミッション型の発光構造）を有する表示パネル１０が完成する。なお、上記封止層１８に加えて、又は、封止層１８に替えて、ＵＶ硬化又は熱硬化接着剤を用いて、メタルキャップ（封止蓋）やガラス等の封止基板を接合するものであってもよい。
このように、本実施形態に係る表示パネルの製造方法は、トランジスタＴｒ１１、Ｔｒ１２のゲート絶縁膜１３のパターニング工程に先立って、各表示画素ＰＩＸに設けられる有機ＥＬ素子ＯＬＥＤの画素電極１２が基板１１上に直接形成され、その後にゲート絶縁膜１３上に形成されるトランジスタＴｒ１２のソース電極Ｔｒ１２ｓが上記画素電極１２に直接接続されている。
すなわち、基板１１上に画素電極１２を形成した後に、当該画素電極１２上に被覆形成されたゲート絶縁膜１３をエッチングして、各ＥＬ素子形成領域Ｒelに画素電極１２が露出する開口部を形成することにより、ゲート絶縁膜１３をドライエッチングする際に画素電極１２が下方に位置する基板１１に対するエッチング保護膜（ストッパ）として機能するので、例えば基板上に被覆形成したゲート絶縁膜をエッチングして開口部を形成した後、画素電極を形成する場合に比較して、基板表面の平滑性が損なわれる（荒れる）等のダメージを軽減することができる。
したがって、表示パネル（有機ＥＬ素子）の発光動作時に、各表示画素ＰＩＸの有機ＥＬ層において発光した光が、基板表面において散乱したり、基板の厚さのばらつきによって干渉にばらつきを生じる現象を抑制することができ、色度ずれや発光輝度（発光強度）のばらつきを抑制して、画像のにじみやぼけ等のない、表示特性に優れた表示パネルを実現することができる。
加えて、透明電極からなる画素電極と、透明な基板との間には、ゲート絶縁膜が介在しないので、例えば画素電極と基板との間にゲート絶縁膜が介在する場合に比較して、表示画素ＰＩＸの有機ＥＬ層（発光層）の発する光が、画素電極と透明な基板との間に入射する際に、ゲート絶縁膜の膜厚のばらつきに起因する干渉色のばらつきがないため、基板から出射された光は、色度ずれや発光輝度のばらつきを抑制することができ、画像のにじみやぼけ等のない良好な表示特性を実現することができる。
なお、上述した実施形態においては、有機ＥＬ層１６が正孔輸送層１６ａ及び電子輸送性発光層１６ｂからなる場合について説明したが、本発明はこれに限定されるものではなく、例えば正孔輸送兼電子輸送性発光層のみでもよく、正孔輸送性発光層及び電子輸送層でもよく、三層以上、例えば正孔輸送層、電子輸送層及び発光層でもよく、また、各層の間にインターレイヤ層等の担体輸送制御層が適宜介在してもよく、その他の担体輸送層の組合せであってもよい。
また、上述した実施形態においては、画素電極１２を有機ＥＬ素子ＯＬＥＤのアノード電極とし、対向電極１７をカソード電極として、画素電極１２側に正孔輸送層１６ａを、また、対向電極１７側に電子輸送性発光層１６ｂを形成した場合について説明したが、本発明はこれに限定されるものではなく、画素電極１２を有機ＥＬ素子の透明カソード電極とし、対向電極１７を不透明アノード電極とするものであってもよい。この場合、画素電極１２側に電子輸送性発光層１６ｂを、また、対向電極１７側に正孔輸送層１６ａを形成した素子構造となる。
また、上記実施形態では、基板上に透明電極を配置したボトムエミッション型であったが、有機ＥＬ層の光が対向電極１７側から放出されるトップエミッション型であっても、上記製造プロセスにおいて、基板の表面にエッチングによる凹凸がないので、基板上に均一な厚さで電極や有機ＥＬ層を成膜することができ、光の散乱のばらつきや光の干渉等のばらつきを抑えることができる。このようなトップエミッション構造の場合、画素電極は透明でなくともよく、反射導電膜のみ、又は、透明導電膜と反射膜の組合せであってもよい。
また、上記実施形態では、酸素及びＳＦＯ６の混合ガスを用いてドライエッチングを行ったが、基板を浸食するガスであれば、これに限らない。
本発明に係る表示パネルの画素配列状態の一例を示す概略平面図である。 本発明に係る表示パネルに２次元配列される表示画素（発光素子及び画素駆動回路）の回路構成例を示す等価回路図である。 本発明に係る表示パネルに適用可能な表示画素の一例を示す平面レイアウト図である。 本実施形態に係る平面レイアウトを有する表示画素における概略断面図である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その１）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その２）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その３）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その４）である。 本実施形態に係る表示パネルの製造方法の一例を示す工程断面図（その５）である。
符号の説明
１０ 表示パネル
１１ 基板
１２ 画素電極
１３ ゲート絶縁膜
１４ 層間絶縁膜
１５ バンク
１６ 有機ＥＬ層
１６ａ 正孔輸送層
１６ｂ 電子輸送性発光層
１７ 対向電極
ＤＣ 画素駆動回路
ＯＬＥＤ 有機ＥＬ素子
Ｌｄ データライン
Ｌｓ 選択ライン
Ｌｖ 電源電圧ライン

Claims (6)

  1. 第一電極が形成される基板の所定領域が、前記第一電極が形成される前に絶縁膜のエッチングガスに曝されることなしに、ゲート電極となるゲートメタル層及びソース、ドレイン電極となるソース、ドレインメタル層と異なる導電性酸化金属層をパターニングすることによって前記基板上の前記所定領域に前記第一電極を形成する工程と、
    前記第一電極を含む前記基板上の全域を被覆するように絶縁膜と第一半導体層と第二半導体層とを順次積層する工程と、
    前記第二半導体層と前記第一半導体層と前記絶縁膜とをエッチングガスにより連続的にパターニングして前記第一電極の所定の領域が露出する開口部を形成する工程と、
    前記開口部に対応した位置が開口されたバンクを形成する工程と、
    少なくとも前記開口部に対応する前記第一電極上に向けて有機化合物含有液を塗布して発光層を形成する工程と、
    前記発光層上及び前記バンク上に第二電極を形成する工程と、
    を含むことを特徴とする表示パネルの製造方法。
  2. 前記絶縁膜は窒化シリコン又は酸化シリコンであることを特徴とする請求項１記載の表示パネルの製造方法。
  3. 前記開口部が形成される前記絶縁膜は、トランジスタのゲート絶縁膜を含むことを特徴とする請求項１又は２に記載の表示パネルの製造方法。
  4. 前記第一電極を形成する工程の後に、前記トランジスタのソース電極又はドレイン電極のいずれか一方を形成する工程を含むことを特徴とする請求項３記載の表示パネルの製造方法。
  5. 前記第一電極を形成する工程の前に、前記基板上に、酸系のエッチャントでウェットエッチングによって前記トランジスタのゲート電極を形成する工程を含むことを特徴とする請求項３又は４に記載の表示パネルの製造方法。
  6. 第一電極が形成される基板の所定領域が、前記第一電極が形成される前にトランジスタの絶縁膜のエッチングガスに曝されることなしに、ゲート電極となるゲートメタル層及びソース、ドレイン電極となるソース、ドレインメタル層と異なる導電性酸化金属層をパターニングすることによって前記基板上の前記所定領域に前記第一電極を形成する工程と、
    前記第一電極を形成後に、前記第一電極を含む前記基板上の全域を被覆するように前記トランジスタの前記絶縁膜と半導体層と不純物半導体層とを堆積し、エッチングガスによって前記第一電極上の前記トランジスタの前記絶縁膜と前記半導体層と前記不純物半導体層とを連続的に除去することによって開口部を形成するとともにトランジスタを形成する工程と、
    前記トランジスタの上方に、前記開口部に対応した位置が開口されたバンクを形成する工程と、
    前記開口部に対応する前記第一電極上に向けて有機化合物含有液を塗布して発光層を形成する工程と、
    前記発光層上及び前記バンク上に第二電極を形成する工程と、
    を含むことを特徴とする表示パネルの製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013461B2 (en) 2010-03-18 2015-04-21 Samsung Display Co., Ltd. Organic light emitting diode display
KR101839930B1 (ko) * 2010-12-29 2018-04-27 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
JP5906132B2 (ja) * 2012-05-09 2016-04-20 株式会社ジャパンディスプレイ 表示装置
KR20140065271A (ko) 2012-11-21 2014-05-29 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101971202B1 (ko) * 2012-11-22 2019-04-23 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US9006719B2 (en) * 2013-01-16 2015-04-14 Shenzhen China Star Optoelectronics Technology Co., Ltd OLED pixel structure and OLED panel each having three colored light emitting zones arranged in parallel
US9012259B2 (en) * 2013-01-17 2015-04-21 Stmicroelectronics S.R.L. Thin film transistors formed by organic semiconductors using a hybrid patterning regime
KR102255197B1 (ko) 2014-05-02 2021-05-25 삼성디스플레이 주식회사 유기 발광 소자
KR102146344B1 (ko) * 2014-05-22 2020-08-21 엘지디스플레이 주식회사 유기전계발광소자
JP6146594B1 (ja) * 2015-12-22 2017-06-14 カシオ計算機株式会社 表示装置及びその制御方法、制御プログラム
CN107946347B (zh) * 2017-11-27 2021-08-10 合肥鑫晟光电科技有限公司 一种oled显示面板及其制备方法、显示装置
TWI678009B (zh) * 2018-06-22 2019-11-21 友達光電股份有限公司 顯示面板及其製作方法
KR20200024382A (ko) * 2018-08-27 2020-03-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
CN114077110B (zh) * 2021-11-23 2023-11-03 京东方科技集团股份有限公司 一种阵列基板、液晶显示面板及显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640067A (en) 1995-03-24 1997-06-17 Tdk Corporation Thin film transistor, organic electroluminescence display device and manufacturing method of the same
JP4769997B2 (ja) * 2000-04-06 2011-09-07 ソニー株式会社 薄膜トランジスタ及びその製造方法、液晶表示装置、液晶表示装置の製造方法、有機ｅｌ装置、有機ｅｌ装置の製造方法
EP1251715B2 (en) * 2001-04-18 2010-12-01 Sound Design Technologies Ltd. Multi-channel hearing instrument with inter-channel communication
US6886573B2 (en) * 2002-09-06 2005-05-03 Air Products And Chemicals, Inc. Plasma cleaning gas with lower global warming potential than SF6
JP2004259796A (ja) * 2003-02-25 2004-09-16 Sony Corp 薄膜デバイスの製造方法および薄膜デバイス
JP2004265837A (ja) * 2003-03-04 2004-09-24 Seiko Epson Corp 表示パネル及びその表示パネルを備えた電子機器並びに表示パネル及びその表示パネルを備えた電子機器の製造方法
JP2005173184A (ja) * 2003-12-11 2005-06-30 Casio Comput Co Ltd 表示装置及びその駆動制御方法
KR20050068860A (ko) * 2003-12-30 2005-07-05 엘지.필립스 엘시디 주식회사 듀얼 플레이트 유기전계 발광소자용 상부기판 및 그의제조방법
JP4583797B2 (ja) * 2004-04-14 2010-11-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4877871B2 (ja) * 2004-04-28 2012-02-15 株式会社半導体エネルギー研究所 表示装置の作製方法、液晶テレビジョン、及びｅｌテレビジョン
US20070096086A1 (en) * 2005-06-27 2007-05-03 Ying Wang Hole injection electrode
JP2007127752A (ja) 2005-11-02 2007-05-24 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置、および電子機器
KR100829743B1 (ko) 2005-12-09 2008-05-15 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 이의 제조 방법, 이를 구비한평판 디스플레이 장치
JP5372337B2 (ja) * 2007-03-27 2013-12-18 住友化学株式会社 有機薄膜トランジスタ基板及びその製造方法、並びに、画像表示パネル及びその製造方法

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