JP4952546B2 - Waveform generator and semiconductor test apparatus - Google Patents

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Description

本発明は、波形発生装置及び半導体試験装置に関する   The present invention relates to a waveform generator and a semiconductor test apparatus.

従来から、トリガー信号によって任意波形を発生させる波形発生装置が知られている。   Conventionally, a waveform generator that generates an arbitrary waveform by a trigger signal is known.

図９を参照して、従来の波形発生装置１０１の概略構成を説明する。波形発生装置１０１は、半導体試験装置１００に備えられている。   With reference to FIG. 9, a schematic configuration of a conventional waveform generator 101 will be described. The waveform generator 101 is provided in the semiconductor test apparatus 100.

波形発生装置１０１は、外部からのＴｒｉｇｇｅｒ（トリガー信号）によって試験波形（任意波形）を発生させ、当該発生された任意波形を被測定物ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）１０５に出力する。トリガー信号は、デジタルピンモジュール１０２からのパターン同期信号、デジタイザ１０３からの取り込み開始／終了信号、被測定物１０５からのステータス信号、ハンドラー・プローバー１０４からの信号、その他の測定器１０６からの信号などに該当する。   The waveform generator 101 generates a test waveform (arbitrary waveform) by an external trigger (trigger signal), and outputs the generated arbitrary waveform to a device under test DUT (Device Under Test) 105. The trigger signal includes a pattern synchronization signal from the digital pin module 102, an acquisition start / end signal from the digitizer 103, a status signal from the device under test 105, a signal from the handler / prober 104, a signal from other measuring device 106, and the like. It corresponds to.

次に図１０を参照して、波形発生装置１０１の内部構成を説明する。波形発生装置１０１は、ＣＰＵ（Central Processing Unit）１１０と、記憶部１１１と、出力部１１２と、を備えて構成される。   Next, the internal configuration of the waveform generator 101 will be described with reference to FIG. The waveform generation device 101 includes a CPU (Central Processing Unit) 110, a storage unit 111, and an output unit 112.

ＣＰＵ１１０は、波形発生装置１０１の各部を制御する。具体的には、ＣＰＵ１１０は、トリガー信号が入力されると、入力されたトリガー信号に対して割り当てられた任意波形データを記憶部１１１から読み出し、当該読み出された任意波形データに基づいて、出力部１１２に任意波形を出力させる。   The CPU 110 controls each part of the waveform generator 101. Specifically, when a trigger signal is input, the CPU 110 reads arbitrary waveform data assigned to the input trigger signal from the storage unit 111, and outputs based on the read arbitrary waveform data. The unit 112 is caused to output an arbitrary waveform.

記憶部１１１は、ＲＡＭ（Random Access Memory）により構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア（メモリエリア）を有する。具体的には、記憶部１１１は、複数のメモリエリアのそれぞれに任意波形データを記憶する。   The storage unit 111 is configured by a RAM (Random Access Memory), and has a work area (memory area) that stores various programs to be executed and data related to these various programs. Specifically, the storage unit 111 stores arbitrary waveform data in each of a plurality of memory areas.

出力部１１２は、ＣＰＵ１１０からの指示に従って、任意波形を被測定物１０５に出力する。   The output unit 112 outputs an arbitrary waveform to the device under test 105 in accordance with an instruction from the CPU 110.

次に図１１を参照して、トリガー信号に対して割り当てられた任意波形を出力する動作について説明する。図１１は、Ｔｒｉｇｇｅｒ１〜４（トリガー信号１〜４）に対して波形（任意波形）Ａ，Ｂ，Ｃ，Ｄがそれぞれ定義された（割り当てられた）ことを示す図である。この場合、波形発生装置１０１にトリガー信号１〜４が入力されると、トリガー信号に対する任意波形の割り当てに従って、任意波形Ａ〜Ｄが発生される。例えば、トリガー信号１が入力されると、記憶部１１１から任意波形データＡが読み出される。そして、当該読み出された任意波形データＡに基づいて、出力部１１２から任意波形Ａが被測定物１０５に出力される。トリガー信号２〜４が入力された場合についても同様の動作が行われる。   Next, an operation for outputting an arbitrary waveform assigned to the trigger signal will be described with reference to FIG. FIG. 11 is a diagram showing that waveforms (arbitrary waveforms) A, B, C, and D are defined (assigned) for Triggers 1 to 4 (trigger signals 1 to 4). In this case, when the trigger signals 1 to 4 are input to the waveform generator 101, the arbitrary waveforms A to D are generated according to the allocation of the arbitrary waveform to the trigger signal. For example, when the trigger signal 1 is input, the arbitrary waveform data A is read from the storage unit 111. Based on the read arbitrary waveform data A, the output unit 112 outputs the arbitrary waveform A to the device under test 105. The same operation is performed when the trigger signals 2 to 4 are input.

また、周波数及び位相データを、外部より高速でかつ両データを同時に変更することのできる手段を備えた波形発生装置も知られている（例えば、特許文献１参照）。
特開平８−３３０９１４号公報 There is also known a waveform generator provided with means capable of simultaneously changing frequency and phase data at high speed from the outside and both data (see, for example, Patent Document 1).
JP-A-8-330914

上述の被測定物１０５は、複雑な機能を持つので試験に要求される任意波形が多種多様である。例えば、図１２に示すように波形（任意波形）が１００種類あったとする。この場合、それぞれの任意波形をトリガー信号に割り当てると、１００本ものトリガー信号の入力が必要となる。このため、多数のトリガー信号を入力するための配線や入出力端子（ＩＯ）数が膨大となる。また、部品点数（配線やＩＯ数）が増えるとコストアップになる。   Since the DUT 105 described above has a complicated function, there are a wide variety of arbitrary waveforms required for the test. For example, assume that there are 100 types of waveforms (arbitrary waveforms) as shown in FIG. In this case, if each arbitrary waveform is assigned to a trigger signal, as many as 100 trigger signals need to be input. For this reason, the number of wirings and input / output terminals (IO) for inputting a large number of trigger signals is enormous. In addition, the cost increases as the number of parts (the number of wirings and IOs) increases.

トリガー信号の入力数の増加を防ぐには、試験の途中でトリガー信号に対する任意波形の定義（割り当て）を書き換えて対応する技術が知られている。例えば、図１３に示すように、試験開始時に、Ｔｒｉｇｇｅｒ１（トリガー信号１）を波形（任意波形）Ａに割り当てる。その後、任意波形Ａを任意波形Ｅに書き換え、トリガー信号１を任意波形Ｅに割り当てる。さらにその後、任意波形Ｅを任意波形Ｆに書き換えて、トリガー信号１を任意波形Ｆに割り当てる。これにより、トリガー信号１本に対して複数の任意波形を割り当てることができるので、トリガー信号の入力数が膨大になることを防ぐことができる。   In order to prevent an increase in the number of input trigger signals, there is known a technique for rewriting the definition (assignment) of an arbitrary waveform for the trigger signal during the test. For example, as shown in FIG. 13, Trigger 1 (trigger signal 1) is assigned to waveform (arbitrary waveform) A at the start of the test. Thereafter, the arbitrary waveform A is rewritten to the arbitrary waveform E, and the trigger signal 1 is assigned to the arbitrary waveform E. Thereafter, the arbitrary waveform E is rewritten to the arbitrary waveform F, and the trigger signal 1 is assigned to the arbitrary waveform F. Thereby, since a plurality of arbitrary waveforms can be assigned to one trigger signal, the number of input trigger signals can be prevented from becoming enormous.

しかしながら、試験中の任意波形の定義の書き換えは、被測定物１０５（被試験物）の試験時間のスループットを悪化させる原因となっていた。つまり、任意波形の定義の書き換え時間が試験時間を長くする（試験時間のスループットを悪化させる）要因となっていた。   However, the rewriting of the definition of the arbitrary waveform during the test has caused the throughput of the test time of the device under test 105 (device under test) to deteriorate. In other words, the rewriting time of the definition of the arbitrary waveform has become a factor of increasing the test time (deteriorating the throughput of the test time).

本発明の課題は、被試験物の試験時間のスループットを向上させ、かつ、トリガー信号の入力数の増加を防ぐことである。   An object of the present invention is to improve the test time throughput of the DUT and to prevent an increase in the number of trigger signals input.

上記課題を解決するために、請求項１に記載の発明の波形発生装置は、
被試験物を試験するための複数の試験波形を出力する出力手段を備えた波形発生装置において、
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から１つのトリガー信号の選択を行うＯＲ回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える。 In order to solve the above problem, the waveform generator of the invention according to claim 1 comprises:
In the waveform generator having output means for outputting a plurality of test waveforms for testing the DUT,
A plurality of memory areas for storing each test waveform data; and storage means for storing each test waveform data in each memory area in order of outputting each test waveform to the DUT;
When there are a plurality of trigger signals indicating the timing for generating the test waveform, selection means that is an OR circuit that selects one trigger signal from the plurality of trigger signals;
An address counter that receives the trigger signal selected by the selection means and counts and outputs an address associated with each memory area each time the trigger signal is input;
The output means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, the output means Control means for outputting a test waveform from
Is provided.

請求項２に記載の発明の半導体試験装置は、
請求項１に記載の波形発生装置を備える。 A semiconductor test apparatus according to a second aspect of the present invention comprises:
The waveform generator according to claim 1 is provided.

請求項１に記載の発明によれば、アドレスカウンターは、トリガー信号が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、制御手段は、アドレスカウンターにより出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形データを読み出し、当該読み出された試験波形データに基づいて、出力手段により試験波形を出力させる。これにより、トリガー信号が入力される毎に、被試験物を試験する順番で試験波形が出力されるので、試験波形が多種であっても被試験物の試験中に試験波形の定義の書き換えを行う必要がなく、被試験物の試験時間のスループットを向上させることができる。また、選択手段により選択された１つのトリガー信号がアドレスカウンターに入力される。これにより、被測定物の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を入力させることなく、選択手段により選択された１つのトリガー信号のみで被測定物の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。 According to the first aspect of the present invention, the address counter counts and outputs the address of the memory area every time the trigger signal is input. Further, the control means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, A test waveform is output by the output means. As a result, each time a trigger signal is input, test waveforms are output in the order in which the DUT is tested, so the test waveform definition can be rewritten during the test of the DUT even when there are many test waveforms. There is no need to perform this, and the throughput of the test time of the DUT can be improved. Also, one trigger signal selected by the selection means is input to the address counter. As a result, even when a plurality of test waveforms are required for the test of the device under test, the device under test can be tested with only one trigger signal selected by the selection means without inputting a plurality of trigger signals. Since this can be realized, an increase in the number of trigger signal inputs can be prevented. Therefore, it is not necessary to prepare wiring and the number of IOs for connecting a plurality of trigger signals. Moreover, since it is not necessary to increase the number of parts, it is possible to prevent an increase in cost.

請求項２に記載の発明によれば、波形発生装置を備えた半導体試験装置を提供することができる。 According to the second aspect of the present invention, it is possible to provide a semiconductor test apparatus equipped with a waveform generator.

以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。   Embodiments according to the present invention will be described below in detail with reference to the accompanying drawings. However, the scope of the invention is not limited to the illustrated examples.

（第１の実施の形態）
図１〜図４を参照して本発明に係る第１の実施の形態を説明する。先ず、図１を参照して本実施の形態の波形発生装置１１の構成を説明する。波形発生装置１１は、半導体試験装置１０に備えられている。 (First embodiment)
A first embodiment according to the present invention will be described with reference to FIGS. First, the configuration of the waveform generator 11 of the present embodiment will be described with reference to FIG. The waveform generator 11 is provided in the semiconductor test apparatus 10.

具体的には、波形発生装置１１は、外部からのＴｒｉｇｇｅｒ（トリガー信号）によって試験波形（任意波形）を発生させ、当該発生された任意波形を被測定物１５に出力する。トリガー信号とは、任意波形を発生させるタイミングを示す信号のことをいう。トリガー信号は、具体的には、デジタルピンモジュール１２からのパターン同期信号、デジタイザ１３からの取り込み開始／終了信号、被試験物としての被測定物１５からのステータス信号、ハンドラー・プローバー１４からの信号、その他の測定器１６からの信号などに該当する。また、トリガー信号によって任意波形を発生させるとは、予め各トリガー信号に対して任意波形を定義し（割り当てて）、トリガー信号が入力されたときに、入力されたトリガー信号に対して定義された任意波形データを記憶部２３から読み出すことをいう。また、任意波形とは、被測定物１５を試験するための波形のことをいう。任意波形は、例えば、サイン波、ＤＣ（直流：Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）波などに該当する。   Specifically, the waveform generator 11 generates a test waveform (arbitrary waveform) by an external trigger (trigger signal), and outputs the generated arbitrary waveform to the device under test 15. The trigger signal is a signal indicating the timing for generating an arbitrary waveform. Specifically, the trigger signal includes a pattern synchronization signal from the digital pin module 12, a capture start / end signal from the digitizer 13, a status signal from the object 15 to be measured as a test object, and a signal from the handler prober 14. This corresponds to the signal from the other measuring device 16. In addition, generating an arbitrary waveform using a trigger signal is defined (assigned) to each trigger signal in advance and defined for the input trigger signal when the trigger signal is input. Reading arbitrary waveform data from the storage unit 23. The arbitrary waveform refers to a waveform for testing the DUT 15. The arbitrary waveform corresponds to, for example, a sine wave, a DC (direct current) wave, or the like.

次に、図２を参照して、波形発生装置１１の内部構成を説明する。図２に示すように、波形発生装置１１は、制御手段としてのＣＰＵ２１と、アドレスカウンター２２と、記憶手段としての記憶部２３と、出力部２４と、を備えて構成される。   Next, the internal configuration of the waveform generator 11 will be described with reference to FIG. As shown in FIG. 2, the waveform generator 11 includes a CPU 21 as a control unit, an address counter 22, a storage unit 23 as a storage unit, and an output unit 24.

ＣＰＵ２１は、波形発生装置１１の各部を制御する。具体的には、ＣＰＵ２１は、アドレスカウンター２２により出力されたアドレスに対応する記憶部２３のメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形（任意波形）データを読み出し、当該読み出された任意波形データに基づいて、出力部２４から任意波形を出力させる。アドレスとは、各メモリエリアを識別するための情報のことをいい、各メモリエリアに関連付けられている。   The CPU 21 controls each part of the waveform generator 11. Specifically, the CPU 21 refers to the memory area of the storage unit 23 corresponding to the address output by the address counter 22, reads the test waveform (arbitrary waveform) data stored in the referenced memory area, Based on the read arbitrary waveform data, an arbitrary waveform is output from the output unit 24. The address refers to information for identifying each memory area, and is associated with each memory area.

アドレスカウンター２２は、Ｔｒｉｇｇｅｒ（トリガー信号）が入力され、当該トリガー信号が入力される毎に記憶部２３の各メモリエリアに関連付けられたアドレスをカウントしてＣＰＵ２１に出力する。
また、アドレスカウンター２２に入力されるトリガー信号は、選択手段としての選択部（図示省略）により選択されたトリガー信号が入力される。ここで、選択部は、例えば、ＯＲ回路により構成される。具体的には、選択部は、外部機器（デジタルピンモジュール１２、デジタイザ１３、ハンドラー・プローバー１０４、被測定物１０５、その他の測定器１０６）のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う。そして、選択したトリガー信号をアドレスカウンター２２に出力する。 The address counter 22 receives a trigger (trigger signal), counts the address associated with each memory area of the storage unit 23 and outputs it to the CPU 21 each time the trigger signal is input.
The trigger signal input to the address counter 22 is the trigger signal selected by a selection unit (not shown) as selection means. Here, the selection unit is configured by an OR circuit, for example. Specifically, the selection unit includes a plurality of trigger signals input from external devices (digital pin module 12, digitizer 13, handler / prober 104, device under test 105, and other measuring devices 106). Select one trigger signal. Then, the selected trigger signal is output to the address counter 22.

記憶部２３は、ＲＡＭにより構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア（メモリエリア）を有する。具体的には、記憶部２３は、各任意波形データを記憶する複数のメモリエリアを有し、各任意波形データを被測定物１５へ出力する順番で当該各メモリエリアに記憶する。   The storage unit 23 includes a RAM, and has a work area (memory area) that stores various programs to be executed and data related to these various programs. Specifically, the storage unit 23 has a plurality of memory areas for storing the arbitrary waveform data, and stores the arbitrary waveform data in the respective memory areas in the order of outputting the arbitrary waveform data to the device under test 15.

出力部２４は、ＣＰＵ２１からの指示に従って、複数の任意波形（例えば、サイン波、ＤＣ波等）を被測定物１５に出力する。例えば、予め、サイン波、ＤＣ波の順で任意波形の出力順が決定していた場合、出力部２４は、サイン波、ＤＣ波の順で任意波形を出力する。   The output unit 24 outputs a plurality of arbitrary waveforms (eg, sine waves, DC waves, etc.) to the device under test 15 in accordance with instructions from the CPU 21. For example, when the output order of the arbitrary waveform is determined in advance in the order of the sine wave and the DC wave, the output unit 24 outputs the arbitrary waveform in the order of the sine wave and the DC wave.

次に図３を参照して、波形発生装置１１の動作を説明する。図３は、記憶部２３のメモリエリア２３Ａ〜２３Ｄのそれぞれに波形（任意波形）データＡ〜Ｄが記憶されていることを示す図である。通常の試験では、被測定物１５を試験する順番（任意波形を出力する順番）は予め決められている。これにより、任意波形を出力する順番で任意波形データが記憶部２３の各メモリエリアに記憶される。例えば、任意波形を出力する順番が任意波形Ａ、Ｂ、Ｃ、Ｄの順である場合、任意波形Ａ、Ｂ、Ｃ、Ｄの順で記憶部２３内のメモリエリア２３Ａ〜２３Ｄのそれぞれに任意波形データが記憶される。   Next, the operation of the waveform generator 11 will be described with reference to FIG. FIG. 3 is a diagram showing that waveform (arbitrary waveform) data A to D are stored in the memory areas 23A to 23D of the storage unit 23, respectively. In a normal test, the order in which the DUT 15 is tested (the order in which an arbitrary waveform is output) is determined in advance. As a result, the arbitrary waveform data is stored in each memory area of the storage unit 23 in the order of outputting the arbitrary waveform. For example, when the order of outputting arbitrary waveforms is the order of arbitrary waveforms A, B, C, and D, the arbitrary waveforms A, B, C, and D are arbitrarily assigned to the memory areas 23A to 23D in the storage unit 23, respectively. Waveform data is stored.

以下、図３の条件における波形発生装置１１の動作について説明する。ここで、メモリエリア２３Ａ〜２３Ｄは、それぞれ、アドレス「１００番地」〜「１０３番地」が関連付けられているとする。また、アドレスカウンター２２は、トリガー信号１が入力される毎にメモリエリア２３Ａ〜２３Ｄのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号１をメモリエリア２３Ａに記憶されている任意波形データＡに割り当てて試験が開始されるとする（例えば、試験開始の最初のトリガー信号１が入力されると、アドレスカウンター２２は、メモリエリア２３Ａのアドレス「１００番地」を出力するものとする）。   Hereinafter, the operation of the waveform generator 11 under the conditions of FIG. 3 will be described. Here, it is assumed that addresses “100” to “103” are associated with the memory areas 23A to 23D, respectively. The address counter 22 counts up the addresses of the memory areas 23A to 23D every time the trigger signal 1 is input. Also, assume that the test is started by assigning the first trigger signal 1 at the start of the test to the arbitrary waveform data A stored in the memory area 23A (for example, when the first trigger signal 1 at the start of the test is input, The address counter 22 outputs the address “100 address” of the memory area 23A).

先ず、アドレスカウンター２２にトリガー信号１が入力される。トリガー信号１が入力されると、アドレスカウンター２２によりアドレス「１００番地」がカウントされ、アドレス「１００番地」が記憶部２３を介してＣＰＵ２１に出力される。そして、ＣＰＵ２１により、アドレス「１００番地」に対応する記憶部２３のメモリエリア２３Ａが参照される。そして、参照されたメモリエリア２３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。このとき、任意波形Ａが出力されると同時に、アドレスカウンター２２によりアドレスが「１００番地」から「１０１番地」にカウントアップされる。   First, the trigger signal 1 is input to the address counter 22. When the trigger signal 1 is input, the address “100 address” is counted by the address counter 22, and the address “100 address” is output to the CPU 21 via the storage unit 23. Then, the CPU 21 refers to the memory area 23 </ b> A of the storage unit 23 corresponding to the address “100 address”. Then, the arbitrary waveform data A stored in the referenced memory area 23A is read out. Based on the read arbitrary waveform data A, the output unit 24 outputs the arbitrary waveform A to the device under test 15. At this time, the arbitrary waveform A is output and at the same time, the address counter 22 counts up the address from “100 address” to “101 address”.

そして、次のトリガー信号１がアドレスカウンター２２に入力される。ここで、先のトリガー信号１によりアドレスが「１０１番地」にカウントアップされている。このため、次のトリガー信号１が入力されると、アドレスカウンター２２によりアドレス「１０１番地」が記憶部２３を介してＣＰＵ２１に出力される。そして、ＣＰＵ２１により、アドレス「１０１番地」に対応するメモリエリア２３Ｂが参照される。そして、参照されたメモリエリア２３Ｂに記憶されている任意波形データＢが読み出される。そして、読み出された任意波形データＢに基づいて、出力部２４から任意波形Ｂが被測定物１５に出力される。このとき、任意波形Ｂが出力されると同時に、アドレスカウンター２２によりアドレスが「１０２番地」にカウントアップされる。以下、同様の動作が行われる。   Then, the next trigger signal 1 is input to the address counter 22. Here, the address is counted up to “address 101” by the previous trigger signal 1. For this reason, when the next trigger signal 1 is input, the address “101” is output from the address counter 22 to the CPU 21 via the storage unit 23. Then, the CPU 21 refers to the memory area 23B corresponding to the address “address 101”. Then, the arbitrary waveform data B stored in the referenced memory area 23B is read out. Based on the read arbitrary waveform data B, the output unit 24 outputs the arbitrary waveform B to the device under test 15. At this time, the arbitrary waveform B is output, and at the same time, the address is counted up to “address 102” by the address counter 22. Thereafter, the same operation is performed.

上記の動作により、例えば、図４に示すように、多種の任意波形Ａ〜Ｘを用いて試験を行う場合であっても、１つのトリガー信号１の入力だけで任意波形を出力することが可能となる。   With the above operation, for example, as shown in FIG. 4, it is possible to output an arbitrary waveform by inputting only one trigger signal 1 even when a test is performed using various arbitrary waveforms A to X. It becomes.

以上、本実施の形態によれば、アドレスカウンター２２は、トリガー信号１が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、ＣＰＵ２１は、アドレスカウンター２２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出し、当該読み出された試験波形データに基づいて、出力部２４から試験波形を出力させる。これにより、トリガー信号が入力される毎に、被測定物１５を試験する順番で任意波形が出力されるので、任意波形が多種であっても被測定物１５の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物１５の試験時間のスループットを向上させることができる。   As described above, according to the present embodiment, the address counter 22 counts and outputs the address of the memory area every time the trigger signal 1 is input. Further, the CPU 21 refers to the memory area corresponding to the address output by the address counter 22, reads the arbitrary waveform data stored in the referenced memory area, and based on the read test waveform data, A test waveform is output from the output unit 24. Thus, each time a trigger signal is input, an arbitrary waveform is output in the order in which the device under test 15 is tested. Therefore, even when there are various types of arbitrary waveforms, the definition of the arbitrary waveform is determined during the test of the device under test 15. There is no need to rewrite, and the throughput of the test time of the DUT 15 can be improved.

また、選択部により選択された１つのトリガー信号がアドレスカウンター２２に入力される。これにより、被測定物１５の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部２３へ入力させることなく、選択部により選択された１つのトリガー信号のみで被測定物１５の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。   One trigger signal selected by the selection unit is input to the address counter 22. Thus, even when a plurality of test waveforms are required for the test of the object 15 to be measured, only one trigger signal selected by the selection unit is input without inputting a plurality of trigger signals to the storage unit 23. Since the test of the measurement object 15 can be realized, an increase in the number of input trigger signals can be prevented. Therefore, it is not necessary to prepare wiring and the number of IOs for connecting a plurality of trigger signals. Moreover, since it is not necessary to increase the number of parts, it is possible to prevent an increase in cost.

また、波形発生装置１１を備えた半導体試験装置１０を提供することができる。   Moreover, the semiconductor test apparatus 10 provided with the waveform generator 11 can be provided.

（第２の実施の形態）
図５〜図８を参照して、本発明に係る第２の実施の形態を説明する。図５に本発明に係る波形発生装置１１Ａの構成を示す。以下、波形発生装置１１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。また、波形発生装置１１Ａは、波形発生装置１１と同様に半導体試験装置１０に備えられているものとする。 (Second Embodiment)
A second embodiment according to the present invention will be described with reference to FIGS. FIG. 5 shows the configuration of a waveform generator 11A according to the present invention. Hereafter, the same code | symbol is attached | subjected to the part similar to the waveform generator 11, and the detailed description is used and a different part is demonstrated. In addition, the waveform generator 11 </ b> A is provided in the semiconductor test apparatus 10 similarly to the waveform generator 11.

波形発生装置１１Ａは、制御手段としてのＣＰＵ３１と、アドレスカウンター３２と、記憶部３３と、出力手段としての出力部２４と、入力手段としてのＡＮＤ回路３４と、を備えて構成される。   The waveform generator 11A includes a CPU 31 as a control unit, an address counter 32, a storage unit 33, an output unit 24 as an output unit, and an AND circuit 34 as an input unit.

ＣＰＵ３１は、アドレスカウンター３２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形（任意波形）データを読み出し、当該読み出された任意波形データに基づいて、出力部２４から任意波形を出力させる。   The CPU 31 refers to the memory area corresponding to the address output by the address counter 32, reads the test waveform (arbitrary waveform) data stored in the referenced memory area, and based on the read arbitrary waveform data Then, an arbitrary waveform is output from the output unit 24.

アドレスカウンター３２は、ＡＮＤ回路３４にトリガー信号及びカウント信号としてのｎｅｘｔ（ネクスト）信号が入力された場合はアドレスをカウントして出力し、ＡＮＤ回路３４にネクスト信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。ここで、ネクスト信号とは、記憶部３３におけるメモリエリアのアドレスのカウントを指示する信号のことをいう。   The address counter 32 counts and outputs an address when a trigger signal and a next signal as a count signal are input to the AND circuit 34, and only the trigger signal is input to the AND circuit 34 without inputting the next signal. If it is, the address is output without counting. Here, the next signal refers to a signal instructing counting of addresses in the memory area in the storage unit 33.

具体的には、アドレスカウンター３２は、ＡＮＤ回路３４からアドレスをカウントアップする指示信号が入力された場合、アドレスをカウントアップし、カウントアップされたアドレスを記憶部３３を介してＣＰＵ３１に出力する。また、アドレスカウンター３２は、ＡＮＤ回路３４からアドレス値をカウントアップしない指示信号が入力された場合、アドレスをカウントアップせず、カウントアップされていないアドレスを記憶部３３を介してＣＰＵ３１に出力する。   Specifically, when an instruction signal for counting up an address is input from the AND circuit 34, the address counter 32 counts up the address and outputs the counted up address to the CPU 31 via the storage unit 33. Further, when an instruction signal that does not count up the address value is input from the AND circuit 34, the address counter 32 does not count up the address, and outputs an address that has not been counted up to the CPU 31 via the storage unit 33.

記憶部３３は、ＲＡＭにより構成される。記憶部３３は、任意波形を記憶する複数のメモリエリアを有し、異なる波形を有する任意波形データを当該各メモリエリアに記憶する。   The storage unit 33 is configured by a RAM. The storage unit 33 has a plurality of memory areas for storing arbitrary waveforms, and stores arbitrary waveform data having different waveforms in each memory area.

ＡＮＤ回路３４は、トリガー信号及びネクスト信号、又はトリガー信号のみが入力される。ネクスト信号は、試験の前回時において、被測定物１５に出力された任意波形と異なる波形を有する任意波形を出力する場合に、トリガー信号と共にＡＮＤ回路３４に入力される。例えば、試験の前回時において、被測定物１５にサイン波が出力され、今回の試験時でＤＣ波を被測定物１５に出力する場合、ネクスト信号及びトリガー信号がＡＮＤ回路３４に入力される。一方、試験の前回時において、被測定物１５にサイン波が出力され、今回の試験時においてもサイン波を被測定物１５に出力する場合、トリガー信号のみがＡＮＤ回路３４に入力される。   The AND circuit 34 receives only the trigger signal and the next signal or the trigger signal. The next signal is input to the AND circuit 34 together with the trigger signal when an arbitrary waveform having a waveform different from the arbitrary waveform output to the DUT 15 is output at the previous time of the test. For example, when a sine wave is output to the DUT 15 at the previous time of the test and a DC wave is output to the DUT 15 at the current test, the next signal and the trigger signal are input to the AND circuit 34. On the other hand, when the sine wave is output to the device under test 15 at the previous time of the test and the sine wave is output to the device under test 15 even during the current test, only the trigger signal is input to the AND circuit 34.

具体的には、ＡＮＤ回路３４は、トリガー信号及びネクスト信号が入力された場合、アドレス値をカウントアップする指示信号をアドレスカウンター３２に出力する。また、ＡＮＤ回路３４は、ネクスト信号が入力されないでトリガー信号のみが入力された場合、アドレス値をカウントアップしない指示信号をアドレスカウンター３２に出力する。   Specifically, the AND circuit 34 outputs an instruction signal for counting up the address value to the address counter 32 when the trigger signal and the next signal are input. The AND circuit 34 outputs an instruction signal that does not increment the address value to the address counter 32 when only the trigger signal is input without the next signal being input.

また、ＡＮＤ回路３４に入力されるトリガー信号は、選択部（図示省略）により選択されたトリガー信号が入力される。ここで、選択部は、例えば、ＯＲ回路により構成される。具体的には、選択部は、外部機器（デジタルピンモジュール１２、デジタイザ１３、ハンドラー・プローバー１０４、被測定物１０５、その他の測定器１０６）のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う。そして、選択したトリガー信号をＡＮＤ回路３４に出力する。   The trigger signal input to the AND circuit 34 is the trigger signal selected by the selection unit (not shown). Here, the selection unit is configured by an OR circuit, for example. Specifically, the selection unit includes a plurality of trigger signals input from external devices (digital pin module 12, digitizer 13, handler / prober 104, device under test 105, and other measuring devices 106). Select one trigger signal. Then, the selected trigger signal is output to the AND circuit 34.

次に図６及び図７を参照して、波形発生装置１１Ａの動作について説明する。図６は、記憶部３３のメモリエリア３３Ａ〜３３Ｄのそれぞれに任意波形データＡ〜Ｄが記憶されていることを示す図である。図７は、波形（任意波形）を出力する順番とトリガー信号との関係を示す図である。   Next, the operation of the waveform generator 11A will be described with reference to FIGS. FIG. 6 is a diagram illustrating that arbitrary waveform data A to D are stored in the memory areas 33A to 33D of the storage unit 33, respectively. FIG. 7 is a diagram showing the relationship between the order of outputting waveforms (arbitrary waveforms) and trigger signals.

図６に示す波形（任意波形）Ａ〜Ｄは、それぞれ異なる波形を有する。例えば、任意波形データＡは、１ＫＨｚのサイン波、任意波形データＢは１０ＫＨｚのサイン波、任意波形データＣはＤＣ波、任意波形データＤはランプ波であり、それぞれが異なる波形を有する。任意波形データＡ〜Ｄは、記憶部３３内のメモリエリア３３Ａ〜３３Ｄにそれぞれ記憶される。   The waveforms (arbitrary waveforms) A to D shown in FIG. 6 have different waveforms. For example, the arbitrary waveform data A is a 1 KHz sine wave, the arbitrary waveform data B is a 10 KHz sine wave, the arbitrary waveform data C is a DC wave, and the arbitrary waveform data D is a ramp wave, each having a different waveform. The arbitrary waveform data A to D are stored in the memory areas 33A to 33D in the storage unit 33, respectively.

また、通常の試験では、任意波形を出力する順番は、予め決められている。例えば、図７に示すように、任意波形Ａ→任意波形Ａ→任意波形Ｂ→任意波形Ｃ→任意波形Ｃ→任意波形Ｃ→任意波形Ｃの順番で任意波形を出力する順番が予め設定されている。   In a normal test, the order in which arbitrary waveforms are output is determined in advance. For example, as shown in FIG. 7, the order of outputting arbitrary waveforms is set in advance in the order of arbitrary waveform A → arbitrary waveform A → arbitrary waveform B → arbitrary waveform C → arbitrary waveform C → arbitrary waveform C → arbitrary waveform C. Yes.

以下、図６及び図７（新方式−２）の条件における波形発生装置１１Ａの動作を説明する。ここで、メモリエリア３３Ａ〜３３Ｄは、それぞれ、アドレス「１００番地」〜「１０３番地」が関連付けられているとする。また、アドレスカウンター３２は、トリガー信号１が入力される毎にメモリエリア３３Ａ〜３３Ｄのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号１をメモリエリア３３Ａに記憶されている任意波形Ａに割り当てて試験が開始されるとする（例えば、試験開始の最初のトリガー信号１が入力されると、アドレスカウンター３２は、メモリエリア３３Ａのアドレス「１００番地」を出力するものとする）。   The operation of the waveform generator 11A under the conditions of FIGS. 6 and 7 (new method-2) will be described below. Here, it is assumed that addresses “100” to “103” are associated with the memory areas 33A to 33D, respectively. The address counter 32 counts up the addresses of the memory areas 33A to 33D every time the trigger signal 1 is input. Also, it is assumed that the test is started by assigning the first trigger signal 1 at the start of the test to the arbitrary waveform A stored in the memory area 33A (for example, when the first trigger signal 1 at the start of the test is input, the address The counter 32 outputs the address “100 address” of the memory area 33A).

先ず、ＡＮＤ回路３４にＴｒｉｇｇｅｒ１（トリガー信号１）が入力される（図７の新方式−２の（１）に該当）。この場合、アドレスカウンター３２によりアドレス「１００番地」がカウントされ、アドレス「１００番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１００番地」に対応する記憶部３３のメモリエリア３３Ａが参照される。そして、参照されたメモリエリア３３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。ここで、ＡＮＤ回路３４にはトリガー信号１のみが入力されている。このため、アドレスカウンター３２はアドレスのカウントアップを行わない。   First, Trigger 1 (trigger signal 1) is input to the AND circuit 34 (corresponding to (1) of the new method-2 in FIG. 7). In this case, the address “100 address” is counted by the address counter 32, and the address “100 address” is output to the CPU 31 via the storage unit 33. Then, the CPU 31 refers to the memory area 33 </ b> A of the storage unit 33 corresponding to the address “100 address”. Then, the arbitrary waveform data A stored in the referenced memory area 33A is read out. Based on the read arbitrary waveform data A, the output unit 24 outputs the arbitrary waveform A to the device under test 15. Here, only the trigger signal 1 is input to the AND circuit 34. For this reason, the address counter 32 does not count up the address.

そして、ＡＮＤ回路３４にＴｒｉｇｇｅｒ１＋ｎｅｘｔ（トリガー信号１及びネクスト信号）信号が入力される（図７の新方式−２の（２）に該当）。ここで、先のトリガー信号１（図７の新方式−２の（１）で入力された信号）によりアドレスはカウントアップされていない。このため、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されると、アドレスカウンター３２によりアドレス「１００番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１００番地」に対応するメモリエリア３３Ａが参照される。そして、参照されたメモリエリア３３Ａに記憶されている任意波形データＡが読み出される。そして、読み出された任意波形データＡに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。また、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されるので、任意波形Ａが出力されると同時に、アドレスカウンター３２によりアドレスが「１００番地」から「１０１番地」にカウントアップされる。   Then, the Trigger 1 + next (trigger signal 1 and next signal) signal is input to the AND circuit 34 (corresponding to (2) of the new method-2 in FIG. 7). Here, the address is not counted up by the previous trigger signal 1 (the signal input in (1) of the new system-2 in FIG. 7). For this reason, when the trigger signal 1 and the next signal are input to the AND circuit 34, the address “100” is output to the CPU 31 by the address counter 32 via the storage unit 33. Then, the CPU 31 refers to the memory area 33 </ b> A corresponding to the address “100 address”. Then, the arbitrary waveform data A stored in the referenced memory area 33A is read out. Based on the read arbitrary waveform data A, the output unit 24 outputs the arbitrary waveform A to the device under test 15. Since the trigger signal 1 and the next signal are input to the AND circuit 34, the arbitrary waveform A is output, and at the same time, the address is counted up from "100 address" to "101 address" by the address counter 32.

そして、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力される（図７の新方式−２の（３）に該当）。このとき、先のトリガー信号１及びネクスト信号（図７の新方式−２の（２）で入力された信号）によりアドレスはカウントアップされている。このため、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されると、アドレスカウンター３２によりアドレス「１０１番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１０１番地」に対応するメモリエリア３３Ｂが参照される。そして、参照されたメモリエリア３３Ｂに記憶されている任意波形データＢが読み出される。そして、読み出された任意波形データＢに基づいて、出力部２４から任意波形Ａが被測定物１５に出力される。また、ＡＮＤ回路３４にトリガー信号１及びネクスト信号が入力されるので、任意波形Ｂが出力されると同時に、アドレスカウンター３２によりアドレスが「１０１番地」から「１０２番地」にカウントアップされる。   Then, the trigger signal 1 and the next signal are input to the AND circuit 34 (corresponding to (3) of the new method-2 in FIG. 7). At this time, the address is counted up by the previous trigger signal 1 and the next signal (the signal input in (2) of the new method-2 in FIG. 7). For this reason, when the trigger signal 1 and the next signal are input to the AND circuit 34, the address “address 101” is output to the CPU 31 by the address counter 32 via the storage unit 33. Then, the CPU 31 refers to the memory area 33B corresponding to the address “101 address”. Then, the arbitrary waveform data B stored in the referenced memory area 33B is read out. Based on the read arbitrary waveform data B, the arbitrary waveform A is output from the output unit 24 to the device under test 15. In addition, since the trigger signal 1 and the next signal are input to the AND circuit 34, the arbitrary waveform B is output, and at the same time, the address is counted up from “101” to “102” by the address counter 32.

そして、ＡＮＤ回路３４にトリガー信号１が入力される（図７の新方式−２の（４）に該当）。このとき、先のトリガー信号１及びネクスト信号（図７の新方式−２の（３）で入力された信号）によりアドレスはカウントアップされている。このため、ＡＮＤ回路３４にトリガー信号１が入力されると、アドレスカウンター３２によりアドレス「１０２番地」が記憶部３３を介してＣＰＵ３１に出力される。そして、ＣＰＵ３１により、アドレス「１０２番地」に対応するメモリエリア３３Ｃが参照される。そして、参照されたメモリエリア３３Ｃに記憶されている任意波形データＣが読み出される。そして、読み出された任意波形データＣに基づいて、出力部２４から任意波形Ｃが被測定物１５に出力される。ここで、ＡＮＤ回路３４には、トリガー信号１のみが入力されている。このため、アドレスカウンター３２は、アドレスのカウントアップを行わない。以下、図７の新方式−２の（５）〜（７）においても、同様の動作が行われる。   Then, the trigger signal 1 is input to the AND circuit 34 (corresponding to (4) of the new method-2 in FIG. 7). At this time, the address is counted up by the previous trigger signal 1 and the next signal (the signal input in (3) of the new method-2 in FIG. 7). Therefore, when the trigger signal 1 is input to the AND circuit 34, the address “102” is output from the address counter 32 to the CPU 31 via the storage unit 33. Then, the CPU 31 refers to the memory area 33C corresponding to the address “address 102”. Then, the arbitrary waveform data C stored in the referenced memory area 33C is read out. Based on the read arbitrary waveform data C, the arbitrary waveform C is output from the output unit 24 to the device under test 15. Here, only the trigger signal 1 is input to the AND circuit 34. For this reason, the address counter 32 does not count up the address. Thereafter, the same operation is performed in (5) to (7) of the new method-2 in FIG.

また、図７は、新方式−２（本実施の形態）における任意波形の出力順番とトリガー信号との関係の他に、従来の方式（従来の波形発生装置１０１）における任意波形の出力順番とトリガー信号との関係及び新方式−１（本発明に係る第１の実施の形態の波形発生装置１１）における任意波形の出力順番とトリガー信号との関係についても示している。
図７に示すように、従来の方式では、任意波形の定義の書き換えをなしとすると、３種類の任意波形を出力する。このため、従来の方式では、３本のトリガー信号が必要となる。一方、新方式−１及び新方式−２では、トリガー信号は１本（トリガー信号１）のみでよい。 FIG. 7 shows the output order of arbitrary waveforms in the conventional method (conventional waveform generator 101) in addition to the relationship between the output order of arbitrary waveforms in the new method-2 (this embodiment) and the trigger signal. The relationship between the trigger signal and the relationship between the trigger signal and the output order of arbitrary waveforms in the new method-1 (the waveform generator 11 according to the first embodiment of the present invention) is also shown.
As shown in FIG. 7, in the conventional method, if the definition of an arbitrary waveform is not rewritten, three types of arbitrary waveforms are output. For this reason, the conventional method requires three trigger signals. On the other hand, in the new method-1 and the new method-2, only one trigger signal (trigger signal 1) is required.

また、図８に、図７の任意波形を出力する場合において、各方式における記憶部のメモリエリアを示す。図８に示すように、従来の方式におけるメモリエリアは、当該メモリエリアの任意の３領域に任意波形データＡ，Ｂ，Ｃが記憶される。また、新方式−１では、任意波形Ａの繰り返し分と任意波形Ｃの繰り返し分とが必要となり（合計７領域）、従来の方式よりも大きなメモリエリアが必要となってしまう。   FIG. 8 shows a memory area of the storage unit in each method when the arbitrary waveform in FIG. 7 is output. As shown in FIG. 8, arbitrary waveform data A, B, and C are stored in arbitrary three areas of the memory area in the conventional method. Further, the new method-1 requires a repetition of the arbitrary waveform A and a repetition of the arbitrary waveform C (total of 7 areas), and requires a larger memory area than the conventional method.

また、新方式−２では、ネクスト信号を入力させることで、同じ任意波形を複数回記憶する必要がなくなる。このため、新方式−２においては、メモリエリアの３領域に任意波形データＡ，Ｂ，Ｃを記憶すればよい。このとき、任意波形データＡ，Ｂ，Ｃは、詰めて記憶される。したがって、本実施の形態（新方式−２）においては、メモリエリアの消費量を劣化させることなく波形定義が可能となる。   In the new method-2, it is not necessary to store the same arbitrary waveform a plurality of times by inputting the next signal. Therefore, in the new method-2, arbitrary waveform data A, B, and C may be stored in three areas of the memory area. At this time, the arbitrary waveform data A, B, and C are packed and stored. Therefore, in the present embodiment (new method-2), the waveform can be defined without degrading the consumption amount of the memory area.

以上、本実施の形態によれば、アドレスカウンター３２は、ＡＮＤ回路３４にトリガー信号及びカウント信号が入力された場合は、メモリエリアのアドレスをカウントして出力し、ＡＮＤ回路３４にカウント信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。また、ＣＰＵ３１は、アドレスカウンター３２により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出して、当該読み出された任意波形データに基づいて、出力部２４から任意波形Ａを出力させる。これにより、トリガー信号及びカウント信号が入力手段に入力された場合に、異なる波形を有する任意波形が出力されるので、記憶部３３には、異なる波形を有する任意波形データを記憶する分のメモリエリアを確保すればよい。すなわち、記憶部３３の記憶量の消費を防ぐことができる。また、任意波形が多種であっても被測定物１５の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物１５の試験時間のスループットを向上させることができる。   As described above, according to the present embodiment, when the trigger signal and the count signal are input to the AND circuit 34, the address counter 32 counts and outputs the address of the memory area, and the count signal is input to the AND circuit 34. If only the trigger signal is input, the address is not counted and output. Further, the CPU 31 refers to the memory area corresponding to the address output by the address counter 32, reads the arbitrary waveform data stored in the referenced memory area, and based on the read arbitrary waveform data. The arbitrary waveform A is output from the output unit 24. Thereby, when a trigger signal and a count signal are input to the input means, an arbitrary waveform having a different waveform is output. Therefore, the storage unit 33 has a memory area for storing arbitrary waveform data having a different waveform. Should be secured. That is, consumption of the storage amount of the storage unit 33 can be prevented. Further, even when there are various arbitrary waveforms, it is not necessary to rewrite the definition of the arbitrary waveform during the test of the device under test 15, and the throughput of the test time of the device under test 15 can be improved.

また、選択部により選択された１つのトリガー信号がＡＮＤ回路３４に入力される。これにより、被測定物１５の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部３３へ入力させることなく、選択部により選択された１つのトリガー信号のみで被測定物１５の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やＩＯ数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。   One trigger signal selected by the selection unit is input to the AND circuit 34. Thus, even when a plurality of test waveforms are required for the test of the object 15 to be measured, only one trigger signal selected by the selection unit is input without inputting a plurality of trigger signals to the storage unit 33. Since the test of the measurement object 15 can be realized, an increase in the number of input trigger signals can be prevented. Therefore, it is not necessary to prepare wiring and the number of IOs for connecting a plurality of trigger signals. Moreover, since it is not necessary to increase the number of parts, it is possible to prevent an increase in cost.

また、波形発生装置１１Ａを備えた半導体試験装置１０を提供することができる。   Moreover, the semiconductor test apparatus 10 provided with the waveform generator 11A can be provided.

なお、上記第１の実施の形態及び第２の実施の形態における記述は、本発明に係る信号波形発生装置及び半導体試験装置の一例であり、これに限定されるものではない。   The descriptions in the first embodiment and the second embodiment are examples of the signal waveform generator and the semiconductor test apparatus according to the present invention, and the present invention is not limited thereto.

例えば、上記第１の実施の形態及び第２の実施の形態において、アドレスカウンター２２，３２は、アドレスをカウントアップすることとして説明したがこれに限定されるものではない。例えば、アドレスをカウントダウンすることとしてもよい。   For example, in the first and second embodiments, the address counters 22 and 32 have been described as counting up addresses, but the present invention is not limited to this. For example, the address may be counted down.

また、第２の実施の形態において、波形発生装置１１Ａは、ＡＮＤ回路３４を備える構成としたがこれに限定されるものではない。例えば、ネクスト信号が入力されたときに、アドレスをカウントアップ（又は、カウントダウン）する構成であればよい。 In the second embodiment, the waveform generator 11A includes the AND circuit 34. However, the configuration is not limited to this. For example, it may be configured to count up (or count down) the address when the next signal is input.

また、第１の実施の形態及び第２の実施の形態において、選択部（図示省略）は、ＯＲ回路としたが、これに限定されるものではない。例えば、外部機器のそれぞれから入力される複数のトリガー信号の中から、１つのトリガー信号の選択を行う構成であればよい。 In the first embodiment and the second embodiment, the selection unit (not shown) is an OR circuit, but is not limited to this. For example, any configuration may be used as long as one trigger signal is selected from a plurality of trigger signals input from each external device.

その他、本実施の形態における、波形発生装置１１，１１Ａ、及び半導体試験装置１０の細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。   In addition, the detailed structures and detailed operations of the waveform generators 11 and 11A and the semiconductor test apparatus 10 in the present embodiment can be appropriately changed without departing from the spirit of the present invention.

本発明に係る第１の実施の形態の波形発生装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the waveform generator of 1st Embodiment which concerns on this invention. 波形発生装置の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of a waveform generator. 記憶部のメモリエリアのそれぞれに任意波形データが記憶されていることを示す図である。It is a figure which shows that arbitrary waveform data are memorize | stored in each of the memory area of a memory | storage part. 多種の任意波形を用いて試験を行う場合を示した図である。It is the figure which showed the case where a test is performed using various arbitrary waveforms. 本発明に係る第２の実施の形態の波形発生装置の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the waveform generator of 2nd Embodiment which concerns on this invention. 記憶部のメモリエリアのそれぞれに任意波形データが記憶されていることを示す図である。It is a figure which shows that arbitrary waveform data are memorize | stored in each of the memory area of a memory | storage part. 任意波形を出力する順番とトリガー信号との関係を示した図である。It is the figure which showed the relationship between the order which outputs an arbitrary waveform, and a trigger signal. 図７の任意波形を出力する場合において、各方式における記憶部のメモリエリアを示した図であるFIG. 8 is a diagram showing a memory area of a storage unit in each method when outputting the arbitrary waveform of FIG. 7. 従来の波形発生装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the conventional waveform generator. 従来の波形発生装置の内部構成を示すブロック図である。It is a block diagram which shows the internal structure of the conventional waveform generator. トリガー信号に対して任意波形がそれぞれ定義されたことを示す図である。It is a figure which shows that the arbitrary waveforms were each defined with respect to the trigger signal. 任意波形が１００種類ある場合を示す図である。It is a figure which shows the case where there are 100 types of arbitrary waveforms. 試験の途中でトリガー信号に対する任意波形の定義を書き換えることを示す図である。It is a figure which shows rewriting the definition of the arbitrary waveform with respect to a trigger signal in the middle of a test.

符号の説明Explanation of symbols

１０ 半導体試験装置
１１，１１Ａ 波形発生装置
１２ デジタルピンモジュール
１３ デジタイザ
１４ ハンドラー・プローバー
１５ 被測定物
１６ その他の測定器
２１，３１ ＣＰＵ
２２，３２ アドレスカウンター
２３，３３ 記憶部
２３Ａ〜２３Ｄ，３３Ａ〜３３Ｄ メモリエリア
２４ 出力部
３４ ＡＮＤ回路 DESCRIPTION OF SYMBOLS 10 Semiconductor test apparatus 11, 11A Waveform generator 12 Digital pin module 13 Digitizer 14 Handler prober 15 Measured object 16 Other measuring instruments 21, 31 CPU
22, 32 Address counters 23, 33 Storage units 23A to 23D, 33A to 33D Memory area 24 Output unit 34 AND circuit

Claims (2)

被試験物を試験するための複数の試験波形を出力する出力手段を備えた波形発生装置において、
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から１つのトリガー信号の選択を行うＯＲ回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える波形発生装置。 In the waveform generator having output means for outputting a plurality of test waveforms for testing the DUT,
A plurality of memory areas for storing each test waveform data; and storage means for storing each test waveform data in each memory area in order of outputting each test waveform to the DUT;
When there are a plurality of trigger signals indicating the timing for generating the test waveform, selection means that is an OR circuit that selects one trigger signal from the plurality of trigger signals;
An address counter that receives the trigger signal selected by the selection means and counts and outputs an address associated with each memory area each time the trigger signal is input;
The output means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, the output means Control means for outputting a test waveform from
A waveform generator comprising: 請求項１に記載の波形発生装置を備えた半導体試験装置。 A semiconductor test apparatus comprising the waveform generator according to claim 1 .
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