JP4952546B2 - Waveform generator and semiconductor test apparatus - Google Patents
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Description
本発明は、波形発生装置及び半導体試験装置に関する The present invention relates to a waveform generator and a semiconductor test apparatus.
従来から、トリガー信号によって任意波形を発生させる波形発生装置が知られている。 Conventionally, a waveform generator that generates an arbitrary waveform by a trigger signal is known.
図9を参照して、従来の波形発生装置101の概略構成を説明する。波形発生装置101は、半導体試験装置100に備えられている。
With reference to FIG. 9, a schematic configuration of a
波形発生装置101は、外部からのTrigger(トリガー信号)によって試験波形(任意波形)を発生させ、当該発生された任意波形を被測定物DUT(Device Under Test)105に出力する。トリガー信号は、デジタルピンモジュール102からのパターン同期信号、デジタイザ103からの取り込み開始/終了信号、被測定物105からのステータス信号、ハンドラー・プローバー104からの信号、その他の測定器106からの信号などに該当する。
The
次に図10を参照して、波形発生装置101の内部構成を説明する。波形発生装置101は、CPU(Central Processing Unit)110と、記憶部111と、出力部112と、を備えて構成される。
Next, the internal configuration of the
CPU110は、波形発生装置101の各部を制御する。具体的には、CPU110は、トリガー信号が入力されると、入力されたトリガー信号に対して割り当てられた任意波形データを記憶部111から読み出し、当該読み出された任意波形データに基づいて、出力部112に任意波形を出力させる。
The
記憶部111は、RAM(Random Access Memory)により構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア(メモリエリア)を有する。具体的には、記憶部111は、複数のメモリエリアのそれぞれに任意波形データを記憶する。 The storage unit 111 is configured by a RAM (Random Access Memory), and has a work area (memory area) that stores various programs to be executed and data related to these various programs. Specifically, the storage unit 111 stores arbitrary waveform data in each of a plurality of memory areas.
出力部112は、CPU110からの指示に従って、任意波形を被測定物105に出力する。
The
次に図11を参照して、トリガー信号に対して割り当てられた任意波形を出力する動作について説明する。図11は、Trigger1〜4(トリガー信号1〜4)に対して波形(任意波形)A,B,C,Dがそれぞれ定義された(割り当てられた)ことを示す図である。この場合、波形発生装置101にトリガー信号1〜4が入力されると、トリガー信号に対する任意波形の割り当てに従って、任意波形A〜Dが発生される。例えば、トリガー信号1が入力されると、記憶部111から任意波形データAが読み出される。そして、当該読み出された任意波形データAに基づいて、出力部112から任意波形Aが被測定物105に出力される。トリガー信号2〜4が入力された場合についても同様の動作が行われる。
Next, an operation for outputting an arbitrary waveform assigned to the trigger signal will be described with reference to FIG. FIG. 11 is a diagram showing that waveforms (arbitrary waveforms) A, B, C, and D are defined (assigned) for
また、周波数及び位相データを、外部より高速でかつ両データを同時に変更することのできる手段を備えた波形発生装置も知られている(例えば、特許文献1参照)。
上述の被測定物105は、複雑な機能を持つので試験に要求される任意波形が多種多様である。例えば、図12に示すように波形(任意波形)が100種類あったとする。この場合、それぞれの任意波形をトリガー信号に割り当てると、100本ものトリガー信号の入力が必要となる。このため、多数のトリガー信号を入力するための配線や入出力端子(IO)数が膨大となる。また、部品点数(配線やIO数)が増えるとコストアップになる。 Since the DUT 105 described above has a complicated function, there are a wide variety of arbitrary waveforms required for the test. For example, assume that there are 100 types of waveforms (arbitrary waveforms) as shown in FIG. In this case, if each arbitrary waveform is assigned to a trigger signal, as many as 100 trigger signals need to be input. For this reason, the number of wirings and input / output terminals (IO) for inputting a large number of trigger signals is enormous. In addition, the cost increases as the number of parts (the number of wirings and IOs) increases.
トリガー信号の入力数の増加を防ぐには、試験の途中でトリガー信号に対する任意波形の定義(割り当て)を書き換えて対応する技術が知られている。例えば、図13に示すように、試験開始時に、Trigger1(トリガー信号1)を波形(任意波形)Aに割り当てる。その後、任意波形Aを任意波形Eに書き換え、トリガー信号1を任意波形Eに割り当てる。さらにその後、任意波形Eを任意波形Fに書き換えて、トリガー信号1を任意波形Fに割り当てる。これにより、トリガー信号1本に対して複数の任意波形を割り当てることができるので、トリガー信号の入力数が膨大になることを防ぐことができる。
In order to prevent an increase in the number of input trigger signals, there is known a technique for rewriting the definition (assignment) of an arbitrary waveform for the trigger signal during the test. For example, as shown in FIG. 13, Trigger 1 (trigger signal 1) is assigned to waveform (arbitrary waveform) A at the start of the test. Thereafter, the arbitrary waveform A is rewritten to the arbitrary waveform E, and the
しかしながら、試験中の任意波形の定義の書き換えは、被測定物105(被試験物)の試験時間のスループットを悪化させる原因となっていた。つまり、任意波形の定義の書き換え時間が試験時間を長くする(試験時間のスループットを悪化させる)要因となっていた。 However, the rewriting of the definition of the arbitrary waveform during the test has caused the throughput of the test time of the device under test 105 (device under test) to deteriorate. In other words, the rewriting time of the definition of the arbitrary waveform has become a factor of increasing the test time (deteriorating the throughput of the test time).
本発明の課題は、被試験物の試験時間のスループットを向上させ、かつ、トリガー信号の入力数の増加を防ぐことである。 An object of the present invention is to improve the test time throughput of the DUT and to prevent an increase in the number of trigger signals input.
上記課題を解決するために、請求項1に記載の発明の波形発生装置は、
被試験物を試験するための複数の試験波形を出力する出力手段を備えた波形発生装置において、
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から1つのトリガー信号の選択を行うOR回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える。
In order to solve the above problem, the waveform generator of the invention according to
In the waveform generator having output means for outputting a plurality of test waveforms for testing the DUT,
A plurality of memory areas for storing each test waveform data; and storage means for storing each test waveform data in each memory area in order of outputting each test waveform to the DUT;
When there are a plurality of trigger signals indicating the timing for generating the test waveform, selection means that is an OR circuit that selects one trigger signal from the plurality of trigger signals;
An address counter that receives the trigger signal selected by the selection means and counts and outputs an address associated with each memory area each time the trigger signal is input;
The output means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, the output means Control means for outputting a test waveform from
Is provided.
請求項2に記載の発明の半導体試験装置は、
請求項1に記載の波形発生装置を備える。
A semiconductor test apparatus according to a second aspect of the present invention comprises:
The waveform generator according to
請求項1に記載の発明によれば、アドレスカウンターは、トリガー信号が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、制御手段は、アドレスカウンターにより出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形データを読み出し、当該読み出された試験波形データに基づいて、出力手段により試験波形を出力させる。これにより、トリガー信号が入力される毎に、被試験物を試験する順番で試験波形が出力されるので、試験波形が多種であっても被試験物の試験中に試験波形の定義の書き換えを行う必要がなく、被試験物の試験時間のスループットを向上させることができる。また、選択手段により選択された1つのトリガー信号がアドレスカウンターに入力される。これにより、被測定物の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を入力させることなく、選択手段により選択された1つのトリガー信号のみで被測定物の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やIO数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。 According to the first aspect of the present invention, the address counter counts and outputs the address of the memory area every time the trigger signal is input. Further, the control means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, A test waveform is output by the output means. As a result, each time a trigger signal is input, test waveforms are output in the order in which the DUT is tested, so the test waveform definition can be rewritten during the test of the DUT even when there are many test waveforms. There is no need to perform this, and the throughput of the test time of the DUT can be improved. Also, one trigger signal selected by the selection means is input to the address counter. As a result, even when a plurality of test waveforms are required for the test of the device under test, the device under test can be tested with only one trigger signal selected by the selection means without inputting a plurality of trigger signals. Since this can be realized, an increase in the number of trigger signal inputs can be prevented. Therefore, it is not necessary to prepare wiring and the number of IOs for connecting a plurality of trigger signals. Moreover, since it is not necessary to increase the number of parts, it is possible to prevent an increase in cost.
請求項2に記載の発明によれば、波形発生装置を備えた半導体試験装置を提供することができる。 According to the second aspect of the present invention, it is possible to provide a semiconductor test apparatus equipped with a waveform generator.
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。 Embodiments according to the present invention will be described below in detail with reference to the accompanying drawings. However, the scope of the invention is not limited to the illustrated examples.
(第1の実施の形態)
図1〜図4を参照して本発明に係る第1の実施の形態を説明する。先ず、図1を参照して本実施の形態の波形発生装置11の構成を説明する。波形発生装置11は、半導体試験装置10に備えられている。
(First embodiment)
A first embodiment according to the present invention will be described with reference to FIGS. First, the configuration of the
具体的には、波形発生装置11は、外部からのTrigger(トリガー信号)によって試験波形(任意波形)を発生させ、当該発生された任意波形を被測定物15に出力する。トリガー信号とは、任意波形を発生させるタイミングを示す信号のことをいう。トリガー信号は、具体的には、デジタルピンモジュール12からのパターン同期信号、デジタイザ13からの取り込み開始/終了信号、被試験物としての被測定物15からのステータス信号、ハンドラー・プローバー14からの信号、その他の測定器16からの信号などに該当する。また、トリガー信号によって任意波形を発生させるとは、予め各トリガー信号に対して任意波形を定義し(割り当てて)、トリガー信号が入力されたときに、入力されたトリガー信号に対して定義された任意波形データを記憶部23から読み出すことをいう。また、任意波形とは、被測定物15を試験するための波形のことをいう。任意波形は、例えば、サイン波、DC(直流:Direct Current)波などに該当する。
Specifically, the
次に、図2を参照して、波形発生装置11の内部構成を説明する。図2に示すように、波形発生装置11は、制御手段としてのCPU21と、アドレスカウンター22と、記憶手段としての記憶部23と、出力部24と、を備えて構成される。
Next, the internal configuration of the
CPU21は、波形発生装置11の各部を制御する。具体的には、CPU21は、アドレスカウンター22により出力されたアドレスに対応する記憶部23のメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形(任意波形)データを読み出し、当該読み出された任意波形データに基づいて、出力部24から任意波形を出力させる。アドレスとは、各メモリエリアを識別するための情報のことをいい、各メモリエリアに関連付けられている。
The
アドレスカウンター22は、Trigger(トリガー信号)が入力され、当該トリガー信号が入力される毎に記憶部23の各メモリエリアに関連付けられたアドレスをカウントしてCPU21に出力する。
また、アドレスカウンター22に入力されるトリガー信号は、選択手段としての選択部(図示省略)により選択されたトリガー信号が入力される。ここで、選択部は、例えば、OR回路により構成される。具体的には、選択部は、外部機器(デジタルピンモジュール12、デジタイザ13、ハンドラー・プローバー104、被測定物105、その他の測定器106)のそれぞれから入力される複数のトリガー信号の中から、1つのトリガー信号の選択を行う。そして、選択したトリガー信号をアドレスカウンター22に出力する。
The
The trigger signal input to the
記憶部23は、RAMにより構成され、実行される各種プログラムやこれら各種プログラムに係るデータ等を格納するワークエリア(メモリエリア)を有する。具体的には、記憶部23は、各任意波形データを記憶する複数のメモリエリアを有し、各任意波形データを被測定物15へ出力する順番で当該各メモリエリアに記憶する。
The
出力部24は、CPU21からの指示に従って、複数の任意波形(例えば、サイン波、DC波等)を被測定物15に出力する。例えば、予め、サイン波、DC波の順で任意波形の出力順が決定していた場合、出力部24は、サイン波、DC波の順で任意波形を出力する。
The
次に図3を参照して、波形発生装置11の動作を説明する。図3は、記憶部23のメモリエリア23A〜23Dのそれぞれに波形(任意波形)データA〜Dが記憶されていることを示す図である。通常の試験では、被測定物15を試験する順番(任意波形を出力する順番)は予め決められている。これにより、任意波形を出力する順番で任意波形データが記憶部23の各メモリエリアに記憶される。例えば、任意波形を出力する順番が任意波形A、B、C、Dの順である場合、任意波形A、B、C、Dの順で記憶部23内のメモリエリア23A〜23Dのそれぞれに任意波形データが記憶される。
Next, the operation of the
以下、図3の条件における波形発生装置11の動作について説明する。ここで、メモリエリア23A〜23Dは、それぞれ、アドレス「100番地」〜「103番地」が関連付けられているとする。また、アドレスカウンター22は、トリガー信号1が入力される毎にメモリエリア23A〜23Dのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号1をメモリエリア23Aに記憶されている任意波形データAに割り当てて試験が開始されるとする(例えば、試験開始の最初のトリガー信号1が入力されると、アドレスカウンター22は、メモリエリア23Aのアドレス「100番地」を出力するものとする)。
Hereinafter, the operation of the
先ず、アドレスカウンター22にトリガー信号1が入力される。トリガー信号1が入力されると、アドレスカウンター22によりアドレス「100番地」がカウントされ、アドレス「100番地」が記憶部23を介してCPU21に出力される。そして、CPU21により、アドレス「100番地」に対応する記憶部23のメモリエリア23Aが参照される。そして、参照されたメモリエリア23Aに記憶されている任意波形データAが読み出される。そして、読み出された任意波形データAに基づいて、出力部24から任意波形Aが被測定物15に出力される。このとき、任意波形Aが出力されると同時に、アドレスカウンター22によりアドレスが「100番地」から「101番地」にカウントアップされる。
First, the
そして、次のトリガー信号1がアドレスカウンター22に入力される。ここで、先のトリガー信号1によりアドレスが「101番地」にカウントアップされている。このため、次のトリガー信号1が入力されると、アドレスカウンター22によりアドレス「101番地」が記憶部23を介してCPU21に出力される。そして、CPU21により、アドレス「101番地」に対応するメモリエリア23Bが参照される。そして、参照されたメモリエリア23Bに記憶されている任意波形データBが読み出される。そして、読み出された任意波形データBに基づいて、出力部24から任意波形Bが被測定物15に出力される。このとき、任意波形Bが出力されると同時に、アドレスカウンター22によりアドレスが「102番地」にカウントアップされる。以下、同様の動作が行われる。
Then, the
上記の動作により、例えば、図4に示すように、多種の任意波形A〜Xを用いて試験を行う場合であっても、1つのトリガー信号1の入力だけで任意波形を出力することが可能となる。
With the above operation, for example, as shown in FIG. 4, it is possible to output an arbitrary waveform by inputting only one
以上、本実施の形態によれば、アドレスカウンター22は、トリガー信号1が入力される毎に、メモリエリアのアドレスをカウントして出力する。また、CPU21は、アドレスカウンター22により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出し、当該読み出された試験波形データに基づいて、出力部24から試験波形を出力させる。これにより、トリガー信号が入力される毎に、被測定物15を試験する順番で任意波形が出力されるので、任意波形が多種であっても被測定物15の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物15の試験時間のスループットを向上させることができる。
As described above, according to the present embodiment, the
また、選択部により選択された1つのトリガー信号がアドレスカウンター22に入力される。これにより、被測定物15の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部23へ入力させることなく、選択部により選択された1つのトリガー信号のみで被測定物15の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やIO数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。
One trigger signal selected by the selection unit is input to the
また、波形発生装置11を備えた半導体試験装置10を提供することができる。
Moreover, the
(第2の実施の形態)
図5〜図8を参照して、本発明に係る第2の実施の形態を説明する。図5に本発明に係る波形発生装置11Aの構成を示す。以下、波形発生装置11と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。また、波形発生装置11Aは、波形発生装置11と同様に半導体試験装置10に備えられているものとする。
(Second Embodiment)
A second embodiment according to the present invention will be described with reference to FIGS. FIG. 5 shows the configuration of a
波形発生装置11Aは、制御手段としてのCPU31と、アドレスカウンター32と、記憶部33と、出力手段としての出力部24と、入力手段としてのAND回路34と、を備えて構成される。
The
CPU31は、アドレスカウンター32により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された試験波形(任意波形)データを読み出し、当該読み出された任意波形データに基づいて、出力部24から任意波形を出力させる。
The
アドレスカウンター32は、AND回路34にトリガー信号及びカウント信号としてのnext(ネクスト)信号が入力された場合はアドレスをカウントして出力し、AND回路34にネクスト信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。ここで、ネクスト信号とは、記憶部33におけるメモリエリアのアドレスのカウントを指示する信号のことをいう。
The
具体的には、アドレスカウンター32は、AND回路34からアドレスをカウントアップする指示信号が入力された場合、アドレスをカウントアップし、カウントアップされたアドレスを記憶部33を介してCPU31に出力する。また、アドレスカウンター32は、AND回路34からアドレス値をカウントアップしない指示信号が入力された場合、アドレスをカウントアップせず、カウントアップされていないアドレスを記憶部33を介してCPU31に出力する。
Specifically, when an instruction signal for counting up an address is input from the AND
記憶部33は、RAMにより構成される。記憶部33は、任意波形を記憶する複数のメモリエリアを有し、異なる波形を有する任意波形データを当該各メモリエリアに記憶する。 The storage unit 33 is configured by a RAM. The storage unit 33 has a plurality of memory areas for storing arbitrary waveforms, and stores arbitrary waveform data having different waveforms in each memory area.
AND回路34は、トリガー信号及びネクスト信号、又はトリガー信号のみが入力される。ネクスト信号は、試験の前回時において、被測定物15に出力された任意波形と異なる波形を有する任意波形を出力する場合に、トリガー信号と共にAND回路34に入力される。例えば、試験の前回時において、被測定物15にサイン波が出力され、今回の試験時でDC波を被測定物15に出力する場合、ネクスト信号及びトリガー信号がAND回路34に入力される。一方、試験の前回時において、被測定物15にサイン波が出力され、今回の試験時においてもサイン波を被測定物15に出力する場合、トリガー信号のみがAND回路34に入力される。
The AND
具体的には、AND回路34は、トリガー信号及びネクスト信号が入力された場合、アドレス値をカウントアップする指示信号をアドレスカウンター32に出力する。また、AND回路34は、ネクスト信号が入力されないでトリガー信号のみが入力された場合、アドレス値をカウントアップしない指示信号をアドレスカウンター32に出力する。
Specifically, the AND
また、AND回路34に入力されるトリガー信号は、選択部(図示省略)により選択されたトリガー信号が入力される。ここで、選択部は、例えば、OR回路により構成される。具体的には、選択部は、外部機器(デジタルピンモジュール12、デジタイザ13、ハンドラー・プローバー104、被測定物105、その他の測定器106)のそれぞれから入力される複数のトリガー信号の中から、1つのトリガー信号の選択を行う。そして、選択したトリガー信号をAND回路34に出力する。
The trigger signal input to the AND
次に図6及び図7を参照して、波形発生装置11Aの動作について説明する。図6は、記憶部33のメモリエリア33A〜33Dのそれぞれに任意波形データA〜Dが記憶されていることを示す図である。図7は、波形(任意波形)を出力する順番とトリガー信号との関係を示す図である。
Next, the operation of the
図6に示す波形(任意波形)A〜Dは、それぞれ異なる波形を有する。例えば、任意波形データAは、1KHzのサイン波、任意波形データBは10KHzのサイン波、任意波形データCはDC波、任意波形データDはランプ波であり、それぞれが異なる波形を有する。任意波形データA〜Dは、記憶部33内のメモリエリア33A〜33Dにそれぞれ記憶される。
The waveforms (arbitrary waveforms) A to D shown in FIG. 6 have different waveforms. For example, the arbitrary waveform data A is a 1 KHz sine wave, the arbitrary waveform data B is a 10 KHz sine wave, the arbitrary waveform data C is a DC wave, and the arbitrary waveform data D is a ramp wave, each having a different waveform. The arbitrary waveform data A to D are stored in the
また、通常の試験では、任意波形を出力する順番は、予め決められている。例えば、図7に示すように、任意波形A→任意波形A→任意波形B→任意波形C→任意波形C→任意波形C→任意波形Cの順番で任意波形を出力する順番が予め設定されている。 In a normal test, the order in which arbitrary waveforms are output is determined in advance. For example, as shown in FIG. 7, the order of outputting arbitrary waveforms is set in advance in the order of arbitrary waveform A → arbitrary waveform A → arbitrary waveform B → arbitrary waveform C → arbitrary waveform C → arbitrary waveform C → arbitrary waveform C. Yes.
以下、図6及び図7(新方式−2)の条件における波形発生装置11Aの動作を説明する。ここで、メモリエリア33A〜33Dは、それぞれ、アドレス「100番地」〜「103番地」が関連付けられているとする。また、アドレスカウンター32は、トリガー信号1が入力される毎にメモリエリア33A〜33Dのアドレスをカウントアップするとする。また、試験開始の最初のトリガー信号1をメモリエリア33Aに記憶されている任意波形Aに割り当てて試験が開始されるとする(例えば、試験開始の最初のトリガー信号1が入力されると、アドレスカウンター32は、メモリエリア33Aのアドレス「100番地」を出力するものとする)。
The operation of the
先ず、AND回路34にTrigger1(トリガー信号1)が入力される(図7の新方式−2の(1)に該当)。この場合、アドレスカウンター32によりアドレス「100番地」がカウントされ、アドレス「100番地」が記憶部33を介してCPU31に出力される。そして、CPU31により、アドレス「100番地」に対応する記憶部33のメモリエリア33Aが参照される。そして、参照されたメモリエリア33Aに記憶されている任意波形データAが読み出される。そして、読み出された任意波形データAに基づいて、出力部24から任意波形Aが被測定物15に出力される。ここで、AND回路34にはトリガー信号1のみが入力されている。このため、アドレスカウンター32はアドレスのカウントアップを行わない。
First, Trigger 1 (trigger signal 1) is input to the AND circuit 34 (corresponding to (1) of the new method-2 in FIG. 7). In this case, the address “100 address” is counted by the
そして、AND回路34にTrigger1+next(トリガー信号1及びネクスト信号)信号が入力される(図7の新方式−2の(2)に該当)。ここで、先のトリガー信号1(図7の新方式−2の(1)で入力された信号)によりアドレスはカウントアップされていない。このため、AND回路34にトリガー信号1及びネクスト信号が入力されると、アドレスカウンター32によりアドレス「100番地」が記憶部33を介してCPU31に出力される。そして、CPU31により、アドレス「100番地」に対応するメモリエリア33Aが参照される。そして、参照されたメモリエリア33Aに記憶されている任意波形データAが読み出される。そして、読み出された任意波形データAに基づいて、出力部24から任意波形Aが被測定物15に出力される。また、AND回路34にトリガー信号1及びネクスト信号が入力されるので、任意波形Aが出力されると同時に、アドレスカウンター32によりアドレスが「100番地」から「101番地」にカウントアップされる。
Then, the
そして、AND回路34にトリガー信号1及びネクスト信号が入力される(図7の新方式−2の(3)に該当)。このとき、先のトリガー信号1及びネクスト信号(図7の新方式−2の(2)で入力された信号)によりアドレスはカウントアップされている。このため、AND回路34にトリガー信号1及びネクスト信号が入力されると、アドレスカウンター32によりアドレス「101番地」が記憶部33を介してCPU31に出力される。そして、CPU31により、アドレス「101番地」に対応するメモリエリア33Bが参照される。そして、参照されたメモリエリア33Bに記憶されている任意波形データBが読み出される。そして、読み出された任意波形データBに基づいて、出力部24から任意波形Aが被測定物15に出力される。また、AND回路34にトリガー信号1及びネクスト信号が入力されるので、任意波形Bが出力されると同時に、アドレスカウンター32によりアドレスが「101番地」から「102番地」にカウントアップされる。
Then, the
そして、AND回路34にトリガー信号1が入力される(図7の新方式−2の(4)に該当)。このとき、先のトリガー信号1及びネクスト信号(図7の新方式−2の(3)で入力された信号)によりアドレスはカウントアップされている。このため、AND回路34にトリガー信号1が入力されると、アドレスカウンター32によりアドレス「102番地」が記憶部33を介してCPU31に出力される。そして、CPU31により、アドレス「102番地」に対応するメモリエリア33Cが参照される。そして、参照されたメモリエリア33Cに記憶されている任意波形データCが読み出される。そして、読み出された任意波形データCに基づいて、出力部24から任意波形Cが被測定物15に出力される。ここで、AND回路34には、トリガー信号1のみが入力されている。このため、アドレスカウンター32は、アドレスのカウントアップを行わない。以下、図7の新方式−2の(5)〜(7)においても、同様の動作が行われる。
Then, the
また、図7は、新方式−2(本実施の形態)における任意波形の出力順番とトリガー信号との関係の他に、従来の方式(従来の波形発生装置101)における任意波形の出力順番とトリガー信号との関係及び新方式−1(本発明に係る第1の実施の形態の波形発生装置11)における任意波形の出力順番とトリガー信号との関係についても示している。
図7に示すように、従来の方式では、任意波形の定義の書き換えをなしとすると、3種類の任意波形を出力する。このため、従来の方式では、3本のトリガー信号が必要となる。一方、新方式−1及び新方式−2では、トリガー信号は1本(トリガー信号1)のみでよい。
FIG. 7 shows the output order of arbitrary waveforms in the conventional method (conventional waveform generator 101) in addition to the relationship between the output order of arbitrary waveforms in the new method-2 (this embodiment) and the trigger signal. The relationship between the trigger signal and the relationship between the trigger signal and the output order of arbitrary waveforms in the new method-1 (the
As shown in FIG. 7, in the conventional method, if the definition of an arbitrary waveform is not rewritten, three types of arbitrary waveforms are output. For this reason, the conventional method requires three trigger signals. On the other hand, in the new method-1 and the new method-2, only one trigger signal (trigger signal 1) is required.
また、図8に、図7の任意波形を出力する場合において、各方式における記憶部のメモリエリアを示す。図8に示すように、従来の方式におけるメモリエリアは、当該メモリエリアの任意の3領域に任意波形データA,B,Cが記憶される。また、新方式−1では、任意波形Aの繰り返し分と任意波形Cの繰り返し分とが必要となり(合計7領域)、従来の方式よりも大きなメモリエリアが必要となってしまう。 FIG. 8 shows a memory area of the storage unit in each method when the arbitrary waveform in FIG. 7 is output. As shown in FIG. 8, arbitrary waveform data A, B, and C are stored in arbitrary three areas of the memory area in the conventional method. Further, the new method-1 requires a repetition of the arbitrary waveform A and a repetition of the arbitrary waveform C (total of 7 areas), and requires a larger memory area than the conventional method.
また、新方式−2では、ネクスト信号を入力させることで、同じ任意波形を複数回記憶する必要がなくなる。このため、新方式−2においては、メモリエリアの3領域に任意波形データA,B,Cを記憶すればよい。このとき、任意波形データA,B,Cは、詰めて記憶される。したがって、本実施の形態(新方式−2)においては、メモリエリアの消費量を劣化させることなく波形定義が可能となる。 In the new method-2, it is not necessary to store the same arbitrary waveform a plurality of times by inputting the next signal. Therefore, in the new method-2, arbitrary waveform data A, B, and C may be stored in three areas of the memory area. At this time, the arbitrary waveform data A, B, and C are packed and stored. Therefore, in the present embodiment (new method-2), the waveform can be defined without degrading the consumption amount of the memory area.
以上、本実施の形態によれば、アドレスカウンター32は、AND回路34にトリガー信号及びカウント信号が入力された場合は、メモリエリアのアドレスをカウントして出力し、AND回路34にカウント信号が入力されないでトリガー信号のみが入力された場合は、アドレスをカウントせずに出力する。また、CPU31は、アドレスカウンター32により出力されたアドレスに対応するメモリエリアを参照し、当該参照されたメモリエリアに記憶された任意波形データを読み出して、当該読み出された任意波形データに基づいて、出力部24から任意波形Aを出力させる。これにより、トリガー信号及びカウント信号が入力手段に入力された場合に、異なる波形を有する任意波形が出力されるので、記憶部33には、異なる波形を有する任意波形データを記憶する分のメモリエリアを確保すればよい。すなわち、記憶部33の記憶量の消費を防ぐことができる。また、任意波形が多種であっても被測定物15の試験中に任意波形の定義の書き換えを行う必要がなく、被測定物15の試験時間のスループットを向上させることができる。
As described above, according to the present embodiment, when the trigger signal and the count signal are input to the AND
また、選択部により選択された1つのトリガー信号がAND回路34に入力される。これにより、被測定物15の試験で複数の試験波形が必要な時であっても、複数のトリガー信号を記憶部33へ入力させることなく、選択部により選択された1つのトリガー信号のみで被測定物15の試験が実現できるので、トリガー信号の入力数の増加を防ぐことができる。したがって、複数のトリガー信号を接続するための配線やIO数を用意する必要がない。また、部品点数も増やす必要がないのでコストアップを防ぐことができる。
One trigger signal selected by the selection unit is input to the AND
また、波形発生装置11Aを備えた半導体試験装置10を提供することができる。
Moreover, the
なお、上記第1の実施の形態及び第2の実施の形態における記述は、本発明に係る信号波形発生装置及び半導体試験装置の一例であり、これに限定されるものではない。 The descriptions in the first embodiment and the second embodiment are examples of the signal waveform generator and the semiconductor test apparatus according to the present invention, and the present invention is not limited thereto.
例えば、上記第1の実施の形態及び第2の実施の形態において、アドレスカウンター22,32は、アドレスをカウントアップすることとして説明したがこれに限定されるものではない。例えば、アドレスをカウントダウンすることとしてもよい。 For example, in the first and second embodiments, the address counters 22 and 32 have been described as counting up addresses, but the present invention is not limited to this. For example, the address may be counted down.
また、第2の実施の形態において、波形発生装置11Aは、AND回路34を備える構成としたがこれに限定されるものではない。例えば、ネクスト信号が入力されたときに、アドレスをカウントアップ(又は、カウントダウン)する構成であればよい。
In the second embodiment, the
また、第1の実施の形態及び第2の実施の形態において、選択部(図示省略)は、OR回路としたが、これに限定されるものではない。例えば、外部機器のそれぞれから入力される複数のトリガー信号の中から、1つのトリガー信号の選択を行う構成であればよい。 In the first embodiment and the second embodiment, the selection unit (not shown) is an OR circuit, but is not limited to this. For example, any configuration may be used as long as one trigger signal is selected from a plurality of trigger signals input from each external device.
その他、本実施の形態における、波形発生装置11,11A、及び半導体試験装置10の細部構造及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
In addition, the detailed structures and detailed operations of the
10 半導体試験装置
11,11A 波形発生装置
12 デジタルピンモジュール
13 デジタイザ
14 ハンドラー・プローバー
15 被測定物
16 その他の測定器
21,31 CPU
22,32 アドレスカウンター
23,33 記憶部
23A〜23D,33A〜33D メモリエリア
24 出力部
34 AND回路
DESCRIPTION OF
22, 32 Address counters 23, 33
Claims (2)
各試験波形データを記憶する複数のメモリエリアを有し、前記各試験波形を前記被試験物へ出力する順番で前記各試験波形データを当該各メモリエリアに記憶する記憶手段と、
前記試験波形を発生させるタイミングを示すトリガー信号が複数ある場合、当該複数のトリガー信号の中から1つのトリガー信号の選択を行うOR回路である選択手段と、
前記選択手段により選択されたトリガー信号が入力され、当該トリガー信号が入力される毎に前記各メモリエリアに関連付けられたアドレスをカウントして出力するアドレスカウンターと、
前記アドレスカウンターにより出力されたアドレスに対応する前記メモリエリアを参照し、当該参照されたメモリエリアに記憶された前記試験波形データを読み出し、当該読み出された試験波形データに基づいて、前記出力手段から試験波形を出力させる制御手段と、
を備える波形発生装置。 In the waveform generator having output means for outputting a plurality of test waveforms for testing the DUT,
A plurality of memory areas for storing each test waveform data; and storage means for storing each test waveform data in each memory area in order of outputting each test waveform to the DUT;
When there are a plurality of trigger signals indicating the timing for generating the test waveform, selection means that is an OR circuit that selects one trigger signal from the plurality of trigger signals;
An address counter that receives the trigger signal selected by the selection means and counts and outputs an address associated with each memory area each time the trigger signal is input;
The output means refers to the memory area corresponding to the address output by the address counter, reads the test waveform data stored in the referenced memory area, and based on the read test waveform data, the output means Control means for outputting a test waveform from
A waveform generator comprising:
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